TWI703565B - 記憶體元件及其製造方法 - Google Patents

Abstract

本發明實施方式提供一種記憶體元件及其製造方法。記憶體元件包括字元線、位元線、主動區域以及位元線接觸結構。字元線設置於基底中，且沿第一方向延伸。位元線設置於基底上，且沿第二方向延伸。主動區域設置於基底中，且沿第三方向延伸。位元線接觸結構設置於主動區域與位元線之間。位元線接觸結構的上視圖形具有長軸。此長軸的延伸方向與第三方向之間的夾角小於此長軸的延伸方向與第一方向之間的夾角，且小於此長軸的延伸方向與第二方向之間的夾角。

Description

記憶體元件及其製造方法

本發明是有關於一種記憶體元件及其製造方法，且特別是有關於一種動態隨機存取記憶體（dynamic random access memory，DRAM）元件及其製造方法。

隨著DRAM製程的發展，設置於基底與位元線之間的位元線接觸結構（bit line contact）由條狀結構變更為多個柱狀結構。基於微影製程的限制，此柱狀的位元線接觸結構的周圍容易殘留有主動區域的一部分。主動區域的此殘留部分與位元線可形成寄生電容，且可能與相鄰的電容接觸結構電性接觸，而有短路的問題。因此，對DRAM的可靠度造成影響。

本發明提供一種記憶體元件及其製造方法。此記憶體元件可為DRAM元件，且可具有較高的可靠度。

本發明的實施方式的記憶體元件包括字元線、位元線、主動區域以及位元線接觸結構。字元線設置於基底中，且沿第一方向延伸。位元線設置於基底上，且沿第二方向延伸。第一方向交錯於第二方向。主動區域設置於基底中，且沿第三方向延伸，並交錯於字元線與位元線。第三方向不同於第一方向與第二方向。位元線接觸結構設置於主動區域與位元線之間。位元線接觸結構的上視圖形具有長軸。此長軸的延伸方向與第三方向之間的夾角小於此長軸的延伸方向與第一方向之間的夾角，且小於此長軸的延伸方向與第二方向之間的夾角。

本發明一些實施方式的記憶體元件的製造方法包括在基底中形成主動區域、字元線以及初始位元線接觸結構；以及在基底上形成位元線，並移除初始位元線接觸結構的未交疊於位元線的部分，而形成位元線接觸結構。字元線沿第一方向延伸。位元線沿交錯於第一方向的第二方向延伸。主動區域交錯於字元線與位元線，並沿不同於第一方向及第二方向的第三方向延伸，且位元線結構設置於主動區域與位元線之間。用於形成初始位元線接觸結構的微影製程包括使用異形（free-form）透鏡陣列，以使光線入射至光罩之前先通過異形透鏡陣列。異形透鏡陣列包括多個透鏡。多個透鏡沿類平行四邊形輪廓排列。類平行四邊形輪廓具有長軸。所述長軸的延伸方向與第三方向之間的夾角小於所述長軸的延伸方向與第一方向之間的夾角以及所述長軸的延伸方向與第二方向之間的夾角。

基於上述，初始位元線接觸結構的長軸的延伸方向與第三方向之間的夾角小於所述長軸的延伸方向與第一方向之間的夾角，且小於所述長軸的延伸方向與第二方向之間的夾角，使得設置於主動區域上的初始位元線接觸結構的長軸可貼近主動區域的延伸方向（即第三方向）。如此一來，初始位元線接觸結構的輪廓能夠盡量貼近主動區域之位於字元線一側的一部分的邊緣，且完整地覆蓋主動區域的所述部分。換言之，在形成初始位元線接觸結構時，可完整地移除主動區域的頂部，而可避免後續形成的位元線接觸結構周圍還殘留有主動區域的一些部分。主動區域的此些殘留部分與位元線之間可能形成寄生電容，且可能與相鄰的電容接觸結構產生短路的問題。因此，藉由本發明的製造方法所形成的位元線接觸結構可避免上述寄生電容與短路的問題，而可提高記憶體元件的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施方式，並配合所附圖式作詳細說明如下。

圖1所示的結構中尚未形成位元線BL，且僅以虛線輪廓標示位元線BL的位置。此外，以簡潔起見，亦以虛線繪示主動區域AA。

請參照圖1，本發明一些實施方式的記憶體元件10包括多個主動區域AA。主動區域AA可為設置於基底W中的摻雜區。多個主動區域AA可彼此分離，且可分別定義出一或多個電晶體T的位置。舉例而言，如圖1所示，兩個電晶體T形成於同一主動區域AA中。此外，記憶體元件10更包括多條字元線WL、多個初始位元線接觸結構BC以及多個電容接觸結構CC。每一主動區域AA交錯於至少一條字元線WL，且交疊於至少一初始位元線接觸結構BC與至少一個電容接觸結構CC。舉例而言，如圖1所示，每一主動區域AA交錯於兩條字元線WL，且交疊於一個初始位元線接觸結構BC與兩個電容接觸結構CC。位於主動區域AA內的電晶體T的閘極（未繪示）電性連接至字元線WL，而電晶體T的源極與汲極（均未繪示）電性連接至初始位元線接觸結構BC與電容接觸結構CC。由此可知，每一字元線WL可位於一初始位元線接觸結構BC與一電容接觸結構CC之間。在一些實施方式中，請參照圖1，位於同一主動區域AA內的兩個電晶體T可共用同一源極/汲極以及電性連接至此源極/汲極的初始位元線接觸結構BC。各初始位元線接觸結構BC經配置以將對應的電晶體T的源極與汲極中的一者電性連接至一條位元線BL（此時尚未形成，僅以虛線繪示位元線BL的位置），而各電容接觸結構CC經配置以將對應的電晶體T的源極與汲極的另一者電性連接至儲存電容（未繪示）。在一些實施方式中，字元線WL可為埋入式字元線且設置於基底W中，而位元線BL以及儲存電容（未繪示）則設置於基底W上。各電晶體T及其對應的儲存電容（未繪示）可作為DRAM積體電路的一個記憶單元，而位元線BL與字元線WL可經配置以接收電壓而驅動DRAM積體電路的多個記憶單元。

在一些實施方式中，多條字元線WL沿第一方向D1延伸並沿第二方向D2排列，而多條位元線BL沿第二方向D2延伸並沿第一方向D1排列。第一方向D1與第二方向D2交錯。舉例而言，第一方向D1可實質上正交於第二方向D2。另一方面，多個主動區域AA沿第三方向D3延伸。第三方向D3交錯於第一方向D1與第二方向D2。在一些實施方式中，第三方向D3與第一方向D1的夾角為30°至45°。此外，多個初始位元線接觸結構BC可沿第一方向D1與第二方向D2陣列排列。相似地，多個電容接觸結構CC亦可沿第一方向D1與第二方向D2陣列排列。沿第二方向D2設置的每一列初始位元線接觸結構BC可交疊於一位元線BL，且各初始位元線接觸結構BC可位於在第一方向D1上相鄰的兩電容接觸結構CC之間。在一些實施方式中，如圖1所示，各電容接觸結構CC僅部分地交疊於下方的主動區域AA。在此些實施方式中，各電容接觸結構CC可視為朝向鄰近的初始位元線接觸結構BC位移，而可縮短相鄰的電容接觸結構CC與初始位元線接觸結構BC之間的間距。如此一來，可縮小DRAM積體電路的記憶單元之面積，而可提高DRAM記憶體電路的儲存密度。

請參照圖2，在一些實施方式中，初始位元線接觸結構BC的上視圖案可為類平行四邊形。此類平行四邊形可視為自一平行四邊形的邊緣外凸的形狀，且具有呈圓弧狀的輪廓。以另一角度觀之，此類平行四邊形可相似於橢圓形。在此些實施方式中，初始位元線接觸結構BC可具有長軸AX。此長軸AX的延伸方向AD不同於字元線WL的延伸方向（亦即第一方向D1）、位元線BL的延伸方向（亦即第二方向D2）以及主動區域AA的延伸方向（亦即第三方向D3）。此外，初始位元線接觸結構BC的長軸AX之延伸方向AD貼近主動區域AA的延伸方向（亦即第三方向D3），且其與主動區域AA的延伸方向（亦即第三方向D3）之間的夾角A3小於其與字元線WL的延伸方向（亦即第一方向D1）之間的夾角A1或其與位元線BL的延伸方向（亦即第二方向D2）之間的夾角A2。舉例而言，夾角A3可為10°至30°，而夾角A1與夾角A2可分別為40°至60°以及30°至50°。

如圖2所示，主動區域AA的位於兩相鄰字元線WL之間的部分可實質上為一平行四邊形區域。此平行四邊形區域具有實質上重疊於初始位元線接觸結構BC的長軸AX之長對角線DG1以及交錯於長對角線DG1的短對角線DG2。由於初始位元線接觸結構BC的長軸AX實質上重疊於所述平行四邊形區域之長軸DG1，初始位元線接觸結構BC可覆蓋主動區域AA的所述平行四邊形區域的長對角線DG1所連接的兩個對角區域。另外，在一些實施方式中，在垂直於基底W的法線方向的垂直投影面上，初始位元線接觸結構BC的面積大於主動區域AA的所述平行四邊形區域的面積。換言之，初始位元線接觸結構BC也可覆蓋主動區域AA的所述平行四邊形區域之短對角線DG所連接的另外兩個對角區域。如此一來，主動區域AA的位於兩相鄰字元線WL之間的部分可完整地被初始位元線接觸結構BC覆蓋。此外，基於初始位元線接觸結構BC的長軸AX之延伸方向AD貼近主動區域AA的延伸方向（亦即第三方向D3），初始位元線接觸結構BC的邊緣可盡量地貼近主動區域AA的邊緣。如此一來，可避免初始位元線接觸結構BC電性連接於相鄰的電容接觸結構CC。

請參照圖1與圖3，在形成位元線BL的過程中可移除圖1所示的初始位元線接觸結構BC的一些部分，而形成圖3所示的位元線接觸結構BC’。在一些實施方式中，初始位元線接觸結構BC（如圖1所示）的未交疊於位元線BL的一些部分被移除，使得所形成的位元線接觸結構BC’（如圖3所示）的相對兩側實質上切齊於位元線BL的輪廓。如圖3所示，位元線接觸結構BC’的上視圖形可視為另一平行四邊形，且具有長軸AX’。長軸AX’可視為位元線接觸結構BC’的一組對角線中的較長之一者。長軸AX’的延伸方向AD’不同於字元線WL的延伸方向（亦即第一方向D1）、位元線BL的延伸方向（亦即第二方向D2）以及主動區域AA的延伸方向（亦即第三方向D3）。此外，位元線接觸結構BC’的長軸AX’之延伸方向AD’貼近主動區域AA的延伸方向（亦即第三方向D3），且其與主動區域AA的延伸方向（亦即第三方向D3）之間的夾角A3’小於其與字元線WL的延伸方向（亦即第一方向D1）之間的夾角A1’或其與位元線BL的延伸方向（亦即第二方向D2）之間的夾角A2’。舉例而言，夾角A3’可為10°至30°，而夾角A1’與夾角A2’可分別為40°至60°以及30°至50°。

請參照圖3與圖4，在一些實施方式中，多個溝渠隔離結構TI設置於基底W中。溝渠隔離結構TI可經配置以分隔形成於基底W中的多個主動區域AA。舉例而言，溝渠隔離結構TI可為淺溝渠隔離結構（shallow trench isolation，STI）或深溝渠隔離結構（deep trench isolation，DTI）。在一些實施方式中，位元線接觸結構BC’設置於基底W中，且電性連接於下部的主動區域AA與上部的位元線BL。在此些實施方式中，位元線接觸結構BC’位於主動區域AA之頂部。在一些實施方式中，位元線接觸結構BC’的相對兩側的側壁實質上共面於上部的位元線BL的側壁及下部的主動區域AA的側壁。此外，位元線接觸結構BC’位於相鄰的電容接觸結構CC之間。在一些實施方式中，電容接觸結構CC設置於基底W上，而多個接觸插塞（contact plug）CP分別設置於多個電容接觸結構CC與基底W中的多個主動區域AA之間。如圖4所示，兩相鄰的接觸插塞CP可位於一位元線接觸結構BC’的相對兩側，且交疊於位在此位元線接觸結構BC’相對兩側的兩主動區域AA。在一些實施方式中，接觸插塞CP由基底W上往下延伸至對應的主動區域AA中。此外，在一些實施方式中，接觸插塞CP更可延伸至其與相鄰的位元線接觸結構BC’之間的溝渠隔離結構TI中。如此一來，可縮短相鄰的接觸插塞CP與位元線接觸結構BC’的間距，而可縮小DRAM的記憶單元之面積。

在一些實施方式中，多個電容接觸結構CC可分別設置於兩相鄰的隔離結構WA之間。需注意的是，以簡潔起見，圖1至圖3並未繪示隔離結構WA。請參照圖4，隔離結構WA覆蓋電容接觸結構CC的側壁。在一些實施方式中，隔離結構WA更往下延伸而位於相鄰的位元線BL與接觸插塞CP之間。再者，在一些實施方式中，隔離結構WA更可延伸至溝渠隔離結構TI中，以使隔離結構WA的此些延伸部分位於相鄰的位元線接觸結構BC’與接觸插塞CP之間。在此些實施方式中，隔離結構WA的底面可低於位元線接觸結構BC’的底面與接觸插塞CP的底面，而高於溝渠隔離結構TI的底面。

位元線BL位於兩相鄰的電容接觸結構CC之間（或兩相鄰的接觸插塞CP之間），且可分別藉由一隔離結構WA而與相鄰的電容接觸結構CC（或相鄰的接觸插塞CP）彼此隔離。在一些實施方式中，位元線BL的頂面低於隔離結構WA的頂面與電容接觸結構CC的頂面。在此些實施方式中，在位元線BL上方可設置有介電結構DS。介電結構DS位於相鄰隔離結構WA之間，且覆蓋位元線BL的頂面。在一些實施方式中，介電結構DS的頂面實質上共面於隔離結構WA的頂面與電容接觸結構CC的頂面。

在一些實施方式中，基底W可為半導體基底或半導體上覆絕緣體（semiconductor on insulator，SOI）基底。半導體基底或SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiC、SiGeC等。化合物半導體可包括III-V族半導體材料或II-VI族半導體材料。在一些實施方式中，基底W可經摻雜為第一導電型或與第一導電型互補的第二導電型。舉例而言，第一導電型可為N型，而第二導電型則可為P型。在一些實施方式中，位於基底W中的溝渠隔離結構TI的材料為絕緣材料。舉例而言，溝渠隔離結構TI的材料可分別包括氧化矽、氮化矽、氮氧化矽、其類似者或其組合。此外，至少部分地設置於基底W中的字元線（請參照圖1）、位元線接觸結構BC’與接觸插塞CP的材料可為導體材料。在一些實施方式中，字元線WL、位元線接觸結構BC’與接觸插塞CP的材料分別包括經摻雜或未經摻雜的多晶矽、金屬材料（例如是鎢）等。另一方面，位於基底W上的位元線BL與電容接觸結構CC的材料亦為導體材料，例如是分別包括經摻雜或未經摻雜的多晶矽、氮化鈦、鎢、其類似者或其組合。此外，位於基底W上的與介電結構DS則是由絕緣材料構成，例如是分別包括氧化矽、氮化矽、氮氧化矽、其類似者或其組合。在一些實施方式中，隔離結構WA可為單層結構，且此單層結構的材料可包括氧化矽或其他低介電常數介電材料（例如是介電常數低於4的介電材料）。在替代實施方式中，隔離結構WA可為多層結構，例如是氧化矽-氮化矽-氧化矽（silicon oxide-silicon nitride-silicon oxide，ONO）多層結構。此外，在其他實施方式中，隔離結構WA中具有空氣間隙（air gap）。

在一些實施方式中，儘管未繪示，可在接觸插塞CP與電容接觸結構CC之間及/或位元線接觸結構BC’與位元線BL之間設置金屬矽化物層。舉例而言，此金屬矽化物層的材料可包括矽化鈷（Co-silicide）、矽化鈦（Ti-silicide）、矽化鎢（W-silicide）、矽化鉭（Ta-silicide）、矽化鉬（Mo-silicide）、其類似者或其組合。藉由設置此些金屬矽化物層，可降低接觸插塞CP與電容接觸結構CC之間及/或位元線接觸結構BC’與位元線BL之間的接觸電阻。

在一些實施方式中，圖1所示的初始位元線接觸結構BC之製造方法包括微影製程、蝕刻製程以及沈積製程。藉由進行微影製程與蝕刻製程，可在基底W的表面定義出用於容納初始位元線接觸結構BC的凹陷RS（如圖4所繪示的虛線部分）。此凹陷RS位於主動區域AA的頂部，且可側向地延伸至相鄰的溝渠隔離結構TI中（在後續製程中被隔離結構WA填充，如圖4所示）。隨後，可藉由進行沈積製程（例如是化學氣相沈積製程），以在此凹陷RS中填入導體材料，而形成初始位元線接觸結構BC。在一些實施方式中，導體材料起初可延伸至基底W的凹陷RS之外的部分上，且隨後可藉由平坦化製程（例如是化學機械研磨製程及/或蝕刻製程）移除導體材料的位於基底W的凹陷RS之外的部分上，而最終形成初始位元線接觸結構BC。

請參照圖1、圖4、圖5，在進行用於形成初始位元線接觸結構BC的微影製程中，由光源發射出的光可先經過異形（free-form）透鏡陣列LN，接著再通過光罩PM，而對形成於基底W上的光阻圖案（未繪示）進行曝光操作。在對此光阻圖案進行顯影操作之後，便可在此光阻圖案中形成定義出凹陷RS之輪廓的開口。接著，以經圖案化的光阻圖案作為遮罩而對基底W（或基底W與溝渠隔離結構TI）進行蝕刻製程，而可形成凹陷RS（標示於圖4）。隨後，可藉由沈積製程而在凹陷RS中形成初始位元線接觸結構BC。在一些實施方式中，上述的光阻圖案為負型光阻。在此些實施方式中，光罩PM的實體部分BP交疊於初始位元線接觸結構BC，而光罩PM的開口部分WP則圍繞實體部分BP。作為替代地，也可使用正型光阻，且使光罩PM的開口部分WP暴露出初始位元線接觸結構BC，亦即光罩PM的實體部分BP圍繞開口部分WP。在一些實施方式中，異形透鏡陣列LN包括多個透鏡LS。舉例而言，如圖5所示，異形透鏡陣列LN包括4個透鏡LS。在使用負型光阻的實施例中，多個透鏡LS可設置於光罩PM的實體部分BP的多個角落處。舉例而言，光罩PM的實體部分BP為矩形，且4個透鏡LS設置於此實體部分BP的4個角落處。如此一來，4個透鏡LS沿著類似於類平行四邊形的輪廓排列，且此類平行四邊形的一對角線實質上重疊於初始位元線接觸結構BC的長軸AX。多個透鏡LS中的一對透鏡LS可設置於初始位元線接觸結構BC的長軸AX的延伸方向AD上。此外，在使用正型光阻的替代實施方式中，多個透鏡LS則可設置於光罩PM的開口部分WP的多個角落處。在此些替代實施方式中，多個透鏡LS仍可依照圖5所繪示的方式來配置，只是光罩PM的實體部分BP與開口部分WP的位置彼此對調。再者，在一些實施方式中，多個透鏡LS中的至少兩者可具有不同的形狀及/或面積。舉例而言，如圖5所示，沿長軸AX的延伸方向AD排列的兩個透鏡LS之面積可小於其他兩個透鏡LS之面積，且形狀也略為不同。所屬領域中具有通常知識者可依據所欲定義出的初始位元線接觸結構BC的形狀而調整各透鏡的LS的形狀與尺寸，本發明實施方式並不以此為限。

由上可知，藉由調整異形透鏡陣列LN的配置，可改變穿過光罩PM的入射光之路徑，而可使所形成的凹陷RS或初始位元線接觸結構BC的形狀相異於光罩PM的實體部分BP之形狀。換言之，光罩PM的實體部分BP之形狀不需要等同於凹陷RS/初始位元線接觸結構BC的形狀。也就是說，可藉由異形透鏡陣列LN的配置來微調初始位元線結構BC的輪廓，而不需特別更改光罩PN的圖案。

請參照圖6，在另一些實施例中，多個透鏡LS中的一對透鏡LS各自包括多個子透鏡LS’。舉例而言，沿著長軸AX的延伸方向AD排列的一對透鏡LS分別包括2個子透鏡LS’。此2個子透鏡LS’可相對於初始位元線接觸結構BC的長軸AX而鏡像配置。所屬領域中具有通常知識者也可依據設計需求而將其他透鏡LS分別設置為具有彼此分離的多個子透鏡，本發明實施方式並不以多個透鏡LS的配置方式為限。

綜上所述，本發明實施方式的記憶體元件10包括字元線WL、位元線BL、主動區域AA、位元線接觸結構BC’及電容接觸結構CC，且可作為DRAM元件。主動區域AA定義出一或多個電晶體T的位置。電晶體T的閘極電性連接至字元線WL，而電晶體T的汲極與源極電性連接至位元線接觸結構BC’與電容接觸結構CC。位元線接觸結構BC’經配置以將主動區域AA電性連接至位元線BL，而電容接觸結構CC經配置以將主動區域AA電性連接至儲存電容（未繪示）。字元線WL沿第一方向D1延伸，而位元線BL沿交錯於第一方向D1的第二方向D2延伸。另一方面，主動區域AA沿不同於第一方向D1與第二方向D2的第三方向D3延伸。

主動區域AA在兩相鄰的字元線WL之間的部分可為平行四邊形。此外，覆蓋於主動區域AA的一些平行四邊形部分上的位元線接觸結構BC’的初始結構（亦即如圖1、2所示的初始位元線接觸結構BC）具有類平行四邊形或類橢圓形的形狀，且此初始結構（亦即初始位元線接觸結構BC）的長軸AX可實質上重疊於主動區域AA的此些平行四邊形部分的長對角線DG1。也就是說，位元線接觸結構BC’的初始結構（亦即初始位元線接觸結構BC）能夠在其輪廓盡量貼近主動區域AA的平行四邊形部分之邊緣的情況下，完整地覆蓋主動區域AA的平行四邊形部分。換言之，在形成位元線接觸結構BC’的初始結構（亦即初始位元線接觸結構BC）時，可完整地移除主動區域AA的頂部，而可避免後續形成的位元線接觸結構BC’周圍還殘留有主動區域AA的一些部分。主動區域AA的此些殘留部分與位元線BL之間可能形成寄生電容，且可能與相鄰的電容接觸結構CC產生短路的問題。因此，藉由本發明的製造方法所形成的位元線接觸結構BC’可避免上述寄生電容與短路的問題，而可提高記憶體元件10的可靠度。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:記憶體元件 A1、A1’、A2’、A3’、A2、A3、A4、A5、A6:夾角 AA:主動區域 AD、AD’:延伸方向 AX、AX’:長軸 BC:初始位元線接觸結構 BC’:位元線接觸結構 BL:位元線 BP:主體部分 CC:電容接觸結構 CP:接觸插塞 D1:第一方向 D2:第二方向 D3:第三方向 DG1:長對角線 DG2:短對角線 DS:填充結構 LN:透鏡陣列 PM:光罩 RS:凹陷 T:電晶體 TI:溝渠隔離結構 W:基底 WA:隔離結構 WL:字元線 WP:開口部分

圖1依照本發明一些實施方式繪示記憶體元件的製造流程的中間結構之上視示意圖。 圖2是圖1的初始位元線接觸結構及周圍構件的放大示意圖。 圖3是依照本發明一些實施方式的記憶體元件的上視示意圖。 圖4是沿圖3的線X-X’的剖視示意圖。 圖5為用於形成圖1、圖2所示的初始位元線接觸結構所使用的異形（free-form）透鏡陣列與光罩圖案的上視示意圖。 圖6為另一些實施方式的異形透鏡陣列與光罩圖案的上視示意圖。

10:記憶體元件

CC:電容接觸結構

A1’、A2’、A3’:夾角

D1:第一方向

AA:主動區域

D2:第二方向

AD’:延伸方向

D3:第三方向

AX’:長軸

T:電晶體

BC’:位元線接觸結構

W:基底

BL:位元線

WL:字元線

Claims (14)

1. 一種記憶體元件，包括：字元線，設置於基底中且沿第一方向延伸；位元線，設置於所述基底上且沿第二方向延伸，其中所述第一方向交錯於所述第二方向；多個主動區域，各自設置於所述基底中且沿第三方向延伸，並交錯於所述字元線與所述位元線，其中所述第三方向不同於所述第一方向與所述第二方向，且所述多個主動區域分別在所述第一方向上與所述第二方向上彼此交錯開；以及位元線接觸結構，設置於所述主動區域與所述位元線之間，其中所述位元線接觸結構的上視圖形具有長軸，且其中所述長軸的延伸方向與所述第三方向之間的夾角小於所述長軸的所述延伸方向與所述第一方向之間的夾角，且小於所述長軸的所述延伸方向與所述第二方向之間的夾角。
2. 如申請專利範圍第1項所述的記憶體元件，其中所述位元線接觸結構的相對兩側之側壁實質上共面於所述位元線的相對兩側之側壁。
3. 如申請專利範圍第1項所述的記憶體元件，其中所述位元線接觸結構的所述上視圖形為類平行四邊形。
4. 如申請專利範圍第3項所述的記憶體元件，其中所述類平行四邊形具有部分呈圓弧狀的輪廓。
5. 如申請專利範圍第1項所述的記憶體元件，更包括電性連接於所述主動區域的電容接觸結構，其中所述字元線位於所述電容接觸結構與所述位元線接觸結構之間。
6. 如申請專利範圍第1項所述的記憶體元件，其中由沿所述第一方向的剖面來看，所述位元線接觸結構的側壁實質上共面於位於其上方的所述位元線的側壁以及位於其下方的所述主動區域的側壁。
7. 一種記憶體元件的製造方法，包括：在基底中形成主動區域、字元線以及初始位元線接觸結構；以及在所述基底上形成位元線，並移除所述初始位元線接觸結構的未交疊於所述位元線的部分，而形成位元線接觸結構，其中所述字元線沿第一方向延伸，所述位元線沿交錯於所述第一方向的第二方向延伸，所述主動區域交錯於所述字元線與所述位元線並沿不同於所述第一方向及所述第二方向的第三方向延伸，且所述位元線接觸結構設置於所述主動區域與所述位元線之間，以及其中用於形成所述初始位元線接觸結構的微影製程包括使用異形透鏡陣列，以使光線入射至光罩之前先通過所述異形透鏡陣列，所述異形透鏡陣列包括多個透鏡，所述多個透鏡沿類平行四邊形輪廓排列，所述類平行四邊形輪廓具有長軸，所述長軸的延伸方向與所述第三方向之間的夾角小於所述長軸的所述延伸方向 與所述第一方向之間的夾角以及所述長軸的所述延伸方向與所述第二方向之間的夾角。
8. 如申請專利範圍第7項所述的記憶體元件的製造方法，其中所述光罩的用於定義出所述初始位元線接觸結構的實體部分或開口部分的形狀相異於所述多個透鏡的排列形狀。
9. 如申請專利範圍第8項所述的記憶體元件的製造方法，其中所述光罩的所述實體部分或所述開口部分實質上為矩形，且具有實質上平行於所述第一方向的長度方向以及實質上平行於所述第二方向的寬度方向。
10. 如申請專利範圍第7項所述的記憶體元件的製造方法，其中所述初始位元線接觸結構設置於所述主動區的位於所述字元線一側的部分上，所述主動區的所述部分的上視圖形實質上為平行四邊形並具有彼此交錯的長對角線與短對角線，且其中所述初始位元線接觸結構的所述長軸實質上重疊於所述主動區域的所述部分的所述長對角線。
11. 如申請專利範圍第10項所述的記憶體元件的製造方法，其中所述初始位元線接觸結構實質上完整地覆蓋所述主動區域的所述部分。
12. 如申請專利範圍第10項所述的記憶體元件的製造方法，其中所述初始位元線接觸結構的所述上視圖形為類平行四邊形，且具有呈圓弧狀的輪廓。
13. 如申請專利範圍第7項所述的記憶體元件的製造方法，其中所述初始位元線接觸結構沿所述第一方向延伸至所述主動區域的相對兩側。
14. 如申請專利範圍第7項所述的記憶體元件的製造方法，在形成所述位元線與所述位元線接觸結構之前，更包括在所述基底中形成溝渠隔離結構，其中所述溝渠隔離結構圍繞所述主動區域，所述初始位元線接觸結構的邊緣部分延伸至所述溝渠隔離結構中。

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