TWI674663B - 積體晶片及其形成方法 - Google Patents

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吳偉成
張健宏
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Abstract

一種積體晶片包含：邏輯區域，具有安置於基底內之多 個電晶體元件；嵌入式記憶體區域，具有安置於基底內之多個記憶體元件；以及邊界區域，使邏輯區域與嵌入式記憶體區域分離。邊界區域包含具有第一上部表面及在第一上部表面下方之第二上部表面的第一隔離結構。藉由上覆於第一隔離結構的內部側壁來耦接第一上部表面及第二上部表面。邊界區域更包含：記憶體壁，配置於第二上部表面上且包圍嵌入式記憶體區域；以及邏輯壁，配置於第一上部表面上且包圍記憶體壁。邏輯壁具有在多個記憶體元件及記憶體壁上方的上部表面。

Description

積體晶片及其形成方法
本發明的實施例是有關於一種積體晶片及其形成方法。
現今之電子裝置(例如，電腦、數位攝影機、電子遊戲等)通常含有用於儲存資料(例如，檔案、圖像等)的電子記憶體。電子記憶體具有多種不同類型。廣泛使用之一種類型的電子記憶體是快閃記憶體(flash memory)。快閃記憶體是提供簡易及快速資料儲存的非揮發性記憶體(亦即，當不供電時保留資料之記憶體)。快閃記憶體藉由在記憶體胞中的電荷捕獲層上補集電荷來儲存資訊。捕獲的電荷指示記憶體胞所儲存之資料狀態。
本發明的一實施例提供一種積體晶片，包括邏輯區域，包括安置於基底內的多個電晶體元件；嵌入式記憶體區域，包括安置於所述基底內的多個記憶體元件；邊界區域，使所述邏輯區域與所述嵌入式記憶體區域分離，其中所述邊界區域包括：第一隔離結構，具有第一上部表面及在所述第一上部表面下方的第二上部表 面，其中所述第一上部表面藉助於上覆於所述第一隔離結構的內部側壁來耦接至所述第二上部表面；記憶體壁，配置於所述第二上部表面上且包圍所述嵌入式記憶體區域；以及邏輯壁，配置於所述第一上部表面上且包圍所述記憶體壁，其中所述邏輯壁具有在所述多個記憶體元件及所述記憶體壁上方的上部表面。
本發明的一實施例提供一種積體晶片，包括多個電晶體元件，安置於基底之邏輯區域內；多個記憶體元件，安置於所述基底之嵌入式記憶體區域內；第一隔離結構，包括在所述多個電晶體元件與所述多個記憶體元件之間安置於所述基底內的第一介電材料；第二隔離結構，包括在所述第一隔離結構與所述多個電晶體元件之間安置於所述基底內的第二介電材料；多個虛設閘極堆疊，配置於所述第二隔離結構上方；記憶體壁，連續地配置於所述第一隔離結構之下部表面上方且延伸為圍繞所述多個記憶體元件的第一不間斷結構；以及邏輯壁，配置於所述第一隔離結構之較高表面上方且連續地延伸為圍繞所述記憶體壁之第二不間斷結構，其中所述邏輯壁具有沿水平面配置的最上部表面，所述最上部表面與所述記憶體壁及所述多個虛設閘極堆疊以非零距離分離。
本發明的一實施例提供一種形成積體晶片的方法，包括在基底之邏輯區域內形成多個電晶體元件；在所述基底之嵌入式記憶體區域內形成多個記憶體元件；在所述基底中之凹部內形成第一介電質，以在所述基底的安置於所述邏輯區域與所述嵌入式記憶體區域之間的邊界區域內形成第一隔離結構的基礎區域，其中所述第一隔離結構具有背離所述基底的上部表面；隨後藉由形成自所述上部表面朝外延伸之突出部來增加所述第一隔離結構之 一部分的高度，其中所述突出部包括限制於所述第一介電質正上方的第二介電質；以及在所述突出部上方形成邏輯壁，其中所述邏輯壁包圍所述嵌入式記憶體區域且具有大於所述多個記憶體元件之高度的高度。
100‧‧‧積體晶片
102‧‧‧基底
104‧‧‧邏輯區域
106‧‧‧邊界區域
106a‧‧‧壁區域
106b‧‧‧虛設區域
108‧‧‧嵌入式記憶體區域
110‧‧‧電晶體元件
112‧‧‧第一隔離結構
112a‧‧‧第一上部表面
112b‧‧‧第二上部表面
113‧‧‧基礎區域
113a‧‧‧上部表面
114‧‧‧突出部
116、1012‧‧‧邏輯壁
117‧‧‧水平面
118、804‧‧‧記憶體壁
119、803‧‧‧非零距離
120‧‧‧第二隔離結構
122、1010a、1010b‧‧‧虛設閘極堆疊
124‧‧‧記憶體元件
126‧‧‧接觸蝕刻終止層
128‧‧‧層級間介電層
130‧‧‧導電觸點
132‧‧‧金屬間介電層
134‧‧‧金屬互連層
200、214、224、226、300、400、500、700、800、806、812、900、1000、1014、1100、1200、1300、1306、1400、1500‧‧‧橫截面圖
202、218‧‧‧虛設閘極
204、216‧‧‧閘極介電結構
206、213、530‧‧‧側壁間隔件
208、220‧‧‧介電結構
210、222、538‧‧‧邏輯壁芯
212、540‧‧‧記憶體壁芯
302‧‧‧寬度
304‧‧‧高度
306、310‧‧‧第一距離
308、312‧‧‧第二距離
402‧‧‧第一凹坑
404‧‧‧第二凹坑
406‧‧‧第一深度
408‧‧‧第二深度
502a、502b‧‧‧高k金屬閘極電晶體
504a、504b‧‧‧金屬閘電極
506、604‧‧‧介電層
508‧‧‧高k介電層/閘極介電質
510‧‧‧介電層/蝕刻終止層/閘極介電質
512、514、516‧‧‧間隔物層
518、532‧‧‧源極/汲極區域
520a、520b‧‧‧分閘式快閃記憶胞/記憶體元件
522、610a、610b‧‧‧選擇閘極
524、608a、608b‧‧‧控制閘極
526‧‧‧電荷捕獲層
528‧‧‧閘極介電質
534‧‧‧矽化物層
536‧‧‧虛設閘電極
542‧‧‧井區
544‧‧‧接觸區域
546‧‧‧俯視圖
600‧‧‧積體晶片
602a、602b‧‧‧快閃記憶胞
606a、606b‧‧‧浮置閘極
612‧‧‧抹除閘極
614‧‧‧共用源極區域
616a‧‧‧第一汲極區域
616b‧‧‧第二汲極區域
802‧‧‧第一硬罩幕層
808‧‧‧第二硬罩幕層
810a、810b‧‧‧記憶體元件結構
902‧‧‧罩幕層
1002‧‧‧嵌入式記憶體頂蓋
1004‧‧‧閘電極層
1006‧‧‧硬罩幕層
1008a、1008b、1202a、1202b‧‧‧電晶體閘極堆疊
1102‧‧‧第一層級間介電層
1201‧‧‧第一平坦化製程
1302a、1302b‧‧‧閘極空腔
1304‧‧‧蝕刻製程
1308‧‧‧閘極金屬
1401‧‧‧第二平坦化製程
1502‧‧‧第二層級間介電層
1600‧‧‧方法
1602、1604、1606、1608、1610、1612、1614、1616、1618、1620、1622、1624、1626、1628、1630‧‧‧動作
L 1 ‧‧‧第一長度
L 2 ‧‧‧第二長度
L 3 ‧‧‧第三長度
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，可任意地增大或減小各種特徵之尺寸。
圖1示出具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離的積體晶片之一些實施例的橫截面圖。
圖2A至圖2D示出配置於嵌入式記憶體區域與邏輯區域之間的邊界區域之橫截面圖的一些實施例。
圖3示出配置於嵌入式記憶體區域與邏輯區域之間的邊界區域之橫截面圖的一些其他實施例。
圖4示出配置於嵌入式記憶體區域與邏輯區域之間的邊界區域之橫截面圖的一些其他實施例。
圖5A至圖5B示出具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離的積體晶片的一些其他實施例。
圖6示出具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離的積體晶片之一些其他實施例的橫截面圖。
圖7至圖15示出形成具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離之積體晶片的方法之一些實施例的橫截面圖。
圖16示出形成具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離之積體晶片的方法之一些實施例的流程圖。
以下揭露內容提供用於實施所提供主題之不同特徵的許多不同實施例或實例。以下描述組件以及配置的特定實例以簡化本揭露內容。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含其中第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含其中額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚之目的，且自身並不規定所論述之各種實施例及/或組態之間的關係。
此外，為易於描述，可在本文中使用空間相對術語，如「在...之方」、「在...下方」、「下部」、「在...上方」、「上部」等等，以描述如圖式中所示出的一個元件或特徵與另一(一些)元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
許多現代的積體晶片包含嵌入式記憶體系統，其中邏輯元件及非揮發性記憶體(non-volatile memory；NVM)元件經整合在相同半導體主體上。相比於具有分別用於記憶體及邏輯之分離 晶片的系統，將邏輯及非揮發性記憶體元件整合到相同半導體主體上提供改進之性能及降低之成本。舉例而言，將邏輯及非揮發性記憶體元件整合到相同半導體主體上減少經過連接兩個分離晶片的導線或引線的非所需延遲。一般而言，藉由在半導體主體的不同區域內單獨地形成非揮發性記憶體元件(例如，快閃記憶體元件)及邏輯元件(例如，電晶體)來構造嵌入式記憶體系統。
有時，為進一步改進性能，嵌入式記憶體系統可使用包括由金屬閘極替換(metal gate replacement)製程形成的高k金屬閘極電晶體的邏輯元件。在典型的金屬閘極替換製程內，虛設閘(dummy gate)電極形成於基底上方，且介電材料形成於虛設閘電極上方且圍繞虛設閘電極。隨後執行第一平坦化製程以暴露虛設閘電極的頂部，繼而進行蝕刻製程以移除虛設閘電極。隨後形成一或多種閘極金屬來代替移除的虛設閘電極，且第二平坦化製程用於移除多餘的閘極金屬。
在嵌入式記憶體系統內，用於金屬閘極替換製程中的平坦化製程將在非揮發性記憶體元件及電晶體元件兩者上運作。已理解，在平坦化製程期間，包圍非揮發性記憶體元件的陣列的較軟材料可使得沿陣列的邊緣腐蝕及/或凹陷。腐蝕及/或凹陷會導致沿邊緣的控制閘極具有比陣列的中心中的控制閘極更小的高度。舉例而言，凹陷會導致沿邊緣的控制閘極的高度比陣列的中心中的控制閘極的高度小高達大致35%。當陣列的控制閘極隨後矽化以減小接觸抗性時，較低控制閘極高度可引起沿邊緣的控制閘極的完全矽化，從而導致控制閘極與半導體主體之間的漏電增大。
在一些實施例中，本揭露內容是關於一種積體晶片、相關 的製造方法，所述積體晶片具有嵌入式記憶體區域，其藉由邊界區域與邏輯區域分離，所述邊界區域經組態以減少沿嵌入式記憶體陣列的邊緣的腐蝕及/或凹陷。積體晶片包括具有多個電晶體元件的邏輯區域以及具有多個記憶體元件的嵌入式記憶體區域。邊界區域使嵌入式記憶體區域與邏輯區域分離。邊界區域包括包圍嵌入式記憶體區域的記憶體壁以及包圍記憶體壁的邏輯壁。邏輯壁具有在記憶體壁及多個記憶體元件上方的上部表面。由於邏輯壁具有在記憶體壁及多個記憶體元件上方的上部表面，因此邏輯壁能夠提供對沿記憶體元件之陣列之邊緣的腐蝕及/或凹陷的增大抗性。
圖1示出具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離的積體晶片100之一些實施例的橫截面圖。
積體晶片100包括基底102，所述基底包含藉由邊界區域106分離的嵌入式記憶體區域108與邏輯區域104。邏輯區域104包括配置於基底102內的多個電晶體元件110，且嵌入式記憶體區域108包括安置於基底102內的多個記憶體元件124。在一些實施例中，多個電晶體元件110可包括高k金屬閘極(high-k metal gate；HKMG)金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor；MOSFET)。在一些實施例中，多個記憶體元件124可包括非揮發性記憶體元件(例如，快閃記憶體元件)。接觸蝕刻終止層(contact etch-stop layer；CESL)126在基底102上方，且層級間介電(inter-level dielectric；ILD)層128在接觸蝕刻終止層126上方。導電觸點130配置在層級間介電層128內，且一或多個金屬互連層134配置在層級間介電層128 上方的金屬間介電(inter-metal dielectric；IMD)層132內。
邊界區域106包括壁區域106a及虛設區域(dummy region)106b。壁區域106a及虛設區域106b包含電惰性結構，所述電惰性結構經組態以在積體晶片100之製造期間減少在邏輯區域104內及/或在嵌入式記憶體區域108內平坦化移除率中的不均一性(例如，由化學機械平坦化製程所導致的腐蝕及/或凹陷)。壁區域106a安置於虛設區域106b與嵌入式記憶體區域108之間。壁區域106a包括邏輯壁116及記憶體壁118。在一些實施例中，邏輯壁116及記憶體壁118可配置於安置於基底102內之包括介電材料(例如，氧化物)之第一隔離結構112上方。虛設區域106b配置於壁區域106a與邏輯區域104之間，且包括多個虛設閘極堆疊122(亦即，多個電惰性閘極堆疊)。在一些實施例中，多個虛設閘極堆疊122可配置於藉由基底102使得與第一隔離結構112分離的第二隔離結構120上方。
邏輯壁116及記憶體壁118具有藉由接觸蝕刻終止層126使得與層級間介電層128橫向地分離的側壁。邏輯壁116及記憶體壁118亦具有背離基底102之完全由層級間介電層128覆蓋的上部表面。在一些實施例中，接觸邏輯壁116之層級間介電層128的下部表面亦可接觸接觸蝕刻終止層126。
邏輯壁116配置於第一隔離結構112之第一上部表面112a上方，且記憶體壁118配置於第一隔離結構112之第二上部表面112b上方。第一上部表面112a沿自第二上部表面112b向外延伸的突出部114安置。邏輯壁116具有沿水平面117配置的上部表面，所述水平面以非零距離119上覆於多個記憶體元件124 之上部表面。
由於邏輯壁116具有高於多個記憶體元件124之上部表面的上部表面，因此邏輯壁116能夠提供一種結構，所述結構能夠減少在沿嵌入式記憶體區域108之外邊緣之多個記憶體元件124上的腐蝕及/或凹陷(例如，由於替換金屬閘極平坦化製程)。藉由減少在沿嵌入式記憶體區域108之外邊緣之多個記憶體元件124上的腐蝕及/或凹陷，在嵌入式記憶體區域108內的記憶體元件124之性能得到改進。此外，平坦化製程之製程窗亦得到改進，進而減少與平坦化製程相關聯的製程成本。
在一些實施例中，非零距離119可在大致25埃(angstroms)與大致100埃之間的範圍內。使非零距離119大於25埃提供對平坦化(例如，化學機械平坦化)製程中之凹陷的改進抗性，而使非零距離低於100埃保留嵌入式記憶體區域108之良好平坦化。在一些實施例中，水平面117亦可上覆於記憶體壁118、虛設閘極堆疊122以及電晶體元件110。使水平面117亦上覆於記憶體壁118及多個虛設閘極堆疊122防止及/或減少沿嵌入式記憶體區域108及邏輯區域104之周邊因邏輯壁116所致的拋光不足。
圖2A至圖2D示出配置於嵌入式記憶體區域(例如，圖1之嵌入式記憶體區域108)與邏輯區域(例如，圖1之邏輯區域104)之間的邊界區域(例如，圖1之邊界區域106)之一些實施例的橫截面圖。圖2A至圖2D之橫截面圖中所展示的實施例示出可用於邏輯壁(例如，圖1之邏輯壁116)中及多個虛設閘極堆疊(例如，圖1之虛設閘極堆疊122)中的材料之各種組合的一些例示性實施例。應瞭解，材料之組合不限於圖中2A至圖2D中所展 示的那些材料。
如圖2A之橫截面圖200中所展示，邊界區域包括第一隔離結構112及與第一隔離結構112橫向地分離非零距離的第二隔離結構120。邏輯壁116及記憶體壁118配置於第一隔離結構112上方。多個虛設閘極堆疊122配置於第二隔離結構120上方。
邏輯壁116包括藉由包括一或多種介電材料之介電結構208使得與第一隔離結構112分離的邏輯壁芯210。記憶體壁118包括配置於第一隔離結構112上方的記憶體壁芯212。在一些實施例中，記憶體壁芯212可直接地接觸第一隔離結構112。多個虛設閘極堆疊122分別包括藉由包括一或多種介電材料之閘極介電結構204使得與第二隔離結構120分離的虛設閘極202。在一些實施例中，閘極介電結構204及介電結構208可包括相同介電材料之堆疊。
在一些實施例中，多個虛設閘極202及邏輯壁芯210可由包括一或多種介電材料之側壁間隔件206包圍。在一些實施例中，側壁間隔件206可包括氮化物(例如，氮化矽(silicon nitride))、氧化物(例如，氧化矽(silicon oxide))或類似者。在一些實施例中，記憶體壁芯212亦可由包括一或多種介電材料之側壁間隔件213包圍。在一些實施例中，側壁間隔件213可包括與側壁間隔件206相同之介電材料。在其他實施例中，側壁間隔件213可包括與側壁間隔件206不同之介電材料。在一些實施例中，多個虛設閘極202分別具有側壁間隔件206之間的第一長度L 1 ，且邏輯壁芯210具有側壁間隔件206之間的大於第一長度L 1 之第二長度L 2 。在一些實施例中，記憶體壁芯212可具有側壁間隔件213之間的 大於第一長度L 1 之第三長度L 3 。在一些實施例中，第三長度L 3 可介於第一長度L 1 與第二長度L 2 之間。
在一些實施例中，記憶體壁芯212可包括多晶矽。在各種實施例中，虛設閘極202及邏輯壁芯210可包括一或多種導電材料之各種組合。舉例而言，在圖2A之橫截面圖200中所展示之一些實施例中，虛設閘極202及邏輯壁芯210可包括多晶矽。在這些實施例中，閘極介電結構204及介電結構208可包括相同材料(例如，氧化物)。已理解，在替換金屬閘極製程期間用於移除閘極金屬的平坦化製程可以比閘極金屬更慢之速率來移除多晶矽(例如，化學機械平坦化製程可在移除10埃多晶矽期間移除50埃閘極金屬)。因此，多晶矽在邏輯壁芯210內之使用可進一步減少在嵌入式記憶體區域(例如，圖1之嵌入式記憶體區域108)內記憶體元件之凹陷。
在圖2B之橫截面圖214中所展示之其他實施例中，邊界區域可包括虛設閘極218及包括一或多種閘極金屬之邏輯壁芯222。在這些實施例中，虛設閘極218可藉由包括與使邏輯壁芯222與第一隔離結構112分離的介電結構220相同之材料(例如，高k介電材料)之閘極介電結構216來與第二隔離結構120分離。在一些實施例中，一或多種閘極金屬可包括鋁(aluminum)、鉑(platinum)、鈀(palladium)、鎳(nickel)、鈦(titanium)或類似金屬。
在圖2C之橫截面圖224中所展示之又其他實施例中，邊界區域可具有包括多晶矽之虛設閘極202及包括一或多種閘極金屬之邏輯壁芯222。在這些實施例中，虛設閘極202可藉由包括與 使邏輯壁芯222與第一隔離結構112分離的介電結構220不同之材料之閘極介電結構204來與第二隔離結構120分離。舉例而言，閘極介電結構204可包括氧化物及/或氮化物，而介電結構220可包括高k介電材料(例如，氧化鉿(hafnium oxide))。
在圖2D之橫截面圖226中所展示之又其他實施例中，邊界區域可具有包括一或多種閘極金屬之虛設閘極218及包括多晶矽之邏輯壁芯210。在這些實施例中，虛設閘極218可藉由包括與使邏輯壁芯210與第一隔離結構112分離的介電結構208不同之材料之閘極介電結構216來與第二隔離結構120分離。舉例而言，閘極介電結構216可包括高k介電材料(例如，氧化鉿)，且介電結構208可包括氧化物及/或氮化物。
圖3示出配置於嵌入式記憶體區域(例如，圖1之嵌入式記憶體區域108)與邏輯區域(例如，圖1之邏輯區域104)之間的所揭露之邊界區域(例如，圖1之邊界區域106)之一些其他實施例的橫截面圖300。
如橫截面圖300中所展示，邊界區域包括壁區域106a及虛設區域106b。壁區域106a包括具有基礎區域113之由基底102包圍的第一隔離結構112及上覆突出部114。突出部114直接地接觸基礎區域113之上部表面113a，且具有在基礎區域113之上部表面113a上方的上部表面。在一些實施例中，突出部114完全地限制於基礎區域113正上方。邏輯壁116配置於突出部114上方，且記憶體壁118在橫向地鄰近於突出部114之位置處配置於基礎區域113之上部表面113a上。
在一些實施例中，基礎區域113可包括第一材料，且突 出部114可包括與第一材料不同及/或具有與第一材料不同之特性的第二材料。舉例而言，在一些實施例中，第一材料可包括二氧化矽(silicon dioxide)，且第二材料可包括氮化矽、碳化矽(silicon carbide)或類似者。在一些實施例中，基礎區域113可包括低溫氧化物(low-temperature oxide；LTO)，且突出部114可包括高溫氧化物(high temperature oxide；HTO)(例如，在大於或等於大致600℃之溫度下使用低壓化學氣相沈積(low pressure chemical vapor deposition；LPCVD)製程形成的氧化物)。相較於基礎區域113之LTO，突出部114之HTO具有較高密度及較高介電強度。在其他實施例中，基礎區域113可包括介電材料(例如，二氧化矽)，且突出部114可包括半導體(例如，矽、多晶矽、鍺或類似者)或金屬(例如，鋁、鎢、鈦或類似者)。在又其他實施例中，基礎區域113及突出部114可包括相同材料(例如，二氧化矽)。
突出部114具有寬度302及高度304。在一些實施例中，寬度302與高度304之比率可在大致20與大致250之間的範圍內。舉例而言，在一些實施例中，寬度302可在大致300微米(microns)與大致3,750微米之間的範圍內，且高度304可在大致150埃與大致500埃之間的範圍內。
突出部114之高度304使得邏輯壁116具有提供抵抗嵌入式記憶體區域(例如，圖1之嵌入式記憶體區域108)內之化學機械平坦化凹陷的額外支撐的一定高度，如上文所描述。若突出部114之高度304小於大致150埃，則邏輯壁116將無法提供對抗化學機械平坦化凹陷以避免對嵌入式記憶體區域(例如，圖1之嵌入式記憶體區域108)之損壞的足夠支撐。或者，若突出部114之 高度304大於大致400埃，則邏輯壁116將突出至不利地影響嵌入式記憶體區域上之化學機械平坦化製程之平坦化的一定高度(例如，得到在圍繞非揮發性記憶體陣列之邊緣比在非揮發性記憶體陣列之中心處更大的非揮發性記憶體閘極高度)。此外，若突出部114之寬度302小於大致300微米，則邏輯壁116將無法提供對抗化學機械平坦化凹陷以避免對嵌入式記憶體區域(例如，圖1之嵌入式記憶體區域108)之損壞的足夠支撐，而若突出部114之寬度302大於大致3,750微米，則突出部114將不必要地消耗積體晶片上的昂貴空間。
突出部114之高度304使邏輯壁116之最上部表面在多個虛設閘極202之最上部表面上方延伸第一距離306且在記憶體壁118之最上部表面上方延伸第二距離308。在一些實施例中，第一距離306可小於第二距離308。在一些實施例中，第一距離306可在大致100埃與大致300埃之間的範圍內，且第二距離308可在大致100埃與大致400埃之間的範圍內。在其他實施例中，第一距離306可在大致150埃與大致250埃之間的範圍內，且第二距離308可在大致200埃與大致300埃之間的範圍內。在一些實施例中，邏輯壁116及記憶體壁118可具有大致相同之高度(例如，在大致600埃與大致700埃之間)，以使得第二距離308可大致等於高度304。使第二距離308在大致100埃與大致400埃之間的範圍內可在不導致圍繞非揮發性記憶體陣列之邊緣比在非揮發性記憶體陣列之中心中更大之非揮發性記憶體閘極高度的情況下提供對抗化學機械平坦化的支撐。
在一些實施例中，突出部114具有可自基礎區域113之 最外側壁橫向地偏移第一距離310的最外側壁。在一些實施例中，第一距離310可在大致0奈米與大致150奈米之間的範圍內。在其他實施例中，第一距離310可在大致50奈米與大致100奈米之間的範圍內。在一些實施例中，邏輯壁116之最外側壁可自突出部114之最外側壁橫向地偏移第二距離312。在各種實施例中，第二距離312可在大致100奈米與大致200奈米之間的範圍內。第一距離310及/或第二距離312考慮未對準誤差且將突出部114及/或邏輯壁116保持在基礎區域113正上方，進而使得能夠在鄰近第一隔離結構112處形成導電觸點(例如，使得導電觸點130能夠達到接觸區域544，如圖5A所展示)。
圖4示出配置於嵌入式記憶體區域(例如，圖1之嵌入式記憶體區域108)與邏輯區域(例如，圖1之邏輯區域104)之間的所揭露之邊界區域(例如，圖1之邊界區域106)之一些其他實施例的橫截面圖400。
如橫截面圖400中所展示，邊界區域106包括壁區域106a及虛設區域106b。壁區域106a包括具有基礎區域113之由基底102包圍的第一隔離結構112及安置於基礎區域113上的上覆突出部114。在一些實施例中，突出部114之側壁可以如相對於與基礎區域113之上部表面113a垂直的線所量測之介於0°與90°之間的角度傾斜。在其他實施例中，突出部114之側壁可以如相對於與基礎區域113之上部表面113a垂直的線所量測之介於5°與85°之間的角度傾斜。
在一些實施例中，基礎區域113可具有定義在基礎區域113之上部表面113a下凹之第一凹坑402的一或多個表面。第一 凹坑402可沿基礎區域113之邊緣配置。在一些實施例中，突出部114包括延伸至第一凹坑402內的一或多種介電材料。在一些實施例中，突出部114可具有定義沿突出部114之上部表面配置之第二凹坑404的一或多個表面。在一些實施例中，第二凹坑404可配置於第一凹坑402正上方。在其他實施例中，第二凹坑404可橫向地配置於第一凹坑402與邏輯壁116之間。在又其他實施例中，第二凹坑404可配置於突出部114之第一上部表面與突出部114中高於第一上部表面之第二上部表面之間。在一些實施例中，第一凹坑402可具有大於第二凹坑404之第二深度408的第一深度406。
圖5A至圖5B示出具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離的積體晶片的一些其他實施例。
如圖5A之橫截面圖500中所展示，積體晶片包括基底102，所述基底具有邏輯區域104、嵌入式記憶體區域108以及使邏輯區域104與嵌入式記憶體區域108分離的邊界區域106。在各種實施例中，基底102可包括半導體材料，如矽、鍺或類似者。在一些實施例中，基底102可包括絕緣體上矽(silicon-on-insulator；SOI)基底。
邏輯區域104包括多個電晶體元件。在一些實施例中，電晶體元件可為高k金屬閘極電晶體502a及高k金屬閘極電晶體502b。高k金屬閘極電晶體502a及高k金屬閘極電晶體502b分別包括藉由一或多個介電層506至介電層510使得與基底102分離的金屬閘電極504a及金屬閘電極504b。源極/汲極區域518配置於金屬閘電極504a及金屬閘電極504b之相對側上。側壁間隔 件206沿金屬閘電極504a及金屬閘電極504b之外部側壁延伸。在一些實施例中，側壁間隔件206可包括多個間隔物層512至間隔物層516，所述多個間隔物層包括不同介電材料。舉例而言，側壁間隔件206可包括：第一間隔物層512，包括第一氧化物；第二間隔物層514，包括氮化物；以及第三間隔物層516，包括第二氧化物。
在一些實施例中，金屬閘電極504a可包括p型金屬(例如，釕(ruthenium)、鈀或類似者)，且金屬閘電極504b可包括n型金屬(例如，鉿(hafnium)、鋯(zirconium)、鈦或類似者)。在一些實施例中，一或多個介電層506至介電層510包括基礎介電層506上方的高k介電層508(例如，氧化物)。在一些其他實施例中，一或多個介電層506至介電層510可更包括高k介電層508上方之蝕刻終止層510。在一些實施例中，源極/汲極區域518可包括基底102之高度摻雜區域。在其他實施例中，源極/汲極區域518可包括安置於基底102內之凹部內之包括半導體材料的磊晶源極/汲極區域(例如，安置於矽基底內之凹部內的矽鍺)。
嵌入式記憶體區域108包括多個分閘式(split-gate)快閃記憶胞520a及分閘式快閃記憶胞520b。分閘式快閃記憶胞520a及分閘式快閃記憶胞520b分別包括由電荷捕獲層526分離的選擇閘極522及控制閘極524。在一些實施例中，選擇閘極522可藉由閘極介電質528(例如，氧化物、氮化物或類似者)與基底102分離。源極/汲極區域532沿分閘式快閃記憶胞520a及分閘式快閃記憶胞520b之相對側配置。在一些實施例中，矽化物層534安置於選擇閘極522及控制閘極524之上部表面上。
在一些實施例中，選擇閘極522及控制閘極524可包括多晶矽。在一些實施例中，電荷捕獲層526包含夾在兩個氧化層之間的電荷捕獲氮化物層。在其他實施例中，電荷捕獲層526可包含一層矽奈米顆粒點。在一些實施例中，側壁間隔件530沿選擇閘極522及控制閘極524之外部側壁安置。在一些實施例中，側壁間隔件530可與側壁間隔件206相同(例如，包括具有相同堆疊次序之介電材料堆疊)。
導電觸點130由層級間介電層128包圍且自矽化物層534延伸至上覆金屬互連層(未展示)。矽化物層534經組態以減小導電觸點130之接觸抗性。在一些實施例中，層級間介電層128可包括氧化物、低k介電材料或超低k介電材料。舉例而言，在一些實施例中，層級間介電層128可包括硼磷矽玻璃(borophosphosilicate glass；BPSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)以及磷矽酸鹽玻璃(phosphosilicate glass；PSG)或類似者。在一些實施例中，接觸蝕刻終止層126在基底102與層級間介電層128之間。
邊界區域106包括壁區域106a及虛設區域106b。虛設區域106b配置於壁區域106a與邏輯區域104之間，且包括多個虛設閘極堆疊122(亦即，多個電惰性閘極堆疊)。在各種實施例中，多個虛設閘極堆疊122可包括包含多晶矽或一或多種閘極金屬的虛設閘電極536。壁區域106a包括邏輯壁116及記憶體壁118。在各種實施例中，邏輯壁116可包括包含多晶矽或一或多種閘極金屬的邏輯壁芯538。在一些實施例中，記憶體壁118可包括包含多晶矽或一或多種閘極金屬的記憶體壁芯540。在一些實施例中， 記憶體壁芯540可為與選擇閘極522及/或控制閘極524相同的材料(例如，多晶矽)。
在一些實施例中，邏輯壁116及記憶體壁118可配置於包括介電材料(例如，氧化物)之安置於基底102內的第一隔離結構112上方。第一隔離結構112具有具備第一上部表面112a之突出部114。突出部114自第一隔離結構112之第二上部表面112b朝外突出。在一些實施例中，邏輯壁116配置於第一上部表面112a上方，且記憶體壁118配置於第二上部表面112b上方。在一些實施例中，多個虛設閘極堆疊122可配置於藉由基底102與第一隔離結構112分離的第二隔離結構120上方。
在一些實施例中，多個記憶體元件520a及記憶體元件520b可配置於基底102內之井區542(例如，p型基底內之n井)內。井區542可延伸至第一隔離112與第二隔離結構120之間的位置。在這些實施例中，導電觸點130可穿過層級間介電層128延伸至井區542內包括接觸區域544的讀取區域(例如，n+區域)。導電觸點130使得能夠將偏置應用於井區542以在多個分閘式快閃記憶胞520a及分閘式快閃記憶胞520b之操作中提供隔離及改變。在一些實施例中，基底102之上部表面在第一隔離結構112與第二隔離結構120之間凹進。
圖5B示出橫截面圖500中所展示之積體晶片的俯視圖546。如俯視圖546中所展示，記憶體壁118配置於第一隔離結構112上方且連續地延伸為圍繞包括多個分閘式快閃記憶胞(例如，圖5A之分閘式快閃記憶胞520a及分閘式快閃記憶胞520b)之記憶體區108的不間斷結構。邏輯壁116配置於第一隔離結構112 上方且與記憶體壁118分離。邏輯壁116圍繞記憶體壁118連續地延伸為不間斷結構。多個虛設閘極堆疊122配置於第二隔離結構120上方且包圍邏輯壁116。第一隔離結構112及第二隔離結構120由讀取區域分離。
雖然圖5A至圖5B示出具有分閘式快閃記憶胞之嵌入式記憶體區域，但是應瞭解，所揭露之邊界區域不限於與這些記憶體胞結構一起使用。確切而言，所揭露之邊界區域不限於與具有不同結構之記憶胞的嵌入式記憶體區域一起使用。舉例而言，圖6示出具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離的積體晶片600之一些替代實施例的橫截面圖。
積體晶片600包括基底102，所述基底具有邏輯區域104、嵌入式記憶體區域108以及邊界區域106。嵌入式記憶體區域108包括一對快閃記憶胞602a及快閃記憶胞602b，這對快閃記憶胞包括位於第一汲極區域616a與第二汲極區域616b之間的共用源極區域614。共用源極區域614、第一汲極區域616a以及第二汲極區域616b沿基底102之頂部表面安置。第一通道區域在共用源極區域614與第一汲極區域616a之間延伸，且第二通道區域在共用源極區域614與第二汲極區域616b之間延伸。
快閃記憶胞602a及快閃記憶胞602b更包括安置於基底102上方的介電層604。浮置閘極606a及浮置閘極606b位於介電層604上方。浮置閘極606a及浮置閘極606b可包括多晶矽、金屬、金屬矽化物、金屬氮化物或具有高捕獲密度之介電質，如氮化矽。控制閘極608a及控制閘極608b安置於浮置閘極606a及浮置閘極606b上方，而選擇閘極610a及選擇閘極610b分別安置與浮 置閘極606a及浮置閘極606b旁邊。控制閘極608a及控制閘極608b以及選擇閘極610a及選擇閘極610b經組態以控制相鄰浮置閘極606a及浮置閘極606b中所儲存之資料狀態。抹除閘極612配置於浮置閘極606a與浮置閘極606b之間，且配置於共用源極區域614上方。
在一些實施例中，額外介電材料618安置於基底102上方，且配置於控制閘極608a及控制閘極608b、選擇閘極610a及選擇閘極610b、共用抹除閘極612以及浮置閘極606a及浮置閘極606b之間。在一些實施例中，保護塗層620可安置於額外介電材料618上方。保護塗層620可包括介電層，如氧化矽、氮化矽或其組合。
圖7至圖15示出形成具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離之積體晶片的方法之一些實施例的橫截面圖700至橫截面圖1500。儘管圖7至圖15中所展示的橫截面圖700至橫截面圖1500對應到方法來描述，但應瞭解，展示於圖7至圖15中之結構不限於所述方法，而是可以獨立於所述方法。
如圖7之橫截面圖700中展示，提供基底102。在各種實施例中，基底102可為任一類型之半導體主體(例如，矽、SiGe、絕緣體上矽等)，以及與此相關聯之任一其他類型的半導體、磊晶層、介電層或金屬層。基底102包括藉助於邊界區域106使得與嵌入式記憶體區域108分離的邏輯區域104。
第一隔離結構112之基礎區域113及第二隔離結構120形成於基底102之邊界區域106內。在一些實施例中，可藉由選擇性地蝕刻基底102以形成由基底102之內表面定義之凹部來形 成第一隔離結構112之基礎區域113及第二隔離結構120。介電材料(例如，氧化物、氮化物或類似者)隨後形成於凹部內。在一些實施例中，介電材料可藉助於沈積技術(例如，物理氣相沈積(physical vapor deposition；PVD)、化學氣相沈積、電漿輔助化學氣相沈積(plasma enhanced chemical vapor deposition；PE-CVD)、原子層沈積(atomic layer deposition；ALD)、濺鍍等)形成。在其他實施例中，介電材料可藉助於低溫氧化製程(例如，在小於或等於大致500℃之溫度下執行之氧化製程)形成。在一些實施例中，第一隔離結構112之基礎區域113及第二隔離結構120自包圍基底102之表面朝外突出非零距離。
如圖8A至圖8C之橫截面圖800中所展示，多個記憶體元件結構(圖8C之記憶體元件結構810a至記憶體元件結構810b)形成於嵌入式記憶體區域108內，且記憶體壁(圖8C之記憶體壁804)在邊界區域106內形成於第一隔離結構112之基礎區域113上方。在一些實施例中，多個記憶體元件結構(圖8C之記憶體元件結構810a至記憶體元件結構810b)可對應於非揮發性記憶體元件(例如，快閃記憶體元件)。記憶體壁(圖8C之記憶體壁804)可與圖8C之多個記憶體元件結構810a至記憶體元件結構810b同時形成。
如圖8A之橫截面圖800中所展示，閘極介電層形成於基底102上方。在一些實施例中，閘極介電層可包括藉助於熱製程形成之氧化物(例如，二氧化矽)。在替代實施例中，閘極介電層可由沈積製程(例如，化學氣相沈積、物理氣相沈積、原子層沈積等)形成。選擇閘極層形成於閘極介電層及第一隔離結構112之 基礎區域113上方，且第一硬罩幕層802選擇性地形成於選擇閘極層上方。隨後根據第一硬罩幕層802來蝕刻選擇閘極層及閘極介電層，以定義閘極介電質528上方的選擇閘極522及具有第一隔離結構112之基礎區域113上方之記憶體壁芯540的記憶體壁804。在一些實施例中，記憶體壁芯540上方之第一硬罩幕層802的上部表面自選擇閘極522上方之第一硬罩幕層802的上部表面豎直地偏移非零距離803。
如圖8B之橫截面圖806中所展示，電荷捕獲層形成於記憶體壁芯540及選擇閘極522上方，且控制閘極層在嵌入式記憶體區域108內形成於電荷捕獲層上方。第二硬罩幕層808選擇性地形成於控制閘極層上方。隨後根據第二硬罩幕層808蝕刻控制閘極層及電荷捕獲層，以定義在多個記憶體元件結構810a至記憶體元件結構810b內之控制閘極524及電荷捕獲層526。在一些實施例中，選擇閘極層及控制閘極層可包括由沈積製程(例如，化學氣相沈積、物理氣相沈積、原子層沈積等)形成之摻雜多晶矽。在一些實施例中，第一硬罩幕層802及第二硬罩幕層808可包括氧化物(例如，PE-SiON)、氮化物(例如，氮化矽、碳化物(例如，碳化矽)或類似者。
如圖8C之橫截面圖812中所展示，沿記憶體壁804及記憶體元件結構810a至記憶體元件結構810b之側壁形成側壁間隔件530。在一些實施例中，可藉由使用沈積技術(例如，物理氣相沈積、化學氣相沈積、電漿輔助化學氣相沈積、原子層沈積、濺鍍等)將一或多個間隔物層沈積於基底102上方來形成側壁間隔件530。在各種實施例中，一或多個間隔物層可包括氮化矽、二氧化 矽、氮氧化矽(silicon oxy-nitride)(例如，SiON)或類似材料。隨後蝕刻一或多個間隔物層以自水平表面移除一或多個間隔物層，從而沿記憶體壁804及記憶體元件結構810a至記憶體元件結構810b之相對側留下側壁間隔件530。
源極/汲極區域532形成於嵌入式記憶體區域108內。在一些實施例中，可藉由選擇性地將摻雜劑物種植入到基底102中來形成源極/汲極區域532。在一些實施例中，可根據包括記憶體元件結構810a至記憶體元件結構810b的罩幕將摻雜劑物種選擇性地植入到基底102中。在各種實施例中，摻雜劑物種可包括p型摻雜劑(例如，硼、鎵等)或n型摻雜劑(例如磷、砷等)。在一些實施例中，在將摻雜劑物種植入至基底102中之後，可執行驅入退火以在基底102內擴散摻雜劑物種。
如圖9之橫截面圖900中所展示，調整第一隔離結構112之最大高度。在一些實施例中，可藉由形成自第一隔離結構112之基礎區域113之上部表面朝外突出的突出部114來調整最大高度。在一些實施例中，可使用高溫氧化(HTO)製程來形成突出部114以增加第一隔離結構112之一部分的高度(例如，增加100埃與300埃之間)。舉例而言，在一些實施例中，罩幕層902可形成於邏輯區域104及嵌入式記憶體區域108上方，且可隨後執行熱氧化製程。在其他實施例中，可使用沈積製程繼之以蝕刻製程來形成突出部114。
在一些實施例中，可形成包括高溫氧化物(例如，在大於或等於大致600℃之溫度下形成之氧化物)的突出部114。在一些此類具體實例中，可使用低壓化學氣相沈積製程來形成突出部 114。在一些實施例中，可在介於大致10毫托(milli-Torr)與大致1000毫托之間的範圍內之壓力下執行低壓化學氣相沈積製程。在其他實施例中，可在其他壓力下執行低壓化學氣相沈積製程。在一些實施例中，可在介於大致800℃與大致1,300℃之間的範圍內之溫度下執行用於形成高溫氧化物的低壓化學氣相沈積製程。在一些實施例中，高溫氧化物可包括藉由使二氯矽烷(dichlorosilane；SiH2Cl2)及氧化亞氮(nitrous oxide；2N2O)在處理腔室內反應(例如，SiH2Cl2+2 N2O→SiO2+2N2+2HCl)形成的二氧化矽。
如圖10A至圖10B之橫截面圖1000及橫截面圖1014中所展示，多個電晶體閘極堆疊1008a至電晶體閘極堆疊1008b形成於邏輯區域104內。在邊界區域106內，多個虛設閘極堆疊1010a至虛設閘極堆疊1010b形成於第二隔離結構120上方，且邏輯壁1012形成於突出部114上方。在一些實施例中，多個電晶體閘極堆疊1008a至電晶體閘極堆疊1008b、多個虛設閘極堆疊1010a至虛設閘極堆疊1010b以及邏輯壁1012可與覆蓋多個記憶體元件結構810a至記憶體元件結構810b以及記憶體壁804的嵌入式記憶體頂蓋1002一起形成。在一些實施例中，多個電晶體閘極堆疊1008a至電晶體閘極堆疊1008b、多個虛設閘極堆疊1010a至虛設閘極堆疊1010b以及邏輯壁1012可同時形成。
如圖10A之橫截面圖1000中展示，一或多個閘極介電層形成於基底102上方。閘電極層形成於一或多個閘極介電層上方。將一或多個閘極介電層及閘電極層選擇性地圖案化以定義分別包括配置於閘極介電質508至閘極介電質510上方之閘電極層1004的多個電晶體閘極堆疊1008a至電晶體閘極堆疊1008b、多個虛設 閘極堆疊1010a至虛設閘極堆疊1010b以及邏輯壁1012。嵌入式記憶體頂蓋1002具有上覆於記憶體壁804以及記憶體元件結構810a至記憶體元件結構810b之上部表面的上部表面。在各種實施例中，在多個電晶體閘極堆疊1008a至電晶體閘極堆疊1008b、多個虛設閘極堆疊1010a至虛設閘極堆疊1010b及/或邏輯壁1012內的閘電極層1004可包括隨後在金屬閘極替換製程期間移除的犧牲性閘電極層(例如，展示於圖13A至圖13B中)。
在一些實施例中，在蝕刻製程之前，硬罩幕層1006可選擇性地形成於閘電極層1004及一或多個閘極介電層上方。硬罩幕層1006隨後用做罩幕以用於蝕刻製程。在一些實施例中，閘電極層可包括多晶矽。在一些實施例中，一或多個閘極介電層可包括氧化物(例如，氧化矽)、氮化物(例如，氮氧化矽)或類似者。在其他實施例中，一或多個閘極介電層可包括高k介電材料，如氧化鉿、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2或類似者。
如圖10B之橫截面圖1014中所展示，沿多個電晶體閘極堆疊1008a至電晶體閘極堆疊1008b、多個虛設閘極堆疊1010a至虛設閘極堆疊1010b以及邏輯壁1012的相對側形成側壁間隔件206。在各種實施例中，側壁間隔件206可包括氮化矽、二氧化矽、氮氧化矽或類似材料。在一些實施例中，可藉由將一或多個間隔物層512至間隔物層516沈積在基底102上方來形成側壁間隔件206。在一些實施例中，使用沈積技術(例如，物理氣相沈積、化學氣相沈積、電漿輔助化學氣相沈積、原子層沈積、濺鍍等)將一或多個間隔物層512至間隔物層516沈積於基底102上方。在一些實施例中，一或多個間隔物層512至間隔物層516可包括：第 一間隔物層512，包括氧化物；第二間隔物層514，包括氮化物；以及第三間隔物層516，包括氧化物。隨後蝕刻一或多個間隔物層512至間隔物層516以自水平表面移除一或多個間隔物層512至間隔物層516。
源極/汲極區域518形成於邏輯區域104內。在一些實施例中，可藉由根據包括多個電晶體閘極堆疊1008a至電晶體閘極堆疊1008b、多個虛設閘極堆疊1010a至虛設閘極堆疊1010b、邏輯壁1012以及側壁間隔件206的罩幕將摻雜劑物種選擇性地植入到基底102中來形成源極/汲極區域518。
在某些替代實施例(未展示)中，側壁間隔件206及側壁間隔件530可在多個電晶體閘極堆疊1008a至電晶體閘極堆疊1008b、多個虛設閘極堆疊1010a至虛設閘極堆疊1010b以及邏輯壁1012形成之後同時形成。在這些實施例中，可在多個電晶體閘極堆疊1008a至電晶體閘極堆疊1008b、多個虛設閘極堆疊1010a至虛設閘極堆疊1010b以及邏輯壁1012形成之後移除嵌入式記憶體頂蓋1002。一或多個間隔物層隨後形成於邏輯區域104、邊界區域106以及嵌入式記憶體區域108中。隨後蝕刻一或多個間隔物層以藉由自水平表面移除一或多個間隔物層512至間隔物層516來同時形成側壁間隔件206及側壁間隔件530。
如圖11之橫截面圖1100中展示，接觸蝕刻終止層126形成於基底102上。接觸蝕刻終止層126可由沈積製程(例如，物理氣相沈積、化學氣相沈積、電漿輔助化學氣相沈積等)形成，且包括氮化物層(例如，氮化矽)、碳化物層(例如，碳化矽)或類似者。第一層級間介電層1102在接觸蝕刻終止層126上方之位 置處形成於基底102上。在一些實施例中，層級間介電層1102可包括氧化物、低k介電材料或超低k介電材料。
如圖12之橫截面圖1200中所展示，執行第一平坦化製程1201。第一平坦化製程1201移除接觸蝕刻終止層126及第一層級間介電層1102之一部分以形成多個電晶體閘極堆疊1202a至電晶體閘極堆疊1202b、多個虛設閘極堆疊122以及邏輯壁116。在一些實施例中，第一平坦化製程1201可包括化學機械平坦化製程。第一平坦化製程1201向下移除接觸蝕刻終止層126、第一層級間介電層1102以及硬罩幕層(圖11之硬罩幕層1006)的部分直至多晶矽閘極且暴露多晶矽閘極。在一些實施例中，第一平坦化製程1201亦可移除第一硬罩幕層(圖11之第一硬罩幕層802)及第二硬罩幕層(圖11之第二硬罩幕層808)以定義記憶體壁118以及多個記憶體元件520a至記憶體元件520b。在其他實施例中，可在第一平坦化製程之前移除第一硬罩幕層(圖11之第一硬罩幕層802)及第二硬罩幕層(圖11之第二硬罩幕層808)。
已理解，化學機械平坦化製程之移除率基於化學機械平坦化製程之這些因素，如壓力、溫度以及速度。亦已理解，化學機械平坦化製程之移除率因材料不同而不同(從而引起基底上方之局部不平坦度)。由於邏輯壁116之第一高度高於多個記憶體元件520a至記憶體元件520b以及記憶體壁118之高度，因此邏輯壁116限制第一平坦化製程1201施加至記憶體壁118及沿嵌入式記憶體區域108之邊緣的壓力。限制壓力將減小記憶體壁118以及沿嵌入式記憶體區域108之邊緣的多個記憶體元件520a至記憶體元件520b的移除率，且因此將減少沿邊緣之凹陷。
如圖13A至圖13B之橫截面圖1300及橫截面圖1306中所展示，對邏輯區域內之電晶體執行替換金屬閘極製程。
如圖13a之橫截面圖1300中所展示，替換金屬閘極製程自多個電晶體閘極堆疊1202a至電晶體閘極堆疊1202移除閘電極層。移除虛設閘極電極使得閘極空腔1302a至閘極空腔1302b配置於側壁間隔件之間。在一些實施例中，可藉由蝕刻製程1304移除閘電極層。舉例而言，在一些實施例(未展示)中，罩幕層(例如，光阻)可選擇性地形成於基底102上方，且可執行後續蝕刻製程1304以移除閘電極層。在一些其他實施例(未展示)中，蝕刻製程1304亦可自虛設閘極堆疊122內及/或邏輯壁116內移除閘電極材料。
如圖13B之橫截面圖1306中所展示，一或多種閘極金屬1308形成於閘極空腔1302a至閘極空腔1302b內且形成於第一層級間介電層1102上方。在各種實施例中，可藉助於沈積製程(例如，物理氣相沈積、化學氣相沈積、電漿輔助化學氣相沈積等)來形成一或多種閘極金屬。在一些其他實施例(未展示)中，一或多種閘極金屬1308可形成於虛設閘極堆疊內及/或邏輯壁內。在一些實施例中，一或多種閘極金屬1308可包括n型金屬，如可包括鋁、鉭(tantalum)、鈦或類似者。在一些實施例中，一或多種閘極金屬1308可包括p型金屬，如鉑、鎢、鎳或類似者。在一些實施例中，介電層亦可經移除並以高k閘極介電質替換。在其中介電層508包括高k介電層的其他實施例中，可不移除介電層。
如圖14之橫截面圖1400中所展示，執行第二平坦化製程1401以移除多餘之一或多種閘極金屬1308。移除多餘之一或多 種閘極金屬1308產生高k金屬閘極電晶體502a及高k金屬閘極電晶體502b。高k金屬閘極電晶體502a及高k金屬閘極電晶體502b分別包括藉由一或多個介電層508至介電層510使得與基底102分離的金屬閘電極504a及金屬閘電極504b。在一些實施例中，第二平坦化製程1401可包括化學機械平坦化製程。由於邏輯壁116之第一高度高於多個記憶體元件520a至記憶體元件520b以及記憶體壁118之高度，因此邏輯壁116限制第二平坦化製程1401施加至記憶體壁118及沿嵌入式記憶體區域108之邊緣的壓力。此限制壓力將減小記憶體壁118以及沿嵌入式記憶體區域108之邊緣的多個記憶體元件520a至記憶體元件520b的移除率，且因此將減少沿邊緣之凹陷。
如圖15之橫截面圖1500中所展示，執行矽化製程以沿記憶體元件520a至記憶體元件520b內之控制閘極524及選擇閘極522的上部表面形成矽化物層534。在一些實施例中，可藉由沈積金屬層(例如，鎳層)且接著執行熱退火製程(例如，快速熱退火)來執行矽化製程以形成矽化物層534。
導電觸點130形成於第一層級間介電層1102上方之第二層級間介電層1502內。導電觸點130延伸穿過第二層級間介電層1502以接觸矽化物層534以及金屬閘電極504a及金屬閘電極504b。在一些實施例中，可藉助於金屬鑲嵌製程(damascene process)形成導電觸點130。在這些實施例中，第二層級間介電層1502形成於第一層級間介電層1102上方。蝕刻第二層級間介電層1502以形成接觸孔，且隨後用導電材料(例如，銅(copper)及/或鋁)填充接觸孔。隨後執行化學機械平坦化製程以自第二層級間 介電層1502上方移除多餘之導電材料。
圖16示出形成具有藉由邊界區域將邏輯區域與嵌入式記憶體區域分離之積體晶片的方法1600之一些實施例的流程圖。
雖然方法1600在本文中說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋這些動作或事件的所說明次序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。另外，並非需要所有的所說明動作實施本文中所描述的一或多個態樣或實施例。此外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
在1602處，第一隔離結構之基礎區域及第二隔離結構形成於基底之邊界區域內。圖7說明與動作1602相對應之一些實施例的橫截面圖700。
在1604處，多個記憶體元件結構形成於基底之嵌入式記憶體區域內。在一些實施例中，多個記憶體元件可包括非揮發性記憶體元件。圖8A至圖8C說明與動作1604相對應之一些實施例的橫截面圖。
在1606處，包圍多個記憶體元件結構的記憶體壁形成於第一隔離結構之基礎區域113上方。圖8A至圖8C說明與動作1606相對應之一些實施例的橫截面圖。
在1608處，嵌入式記憶體頂蓋形成於多個記憶體元件結構及記憶體壁上方。圖8A至圖8C說明與動作1608相對應之一些實施例的橫截面圖。
在1610處，藉由形成自第一隔離結構之上部表面朝外突 出之突出部來調整第一隔離結構之一部分的高度。在一些實施例中，可藉由執行高溫氧化製程來調整高度以增加第一隔離結構之一部分的高度(例如，增加100埃與200埃之間)。圖9說明與動作1610相對應之一些實施例的橫截面圖900。
在1612處，多個電晶體元件堆疊形成於基底中藉由邊界區域使得與記憶體區域分離的邏輯區域內。在一些實施例中，多個電晶體元件堆疊可包括犧牲性閘極結構。圖10A至圖10B說明與動作1612相對應之一些實施例的橫截面圖。
在1614處，多個虛設閘極堆疊形成於邊界區域內之第二隔離結構上方。圖10A至圖10B說明與動作1614相對應之一些實施例的橫截面圖。
在1616處，邏輯壁形成於突出部上方。圖10A至圖10B說明與動作1616相對應之一些實施例的橫截面圖。
在1618處，自多個記憶體元件結構及記憶體壁上方移除嵌入式記憶體頂蓋。
在1620處，接觸蝕刻終止層形成於基底上方。圖11說明與動作1620相對應之一些實施例的橫截面圖1100。
在1622處，執行第一平坦化製程以移除接觸蝕刻終止層的部分且暴露犧牲性閘極結構。圖12說明與動作1622相對應之一些實施例的橫截面圖1200。
在1624處，對多個電晶體元件堆疊執行替換金屬閘極製程。替換金屬閘極製程自多個電晶體元件堆疊移除犧牲性閘電極，且在所移除之犧牲性閘電極之位置內形成一或多種閘極金屬。圖13A至13B說明與動作1624相對應之一些實施例的橫截面圖。
在1626處，執行第二平坦化製程以移除多餘之一或多種閘極金屬。圖14說明與動作1626相對應之一些實施例的橫截面圖1400。
在1628處，執行矽化製程。圖15說明與動作1628相對應之一些實施例的橫截面圖1500。
在1630處，在基底上方之層級間介電層內形成導電觸點。圖15說明與動作1630相對應之一些實施例的橫截面圖1500。
相應地，在一些實施例中，本揭露內容是關於一種積體晶片相關的製造方法，所述積體晶片具有藉由邊界區域使得與邏輯區域分離的嵌入式記憶體區域，所述邊界區域經組態以減少沿嵌入式記憶體陣列的邊緣的腐蝕及/或凹陷。
在一些實施例中，本揭露內容是關於一種積體晶片。積體晶片包含：邏輯區域，具有安置於基底內之多個電晶體元件；嵌入式記憶體區域，具有安置於基底內之多個記憶體元件；邊界區域，使邏輯區域與嵌入式記憶體區域分離，邊界區域包含具有第一上部表面及在第一上部表面下方之第二上部表面的第一隔離結構，第一上部表面藉助於上覆於第一隔離結構之側壁耦接至第二上部表面；記憶體壁，配置於第二上部表面上且包圍嵌入式記憶體區域；以及邏輯壁，配置於第一上部表面上且包圍記憶體壁，邏輯壁具有在多個記憶體元件及記憶體壁上方的上部表面。在一些實施例中，多個記憶體元件包含：快閃記憶體元件，具有藉由電荷捕獲介電層使得與選擇閘極分離之控制閘極；以及記憶體壁，包含與控制閘極或選擇閘極相同之材料。在一些實施例中，內部側壁相對於與第二上部表面垂直的線以非零角度定向。在一些實施例中，沿上 覆於第二上部表面之水平面安置第一上部表面。在一些實施例中，積體晶片更包含：第二隔離結構，具有在第一隔離結構與邏輯區域之間的邊界區域中安置於基底內之第二介電材料；以及多個虛設閘極堆疊，配置於第二隔離結構上方。在一些實施例中，多個虛設閘極堆疊具有在邏輯壁之上部表面下方的上部表面。在一些實施例中，第二隔離結構之最上部表面配置於第一隔離結構之第一上部表面下方。在一些實施例中，第一隔離結構及第二隔離結構自位於第一隔離結構與第二隔離結構之間的基底的表面朝外突出。在一些實施例中，邏輯壁及多個虛設閘極堆疊包括多晶矽。在一些實施例中，邏輯壁包括多晶矽，且多個虛設閘極堆疊包括一或多種閘極金屬。在一些實施例中，積體晶片更包含：接觸蝕刻終止層，配置於基底上方；以及層級間介電層，藉由接觸蝕刻終止層與記憶體壁及邏輯壁橫向地分離。
在其他實施例中，本揭露內容是關於一種積體晶片。積體晶片包含：多個電晶體元件，安置於基底之邏輯區域內；多個記憶體元件，安置於基底之嵌入式記憶體區域內；第一隔離結構，具有在多個電晶體元件與多個記憶體元件之間安置於基底內之第一介電材料；第二隔離結構，具有在第一隔離結構與多個電晶體元件之間安置於基底內之第二介電材料；多個虛設閘極堆疊，配置於第二隔離結構上方；記憶體壁，連續地配置於第一隔離結構之下部表面上方且延伸為圍繞多個記憶體元件的第一不間斷結構；以及邏輯壁，配置於第一隔離結構之較高表面上方且圍繞記憶體壁連續地延伸為第二不間斷結構，邏輯壁具有沿水平面配置的最上部表面，最上部表面與記憶體壁及多個虛設閘極堆疊以非零距離分離。在 一些實施例中，第一隔離結構具有基礎區域及突出部，所述突出部自基礎區域之上部表面朝外延伸且完全地限制於基礎區域上方，記憶體壁接觸基礎區域，且邏輯壁接觸突出部。在一些實施例中，基礎區域包含第一材料，且突出部包含與第一材料不同的第二材料。在一些實施例中，突出部具有高度及寬度，所述寬度在大於高度大致20倍與大致250倍之間的範圍內。在一些實施例中，突出部具有自基礎區域之最外側壁橫向地偏移非零距離的最外側壁。在一些實施例中，基礎區域具有定義在基礎區域之上部表面下方凹進之凹坑的一或多個表面，且突出部包含延伸至凹坑內的一或多種介電材料。在一些實施例中，最上部表面延伸超過邏輯壁之相對側壁。
在又其他實施例中，本揭露內容是關於一種形成積體晶片的方法。方法包含：在基底之邏輯區域內形成多個電晶體元件；在基底之嵌入式記憶體區域內形成多個記憶體元件；在基底中之凹部內形成第一介電質，以在基底的安置於邏輯區域與嵌入式記憶體區域之間的邊界區域內形成第一隔離結構之基礎區域，第一隔離結構具有背離基底的上部表面；隨後藉由形成自上部表面朝外延伸之突出部來增加第一隔離結構之一部分的高度，突出部包含限制於第一介電質正上方之第二介電質；以及在突出部上方形成邏輯壁，邏輯壁包圍嵌入式記憶體區域且具有大於多個記憶體元件之高度的高度。在一些實施例中，邏輯壁與多個電晶體元件同時形成。
在又其他實施例中，本揭露內容是關於一種積體晶片。積體晶片包含：邏輯區域，具有基底內之多個電晶體元件；嵌入式記 憶體區域，具有基底內之多個非揮發性記憶體元件；以及邊界區域，使嵌入式記憶體區域與邏輯區域分離，邊界區域包含配置於基底上方且連續地延伸為圍繞嵌入式記憶體區域之第一不間斷結構的邏輯壁，且邏輯壁具有大於多個非揮發性記憶體元件之高度的第一高度。在一些實施例中，積體晶片更包含記憶體壁，所述記憶體壁配置於邏輯壁與多個非揮發性記憶體元件之間且連續地延伸為圍繞嵌入式記憶體區域之第二不間斷結構。在一些實施例中，積體晶片更包含第一隔離結構，所述第一隔離結構在邊界區域中具有安置於基底內之第一介電材料，邏輯壁配置於隔離結構之第一上部表面上方，且記憶體壁配置於隔離結構之第二上部表面上方。在一些實施例中，邏輯壁包含：邏輯壁芯，包括導電材料；以及介電結構，使邏輯壁芯與第一隔離結構分離。在一些實施例中，積體晶片更包含：第二隔離結構，具有在第一隔離結構與邏輯區域之間的邊界區域中安置於基底內之第二介電材料；以及多個虛設閘極堆疊，配置於第二隔離結構上方。在一些實施例中，多個虛設閘極堆疊具有小於邏輯壁之第一高度的第二高度。
在又其他實施例中，本揭露內容是關於一種形成積體晶片的方法。方法包含：在基底上方形成多個記憶體元件結構；在基底中之凹部內形成第一隔離結構；增加第一隔離結構之一部分的高度；在基底上方形成多個電晶體閘極堆疊，第一隔離結構在多個電晶體閘極堆疊與多個記憶體元件結構之間；以及與形成多個電晶體閘極堆疊一起同時形成第一隔離結構上方之邏輯壁，邏輯壁包圍多個記憶體元件結構。在一些實施例中，電晶體閘極堆疊包含金屬閘電極，所述金屬閘電極包含一或多種閘極金屬；且邏輯壁包 含多晶矽。
在又其他實施例中，本揭露內容是關於一種形成積體晶片的方法。方法包含：在基底中之凹部內形成第一隔離結構；在基底內形成多個記憶體元件結構；增加第一隔離結構之一部分的高度，以為第一隔離結構提供第一上部表面及在第一上部表面下方的第二上部表面；形成藉由第一隔離結構使得與多個記憶體元件結構分離的多個電晶體閘極堆疊，多個電晶體閘極堆疊包含犧牲性閘電極層；與形成多個電晶體閘極堆疊一起同時形成第一上部表面上方之邏輯壁，邏輯壁包圍多個記憶體元件結構；以及執行替換金屬閘極製程，以用一或多種閘極金屬置換多個電晶體閘極堆疊(電晶體閘極堆疊808a至電晶體閘極堆疊808b)內的犧牲性閘電極層。在一些實施例中，方法更包含在第二上部表面上方形成記憶體壁，記憶體壁包圍多個記憶體元件且由邏輯壁包圍。
前文概述若干實施例之特徵以使得本領域的技術人員可更佳地理解本揭露內容之態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他製程及結構之基礎。本領域的技術人員亦應認識到，這些等效構造並不脫離本揭露內容之精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇之情況下在本文中作出各種改變、替代及更改。

Claims (11)

  1. 一種積體晶片，包括：邏輯區域，包括安置於基底內的多個電晶體元件；嵌入式記憶體區域，包括安置於所述基底內的多個記憶體元件；邊界區域，使所述邏輯區域與所述嵌入式記憶體區域分離，其中所述邊界區域包括：第一隔離結構，具有第一上部表面及在所述第一上部表面下方的第二上部表面，其中所述第一上部表面藉助於上覆於所述第一隔離結構的內部側壁來耦接至所述第二上部表面；記憶體壁，配置於所述第二上部表面上且包圍所述嵌入式記憶體區域；以及邏輯壁，配置於所述第一上部表面上且包圍所述記憶體壁，其中所述邏輯壁具有在所述多個記憶體元件及所述記憶體壁上方的上部表面。
  2. 如申請專利範圍第1項所述的積體晶片，其中所述內部側壁相對於與所述第二上部表面垂直的線以非零角度定向。
  3. 如申請專利範圍第2項所述的積體晶片，更包括：第二隔離結構，包括在所述第一隔離結構與所述邏輯區域之間的所述邊界區域中安置於所述基底內的第二介電材料；以及多個虛設閘極堆疊，配置於所述第二隔離結構上方。
  4. 如申請專利範圍第3項所述的積體晶片，其中所述多個虛設閘極堆疊具有在所述邏輯壁之所述上部表面下方的上部表面。
  5. 如申請專利範圍第3項所述的積體晶片，其中所述邏輯壁及所述多個虛設閘極堆疊包括多晶矽。
  6. 如申請專利範圍第3項所述的積體晶片，其中所述邏輯壁包括多晶矽，且所述多個虛設閘極堆疊包括一或多種閘極金屬。
  7. 如申請專利範圍第1項所述的積體晶片，更包括：接觸蝕刻終止層，配置於所述基底上方；以及層級間介電層，藉由所述接觸蝕刻終止層使得與所述記憶體壁及所述邏輯壁橫向地分離。
  8. 一種積體晶片，包括：多個電晶體元件，安置於基底之邏輯區域內；多個記憶體元件，安置於所述基底之嵌入式記憶體區域內；第一隔離結構，包括在所述多個電晶體元件與所述多個記憶體元件之間安置於所述基底內的第一介電材料；第二隔離結構，包括在所述第一隔離結構與所述多個電晶體元件之間安置於所述基底內的第二介電材料；多個虛設閘極堆疊，配置於所述第二隔離結構上方；記憶體壁，連續地配置於所述第一隔離結構之下部表面上方且延伸為圍繞所述多個記憶體元件的第一不間斷結構；以及邏輯壁，配置於所述第一隔離結構之較高表面上方且連續地延伸為圍繞所述記憶體壁之第二不間斷結構，其中所述邏輯壁具有沿水平面配置的最上部表面，所述最上部表面與所述記憶體壁及所述多個虛設閘極堆疊以非零距離分離。
  9. 如申請專利範圍第8項所述的積體晶片，其中所述第一隔離結構包括基礎區域及突出部，所述突出部自所述基礎區域之上部表面朝外延伸且完全地限制於所述基礎區域上方；其中所述記憶體壁接觸所述基礎區域，且所述邏輯壁接觸所述突出部。
  10. 如申請專利範圍第9項所述的積體晶片，其中所述基礎區域具有定義在所述基礎區域之所述上部表面下方凹進之凹坑的一或多個表面；以及其中所述突出部包括延伸至所述凹坑內的一或多種介電材料。
  11. 一種形成積體晶片的方法，包括：在基底之邏輯區域內形成多個電晶體元件；在所述基底之嵌入式記憶體區域內形成多個記憶體元件；在所述基底中之凹部內形成第一介電質，以在所述基底的安置於所述邏輯區域與所述嵌入式記憶體區域之間的邊界區域內形成第一隔離結構的基礎區域，其中所述第一隔離結構具有背離所述基底的上部表面；隨後藉由形成自所述上部表面朝外延伸之突出部來增加所述第一隔離結構之一部分的高度，其中所述突出部包括限制於所述第一介電質正上方的第二介電質；以及在所述突出部上方形成邏輯壁，其中所述邏輯壁包圍所述嵌入式記憶體區域且具有大於所述多個記憶體元件之高度的高度。
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