TW201712810A - 積體晶片及其形成方法 - Google Patents

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Abstract

本揭露提供一種積體晶片及其形成方法。上述積體晶片包括設置於半導體基板的上表面之中的井區域。複數個上電極，排列於半導體基板之上，其中上電極藉由第一介電層與半導體基板垂直地隔開；一或多個下電極，從上電極之間垂直地延伸至嵌入井區域之中的位置；以及電荷捕捉介電層，排列於半導體基板與下電極之間，且排列於上電極與下電極之間。

Description

積體晶片及其形成方法
本揭露係有關於一種記憶體，且特別有關於一種具有指叉式電容的記憶體及其形成方法。
快閃記憶體是能夠被電抹除和重新編程(electrically erased and reprogrammed)的電子非揮發性電腦儲存介質。其常用於各種電子裝置和設備(例如，消費電子產品、汽車等)。快閃記憶體單元之常見類型包括堆疊閘極記憶體單元和分離閘極記憶體單元。分離閘極記憶體單元具有許多優於堆疊閘極記憶體單元的優點，例如，更低的功率消耗，更高的注入效率，較不易產生短通道效應，以及不易過度抹除(over erase immunity)。
本揭露之一些實施例係提供一種積體晶片，包括：井區域，設置於半導體基板的上表面之中；複數個上電極，排列於半導體基板之上，其中上電極藉由第一介電層與半導體基板垂直地隔開；一或多個下電極，從上電極之間垂直地延伸至嵌入井區域之中的位置；以及電荷捕捉介電層，排列於半導體基板與下電極之間，且排列於上電極與下電極之間。
本揭露之另一些實施例係提供一種積體晶片，包 括：井區域，設置於半導體基板的上表面之中；複數個上電極，排列於半導體基板之上，其中上電極藉由第一介電層與半導體基板垂直地隔開；一或多個下電極，交叉設置於上電極之間，並且排列於延伸至井區域的複數個溝槽之中；電荷捕捉介電層，具有三層結構，且隔開下電極與井區域及複數個上電極；以及上電極、電荷捕捉介電層以及下電極具有在垂直方向彼此對準之上表面。
本揭露之又一實施例係提供一種積體晶片之形成方法，包括：形成井區域於半導體基板之中；形成複數個上電極於井區域之上；依據上電極選擇性蝕刻井區域，以形成與上電極水平地隔開的一或多個溝槽；於溝槽之中並且沿著上電極之側壁形成電荷捕捉介電層；以及形成一或多個下電極於溝槽之中，其中下電極藉由電荷捕捉介電層與井區域及上電極隔開。
100‧‧‧積體晶片
101‧‧‧指叉式電容
102‧‧‧半導體基板
102u‧‧‧上表面
104‧‧‧井區域
106‧‧‧第一介電層
108‧‧‧下電極
110‧‧‧電荷捕捉介電層
112‧‧‧上電極
112a、112c‧‧‧外側電極
112b‧‧‧內側電極
114‧‧‧線段
200‧‧‧積體晶片
201‧‧‧指叉式電容
202‧‧‧隔離結構
204‧‧‧電荷捕捉介電層
204’‧‧‧額外的電荷捕捉介電層
204a‧‧‧第一氧化層
204b‧‧‧氮化層
204c‧‧‧第二氧化層
206‧‧‧側壁間隔物
208‧‧‧下矽化物層
210‧‧‧上矽化物層
212‧‧‧第二介電層
214‧‧‧接觸蝕刻停止層
216‧‧‧第一層間介電層
V1‧‧‧第一電壓
V2‧‧‧第二電壓
300‧‧‧積體晶片
302a‧‧‧嵌入式快閃記憶體區域
302b‧‧‧電容區域
304‧‧‧側壁間隔物
304’‧‧‧額外的側壁間隔物
304a‧‧‧第一側壁間隔物
304b‧‧‧第二側壁間隔物
306‧‧‧分離閘極快閃記憶體單元
306a‧‧‧第一分離閘極快閃記憶體單元
306b‧‧‧第二分離閘極快閃記憶體單元
308‧‧‧源極/汲極區域
310‧‧‧選擇閘極電極
312‧‧‧控制閘極電極
314‧‧‧閘極介電層
316‧‧‧第二層間介電層
318‧‧‧接觸插塞
d s/d、d w‧‧‧深度
400‧‧‧積體晶片
402‧‧‧邏輯區域
402a‧‧‧N型金屬氧化物半導體區域
402b‧‧‧P型金屬氧化物半導體區域
403a‧‧‧N型金屬氧化物半導體電晶體元件
403b‧‧‧P型金屬氧化物半導體電晶體元件
404‧‧‧源極/汲極區域
406‧‧‧源極延伸區域
407‧‧‧閘極結構
408‧‧‧高介電常數介電層
410a‧‧‧N型金屬氧化物半導體金屬閘極電極
410b‧‧‧P型金屬氧化物半導體金屬閘極電極
412‧‧‧側壁間隔物
412a‧‧‧第一側壁間隔物
412b‧‧‧第二側壁間隔物
500‧‧‧剖面圖
502‧‧‧第一介電層
504‧‧‧第一罩幕層
600‧‧‧剖面圖
602‧‧‧第一摻質類型
604‧‧‧第二罩幕層
606‧‧‧井區域
700‧‧‧剖面圖
701‧‧‧第二介電層
702‧‧‧第一電極層
704‧‧‧硬罩幕層
706‧‧‧氧化層
708‧‧‧選擇閘極堆疊
710‧‧‧上電極堆疊
800‧‧‧剖面圖
802‧‧‧第三硬罩幕層
806‧‧‧溝槽
810‧‧‧第一蝕刻劑
900‧‧‧剖面圖
902‧‧‧電荷捕捉介電層
902a‧‧‧第一氧化層
902b‧‧‧氮化層
902c‧‧‧第二氧化層
904‧‧‧第二電極層
906‧‧‧硬罩幕層
1000‧‧‧剖面圖
1002‧‧‧第二蝕刻劑
1100‧‧‧剖面圖
1102‧‧‧第四罩幕結構
1104‧‧‧第三蝕刻劑
1106a、1106b‧‧‧犧牲閘極堆疊
1108‧‧‧犧牲多晶矽層
1110‧‧‧犧牲硬罩幕層
1112‧‧‧第一側壁間隔物
1200‧‧‧剖面圖
1202‧‧‧第二側壁間隔物
1204‧‧‧第三側壁間隔物
1206‧‧‧摻質類型
1300‧‧‧剖面圖
1302‧‧‧線段
1400‧‧‧剖面圖
1402‧‧‧接觸蝕刻停止層
1404‧‧‧第一層間介電層
1500‧‧‧剖面圖
1502‧‧‧線段
1600‧‧‧剖面圖
1700、1800‧‧‧方法
1702、1704、1706、1708、1710、1800、1802、1804、1806、1808、1810、1812、1814、1816、1818、1820、1822、1824、1826、1828、1830‧‧‧步驟
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖繪示包括所揭示指叉式電容之積體晶片的一些實施例。
第2圖繪示包括所揭示指叉式電容之積體晶片的一些其他實施例。
第3圖繪示包括所揭示指叉式電容及分離閘極快閃記憶體 單元之積體晶片的一些其他實施例。
第4圖繪示包括所揭示指叉式電容、分離閘極快閃記憶體單元以及邏輯裝置之積體晶片的一些其他實施例。
第5-16圖繪示包括所揭示指叉式電容之積體晶片的形成方法之各個製程階段的剖面圖之一些實施例。
第17圖繪示包括所揭示指叉式電容之積體晶片的形成方法之流程圖之一些實施例。
第18A及18B圖繪示包括所揭示指叉式電容之積體晶片的形成方法之流程圖之一些其他實施例。
以下公開許多不同的實施方法或是例子來實行本揭露之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括 使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
嵌入式記憶體(embedded memory)已經普遍應用於現代的積體晶片中。嵌入式記憶體是一種電子式記憶體，其位於相同的積體晶片作為邏輯功能(例如，處理器或特殊應用積體電路(Application-specific integrated circuit,ASIC))。常見的一種嵌入式記憶體是嵌入式快閃記憶體(embedded flash memory)。嵌入式快閃記憶體單元包括選擇閘極(select gate)排列於快閃記憶體單元的第一與第二源極/汲極區域之間。此快閃記憶體單元也包括控制閘極(control gate)沿著上述選擇閘極而排列。控制閘極藉由電荷捕捉介電層(charge trapping dielectric layer)與選擇閘極彼此隔開。
藉由施加電壓到選擇閘極與控制閘極，可將資料寫入快閃記憶體。現今的快閃記憶體單元一般需要高電壓(例如，電壓大於或等於接近14伏特)，以執行抹除與編程(program)的操作步驟。為了達到如此高的電壓，可使用整合電荷幫浦(integrated charge pump)。整合電荷幫浦利用電容儲存電荷並且接著釋放電荷，以達到高電壓。一般而言，整合電荷幫浦電路(integrated charge pump circuits)係使用平面式電容，例如，多晶矽-絕緣體-多晶矽電容(PIP capacitor)、金屬-絕緣層-金屬電容(MIM capacitor)或金屬-氧化層-金屬電容(MoM capacitor)。然而，形成此類的電容使用額外的光罩與額外的製程步驟，將會提高快閃記憶體技術的製程成本。
在一些實施例中，本揭露有關於指叉式電容(inter-digitated capacitor)及其形成方法，此指叉式電容可與分離閘極快閃記憶體單元(split-gate flash memory cell)一起形成，並且可在每單位面積提供高電容值。在一些實施例中，上述指叉式電容包括井區域設置於半導體基板的上表面之中。複數個溝槽垂直地從半導體基板的上表面延伸至井區域中的位置。下電極排列於上述複數個溝槽之中。下電極藉由電荷捕捉介電層(charge trapping dielectric layer)與井區域彼此隔開，其中電荷捕捉介電層係沿著上述複數個溝槽之內側表面而排列。複數個上電極排列於半導體基板之上，其中上電極藉由電荷捕捉介電層在水平方向與下電極彼此隔開，並且藉由第一介電層在垂直方向與井區域彼此隔開。
第1圖繪示包括所揭示指叉式電容101之積體晶片100的一些實施例。
積體晶片100包括井區域104，井區域104設置於半導體基板102的上表面102u之中。井區域104具有比半導體基板102更高的摻雜濃度。在一些實施例中，井區域104可具有第一摻雜類型(例如，n型)，而半導體基板102可具有不同於第一摻雜類型之第二摻雜類型(例如，p型)。第一介電層106排列於井區域104之上。在一些實施例中，第一介電層106直接接觸井區域104的上表面。
複數個上電極112排列於半導體基板102之上。上述複數個上電極112係藉由第一介電層106垂直地與井區域104彼此隔開。複數個下電極108水平地交錯設置於上述複數個上 電極112之間。上述複數個下電極108垂直地從半導體基板102的上表面102u延伸至井區域104中的溝槽之內，因此，下電極108係嵌入井區域104之中。
電荷捕捉介電層110隔開上述複數個下電極108與井區域104。電荷捕捉介電層110從井區域104之中垂直地延伸至上述複數個上電極112之側壁的位置，因此電荷捕捉介電層110水平地隔開上述複數個下電極108與上述複數個上電極112。在一些實施例中，上電極112、下電極108以及電荷捕捉介電層110可具有平坦的上表面，這些平坦的上表面在垂直方向彼此對準(例如，沿著線段114)。
上述複數個下電極108彼此電性耦合在一起，且上述複數個上電極112電性耦合至井區域104，以形成上述複數個下電極108、上述數個上電極112與井區域104之間的電位差。由於上述複數個下電極108延伸至嵌入井區域104中的位置，下電極108可實現高深寬比(例如，高度對寬度的比值較大)，因而使得指叉式電容101提供每單位面積較高的電容值。
第2圖繪示包括所揭示指叉式電容201之積體晶片200的一些其他實施例。
積體晶片200包括井區域104設置於半導體基板102之中。在一些實施例中，一或多個隔離結構202可排列於半導體基板102之中且相鄰於井區域104。舉例而言，上述一或多個隔離結構202包括介電材料，例如氧化物。在一些實施例中，上述一或多個隔離結構202可包括淺溝隔離區域，其從半導體基板102的上表面向外突出。
第一介電層106設置在半導體基板102之上與井區域104之上。在一些實施例中，第一介電層106可包括氧化物。複數個上電極112設置於第一介電層106之上。在一些實施例中，上述複數個上電極112可直接接觸第一介電層106的上表面。複數個下電極108水平地排列於複數個上電極112之間。上述複數個下電極108從上述複數個上電極112之間垂直地延伸至嵌入井區域104之中的位置。在一些實施例中，上述複數個下電極108具有圓化(rounded)的下表面。在一些實施例中，舉例而言，上述複數個上電極112與上述複數個下電極108可包括導電材料，例如，經摻雜的多晶矽或金屬(例如鋁)。
上述複數個上電極112包括一或多個內側電極112b，水平地排列於外側電極112a與112c之間。在一些實施例中，側壁間隔物206沿著外側電極112a及112c的第一側壁而排列。電荷捕捉介電層204沿著外側電極112a及112c之第二側壁而排列，並且沿著內側電極112b之相對的側壁而排列，因此，電荷捕捉介電層204水平地隔開上述複數個上電極112與上述複數個下電極108。電荷捕捉介電層204也沿著上述複數個下電極108的側壁與下表面排列，因此，電荷捕捉介電層204隔開複數個下電極108與井區域104。在一些實施例中，上述複數個上電極112、電荷捕捉介電層204、側壁間隔物206以及上述複數個下電極108具有在垂直方向彼此對準之平坦的上表面。
在一些實施例中，電荷捕捉介電層204可包括三層結構。在一些實施例中，此三層結構可包括具有第一氧化層204a、氮化層204b及第二氧化層204c之ONO結構，其中氮化層 204b接觸第一氧化層204a，且第二氧化層204c接觸氮化層204b。在一些實施例中，上述三層結構可包括具有第一氧化層、複數個量子點(quantum dots)及第二氧化層之氧化層-奈米-結晶-氧化層(oxide-nano-crystal-oxide,ONCO)結構，其中上述複數個量子點接觸第一氧化層，且第二氧化層接觸第一氧化層與上述複數個量子點。
下矽化物層208排列於井區域104之上且水平地鄰接於第一介電層106。上矽化物層210排列於上述複數個下電極108及上述複數個上電極112之上。在一些實施例中，上矽化物層210包括複數個彼此隔開的片段，這些片段係依照電荷捕捉介電層204而彼此隔開。在一些實施例中，下矽化物層208與上矽化物層210包括矽化鎳。
在一些實施例中，接觸蝕刻停止層214沿著側壁間隔物206垂直地延伸，並且水平地延伸位於下矽化物層208與隔離結構202之上。第一層間介電層216排列於接觸蝕刻停止層214之上。接觸蝕刻停止層214水平地隔開第一層間介電層216與側壁間隔物206，並且垂直地隔開第一層間介電層216與下矽化物層208以及隔離結構202。在一些實施例中，第二介電層212排列於接觸蝕刻停止層214與隔離結構202之間。在一些實施例中，第二介電層212與第一介電層106可為相同材料。
上述複數個下電極108電性連接至第一電壓V1，而上述複數個上電極112與井區域104電性連接至第二電壓V2。介於第一電壓V1與第二電壓V2之間的差值，造成上述複數個下電極108、上述複數個上電極112與井區域104之間的電位差。此 電位差產生一延伸穿過電荷捕捉介電層204的電場。此電場將造成具有第一訊號的電荷(例如，正電荷)，集中到上述複數個下電極108之上，且具有相對於第一訊號之第二訊號的電荷(例如，負電荷)，集中到上述複數個上電極112與井區域104之上。這些電荷的電位將能量儲存於指叉式電容201之中。
第3圖繪示包括所揭示指叉式電容201及分離閘極快閃記憶體單元之積體晶片300的一些其他實施例。
積體晶片300包括嵌入式快閃記憶體區域302a，嵌入式快閃記憶體區域302a藉由隔離結構202與電容區域302b彼此隔開。電容區域302b包括指叉式電容201，指叉式電容201具有複數個下電極108水平地穿插於複數個上電極112之間。上述複數個下電極108藉由電荷捕捉介電層204與上述複數個上電極112及井區域104隔開。側壁間隔物304沿著上述複數個上電極112的外側側壁而設置，其中上述複數個上電極112係排列於上述複數個下電極108與隔離結構202之間。在一些實施例中，側壁間隔物304包括第一側壁間隔物304a與第二側壁間隔物304b。舉例而言，第一側壁間隔物304a與第二側壁間隔物304b可包括氮化物(例如，氮化矽)。
嵌入式快閃記憶體區域302a包括一或多個分離閘極快閃記憶體單元(split-gate flash memory cells)306a、306b，其中分離閘極快閃記憶體單元306a、306b藉由隔離結構202與指叉式電容201水平地隔開。在一些實施例中，嵌入式快閃記憶體區域302a包括一對分離閘極快閃記憶體單元，其具有第一分離閘極快閃記憶體單元306a與第二分離閘極快閃記憶體單 元306b。在一些實施例中，第一分離閘極快閃記憶體單元306a與第二分離閘極快閃記憶體單元306b是以一個相鄰的對稱軸為中心而彼此互為鏡像。
分離閘極快閃記憶體單元306a、306b各自包括控制閘極312與選擇閘極310水平地排列於複數個源極/汲極區域308之間，其中複數個源極/汲極區域308係設置於半導體基板102之中。上述複數個源極/汲極區域308垂直地延伸於半導體基板102之中直到深度d s/d，此深度d s/d小於在電容區域302b中的井區域104之深度d w。閘極介電層314排列在垂直方向上介於半導體基板102與控制閘極電極312之間的位置。控制閘極電極312藉由額外的電荷捕捉介電層204’(例如，ONO結構)水平地與選擇閘極電極310彼此隔開，其中此額外的電荷捕捉介電層204’具有L型形狀，此L型形狀包括水平部分以及垂直部分。上述額外的電荷捕捉介電層204’的水平部分在垂直方向隔開控制閘極電極312與半導體基板102。在一些實施例中，上述額外的電荷捕捉介電層204’的水平部分可藉由閘極介電層314與半導體基板102彼此隔開。
額外的側壁間隔物304’位於控制閘極電極312之相對於選擇閘極電極310的側壁上。上述額外的側壁間隔物304’從控制閘極電極312的上表面垂直地延伸至閘極介電層314。在一些實施例中，側壁間隔物304可包括第一側壁間隔物304a與第二側壁間隔物304b。
下矽化物層208排列於源極/汲極區域308之上。下矽化物層208水平地鄰接閘極介電層314。上矽化物層210排列 於控制閘極電極312與選擇閘極電極310之上。在一些實施例中，接觸蝕刻停止層214水平地排列於下矽化物層208之上，且沿著上述額外的側壁間隔物304’而排列，此時第一層間介電層216係排列於接觸蝕刻停止層214之上。在一些實施例中，第一層間介電層216可包括低介電常數(low-k)介電層、超低介電常數(ultra low-k)介電層、極低介電常數(extreme low-k)介電層及/或二氧化矽層。在一些實施例中，第一層間介電層216具有位於上矽化物層210下方的平坦上表面。在一些實施例中，第一層間介電層216的平坦上表面在垂直方向對準上述複數個下電極108、上述複數個上電極112、控制閘極電極312與選擇閘極電極310的上表面。
第二層間介電層316位於第一層間介電層216之上。在一些實施例中，第二層間介電層316可包括低介電常數介電層、超低介電常數介電層、極低介電常數介電層及/或二氧化矽層。複數個包括導電材料的接觸插塞318，其垂直地延伸穿過第二層間介電層316，以鄰接下矽化物層208與上矽化物層210。在一些實施例中，上述複數個接觸插塞318可包括金屬，例如鎢、銅及/或鋁。
第4圖繪示包括所揭示指叉式電容201之積體晶片400的一些其他實施例。
積體晶片400包括電容區域302b排列於嵌入式快閃記憶體區域302a與邏輯區域402之間。電容區域302b藉由一或多個排列於半導體基板102之中的隔離結構202與嵌入式快閃記憶體區域302a及邏輯區域402彼此隔開。嵌入式快閃記憶 體區域302a包括複數個如上所述的分離閘極快閃記憶體單元306。電容區域302b包括如上所述的指叉式電容201。
邏輯區域402包括複數個電晶體元件403a、403b。上述複數個電晶體元件403a、403b各自包括水平地排列於源極/汲極區域404之間的閘極結構407，其中源極/汲極區域404係位於半導體基板102之中。側壁間隔物412排列於閘極結構407之相對的側壁上。在一些實施例中，側壁間隔物412包括第一側壁間隔物412a與第二側壁間隔物412b。在一些實施例中，源極延伸區域406排列於半導體基板102之中，並且自源極/汲極區域404向外突出直到位於側壁間隔物412下方。
在一些實施例中，邏輯區域402可包括具有N型金屬氧化物半導體(NMOS)電晶體元件403a之NMOS區域402a及/或具有P型金屬氧化物半導體(PMOS)電晶體元件403b之PMOS區域402b。在一些實施例中，NMOS電晶體元件403a包括高介電常數金屬閘極電晶體，其具有高介電常數介電層408與位於其上的N型金屬氧化物半導體(NMOS)金屬閘極電極410a。在一些實施例中，PMOS電晶體元件403b包括高介電常數金屬閘極電晶體，其具有高介電常數介電層408與位於其上的P型金屬氧化物半導體(PMOS)金屬閘極電極410b。NMOS金屬閘極電極410a具有與PMOS金屬閘極電極410b不同之功函數。在一些實施例中，舉例而言，高介電常數介電層408可包括氧化鉿(hafnium oxide,HfO)、氧化矽鉿(hafnium silicon oxide(HfSiO)、氧化鋁鉿(hafnium aluminum oxide,HfAlO)或氧化鉭鉿(hafnium tantalum oxide,HfTaO)。在一些實施例中(圖中未 繪示)，高介電常數介電層408可包括底部高溫氧化層與位於其上的高介電常數介電層。
第5-16圖繪示包括所揭示指叉式電容之積體晶片的形成方法之各個製程階段的剖面圖500-1600之一些實施例。
如第5圖之剖面圖500所示，提供半導體基板102。在各種實施例中，半導體基板102可包括任意類型之半導體主體(例如，矽/互補式金屬氧化物半導體(CMOS)塊材、矽鍺(SiGe)、絕緣層上覆矽(SOI)等)，例如，半導體晶圓或位於晶圓上的一或多個晶粒，以及任意其他類型之半導體及/或形成於其上的磊晶層及/或其他上述之相關物。
形成第一介電層502(例如，二氧化矽)於半導體基板102之上。在一些實施例中，第一介電層502包括氧化物(例如，二氧化矽)，其藉由熱製程或是沉積製程(例如，化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、原子層沉積製程(ALD)等)所形成。形成第一罩幕層504於第一介電層502之上。在一些實施例中，第一罩幕層504可包括氮化矽層。依據第一罩幕層504選擇性地蝕刻半導體基板102，以形成隔離溝槽，之後填充絕緣材料於隔離溝槽中，以形成一或多個隔離結構202於半導體基板102之中。隔離結構202在水平方向隔開嵌入式快閃記憶體區域302a、電容區域302b與邏輯區域402。
如第6圖之剖面圖600所示，進行第一佈植製程。依據第二罩幕層604，第一佈植製程選擇性地佈植第一摻質類型(dopant species)602(例如，硼、磷等)到半導體基板102之中。在一些實施例中，第二罩幕層604可包括第一罩幕層504。 在其他實施例中，第二罩幕層604可包括光阻層。第一摻質類型602形成井區域606，井區域606位於半導體基板102之中。在一些實施例中，在第一佈植製程結束之後，可藉由暴露半導體基板102至升溫溫度，以驅使第一摻質類型602進入半導體基板102之中。形成井區域606之後，可移除第一介電層502。
如第7圖之剖面圖700所示，形成第二介電層701(例如，氧化物)於半導體基板102之上。形成第一電極層702於第二介電層701之上，並且形成硬罩幕層704於第一電極層702之上。在一些實施例中，第一電極層702可包括經摻雜的多晶矽。在一些實施例中，硬罩幕層704可包括氮化矽(SiN)。
之後圖案化第一電極層702與硬罩幕層704，以定義複數個選擇閘極堆疊708與複數個上電極堆疊710。在一些實施例中，可依據微影製程圖案化硬罩幕層704。在這樣的實施例中，在未被硬罩幕層704所遮蔽的蝕刻區域選擇性地暴露第一電極層702，以形成複數個選擇閘極堆疊708與複數個上電極堆疊710。
上述複數個選擇閘極堆疊708各自包括選擇閘極電極310與位於其上的硬罩幕層704。上述複數個上電極堆疊710各自包括上電極112與位於其上的硬罩幕層704。在圖案化之後，可成長氧化層706於上述複數個選擇閘極堆疊708與上述複數個上電極堆疊710的外側表面上。在一些實施例中，可藉由沉積製程(例如，化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、原子層沉積製程(ALD)等)沉積氧化層706。在後續蝕刻製程期間，氧化層706被配置用以保護上述複數個上電極堆 疊710。
如第8圖之剖面圖800所示，形成第三硬罩幕層802於半導體基板102之上。在一些實施例中，第三硬罩幕層802可包括光阻層。在形成第三硬罩幕層802之後，進行第一蝕刻製程。第一蝕刻製程使井區域104暴露於第一蝕刻劑810之中，其中第一蝕刻劑810被配置用以蝕刻第二介電層701與井區域104，以形成複數個溝槽806，這些溝槽806係延伸至介於上電極112之間的井區域104之中。
如第9圖之剖面圖900所示，形成電荷捕捉介電層902。在嵌入式快閃記憶體區域302a之中，電荷捕捉介電層902形成於選擇閘極堆疊708的相對側壁上。在一些實施例中，在嵌入式快閃記憶體區域302a之中的電荷捕捉介電層902可具有L型形狀，此L型形狀具有直接接觸第二介電層701的水平部分。在電容區域302b之中，電荷捕捉介電層902形成於上述複數個上電極堆疊710的相對側壁上。在一些實施例中，電荷捕捉介電層902可具有介於上電極堆疊710與隔離結構202之間的L型形狀，並且具有介於相鄰之上電極堆疊710之間的U型形狀。電荷捕捉介電層902襯墊於上述複數個溝槽806的內側表面上。在一些實施例中，如第9圖所示，電荷捕捉介電層902可具有由第一氧化層902a、氮化層902b及第二氧化層902c形成的三層結構，其中第一氧化層902a、氮化層902b及第二氧化層902c分別類似於第2圖的第一氧化層204a、氮化層204b及第二氧化層204c。
形成第二電極層904於電荷捕捉介電層902的水平 表面之上。在嵌入式快閃記憶體區域302a之中，第二電極層904形成控制閘極電極312。在電容區域302b之中，第二電極層904形成延伸至上述複數個溝槽806之中的下電極108。在一些實施例中，第二電極層904可包括經摻雜的多晶矽或金屬，其藉由沉積製程(例如，化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、原子層沉積製程(ALD)等)所形成。可形成硬罩幕層906於第二電極層904之上。
如第10圖之剖面圖1000所示，進行第二蝕刻製程。第二蝕刻製程選擇性地暴露電荷捕捉介電層902、第二電極層904、硬罩幕層906於第二蝕刻劑1002中。在嵌入式快閃記憶體區域302a之中，第二蝕刻劑1002移除介於第一控制閘極堆疊708a與第二控制閘極堆疊708b之間的電荷捕捉介電層902、第二電極層904以及硬罩幕層906。在電容區域302b之中，第二蝕刻劑1002移除介於上電極112與隔離結構202之間的電荷捕捉介電層902、第二電極層904以及硬罩幕層906。在各種實施例中，第二蝕刻劑1002包括乾式蝕刻(例如，使用四氟甲烷(tetrafluoromethane,CF4)、六氟化硫(sulfur hexafluoride,SF6)、三氟化氮(nitrogen trifluoride,NF3)等作為蝕刻氣體的電漿蝕刻)。
如第11圖之剖面圖1100所示，形成第四罩幕結構1102於嵌入式快閃記憶體區域302a與電容區域302b所在之處的半導體基板102之上。在一些實施例中，第四罩幕結構1102包括形成於半導體基板102之上的底部抗反射層(bottom anti-reflective coating,BARC)，其藉由旋轉塗佈或其他合適的 製程所形成。在其他實施例中，第四罩幕結構1102可包括光阻層。
在形成第四罩幕結構1102之後，進行第三蝕刻製程。第三蝕刻製程選擇性地暴露第一電極層(第10圖中的702)以及硬罩幕層(第10圖中的704)於第三蝕刻劑1104中。第三蝕刻劑1104被配置用以選擇性地移除在邏輯區域402中的一部分的第一電極層(第10圖中的702)以及硬罩幕層(第10圖中的704)，藉以定義犧牲閘極堆疊1106a及1106b。犧牲閘極堆疊1106a及1106b各自包括犧牲多晶矽層1108以及位於其上的犧牲硬罩幕層1110。第一側壁間隔物1112可沿著犧牲閘極堆疊1106a及1106b之側壁而形成。在一些實施例中，第一側壁間隔物1112可包括藉由沉積製程所形成之氧化物(例如，氧化矽)或氮化物(例如，氮化矽)。
如第12圖之剖面圖1200所示，可沿著選擇閘極堆疊708與上電極堆疊710之側壁形成第二側壁間隔物1202。接著可沿著選擇閘極堆疊708與上電極堆疊710以及犧牲閘極堆疊1106a及1106b之側壁形成第三側壁間隔物1204。在一些實施例中，第二側壁間隔物1202以及第三側壁間隔物1204可包括藉由沉積製程所形成之氧化物(例如，氧化矽)或氮化物(例如，氮化矽)。
接著分別形成源極/汲極區域308與404於嵌入式快閃記憶體區域302a與電容區域302b之中。可藉由第二佈植製程形成源極/汲極區域308與404，其中第二佈植製程選擇性地將摻質類型1206(例如，硼或磷)佈植至半導體基板102之中。接 著可選擇性地驅使摻質類型1206進入半導體基板102之中。源極/汲極區域308與404延伸至半導體基板102直到一深度，其中此深度小於井區域104之深度。
如第13圖之剖面圖1300所示，進行第一矽化製程，以形成下矽化物層208於井區域104與源極/汲極區域308與404的上表面之上。在一些實施例中，可藉由沉積鎳層與接著進行熱退火製程(例如，快速熱退火製程)而實施第一矽化製程，以形成包括鎳之下矽化物層208。
接著，沿著線段1302進行第一平坦化製程。第一平坦化製程移除垂直地位於控制閘極電極312、上電極112以及犧牲多晶矽層108之上的硬罩幕層與電荷捕捉介電層。在一些實施例中，第一平坦化製程可包括化學機械研磨製程(CMP)。
如第14圖之剖面圖1400所示，形成接觸蝕刻停止層1402於半導體基板102之上，並且形成第一層間介電層1404於接觸蝕刻停止層1402之上。在一些實施例中，接觸蝕刻停止層1402可包括氮化矽，其藉由沉積製程(例如，化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、原子層沉積製程(ALD)等)所形成。在一些實施例中，第一層間介電層1404可包括低介電常數介電層，其藉由沉積製程(例如，化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、原子層沉積製程(ALD)等)所形成。
如第15圖之剖面圖1500所示，沿著線段1502進行第二平坦化製程。第二平坦化製程移除垂直地位於控制閘極電極312、上電極112以及犧牲多晶矽層(第14圖之1108)之上的接 觸蝕刻停止層214與第一層間介電層216。在一些實施例中，舉例而言，第二平坦化製程可包括化學機械研磨製程(CMP)。
之後進行取代閘極製程。取代閘極製程移除犧牲多晶矽層，並且利用沉積製程(例如，化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、原子層沉積製程(ALD)等)在犧牲多晶矽層的位置形成高介電常數介電層408。利用沉積製程沉積金屬閘極電極410於高介電常數介電層408之上。在一些實施例中，可形成NMOS金屬閘極電極410a於高介電常數介電層408之上，以在NMOS區域402a中形成NMOS電晶體元件。在一些實施例中，可形成PMOS金屬閘極電極410b於高介電常數介電層408之上，以在PMOS區域402b中形成PMOS電晶體元件。NMOS金屬閘極電極410a具有與PMOS金屬閘極電極410b不同之功函數。
接著進行第二矽化製程，以在控制閘極電極312、選擇閘極電極310、上電極112以及下電極108的上表面之上形成上矽化物層210。在一些實施例中，可藉由沉積鎳層與接著進行熱退火製程(例如，快速熱退火製程)而實施第二矽化製程，以形成包括鎳之上矽化物層210。
如第16圖之剖面圖1600所示，形成接觸插塞318於第二層間介電層316之中，其中第二層間介電層316位於第一層間介電層216之上。可藉由選擇性蝕刻第二層間介電層316，以形成開口，接著在開口中沉積導電材料，以形成接觸插塞318。在一些實施例中，舉例而言，導電材料可包括鎢或氮化鈦。
第17圖繪示包括所揭示指叉式電容之積體晶片的 形成方法1700之流程圖之一些實施例。
在本發明內容中的方法(例如，方法1700、1800)包含一系列的動作或事件，應理解這些動作或事件的順序並非用以侷限本發明。舉例來說，某些動作的可採用其他順序操作，甚至與其他動作一起進行，而不限於下述說明的順序。此外，一或多個實施例並不需進行所有的動作。另一方面，可分別進行下述的一或多個動作。
在步驟1702，形成井區域於半導體基板之中。
在步驟1704，形成複數個上電極於井區域之上。
在步驟1706，依據上述複數個上電極，選擇性地蝕刻井區域，以形成水平地分隔複數個上電極的一或多個溝槽。
在步驟1708，於上述一或多個溝槽之中，並且沿著上電極之側壁形成電荷捕捉介電層。
在步驟1710，形成下電極於上述一或多個溝槽之中。藉由電荷捕捉介電層，使下電極與井區域及上電極隔開。
第18A及18B圖繪示包括所揭示指叉式電容之積體晶片的形成方法1800之流程圖之一些其他實施例。雖然方法1800有關於第5-16圖，應能理解的是，方法1800並不限於這樣的結構，且可單獨代表無關於這些結構之方法。
在步驟1802，形成隔離結構於半導體基板之中，以隔開電容區域與嵌入式快閃記憶體區域和邏輯區域。第5圖所顯示之剖面圖500之一些實施例對應於步驟1802。
在步驟1804，形成井區域於電容區域之中。第6圖 所顯示之剖面圖600之一些實施例對應於步驟1804。
在步驟1806，形成第一電極層與硬罩幕層於半導體基板之上。第7圖所顯示之剖面圖700之一些實施例對應於步驟1806。
在步驟1808，圖案化第一電極層與硬罩幕層，以定義複數個上電極堆疊於電容區域之中，並且定義複數個選擇閘極堆疊於嵌入式快閃記憶體區域之中。上述複數個上電極堆疊包括上電極層與位於其上的硬罩幕層。上述複數個選擇閘極堆疊包括選擇閘極電極與位於其上的硬罩幕層。第7圖所顯示之剖面圖700之一些實施例對應於步驟1806。
在步驟1810，在電容區域中選擇性地蝕刻半導體基板，以形成一或多個溝槽。上述一或多個溝槽水平地介於上述複數個上電極堆疊之間，並且垂直地延伸到井區域之中。第8圖所顯示之剖面圖700之一些實施例對應於步驟1810。
在步驟1812，於上述一或多個溝槽之中並且沿著選擇閘極堆疊及上電極堆疊的側壁形成電荷捕捉介電層。第9圖所顯示之剖面圖900之一些實施例對應於步驟1812。
在步驟1814，形成控制閘極與下電極。控制閘極係形成在與選擇閘極彼此隔開的位置，且上電極形成於上述一或多個溝槽之中。第9-10圖所顯示之剖面圖900之一些實施例對應於步驟1814。
在步驟1816，在邏輯區域中圖案化第一電極層以及硬罩幕層，以定義犧牲閘極堆疊。犧牲閘極堆疊包括選擇閘極電極與位於其上之硬罩幕層。第11圖所顯示之剖面圖1100之 一些實施例對應於步驟1816。
在步驟1818，形成源極/汲極區域於嵌入式快閃記憶體區域與邏輯區域之中。第12圖所顯示之剖面圖1200之一些實施例對應於步驟1818。
在步驟1820，形成下矽化物層於井區域與源極/汲極區域之上。第13圖所顯示之剖面圖1300之一些實施例對應於步驟1820。
在步驟1822，進行第一平坦化製程，以移除硬罩幕層。第13圖所顯示之剖面圖1300之一些實施例對應於步驟1822。
在步驟1824，形成接觸蝕刻停止層與第一層間介電層於半導體基板之上。第14圖所顯示之剖面圖1400之一些實施例對應於步驟1824。
在步驟1826，進行第二平坦化製程，以移除部分的接觸蝕刻停止層與第一層間介電層。第15圖所顯示之剖面圖1500之一些實施例對應於步驟1826。
在步驟1828，形成上矽化物層於上電極、下電極、選擇閘極以及控制閘極之上。第15圖所顯示之剖面圖1500之一些實施例對應於步驟1828。
在步驟1830，形成接觸插塞於第二層間介電層之中，其中第二層間介電層位於第一層間介電層之上。第16圖所顯示之剖面圖1500之一些實施例對應於步驟1830。
因此，本揭露係有關於一種指叉式電容，其可與分離閘極快閃記憶體單元一起形成並且可提供每單位面積高 電容值，本揭露亦有關於此指叉式電容之形成方法。
在一些實施例中，本揭露提供一種積體晶片。上述積體晶片包括設置於半導體基板的上表面之中的井區域。複數個上電極排列於半導體基板之上，並且藉由第一介電層與半導體基板垂直地隔開。一或多個下電極從上電極之間垂直地延伸至嵌入井區域之中的位置。電荷捕捉介電層，排列於半導體基板與下電極之間，且排列於上電極與下電極之間。
在另一些實施例中，本揭露提供一種積體晶片。上述積體晶片包括設置於半導體基板的上表面之中的井區域。複數個上電極排列於半導體基板之上，並且藉由第一介電層與半導體基板垂直地隔開。一或多個下電極交叉設置於上電極之間，並且排列於延伸至井區域的複數個溝槽之中。具有三層結構的電荷捕捉介電層隔開下電極與井區域及複數個上電極。上述上電極、電荷捕捉介電層以及下電極具有在垂直方向彼此對準之上表面。
在又一實施例中，本揭露提供一種積體晶片之形成方法。上述方法包括形成井區域於半導體基板之中。上述方法亦包括形成複數個上電極於井區域之上。上述方法包括依據上電極選擇性蝕刻井區域，以形成與上電極水平地隔開的一或多個溝槽。上述方法包括於上述溝槽之中並且沿著上電極之側壁形成電荷捕捉介電層。上述方法包括形成一或多個下電極於上述溝槽之中，其中下電極藉由電荷捕捉介電層與井區域及上電極隔開。
前述內文概述了許多實施例的特徵，使本技術領 域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧積體晶片
101‧‧‧指叉式電容
102‧‧‧半導體基板
102u‧‧‧上表面
104‧‧‧井區域
106‧‧‧第一介電層
108‧‧‧下電極
110‧‧‧電荷捕捉介電層
112‧‧‧上電極
114‧‧‧線段

Claims (10)

  1. 一種積體晶片，包括：一井區域，設置於一半導體基板的一上表面之中；複數個上電極，排列於該半導體基板之上，其中該複數個上電極藉由一第一介電層與該半導體基板垂直地隔開；一或多個下電極，從該些上電極之間垂直地延伸至嵌入該井區域之中的位置；以及一電荷捕捉介電層，排列於該半導體基板與該一或多個下電極之間，且排列於該複數個上電極與該一或多個下電極之間。
  2. 如申請專利範圍第1項所述之積體晶片，其中該電荷捕捉介電層包括：一第一氧化層；一氮化層，接觸該第一氧化層；以及一第二氧化層，接觸該氮化層。
  3. 如申請專利範圍第1項所述之積體晶片，更包括：一下矽化物層，排列於該井區域的上表面之上且位於橫向偏移(laterally offset)該一或多個下電極的位置；以及一上矽化物層，排列於該複數個上電極及該一或多個下電極的上表面之上。
  4. 如申請專利範圍第1項所述之積體晶片，更包括：複數個側壁間隔物，藉由該複數個上電極與該一或多個下電極水平地隔開。
  5. 如申請專利範圍第1項所述之積體晶片，更包括： 一分離閘極快閃記憶體單元，藉由一隔離結構與該複數個上電極水平地隔開，其中該分離閘極快閃記憶體單元包括一選擇閘極電極，其中該選擇閘極電極藉由一閘極介電層與該半導體基板垂直地隔開，並且藉由一額外的電荷捕捉介電層與一控制閘極電極水平地隔開；複數個源極/汲極區域，設置於該半導體基板之中，且位於該選擇閘極電極之相對兩側之上，其中該複數個源極/汲極區域垂直地延伸進入該半導體基板中直到一第一深度，且其中該井區域延伸進入該半導體基板中直到一第二深度，且該第二深度大於該第一深度；以及一第二介電層，排列於該隔離結構之上，並且包括與該第一介電層相同的一材料。
  6. 如申請專利範圍第1項所述之積體晶片，更包括：一接觸蝕刻停止層，排列於該井區域之上；一第一層間介電層，排列於該接觸蝕刻停止層之上；以及其中該接觸蝕刻停止層、該電荷捕捉介電層、該第一層間介電層、該複數個上電極以及該一或多個下電極具有在垂直方向彼此對準之平坦的上表面。
  7. 如申請專利範圍第1項所述之積體晶片，其中該一或多個下電極彼此電性耦合，且該複數個上電極電性耦合至該井區域。
  8. 一種積體晶片，包括：一井區域，設置於一半導體基板的一上表面之中；複數個上電極，排列於該半導體基板之上，其中該複數個 上電極藉由一第一介電層與該半導體基板垂直地隔開；一或多個下電極，交叉設置於該複數個上電極之間，並且排列於延伸至該井區域的複數個溝槽之中；一電荷捕捉介電層，具有三層結構，且隔開該一或多個下電極與該井區域及該複數個上電極；以及該複數個上電極、該電荷捕捉介電層以及該一或多個下電極具有在垂直方向彼此對準之上表面。
  9. 一種積體晶片之形成方法，包括：形成一井區域於一半導體基板之中；形成複數個上電極於該井區域之上；依據該複數個上電極，選擇性蝕刻該井區域，以形成與該複數個上電極水平地隔開的一或多個溝槽；於該一或多個溝槽之中並且沿著該複數個上電極之側壁形成一電荷捕捉介電層；以及形成一或多個下電極於該一或多個溝槽之中，其中該一或多個下電極藉由該電荷捕捉介電層與該井區域及該複數個上電極隔開。
  10. 如申請專利範圍第9項所述之積體晶片之形成方法，更包括：形成一選擇閘極電極於一嵌入式快閃記憶體區域中，其中該嵌入式快閃記憶體區域藉由設置於該半導體基板之中的一隔離結構與該一或多個溝槽水平地隔開；形成一額外的電荷捕捉介電層，其中該額外的電荷捕捉介電層具有一垂直部分沿著該選擇閘極電極之側壁延伸，以 及一水平部分；以及形成一控制閘極電極位於該電荷捕捉介電層的該水平部分之上。
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