CN107026174A - 分栅式闪存技术中的叉指电容器及其形成方法 - Google Patents

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Abstract

本公开的实施例涉及能够与分栅式闪存单元一起形成并且提供每单位面积高电容的叉指电容器及其形成方法。在一些实施例中，该叉指电容器具有设置在半导体衬底的上表面内的阱区。多个沟槽从该半导体衬底的上表面垂直延伸至阱区内的位置处。下部电极布置在多个沟槽内。该下部电极通过沿多个沟槽的内表面布置的电荷捕获介电层与阱区分隔开。多个上部电极在通过电荷捕获介电层与下部电极横向分隔开以及通过第一介电层与阱区垂直分隔开的位置处布置在半导体衬底上方。

Description

分栅式闪存技术中的叉指电容器及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成芯片及其形成方法。
背景技术
闪存是可以进行电擦除和重新编程的电子非易失性计算机存储介质。该闪存用于各种各样的电子器件和设备(如，消费性电子产品、汽车等)。常见的闪存单元类型包括叠栅式存储单元和分栅式存储单元。与叠栅式存储单元相比，分离栅极存储单元具有一些优点，诸如更低的功耗、更高的注入效率、更不易受短沟道效应的影响以及对过擦除的不敏感性。
发明内容
根据本发明的一个方面，提供了一种集成芯片，包括：阱区，设置在半导体衬底的上表面内；多个上部电极，在通过第一介电层与所述半导体衬底垂直分隔开的位置处布置在所述半导体衬底的上方；一个或多个下部电极，从所述多个上部电极之间垂直延伸至嵌于所述阱区内的位置处；以及电荷捕获介电层，布置在所述半导体衬底与所述一个或多个下部电极之间以及布置在所述多个上部电极与所述一个或多个下部电极之间。
根据本发明的另一方面，提供了一种集成芯片，包括：阱区，设置在半导体衬底的上表面内；多个上部电极，在通过第一介电层与所述半导体衬底垂直分隔开的位置处布置在所述半导体衬底上方；一个或多个下部电极，交错位于所述多个上部电极之间并且布置在延伸至所述阱区中的沟槽内；电荷捕获介电层，具有三层结构，所述电荷捕获介电层将所述一个或多个下部电极与所述阱区以及与所述多个上部电极分隔开；以及其中，所述多个上部电极、所述电荷捕获介电层以及所述一个或多个下部电极具有垂直对齐的上表面。
根据本发明的又一方面，一种形成集成芯片的方法，包括：在半导体衬底内形成阱区；在所述阱区上方形成多个上部电极；根据所述多个上部电极选择性地蚀刻所述阱区以形成将所述多个上部电极横向分隔开的一个或多个沟槽；在所述一个或多个沟槽内并且沿所述多个上部电极的侧壁形成电荷捕获介电层；以及在所述一个或多个沟槽内形成一个或多个下部电极，其中，所述一个或多个下部电极通过所述电荷捕获介电层与所述阱区以及与所述多个上部电极分隔开。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。
图1示出了包括所公开的叉指电容器的集成芯片的一些实施例。
图2示出了包括所公开的叉指电容器的集成芯片的一些附加实施例。
图3示出了包括所公开的叉指电容器和分栅式闪存单元的集成芯片的一些附加实施例。
图4示出了包括所公开的叉指电容器、分栅式闪存单元、以及逻辑器件的集成芯片的一些替代实施例。
图5至图16示出了示出形成包括所公开的叉指电容器的集成芯片的方法的截面图的一些实施例。
图17示出了形成包括所公开的叉指电容器的集成芯片的方法的一些实施例。
图18示出了形成包括所公开的叉指电容器的集成芯片的方法的一些附加实施例。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
嵌入式存储器在现代的集成芯片中已变为常见。嵌入式存储器是与逻辑功能(如，处理器或ASIC)位于同一集成芯片管芯上的电子存储器。一种常见的嵌入式存储器类型是嵌入式闪存。嵌入式闪存单元包括布置在闪存单元的第一和第二源极/漏极区之间的选择栅极。闪存单元还包括布置在选择栅极旁边的控制栅极。控制栅极通过电荷捕获介电层与选择栅极间隔开。
可以通过对选择栅极和控制栅极施加电压，将数据写入这样的闪存单元。现代的闪存通常需要高压(如，电压大于或约等于14V)来实现擦除和编程操作。为了实现这样的高压，可以使用集成电荷泵。集成电荷泵使用电容器来存储电荷，然后释放电荷以实现高压。通常，在集成电荷泵电路中使用平面电容器，诸如PIP(多晶硅-多晶硅层间介电质-多晶硅)电容器、MIM(金属-绝缘体-金属)或MOM(金属-氧化物-金属)电容器。然而，这种电容器的形成使用额外的掩模和额外的工艺步骤，这导致闪存技术中更高的成本。
在一些实施例中，本公开涉及能够与分栅式闪存单元一起形成并且提供每单位面积高电容的叉指电容器及其形成方法。在一些实施例中，叉指电容器包括设置在半导体衬底的上表面内的阱区。多个沟槽从该半导体衬底的上表面垂直延伸至阱区内的位置。下部电极布置在多个沟槽内。该下部电极通过沿多个沟槽的内表面布置的电荷捕获介电层而与阱区分隔开。多个上部电极在通过电荷捕获介电层与下部电极横向分隔开以及通过第一介电层与阱区垂直分隔开的位置处布置在半导体衬底上方。
图1示出了包括所公开的叉指电容器101的集成芯片100的一些实施例。
该集成芯片100包括设置在半导体衬底102的上表面102u内的阱区104。阱区104具有比半导体衬底102更高的掺杂浓度。在一些实施例中，阱区104可具有第一掺杂类型(例如，n型)，而半导体衬底102可具有不同于第一掺杂类型的第二掺杂类型(例如，p型)。第一介电层106布置在阱区104上方。在一些实施例中，第一介电层106与阱区104的上表面直接接触。
多个上部电极112布置在半导体衬底102上方。该多个上部电极112通过第一介电层106与阱区104垂直间隔开。多个下部电极108横向交错地位于多个上部电极112之间。多个下部电极108从半导体衬底102的上表面102u之上垂直地延伸至延伸到阱区104中的沟槽内，使得多个下部电极108嵌于阱区104内。
电荷捕获介电层110将该多个下部电极108与阱区104分隔开。电荷捕获介电层110从阱区104内延伸至沿多个上部电极112的侧壁的位置处，使得电荷捕获介电层110将该多个下部电极108与多个上部电极112横向分隔开。在一些实施例中，上部电极112、下部电极108、以及电荷捕获介电层110可具有垂直对齐(例如，沿线114)的平坦上表面。
多个下部电极108电连接在一起，并且多个上部电极112电连接至阱区104以在多个下部电极108与多个上部电极112和阱区104之间形成电势差。由于多个下部电极108延伸至嵌于阱区104内的位置处，因此该多个下部电极实现了使得叉指电容器101提供每单位面积高电容的高纵横比(例如，大高宽比)。
图2示出了包括所公开的叉指电容器201的集成芯片200的一些替代实施例。
该集成芯片200包括设置在半导体衬底102内的阱区104。在一些实施例中，一个或多个隔离结构202可邻近阱区104布置在半导体衬底102内。例如，该一个或多个隔离结构202包括介电材料，诸如氧化物。在一些实施例中，该一个或多个隔离结构202可包括从半导体衬底102的上表面向外突出的浅沟槽隔离(STI)区。
第一介电层106在阱区104上方设置在半导体衬底102上。在一些实施例中，第一介电层106可包括氧化物。多个上部电极112设置在第一介电层106上方。在一些实施例中，多个上部电极112可与第一介电层106的上表面直接接触。多个下部电极108横向布置在多个上部电极112之间。该多个下部电极108从多个上部电极112之间垂直延伸至嵌入阱区104内的位置处。在一些实施例中，多个下部电极108具有圆形底部表面。在一些实施例中，例如，多个上部电极112和多个下部电极108可包括导电材料，诸如掺杂的多晶硅或金属(例如，铝)。
多个上部电极112包括一个或多个横向布置在外部电极112a与112c之间的内部电极112b。在一些实施例中，侧壁间隔件206沿外部电极112a和112c的第一侧壁布置。电荷捕获介电层204沿外部电极112a和12c的第二侧壁、以及沿一个或多个内部电极112b的相对两个侧壁布置，使得电荷捕获介电层204将该多个上部电极112与多个下部电极108横向分隔开。电荷捕获介电层204还沿多个下部电极108的侧壁和下表面布置，使得电荷捕获介电层204将多个下部电极108与阱区104分隔开。在一些实施例中，多个上部电极112、电荷捕获介电层204、侧壁间隔件206以及多个下部电极108具有垂直对齐的平坦上表面。
在一些实施例中，电荷捕获介电层204可包括三层结构。在一些实施例中，该三层结构可包括ONO结构，该结构具有第一氧化物层204a、接触第一氧化物层204a的氮化物204b，以及接触氮化物层204b的第二氧化物层204c。在其他的实施例中，该三层结构可包括氧化物-纳米点-晶体-氧化物(ONCO)结构，该结构具有第一氧化物层、接触第一氧化物层的多个量子点，以及接触第一氧化层和多个量子点的第二氧化物层。
下部硅化物层208在横向邻接第一介电层106的位置处布置在阱区104上。上部硅化物层210布置在多个下部电极108上方以及多个上部电极112上方。在一些实施例中，上部硅化物层210可包括按照电荷捕获介电层204而间隔开的多个区段。在一些实施例中，下部硅化物层208和上部硅化物层210包括硅化镍。
在一些实施例中，接触蚀刻停止层214沿侧壁间隔件206垂直地延伸并且在下部硅化物层208和隔离结构202上方横向地延伸。第一层间介电(ILD)层216布置在接触蚀刻停止层214上方。该接触蚀刻停止层214将第一ILD层216与侧壁间隔件206横向分隔开并且将第一ILD层216与下部硅化物层208和隔离结构202垂直地间隔开。在一些实施例中，第二介电层212可布置在接触蚀刻停止层214与隔离结构202之间。在一些实施例中，第二介电层212可为与第一介电层106相同的材料。
上述多个下部电极108电连接至第一电压电势V1，而上述多个上部电极112和阱区104电连接至第二电压电势V2。第一电压电势V1与第二电压电势V2之间的差别生成了多个下部电极108与多个上部电极112和阱区104之间的电势差。电势差生成延伸跨过电荷捕获介电层204的电场。电场将使具有第一符号的电荷(如，正电荷)聚集在多个下部电极108上，而使具有相反第二符号的电荷(如，负电荷)聚集在多个上部电极112和阱区104上。电荷的电势将能量储存在叉指电容器201中。
图3示出了包括所公开的叉指电容器201的集成芯片300的一些替代实施例。
集成芯片300包括通过隔离结构202与电容器区302b分隔开的嵌入式闪存区302a。该电容器区302b包括具有横向交错在多个上部电极112之间的多个下部电极108。该多个下部电极108通过电荷捕获介电层204与多个上部电极112以及与阱区104分隔开。侧壁间隔件304沿多个上部电极112的外侧壁设置，该多个上部电极112布置在多个下部电极108与隔离结构202之间。在一些实施例中，侧壁间隔件304可包括第一侧壁间隔件304a和第二侧壁间隔件304b。例如，第一侧壁间隔件304a和第二侧壁间隔件304b可包括氮化物(例如，SiN)。
嵌入式闪存区302a包括通过隔离结构202与叉指电容器201横向分隔开的一个或多个分栅式闪存单元306a、306b。在一些实施例中，嵌入式闪存区302a包括一对分栅式闪存单元，该对闪存单元具有第一分栅式闪存单元306a和第二分栅式闪存单元306b。在一些实施例中，第一分栅闪存单元306a和第二分栅式闪存单元306b关于对称轴互为镜像。
分栅式闪存单元306a、306b分别包括横向布置在设置于半导体衬底102内的多个源极/漏极区308之间的控制栅极电极312和选择栅极电极310。多个源极/漏极区308在半导体衬底102内垂直延伸深度ds/D，其小于电容器区302b中的阱区104的深度dw。栅极介电层314垂直布置在半导体衬底102与控制栅极电极312之间。控制栅极电极312通过附加的电荷捕获介电层204'(例如，一个ONO层)与选择栅极电极310分隔开，其中附加的电荷捕获介电层204'具有包括横向部件和垂直部件的“L”形。附加的电荷捕获介电层204'的横向部件将控制栅极电极312与半导体衬底102垂直分隔开。在一些实施例中，附加的电荷捕获介电层204'的横向部件可通过栅极介电层314与半导体衬底102分隔开。
附加的侧壁间隔件304'沿着控制栅极电极312的与选择栅极电极310相对的侧壁设置。附加的侧壁间隔件304'从控制栅极电极312的上表面垂直延伸至栅极介电层314。在一些实施例中，侧壁间隔件304可包括第一侧壁间隔件304a和第二侧壁间隔件304b。
下部硅化物层208布置在源极/漏极区308上。下部硅化物层208横向邻接栅极介电层314。上部硅化物层210布置在控制栅极电极312和选择栅极电极310上方。在一些实施例中，接触蚀刻停止层214横向在下部硅化物层208上方并且沿附加的侧壁间隔件304'布置，而第一层间介电(ILD)层216布置在接触蚀刻停止层214上。在一些实施例中，第一ILD层216可以包括低k介电层、超低k介电层、极低k介电层和/或二氧化硅层。在一些实施例中，第一ILD层216具有在上部硅化物层210下方的平坦上表面。在一些实施例中，第一ILD层216的平坦上表面与多个下部电极108、多个上部电极112、控制栅极电极312，以及选择栅极电极310的上表面垂直对齐。
第二层间介电(ILD)层316位于第一ILD层216上方。在一些实施例中，第二ILD层316可包括低k介电层、超低k介电层、极低k介电层和/或二氧化硅层。包括导电材料的多个接触件318垂直延伸穿过ILD层316以邻接下部硅化物层208和上部硅化物层610。在一些实施例中，多个接触件318可包括金属，诸如钨、铜和/或铝。
图4示出了包括所公开的叉指电容器201的集成芯片400的一些替代实施例。
集成芯片400包括布置在嵌入式闪存区302a与逻辑区402之间的电容器区302b。电容器区302b通过布置在半导体衬底102内的一个或多个隔离结构202与嵌入式闪存区302a以及与逻辑区402分隔开。嵌入式闪存区302a包括以上所述的多个分栅式闪存单元306。电容器区302b包括以上所述的叉指电容器201。
逻辑区402包括多个晶体管器件403a、403b。多个晶体管器件403a、403b分别包括横向布置在设置于半导体衬底102内的源极/漏极区404之间的栅极结构407。侧壁间隔件412布置在栅极结构407的相对两侧上。在一些实施例中，侧壁间隔件412可包括第一侧壁间隔件412a和第二侧壁间隔件412b。在一些实施例中，布置在半导体衬底102内的漏极延伸区406可从源极/漏极区404向外突出直至位于侧壁间隔件412下面。
在一些实施例中，逻辑区402可包括具有NMOS晶体管器件403a的NMOS区402a和/或具有PMOS晶体管器件403b的PMOS区402b。在一些实施例中，NMOS晶体管器件403a包括高k金属栅极晶体管，该高k金属栅极晶体管具有高k栅极介电层408和上覆的NMOS金属栅极电极410a。在一些实施例中，PMOS晶体管器件403b包括高k金属栅极晶体管，该高k金属栅极晶体管具有高k栅极介电层408和上覆的PMOS金属栅极电极410b。NMOS金属栅极电极410a具有与PMOS金属栅极电极不同的功函。在一些实施例中，高k栅极电介质层408可包括例如：氧化铪(HfO)、硅酸铪(HfSiO)、氧化铪铝(HfAlO)或氧化铪钽(HfTaO)。在一些实施例中(未示出)，该高k介电栅极层408可包括底部高温氧化物层和上面的高k介电层。
图5至图16示出了示出形成具有叉指电容器的集成芯片的方法的截面图500至1600的一些实施例。
如图5的截面图500所示，提供半导体衬底102。在各个实施例中，半导体衬底102可以包括任何类型的半导体主体(例如，硅/CMOS体、SiGe、SOI等)，诸如半导体晶圆或位于晶圆上的一个或多个管芯，以及形成在晶圆上和/或与晶圆相关的其他任何类型的半导体和/或外延层。
第一介电层502(如，SiO2)形成在半导体衬底102上方。在一些实施例中，第一介电层502包括氧化物(如，SiO2)，通过热工艺或通过沉积工艺(如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等)的方法形成该氧化物。在第一介电层502上方形成第一掩模层504。在一些实施例中，第一掩模层504可包括氮化硅层。半导体衬底102根据第一掩模层504被选择性地蚀刻以形成隔离沟槽，隔离沟槽随后被绝缘材料填充以在半导体衬底102内形成一个或多个隔离结构202。隔离结构202横向地分隔嵌入式闪存区302a、电容器区302b以及逻辑区402。
如图6的截面图600所示，实施第一注入工艺。该第一注入工艺根据第二掩模层604选择性地将第一掺杂物602(例如，硼、磷等)注入半导体衬底102中。在一些实施例中，第二掩模层604可包括第一介电层504。在其他实施例中，第二掩蔽层604可包括光刻胶层。第一掺杂物602在半导体衬底102内形成阱区606。在一些实施例中，在第一注入工艺完成后，可通过将半导体衬底102暴露至升高的温度将掺杂物602驱散至半导体衬底102中。在形成阱区606之后，可去除第一介电层502。
如图7的截面图700所示，在半导体衬底102上方形成第二介电层701(例如，氧化物)。第一电极层702形成在第二介电层701上方，并且硬掩模层704形成在第一电极层702上方。在一些实施例中，第一电极层702可包括掺杂的多晶硅。在一些实施例中，硬掩模层704可包括氮化硅(SiN)。
第一电极层702和硬掩模层704基本被图案化以限定多个选择栅极堆叠件708和多个上部电极堆叠件710。在一些实施例中，可根据光刻工艺来图案化硬掩模层704。在这样的实施例中，第一电极层702在未被硬掩模层704掩盖的区域中选择性地暴露于蚀刻剂以形成多个选择栅极堆叠件708和多个上部电极堆叠件710。
该多个选择栅极堆叠件708分别包括选择栅极电极310和上面的硬掩模层704。该多个上部电极堆叠件710分别包括上部电极112和上面的硬掩模层704。在图案化之后，氧化物层706可生长到多个选择栅极堆叠件708和多个上部电极堆叠件710的外部表面上。在一些实施例中，氧化物层706可通过沉积工艺(例如，CVD、PVD、ALD等)生长。氧化层706被配置为在随后的蚀刻工艺期间保护多个上部电极堆叠件710。
如图8的截面图800所示，在半导体衬底102上方形成第三掩模层802。在一些实施例中，第三掩模层802可包括光刻胶层。在形成第三掩模层802之后，实施第一蚀刻工艺。第一蚀刻工艺使阱区104暴露至第一蚀刻剂810，第一蚀刻剂810被配置为蚀刻第二介电层701和阱区104以形成延伸至位于上部电极112之间的阱区104中的多个沟槽806。
如图9的截面图900所示，形成电荷捕获介电层902。在嵌入式闪存区302a内，电荷捕获介电层902形成在选择栅极堆叠件708的相对两侧上。在一些实施例中，嵌入式闪存区302a内的电荷捕获介电层902可具有“L”形状，其横段与第二介电层701直接接触。在电容器区302b中，电荷捕获介电层902形成在多个上部电极堆叠件710的相对两侧上。在一些实施例中，电荷捕获介电层902可具有在上部电极堆叠件710与隔离结构202之间的“L”形状和在相邻的上部电极堆叠件710之间的“U”形状。电荷捕获介电层902衬垫多个沟槽806的内部表面。
第二电极层904形成在电荷捕获介电层902的横向表面上。在嵌入式闪存302a内，第二电极层904形成控制栅极电极312。在电容器区302b内，第二电极层904形成延伸至多个沟槽806中的下部电极108。在一些实施例中，第二电极层904可包括通过沉积工艺(如，CVD、PVD、ALD等)所形成的掺杂的多晶硅或金属。可在第二电极层904上方形成硬掩模层906。
如图10的截面图1000所示，实施第二蚀刻工艺。第二蚀刻工艺选择性地将电荷捕获介电层902、第二电极层904，以及硬掩模层906暴露至第二蚀刻剂1002。在嵌入式闪存区302a内，第一蚀刻剂1002去除第一控制栅极堆叠件708a与第二控制栅极堆叠件708b之间的电荷捕获介电层902、第二电极层904，以及硬掩模层906。在电容器区302b内，第二蚀刻剂1002去除上部电极112与隔离结构202之间的电荷捕获介电层902、第二电极层904，以及硬掩模层906。在各个实施例中，第二蚀刻剂1002包括干蚀刻(如，使用四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的等离子体蚀刻)。
如在图11的截面图1100中所示，在嵌入式闪存区302a中以及在电容器区302b中在半导体衬底102上方形成第四掩模结构1102。在一些实施例中，第四掩模结构1102可包括通过旋涂或其他适当的技术形成在半导体衬底102上方的BARC(底部抗反射涂层)。在其他实施例中，第四掩蔽结构1102可包括光刻胶层。
在形成第四掩模结构1102之后，实施第三蚀刻工艺。第三蚀刻工艺选择性地将第一电极层(图10的702)和硬掩模层(图10的704)暴露至第三蚀刻剂1104。第二蚀刻剂1104被配置为选择性地去除第一电极层(图10的702)和硬掩模层(图10的704)在逻辑区402内的部分以限定牺牲栅极堆叠件1106a和1106b。牺牲栅极堆叠件1106a和1106b分别包括牺牲多晶硅层1108和上面的牺牲硬掩模层1110。第一侧壁间隔件层1112可沿牺牲栅极堆叠件1106a和1106b的侧壁形成。在一些实施例中，第一侧壁间隔件层1112可包括通过沉积工艺所形成的氧化物(如，SiO2)或氮化物(如，SiN)。
如在图12的截面图1200中所示，第二侧壁间隔件1202可沿选择栅极堆叠件708和上部电极堆叠件710的侧壁形成。第三侧壁间隔件层1204可随后沿选择栅极堆叠件708、上部电极堆叠件710、以及牺牲栅极堆叠件1106a和1106b的侧壁形成。在一些实施例中，第二侧壁间隔件层1202和第三侧壁间隔件层1204可包括通过沉积工艺所形成的氧化物(如，SiO2)或氮化物(如，SiN)。
源极/漏极区308和404随后分别形成在嵌入式闪存区302a内以及逻辑区402内。源极/漏极区308和404可通过第二注入工艺形成，第二注入工艺用掺杂物1206(诸如硼(B)或磷(P))选择性地注入半导体衬底102。随后掺杂物1206可被驱入半导体衬底102中。源极/漏极区308和404在半导体衬底102中延伸小于阱区104的深度的深度。
如在图13的截面图1300中所示，实施第一硅化工艺以在阱区104以及源极/漏极区308和404的上表面上形成下部硅化物层208。在一些实施例中，可通过沉积镍层然后执行热退火工艺(例如，快速热退火)以形成包括镍的下部硅化物层208来执行第一硅化工艺。
然后沿线1302实施第一平坦化工艺。第一平坦化工艺从垂直地位于控制栅极电极312、上部电极112和牺牲多晶硅层1108上面的位置处去除硬掩模层和电荷捕获层。在一些实施例中，第一平坦化工艺可包括化学机械抛光(CMP)工艺。
如在图14的截面图1400中所示，接触蚀刻停止层214形成在半导体衬底102上方，并且第一层间介电(ILD)层216形成在接触蚀刻停止层214上。在一些实施例中，接触蚀刻停止层214可包括通过沉积工艺(如，CVD、PVD等)形成的氮化硅。在一些实施例中，第一ILD层216可包括通过沉积工艺(例如，CVD、PVD等)形成的低k电介质层。
如图15的截面图1500所示，沿线1502实施第二平坦化工艺。第二平坦化工艺从垂直地位于控制栅极电极312、上部电极112和牺牲多晶硅层(图14的1108)上面的位置处去除接触蚀刻停止层214的部分和第一ILD层216的部分。在一些实施例中，第二平坦化工艺可包括化学机械抛光(CMP)工艺。
随后实施替换栅极工艺。该替换栅极工艺去除牺牲多晶硅层，并且使用沉积技术(例如，化学汽相沉积、物理汽相沉积等)在替代牺牲多晶硅层的位置处形成高k栅极介电层408。使用沉积技术将金属栅极电极410沉积在高k栅极介电层408上方。在一些实施例中，NMOS金属栅极电极410a可形成在高k栅极介电层410上方以在NMOS区402a内形成NMOS晶体管器件。在一些实施例中，PMOS金属栅极电极410b可形成在高k栅极介电层410上方以在PMOS区402b内形成PMOS晶体管器件。NMOS金属栅极电极410a具有与PMOS金属栅极电极410b不同的功函。
然后实施第二硅化工艺以在控制栅极电极312、选择栅极电极310、上部电极112以及下部电极108的上表面上形成上部硅化物层210。在一些实施例中，可通过沉积镍层并且然后执行热退火工艺(例如，快速热退火)以形成包括镍的上硅化物层210来实施第二硅化工艺。
如图16的截面图16所示，接触件318形成在覆盖第一ILD层216的第二层间介电(ILD)层316内。接触件318可通过以下步骤来形成：选择性地蚀刻第二ILD层316以形成开口，随后在开口中沉积导电材料。在一些实施例中，例如，导电材料可包括钨(W)或氮化钛(TiN)。
图17示出了形成具有叉指电容器的集成芯片的方法1700的一些实施例的流程图。
尽管本文将所公开的方法(如，方法1700和1800)示出并描述为一系列的步骤或事件，但是应该意识到，所示出的这样的步骤或事件的顺序不应该被理解为限制的意思。例如，一些步骤可以以不同的顺序出现和/或与除了本文示出和/或描述的步骤或事件之外的其他的步骤或事件同时出现。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的。此外，可在一个或多个分离的步骤和/或阶段中执行本文中所述的一个或多个步骤。
在步骤1702中，在半导体衬底内形成阱区。
在步骤1704中，在阱区上方形成多个上部电极。
在步骤1706中，根据多个上部电极选择性地蚀刻阱区以形成将多个上部电极横向分隔开的一个或多个沟槽。
在步骤1708中，电荷捕获介电层在一个或多个沟槽内并且沿上部电极的侧壁形成。
在步骤1710中，在一个或多个沟槽内形成下部电极。下部电极通过电荷捕获介电层与阱区以及与上部电极分隔开。
图18示出了形成具有叉指电容器的集成芯片的方法1800的一些附加实施例的流程图。尽管描述方法1800与图5至图16有关，但是应该理解，方法1800不限于这样的结构，而是可以作为独立于结构的方法单独存在。
在步骤1802中，在半导体衬底中形成隔离结构以将电容器区与嵌入式闪存区以及逻辑区分隔开。图5示出了对应于步骤1802的截面图500的一些实施例。
在步骤1804中，在电容器区内形成阱区。图6示出了对应于步骤1804的截面图600的一些实施例。
在步骤1806中，在半导体衬底上方形成第一电极层和硬掩模层。图7示出了对应于步骤1806的截面图700的一些实施例。
在步骤1808中，图案化第一电极层和硬掩模层以在嵌入式闪存区内限定多个上部电极堆叠件以及在嵌入式闪存区内限定选择栅极堆叠件。该多个上部电极堆叠件包括上部电极和上覆的硬掩模层。该多个选择栅极堆叠件包括选择栅极电极和上覆的硬掩模层。图7示出了对应于步骤1808的截面图700的一些实施例。
在步骤1810中，在电容器区内选择性地蚀刻半导体衬底以形成一个或多个沟槽。该一个或多个沟槽横向地位于多个上部电极堆叠件之间并且垂直地延伸到阱区内。图8示出了对应于步骤1810的截面图800的一些实施例。
在步骤1812中，电荷捕获介电层在一个或多个沟槽内并且沿选择栅极堆叠件和上部电极堆叠件的侧壁形成。图9示出了对应于步骤1812的截面图900的一些实施例。
在步骤1814中，形成控制栅极和下部电极。控制栅极在与选择栅极分隔开的位置处形成，并且上部电极在一个或多个沟槽内形成。图9至图10示出了对应于步骤1814的截面图900的一些实施例。
在步骤1816中，第一电极层和硬掩模层在逻辑区内被图案化以限定牺牲栅极堆叠件。该牺牲栅极堆叠件包括选择栅极电极和上面的硬掩模层。图11示出了对应于步骤1816的截面图1100的一些实施例。
在步骤1818中，源极/漏极区形成在嵌入式闪存区和逻辑区内。图12示出了对应于步骤1818的截面图1200的一些实施例。
在步骤1820中，在阱区上方以及在源极区/漏极区上方形成下部硅化层。图13示出了对应于步骤1820的截面图1300的一些实施例。
在步骤1822中，实施第一平面化工艺以去除硬掩模层。图13示出了对应于步骤1822的截面图1300的一些实施例。
在步骤1824中，在半导体衬底上方形成接触蚀刻停止层和第一层间介电(ILD)层。图14示出了对应于步骤1822的截面图1400的一些实施例。
在步骤1826中，实施第二平面化工艺以去除接触蚀刻停止层的部分和第一ILD层的部分。图15示出了对应于步骤1826的截面图1500的一些实施例。
在步骤1828中，在上部电极、下部电极、选择栅极和控制栅极上方形成上部硅化层。图15示出了对应于步骤1828的截面图1500的一些实施例。
在步骤1830中，接触件形成在第二层间介电(ILD)层内，第二层间介电层形成在第一ILD层上方。图16示出了对应于步骤1830的截面图1500的一些实施例。
因此，本公开涉及能够沿分栅式闪存单元形成并且提供每单位面积高电容的叉指电容器，以及其形成方法。
在一些实施例中，本发明涉及一种集成芯片。该集成芯片包括设置在半导体衬底的上表面内的阱区。多个上部电极在与半导体衬底通过第一介电层垂直分隔开的位置处布置在半导体衬底上方。一个或多个下部电极从多个上部电极之间垂直延伸至嵌入阱区内的位置。电荷捕获介电层布置在半导体衬底与上述一个或多个下部电极之间以及上述多个上部电极与上述一个或多个下部电极之间。
在一些实施例中，所述电荷捕获介电层包括：第一氧化物层；氮化物层，接触所述第一氧化物层；以及第二氧化物层，接触所述氮化物层。
在一些实施例中，该集成芯片还包括：下部硅化物层，在与所述一个或多个下部电极横向偏移的位置处布置在所述阱区的上表面上。
在一些实施例中，该集成芯片还包括：上部硅化物层，布置在所述多个上部电极和所述一个或多个下部电极上的。
在一些实施例中，该集成芯片还包括：侧壁间隔件，通过所述多个上部电极与所述一个或多个下部电极横向分隔开。
在一些实施例中，该集成芯片还包括：分栅式闪存单元，通过隔离结构与所述多个上部电极横向间隔开，其中，所述分栅式闪存单元包括选择栅极电极，所述选择栅极电极通过栅极介电层与所述半导体衬底垂直分隔开并且通过附加的电荷捕获层与控制栅极电极横向分隔开。
在一些实施例中，该集成芯片还包括：多个源极/漏极区，设置在所述半导体衬底内且位于所述选择栅极电极的相对两侧；其中，所述多个源极/漏极区在所述半导体衬底内垂直延伸至第一深度；以及其中，所述阱区在所述半导体衬底内延伸至大于所述第一深度的第二深度。
在一些实施例中，该集成芯片还包括：第二介电层，布置在所述隔离结构上方并且包括与所述第一介电层相同的材料。
在一些实施例中，该集成芯片还包括：接触蚀刻停止层，布置在所述阱区上方；第一层间介电(ILD)层，布置在所述接触蚀刻停止层的上方；以及其中，所述接触蚀刻停止层、所述第一ILD层、所述一个或多个上部电极以及所述多个下部电极具有垂直对齐的平坦上表面。
在一些实施例中，所述一个或多个下部电极电连接在一起，并且所述多个上部电极电连接至所述阱区。
在一些实施例中，所述多个上部电极、所述电荷捕获介电层以及所述一个或多个下部电极具有垂直对齐的上表面。
在其他实施例中，本发明涉及一种集成芯片。该集成芯片包括设置在半导体衬底的上表面内的阱区。多个上部电极在与半导体衬底通过第一介电层垂直分隔开的位置处布置在半导体衬底上方。一个或多个下部电极在多个上部电极之间交错并且布置在延伸到阱区中的沟槽内。具有三层结构的电荷捕获介电层将上述一个或多个下部电极与阱区以及与上述多个上部电极分隔开。多个上部电极、电荷捕获介电层、以及一个或多个下部电极具有垂直对齐的上表面。
在一些实施例中，该集成芯片还包括：下部硅化物层，在与所述一个或多个下部电极横向偏移的位置处布置在所述阱区的上表面上。
在一些实施例中，该集成芯片还包括：分栅式闪存单元，通过隔离结构与所述多个上部电极横向间隔开，其中，所述分栅式闪存单元包括选择栅极电极，所述选择栅极电极通过栅极介电层与所述半导体衬底垂直分隔开并且通过附加的电荷捕获层与控制栅极电极横向分隔开。
在一些实施例中，该集成芯片还包括：多个源极/漏极区，设置在所述半导体衬底内且位于所述选择栅极电极的相对两侧；其中，所述多个源极/漏极区在所述半导体衬底内垂直地延伸至第一深度；以及其中，所述阱区在所述半导体衬底内延伸至大于所述第一深度的第二深度。
在一些实施例中，所述一个或多个下部电极电连接在一起，并且所述多个上部电极电连接至所述阱区。
在一些实施例中，该集成芯片还包括：接触蚀刻停止层，布置在所述阱区上方；第一层间介电(ILD)层，布置在所述接触蚀刻停止层上方；以及其中，所述接触蚀刻停止层、所述第一ILD层、所述多个上部电极以及所述一个或多个下部电极具有垂直对齐的平坦上表面。
在又一个实施例中，本发明涉及一种形成集成芯片的方法。该方法包括在半导体衬底内形成阱区。该方法进一步包括在阱区上方形成多个上部电极。该方法包括根据多个上部电极选择性地蚀刻阱区以形成将多个上部电极横向分隔开的一个或多个沟槽。该方法包括在一个或多个沟槽内并且沿上部电极的侧壁形成电荷捕获介电层。该方法包括在一个或多个沟槽内形成一个或多个下部电极，其中一个或多个下部电极通过电荷捕获介电层与阱区以及与多个上部电极分隔开。
在一些实施例中，该方法还包括：在嵌入式闪存区内形成选择栅极电极，所述嵌入式闪存区通过设置在所述半导体衬底内的隔离结构与所述一个或多个沟槽横向分隔开；形成附加的电荷捕获介电层以具有沿所述选择栅极电极的侧壁延伸的垂直区段和横向区段；以及在所述电荷捕获介电层的所述横向区段的上方形成控制栅极电极。
在一些实施例中，所述电荷捕获介电层包括：第一氧化物层；氮化物层，接触所述第一氧化物层；以及第二氧化物层，接触所述氮化物层。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替代以及改变。

Claims (10)

1.一种集成芯片，包括：
阱区，设置在半导体衬底的上表面内；
多个上部电极，在通过第一介电层与所述半导体衬底垂直分隔开的位置处布置在所述半导体衬底的上方；
一个或多个下部电极，从所述多个上部电极之间垂直延伸至嵌于所述阱区内的位置处；以及
电荷捕获介电层，布置在所述半导体衬底与所述一个或多个下部电极之间以及布置在所述多个上部电极与所述一个或多个下部电极之间。
2.根据权利要求1所述的集成芯片，其中，所述电荷捕获介电层包括：
第一氧化物层；
氮化物层，接触所述第一氧化物层；以及
第二氧化物层，接触所述氮化物层。
3.根据权利要求1所述的集成芯片，还包括：
下部硅化物层，在与所述一个或多个下部电极横向偏移的位置处布置在所述阱区的上表面上。
4.根据权利要求1所述的集成芯片，还包括：
上部硅化物层，布置在所述多个上部电极和所述一个或多个下部电极上的。
5.根据权利要求1所述的集成芯片，还包括：
侧壁间隔件，通过所述多个上部电极与所述一个或多个下部电极横向分隔开。
6.根据权利要求1所述的集成芯片，还包括：
分栅式闪存单元，通过隔离结构与所述多个上部电极横向间隔开，其中，所述分栅式闪存单元包括选择栅极电极，所述选择栅极电极通过栅极介电层与所述半导体衬底垂直分隔开并且通过附加的电荷捕获层与控制栅极电极横向分隔开。
7.一种集成芯片，包括：
阱区，设置在半导体衬底的上表面内；
多个上部电极，在通过第一介电层与所述半导体衬底垂直分隔开的位置处布置在所述半导体衬底上方；
一个或多个下部电极，交错位于所述多个上部电极之间并且布置在延伸至所述阱区中的沟槽内；
电荷捕获介电层，具有三层结构，所述电荷捕获介电层将所述一个或多个下部电极与所述阱区以及与所述多个上部电极分隔开；以及
其中，所述多个上部电极、所述电荷捕获介电层以及所述一个或多个下部电极具有垂直对齐的上表面。
8.根据权利要求7所述的集成芯片，还包括：
下部硅化物层，在与所述一个或多个下部电极横向偏移的位置处布置在所述阱区的上表面上。
9.一种形成集成芯片的方法，包括：
在半导体衬底内形成阱区；
在所述阱区上方形成多个上部电极；
根据所述多个上部电极选择性地蚀刻所述阱区以形成将所述多个上部电极横向分隔开的一个或多个沟槽；
在所述一个或多个沟槽内并且沿所述多个上部电极的侧壁形成电荷捕获介电层；以及
在所述一个或多个沟槽内形成一个或多个下部电极，其中，所述一个或多个下部电极通过所述电荷捕获介电层与所述阱区以及与所述多个上部电极分隔开。
10.根据权利要求9所述的方法，还包括：
在嵌入式闪存区内形成选择栅极电极，所述嵌入式闪存区通过设置在所述半导体衬底内的隔离结构与所述一个或多个沟槽横向分隔开；
形成附加的电荷捕获介电层以具有沿所述选择栅极电极的侧壁延伸的垂直区段和横向区段；以及
在所述电荷捕获介电层的所述横向区段的上方形成控制栅极电极。
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