TWI824872B - 電荷捕捉式非揮發性記憶體的記憶胞 - Google Patents

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Abstract

一種電荷捕捉式非揮發性記憶體的記憶胞，包括：一半導體基板、一井區、一第一摻雜區、一第二摻雜區、一閘極結構、一保護層、一電荷捕捉層、一介電層、一第一導線與一第二導線。第一摻雜區與第二摻雜區形成於該井區表面下方。閘極結構形成於該井區表面上方。保護層形成於該井區表面上方。電荷捕捉層覆蓋於該井區表面、該閘極結構與該保護層。介電層覆蓋於該電荷捕捉層。第一導線連接至該第一摻雜區。第二導線連接至該第二摻雜區。

Description

電荷捕捉式非揮發性記憶體的記憶胞
本發明是有關於一種非揮發性記憶體(non-volatile memory)的記憶胞(memory cell)，且特別是有關於一種電荷捕捉式(charge-trapping)非揮發性記憶體的記憶胞以及記憶胞中的閘極結構設計。
眾所周知，非揮發性記憶體可在電源消失之後，仍可保存資料，因此非揮發性記憶體已經廣泛的運用於電子產品中。
請參照第1圖，其所繪示為習知電荷捕捉式非揮發性記憶體的記憶胞。在半導體基板(substrate，Sub)的P型井區(P-Well，PW)中形成三個摻雜區101、103、105。再者，三個摻雜區101、103、105為n型摻雜區。接著，在摻雜區101、103之間的P型井區PW表面形成一閘極結構110，在摻雜區103、105之間的P型井區PW表面形成另一閘極結構120。在第1圖中，三個摻雜區101、103、105中更包括輕摻雜汲極區(lightly doped drain region，簡稱LDD區)101a、103a、103b、105a，分別形成於二個閘極結構110、120的間隙壁116、129的下方。
閘極結構110包括一閘極氧化層(gate dielectric layer)112、一閘極層(gate layer)114與一間隙壁116。間隙壁116圍繞於閘極氧化層112與閘極層114 的側壁(sidewall)，或者間隙壁116位於閘極氧化層112與閘極層114的側壁旁邊。其中，閘極氧化層112的材料為二氧化矽(SiO2)，閘極層114的材料為多晶矽(polysilicon)。
閘極結構120包括一穿隧層(tunneling layer)122、一捕捉層(trapping layer)124、一阻擋層(blocking layer)126、一閘極層128與一間隙壁129。間隙壁129圍繞於穿隧層122、捕捉層124、阻擋層126與閘極層128的側壁，或者間隙壁129位於穿隧層122、捕捉層124、阻擋層126與閘極層128的側壁旁邊。其中，穿隧層122與阻擋層126的材料為二氧化矽，捕捉層124的材料為氮化矽(SiN)，閘極層128的材料為多晶矽。
如第1圖所示，P型井區PW、摻雜區101、摻雜區103與閘極結構110形成一開關電晶體(switch transistor，Msw)。P型井區PW、摻雜區103、摻雜區105與閘極結構120形成一儲存電晶體(storage transistor，Ms)。也就是說，記憶胞包括一開關電晶體Msw與一儲存電晶體Ms，且開關電晶體Msw與儲存電晶體Ms為N型電晶體。
舉例來說，當儲存電晶體Ms的捕捉層124中沒有儲存電荷時，記憶胞為第一儲存狀態。當儲存電晶體Ms的捕捉層124中儲存電荷時，記憶胞為第二儲存狀態。
對記憶胞進行編程動作(program action)時，可以提供適當的偏壓至閘極層114、128，摻雜區101、105，以及P型井區PW，使得記憶胞產生一編程電流(program current，IP)。當編程電流IP流經儲存電晶體Ms的通道區域(channel region)時，電荷(例如，電子)即能穿透穿隧層122並被捕捉(trapped)在捕捉層124，使得記憶胞由第一儲存狀態變成第二儲存狀態。
另外，對記憶胞進行抹除動作(erase action)時，可以提供適當的偏壓至閘極層114、128，摻雜區101、105，以及P型井區PW。因此，儲存於捕捉層124的電荷(例如，電子)即穿透穿隧層122並被退(eject)至P型井區PW，使得記憶胞由第二儲存狀態變成第一儲存狀態。
由以上的說明可知，習知電荷捕捉式非揮發性記憶體的記憶胞包括二個完整的電晶體，所以此記憶胞又稱為二個電晶體記憶胞(2T cell)。
本發明為一種電荷捕捉式非揮發性記憶體的記憶胞，包括：一半導體基板；一井區，形成於該半導體基板；一第一摻雜區與一第二摻雜區；一閘極結構，形成於該井區表面上方；一保護層，形成於該井區表面上方；其中，該第一摻雜區位於該閘極結構一第一側的該井區表面下方，該保護層的一第一側接觸於該閘極結構的一第二側，該第二摻雜區位於該保護層的一第二側的該井區表面下方；一電荷捕捉層，覆蓋於該井區表面、該閘極結構與該保護層；一介電層，覆蓋於該電荷捕捉層；一第一導線，連接至該第一摻雜區；以及，一第二導線，連接至該第二摻雜區。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
101,103,105:摻雜區
101a,103a,103b,105a:輕摻雜汲極區
110,120,210,410,415,610,615:閘極結構
112,212,342:閘極氧化層
114,128,214,344:閘極層
116,129,216,346:間隙壁
122:穿隧層
124:捕捉層
126:阻擋層
220,350,420,425,520,620,625:保護層
230,360,530:接觸蝕刻停止層
240,370:層間介電層
252,254,452,454,456,462,464,466,652,654,656,662,664,666:n摻雜區
252a,254a:輕摻雜汲極區
256,258,386,388:導線
301:第一通道區域
302:第二通道區域
305:夾止點
310:空乏區
382,384:p摻雜區
400:隔離結構
710,730:額外的n型輕摻雜汲極區
720,740:p型環型區
第1圖為習知電荷捕捉式非揮發性記憶體的記憶胞； 第2A圖至第2C圖為本發明第一實施例電荷捕捉式非揮發性記憶體記憶胞的製作方法流程示意圖；第3A圖至第3D圖為本發明第一實施例記憶胞進行編程動作、抹除動作與讀取動作時的偏壓示意圖；第4圖為本發明第二實施例電荷捕捉式非揮發性記憶體記憶胞；第5A圖與第5C圖為本發明利用多個第一實施例記憶胞所組成的記憶胞陣列上視圖；第6A圖與第6B圖為本發明第三實施例電荷捕捉式非揮發性記憶體的記憶胞剖面圖及其記憶胞陣列的上視圖；第7圖為本發明第四實施例電荷捕捉式非揮發性記憶體的記憶胞；以及第8圖為本發明第五實施例電荷捕捉式非揮發性記憶體的記憶胞。
請參照第2A圖至第2C圖，其所繪示為本發明第一實施例電荷捕捉式非揮發性記憶體記憶胞的製作方法流程示意圖。
如第2A圖所示，在半導體基板(substrate，Sub)的P型井區(P-well，PW)上形成一閘極結構210。再者，閘極結構210覆蓋於P型井區PW的表面。其中，閘極結構210包括一閘極氧化層212、一閘極層214與一間隙壁216。閘極氧化層212覆蓋於P型井區PW的表面，閘極層214覆蓋於閘極氧化層212上。間隙壁216環繞於閘極氧化層212與閘極層214的側壁，或者間隙壁216位於閘極氧化層212與閘極層214的側壁旁邊。
接著，於P型井區PW的表面上方形成一保護層(protecting layer)220。保護層220接觸於P型井區PW的表面，且接觸於閘極結構210的一側。再者，保護層220的材質為氧化物，保護層220可為金屬矽化物阻擋層(Salicide Block layer，簡稱SAB層)或者是電阻保護氧化層(Resist Protect Oxide layer，簡稱RPO層)。其中，保護層220的厚度約為50埃(angstrom，Å)~500埃之間。
接著，於P型井區PW中形成n摻雜區252、254。其中，n摻雜區252位於閘極結構210第一側的P型井區PW表面下方。保護層220的第一側接觸於閘極結構210第二側。摻雜區254位於保護層220第二側的P型井區PW表面下方。在第2A圖中，二個n摻雜區252、254中更包括輕摻雜汲極區(LDD區)252a、254a。當然，輕摻雜汲極區(LDD區)254a可視實際的需求，選擇性地形成於摻雜區254中或者不形成於摻雜區254中。
接著，如第2B圖所示，依序形成一接觸蝕刻停止層(contact etch stop layer，簡稱CESL層)230與一層間介電層(Interlayer Dielectric layer，簡稱IDL層)240。其中，CESL層230覆蓋於P型井區PW表面、閘極結構210與保護層(protecting layer)220。IDL層240覆蓋於CESL層230。其中，CESL層230包括氮化物的材質，例如氮化矽(Si3N4)或者氮氧化矽(SiON)。IDL層240包括氧化物材質，例如二氧化矽(SiO2)。其中，CESL層230的厚度約為200埃(angstrom，Å)~500埃之間。
如第2B圖所示，在P型井區PW中，n摻雜區252、254之間為通道區域(channel region)。通道區域可區分為第一通道區域與第二通道區域。其中，第一通道區域位在保護層220下方，其他則為第二通道區域。舉例來說，保護層220下方為第一通道區域，閘極結構210下方為第二通道區域。
根據本發明的實施例，第一通道區域接觸於P型井區PW的表面，且第一通道區域的長度為L1。另外，閘極結構210的長度約等於第二通道區域的長度，且第二通道區域的長度為L2。其中，長度為L1與長度為L2的關係可表示為
Figure 111147586-A0305-02-0008-1
<L 1<
Figure 111147586-A0305-02-0008-2
。也就是說，接觸於P型井區PW表面的保護層220長度L1介於閘極結 構210長度L2的1/3至1/2之間。例如，第二通道區域的長度L2為0.5μm，第一通道區域的長度為L1可在0.18μm至0.2μm之間。
如第2C圖所示，蝕刻IDL層240與CESL層230，於n摻雜區252、254上方分別形成一接觸洞(contact hole)，並填充金屬材質成為導線(conducting line)256、258，使得導線256、258分別連接於n摻雜區252、254。其中，導線256可視為源極線(source line，SL)，導線258可視為位元線(bot line，BL)，閘極層214可視為字元線(word line，WL)。
在第一實施例的記憶胞中，保護層220的材質為氧化物，CESL層230的材質為氮化物，IDL層240的材質為氧化物。換句話說，在第一通道區域上方，保護層220、CESL層230與IDL層240形成一氧化物/氮化物/氧化物(O/N/O)的儲存結構(storage structure)，而CESL層230係作為電荷捕捉層(charge trapping layer)。因此，在編程動作時，可以控制載子(例如，電子或電洞)，由通道區域注入儲存結構的電荷捕捉層(亦即，CESL層230)，使得記憶胞成為第一儲存狀態或者第二儲存狀態。以下詳細說明之。
請參照第3A圖至第3D圖，其所繪示為本發明第一實施例記憶胞進行編程動作、抹除動作與讀取動作時的偏壓示意圖。舉例來說，當CESL層230中未儲存電子時，記憶胞為第一儲存狀態。當CESL層230中儲存電子時，記憶胞為第二儲存狀態。
如第3A圖所示，於編程動作時，源極線SL接收編程電壓(program voltage)，字元線WL接收閘極電壓(gate voltage)，位元線BL接收接地電壓，P型井區PW接收接地電壓。其中，閘極電壓大於等於編程電壓，編程電壓大於接地電壓。因此，記憶胞中產生編程電流(program current)。編程電流由n摻雜區252經由通道區域流向n摻雜區254。舉例來說，編程電壓為7V，閘極電壓為9V，接地電壓為0V。
如第3A圖所示，當字元線WL接收閘極電壓後，第二通道區域302開啟，源極線SL接收的編程電壓(7V)傳遞至第二通道區域302。另外，由於第一通道區域301的一端為接地電壓，第一通道區域301另一端接收的電壓非常接近或者等於編程電壓(7V)。因此，造成第一通道區域301與第二通道區域302的交界處被夾止(pinch off)，電子由夾止點(pinch off point)305經由保護層220注入CESL層230。換句話說，於編程動作時，記憶胞的儲存狀態由第一儲存狀態改變為第二儲存狀態。
如第3B圖所示，於抹除動作時，源極線SL與P型井區PW接地電壓，位元線BL接收一正電壓(例如9.5V)，字元線WL接收一負電壓(例如-6V)。其中，正電壓即為抹除電壓(erase voltage)。
如第3B圖所示，由於P型井區PW接收接地電壓，且n摻雜區254接收正電壓(9.5V)，P型井區PW與n摻雜區254之間的PN接面(p-n junction)為逆向偏壓，將會形成較寬的空乏區(depletion region)310。亦即，空乏區310增大。因此，空乏區310內會產生大量的電子電洞對(electron-hole pair)。再者，由於字元線WL(閘極層214)接收負電壓，電洞受到閘極層214的吸引，產生閘極增強崩潰熱電洞注入效應(Gate-Enhanced Avalanche Hot Hole Injection，簡稱GE AHHI效 應)。因此，電洞經由保護層220注入CESL層230，並與CESL層230中的電子中和。換句話說，於抹除動作時，記憶胞的儲存狀態由第二儲存狀態改變為第一儲存狀態。
如第3C圖與第3D圖所示，於讀取動作時，源極線SL接收接地電壓，字元線WL接收開啟電壓(on voltage)，位元線BL接收讀取電壓(read voltage)，P型井區PW接收接地電壓。舉例來說，讀取電壓為1.5V，開啟電壓為1.5V，接地電壓為0V。其中，開啟電壓減去接地電壓至少要大於電晶體的臨限電壓，如此才可定產生讀取電流IREAD。再者，讀取電壓大於接地電壓，且讀取電壓可以不等於開啟電壓。
如第3C圖所示，由於記憶胞的CESL層230中未儲存電子，當字元線WL接收開啟電壓時，n摻雜區252、254之間的通道區域(channel region)產生較大的一讀取電流IREAD，由位元線BL流向源極線SL。
另外，如第3D圖所示，由於記憶胞的CESL層230中儲存電子，造成第一通道區域被關閉。當字元線WL接收開啟電壓時，n摻雜區252、254之間的通道區域(channel region)無法產生讀取電流IREAD，亦即讀取電流IREAD幾乎為零。
換言之，於讀取動作時，根據讀取電流IREAD的大小可以判斷記憶胞的儲存狀態。舉例來說，提供一參考電流。當讀取電流IREAD大於參考電流時，判定記憶胞為第一儲存狀態。反之，當讀取電流IREAD小於參考電流時，判定記憶胞為第二儲存狀態。
在第一實施例中，n摻雜區252、254形成於P型井區PW。而在其他實施例中，電荷捕捉式非揮發性記憶體記憶胞也可以包括p摻雜區，形成於N型井區NW中。
請參照第4圖，其所繪示為本發明第二實施例電荷捕捉式非揮發性記憶體記憶胞。
在半導體基板Sub的N型井區NW上形成一閘極結構，且閘極結構覆蓋於N型井區NW的表面。閘極結構包括一閘極氧化層342、一閘極層344與一間隙壁346。保護層350形成於N型井區NW的表面上。保護層350接觸於N型井區NW的表面，且接觸於閘極結構的一側。
二個p摻雜區382、384形成於N型井區NW內。其中，p摻雜區382位於閘極結構第一側的N型井區NW表面下方。保護層350的第一側接觸於閘極結構第二側。摻雜區384位於保護層350第二側的N型井區NW表面下方。當然，二個p摻雜區382、384也可以包括如第2A圖所示的輕摻雜汲極區(LDD區)252a、254a。
接著，依序形成一接觸蝕刻停止層(CESL層)360與一層間介電層(IDL層)370。CESL層360覆蓋於N型井區NW表面、閘極結構與保護層350。IDL層370覆蓋於CESL層360。再者，蝕刻IDL層370與CESL層360，於p摻雜區382、384上方分別形成一接觸洞(contact hole)，並填充金屬材質成為導線(conducting line)386、388，使得導線386、388分別連接於n摻雜區382、384。其中，導線386可視為源極線(source line，SL)，導線388可視為位元線(bot line，BL)，閘極層344可視為字元線(word line，WL)。
再者，p摻雜區382、384之間為通道區域(channel region)。通道區域可被區分為第一通道區域與第二通道區域。其中，第一通道區域位在保護層350下方，其他則為第二通道區域。舉例來說，保護層350下方為第一通道區域，閘極結構下方為第二通道區域。第一通道區域的長度為L1，且第二通道區 域的長度為L2。長度為L1與長度為L2的關係可表示為
Figure 111147586-A0305-02-0012-4
<L 1<
Figure 111147586-A0305-02-0012-8
。
另外，本發明第二實施例的記憶胞中，閘極結構、保護層350、CESL層360與IDL層370的材料與厚度皆類似於第一實施例的記憶胞，此處不再贅述。
當然，也可以對第二實施例記憶胞進行編程動作、抹除動作與讀取動作。於編程動作時，源極線SL接收編程電壓(program voltage)，字元線WL接收閘極電壓(gate voltage)，位元線BL接收接地電壓，N型井區NW接收編程電壓。因此，於編程動作時，記憶胞的儲存狀態由第一儲存狀態改變為第二儲存狀態。
根據本發明的第二實施例，閘極電壓小於編程電壓，且閘極電壓最好是小於編程電壓的一半。舉例來說，編程電壓為7V，閘極電壓為3.5V，接地電壓為0V。
於抹除動作時，源極線SL、位元線BL與字元線WL接地電壓，N型井區NW接收一正電壓(例如9.5V)。其中，正電壓即為抹除電壓(erase voltage)。如此，於抹除動作之後，記憶胞的儲存狀態由第二儲存狀態改變為第一儲存狀態。
根據本發明的第二實施例，字元線WL所接收的電壓可以小於等於接地電壓。舉例來說，抹除電壓為9.5V，接地電壓為0V。
於讀取動作時，源極線SL接收讀取電壓，字元線WL接收開啟電壓(on voltage)，位元線BL接收接地電壓，N型井區NW接收讀取電壓。因此，在讀取動作時，可根據根據讀取電流IREAD的大小來判斷記憶胞的儲存狀態。
根據本發明的第二實施例，開啟電壓小於讀取電壓減去臨限電壓的差值。舉例來說，讀取電壓為1.5V，開啟電壓為0V。
再者，結合多個第一實施例的記憶胞或者第二實施例的記憶胞可組成一記憶胞陣列。請參照第5A圖與第5C圖，其所繪示為本發明利用多個第一實施例記憶胞所組成的記憶胞陣列上視圖。其中，記憶胞陣列包括4個記憶胞c11~c22，並組成2x2的陣列結構。當然，本發明並不限定於2x2的記憶胞陣列，也可以組成mxn的記憶胞陣列，其中m、n為正整數。
如第5A圖所示，利用隔離結構400在P型井區PW的表面上方區隔成二個區域A1、A2。也就是說，在半導體基板表面上覆蓋隔離結構，僅有二個區域暴露出P型井區PW的表面。其中，隔離結構400可為淺溝渠隔離結構(shallow trench isolation，簡稱STI結構)。
如第5B圖所示，形成閘極結構410、415。其中，二個閘極結構410、415皆覆蓋於二個區域A1、A2。再者，形成保護層420、425。其中，保護層420接觸於閘極結構410的一側，且保護層420覆蓋於二個區域A1、A2。保護層425接觸於閘極結構415的一側，且保護層425覆蓋於二個區域A1、A2。
接著，進行摻雜製程，於二個區域A1、A2中未被閘極結構410、415與保護層420、425所覆蓋的區域形成n摻雜區452、454、456、462、464、466。之後，再依序形成覆蓋上CESL層與IDL層。
如第5C圖所示，蝕刻IDL層與CESL層，於n摻雜區452、454、456、462、464、466上方分別形成接觸洞(contact hole)。接著，填充金屬材質成為導線，且導線分別作為源極線SL1，SL2及位元線BL1，BL2。因此，源極線SL1連接至n摻雜區452、462，源極線SL2連接至n摻雜區456、466，位元線BL1連接至n摻雜區454，位元線BL2連接至n摻雜區464。另外，閘極結構410的閘極層可作為字元線WL1，閘極結構415的閘極層可作為字元線WL2。再者，於其他的實施例中，源極線SL1、SL2也可以連接在一起。
因此，完成的記憶胞陣列包括4個記憶胞c11~c22，組成2x2的陣列結構。另外，在記憶胞c11中，沿著ab虛線的剖面構造即相同於第2C圖，此處不再贅述。
由以上的說明可知，本發明提出一種電荷捕捉式非揮發性記憶體的記憶胞。記憶胞由一個電晶體以及一個儲存結構所構成。由於儲存結構類似一個不完整的電晶體，因此本發明的記憶胞可視為一個半電晶體的記憶胞(1.5T cell)。
另外，本發明也可以適當地修改保護層的構造。請參照第6A圖與第6B圖，其所繪示為本發明第三實施例電荷捕捉式非揮發性記憶體的記憶胞剖面圖及其記憶胞陣列的上視圖。相較於第2C圖的記憶胞，第三實施例記憶胞中修改了保護層520與CESL層的構造。以下簡單說明之。
如第6A圖所示，保護層520接觸於閘極結構的一側。特別是，一部分的保護層520位於閘極結構上方，並覆蓋於閘極結構。也就是說，第三實施例記憶胞中，保護層520接觸於P型井區PW的表面，且保護層520覆蓋部份的間隙壁216以及部份的閘極層214。
再者，於進行摻雜製程並完成n摻雜區252、254之後，再依序形成CESL層530與IDL層240。其中，CESL層530覆蓋於P型井區PW、閘極結構與保護層520，且IDL層240覆蓋於CESL層530。相同地，在第一通道區域上方，保護層520、CESL層530與IDL層240形成一氧/氮/氧(O/N/O)的儲存結構(storage structure)，而CESL層530係作為電荷捕捉層(charge trapping layer)。因此，在編程動作時，可以控制載子(例如，電子或電洞)，由通道區域注入儲存結構的電荷捕捉層(亦即，CESL層530)，使得記憶胞成為第一儲存狀態或者第二儲存狀態。
另外，在本實施例中，由於設計部份保護層520覆蓋於閘極結構，所以可以有效地設計第一通道區域的長度，使得記憶胞更有效率地進行編程動作與抹除動作。
相同地，接觸於P型井區PW表面的保護層520下方被視為第一通道區域，且第一通道區域的長度為L1。另外，閘極結構的長度約等於第二通道區域的長度，且第二通道區域的長度為L2。而保護層520投影至通道區域的長度 為L3。長度L1、L2、L3之間的關係為，
Figure 111147586-A0305-02-0015-9
<L 1<
Figure 111147586-A0305-02-0015-11
且L 2>L 3>L 1。也就是說， 接觸於P型井區PW表面的保護層520長度L1介於閘極結構長度L2的1/3至1/2之間。舉例來說，L 3=L 1+0.5×L 2。也就是說，保護層520覆蓋了閘極結構寬度的一半。
另外，第三實施例記憶胞中，閘極結構、保護層520、CESL層530、IDL層240的材質、厚度可參照第一實施例記憶胞。同理，第三實施例記憶胞的編程動作、抹除動作與讀取動作也可參照第一實施例記憶胞，此處不再贅述。
如第6B圖所示的記憶胞陣列，部份的閘極結構610被保護層620覆蓋，部份的閘極結構615被保護層625覆蓋。接著，在P型井區PW上形成n摻雜 區652、654、656、662、664、666。之後，依序形成覆蓋上CESL層與IDL層。再來，形成複數導線，且導線分別作為源極線SL1、SL2及位元線BL1、BL2。源極線SL1連接至n摻雜區652、662，源極線SL2連接至n摻雜區656、666，位元線BL1連接至n摻雜區654，位元線BL2連接至n摻雜區664。再者，於其他的實施例中，源極線SL1、SL2也可以連接在一起。
因此，完成的記憶胞陣列包括4個記憶胞c11~c22，組成2x2的陣列結構。另外，在記憶胞c11中，沿著cd虛線的剖面構造即類似於第6A圖，此處不再贅述。
另外，本發明也可以增加n摻雜區的濃度並且加入p型環型植入(p-halo implant)以提昇抹除動作時的抹除效率。其中，環型佈植又可稱為袋狀值入(pocket implant)。請參照第7圖，其所繪示為本發明第四實施例電荷捕捉式非揮發性記憶體的記憶胞。相較於第2C圖的第一實施例記憶胞，在第四實施例記憶胞中更增加額外的摻雜製程，使得記憶胞更包括一額外的n型輕摻雜汲極區710以及p型環型區(p-halo region)720。其中，額外的n型輕摻雜汲極區710位於n摻雜區254的上方，或者包覆n摻雜區254(圖中未示)。p型環型區720形成於n摻雜區254與額外的n型輕摻雜汲極區710旁邊。當然，p型環型區720也可以僅形成於n摻雜區254或者額外的n型輕摻雜汲極區710旁邊。
由於n摻雜區254的上方更包括額外的n型輕摻雜汲極區710，所以額外的n型輕摻雜汲極區710內的濃度會高於n摻雜區254的濃度。因此，於進行抹除動作接收逆向偏壓時，在PN接面(p-n junction)內，p型環型區720與額外的n型輕摻雜汲極區710n會產生更多的電子電洞對，並產生GE AHHI效應。因此， 更多電洞經由保護層220注入CESL層230，並與CESL層230中的電子中和。因此，可以提高記憶胞的抹除效率。
當然，第四實施例所揭露的概念也可以運用於第三實施例。請參照第8圖，其所繪示為本發明第五實施例電荷捕捉式非揮發性記憶體的記憶胞。相較於第6A圖，在第五實施例記憶胞更包括一額外的n型輕摻雜汲極區730以及p型環型區(p-halo region)740。其中，額外的n型輕摻雜汲極區730位於n摻雜區254的上方。p型環型區740形成於n摻雜區254與額外的n型輕摻雜汲極區730旁邊。當然，p型環型區740也可以僅形成於n摻雜區254或者額外的n型輕摻雜汲極區730旁邊。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
212:閘極氧化層
214:閘極層
216:間隙壁
220:保護層
230:接觸蝕刻停止層
240:層間介電層
252,254:n摻雜區
256,258:導線

Claims (22)

  1. 一種電荷捕捉式非揮發性記憶體的記憶胞，包括：一半導體基板；一井區，形成於該半導體基板；一第一摻雜區與一第二摻雜區；一閘極結構，形成於該井區表面上方；一保護層，形成於該井區表面上方；其中，該第一摻雜區位於該閘極結構一第一側的該井區表面下方，該保護層的一第一側接觸於該閘極結構的一第二側，該第二摻雜區位於該保護層的一第二側的該井區表面下方；一電荷捕捉層，覆蓋於該井區表面、該閘極結構與該保護層；一介電層，覆蓋於該電荷捕捉層；一第一導線，連接至該第一摻雜區；以及一第二導線，連接至該第二摻雜區。
  2. 如請求項1所述的記憶胞，更包括一輕摻雜汲極區，位於該第二摻雜區上方。
  3. 如請求項2所述的記憶胞，更包括一環型區形成於該輕摻雜汲極區的旁邊。
  4. 如請求項1所述的記憶胞，更包括一環型區形成於該第二摻雜區區的旁邊。
  5. 如請求項1所述的記憶胞，其中該閘極結構包括一閘極氧化層、一閘極層與一間隙壁，該閘極氧化層覆蓋於該井區表面，該閘極層覆蓋於該閘極氧化層，且該間隙壁位於該閘極氧化層與該閘極層的側壁旁邊。
  6. 如請求項5所述的記憶胞，其中該保護層接觸於該井區表面，且該保護層覆蓋部份的該間隙壁以及部份的該閘極層。
  7. 如請求項1所述的記憶胞，其中該井區為一P型井區，且該第一摻雜區及該第二摻雜區為n型摻雜區。
  8. 如請求項7所述的記憶胞，其中該保護層為一金屬矽化物阻擋層或者一電阻保護氧化層。
  9. 如請求項8所述的記憶胞，其中該電荷捕捉層為一接觸蝕刻停止層。
  10. 如請求項9所述的記憶胞，其中該接觸蝕刻停止層包括一氮化矽(Si3N4)或者一氮氧化矽(SiON)，且該介電層為一層間介電層。
  11. 如請求項10所述的記憶胞，其中該保護層的厚度介於50埃至500埃之間，且該接觸蝕刻停止層的厚度介於200埃至500埃之間。
  12. 如請求項1所述的記憶胞，其中該保護層、該電荷捕捉層與該介電層形成一氧化物/氮化物/氧化物的儲存結構。
  13. 如請求項1所述的記憶胞，其中在該井區中，該第一摻雜區與該第二摻雜區之間為一通道區域，該通道區域區分為一第一通道區域與一第二通道區域，接觸於該井區表面的該保護層下方為該第一通道區域，其他為該第二通道區域。
  14. 如請求項13所述的記憶胞，其中該第一通道區域長度介於該第二通道區域長度的1/3至1/2之間。
  15. 如請求項13所述的記憶胞，其中該閘極結構的長度約等於該第二通道區域的長度，且接觸於該井區表面的該保護層長度介於該閘極結構長度的1/3至1/2之間。
  16. 如請求項13所述的記憶胞，其中該保護層接觸於該井區表面且該保護層覆蓋部份的該閘極結構，該保護層投影至該井區表面的長度小於該第二通道區域的長度，且該保護層投影至該井區表面的長度大於該第一通道區域的長度。
  17. 如請求項13所述的記憶胞，其中該第一導線為一源極線，該第二導線為一位元線，該閘極結構的一閘極層為一字元線；於一編程動作時，該源極線接收一編程電壓，該字元線接收一閘極電壓，該位元線接收一接地電壓，該井區接收該接地電壓，該閘極電壓大於等於該編程電壓，且該編程電壓大於該接地電壓。
  18. 如請求項17所述的記憶胞，其中於該編程動作時，一編程電流由該第一摻雜區經由該通道區域流向該第二摻雜區，且該第一通道區域與該第二通道區域的交界處被夾止，多個電子由一夾止點經由該保護層注入該電荷捕捉層。
  19. 如請求項13所述的記憶胞，其中該第一導線為一源極線，該第二導線為一位元線，該閘極結構的一閘極層為一字元線；於一抹除動作時，該源極線接收一接地電壓，該字元線接收一負電壓，該位元線接收一正電壓，該井區接收該接地電壓，且該正電壓為一抹除電壓。
  20. 如請求項19所述的記憶胞，其中於該抹除動作時，該井區與該第二摻雜區之間的一PN接面為一逆向偏壓，一空乏區中產生多個的電子電洞對，使得多個電洞經由該保護層注入該電荷捕捉層。
  21. 如請求項13所述的記憶胞，其中該第一導線為一源極線，該第二導線為一位元線，該閘極結構的一閘極層為一字元線；於一讀取動作時，該源極線接收一接地電壓，該字元線接收一開啟電壓，該位元線接收一讀取電壓，該井區接收該接地電壓，該第一摻雜區與該第二摻雜區之間產生一讀取電流。
  22. 如請求項21所述的記憶胞，其中於該讀取動作時，根據該讀取電流與一參考電流的大小決定該記憶胞的一儲存狀態；當該讀取電流大於該參考電流時，該記憶胞被判定為一第一儲存狀態；以及，當該讀取電流小於該參考電流時，該記憶胞被判定為一第二儲存狀態。
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