CN116259614A - 一种mosfet集成芯片及其制备方法 - Google Patents

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Abstract

本发明公开了一种MOSFET集成芯片及其制备方法，涉及半导体技术领域，MOSFET集成芯片包括衬底以及设置于衬底上的半导体层，在半导体层上划分有有源区以及IC区，在IC区的P型阱区内沿层级方向设置有沟槽，在沟槽内设置绝缘介质层和导电层，该导电层与P型阱区构成IC区的电容。本发明提供的MOSFET集成芯片及其制备方法，通过对IC区内的电容进行沟槽型设置，以使MOSFET集成芯片的结构紧凑，整体尺寸小型化。

Description

一种MOSFET集成芯片及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种MOSFET集成芯片及其制备方法。
背景技术
金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field EffectTransistor，MOSFET）是一种功率半导体器件。MOSFET依照其工作载流子的极性不同，可分为“N型”与“P型”两种类型，又称为NMOSFET与PMOSFET。其中，MOSFET的开关需要控制IC来实现。传统的MOSFET与控制IC因制作工艺的限制，一般是分立器件。而为了实现多功能，小型化，在一些领域出现了MOSFET与控制IC集成在一枚芯片上的MOSFET集成芯片。
MOSFET集成芯片划分有源区以及IC区，在IC区的控制电路中，为了支撑功能的实现，需要制备大量的电容在IC集成电路中。现有技术中，电容通常采用多晶硅材料在集成电路中所需位置的层级结构表面制备，多晶硅材料在层级结构表面设置的面积的大小与其电容容量的大小成正比。
在MOSFET集成芯片的IC区的集成电路中包含有大量的电容容量不同的电容，为满足电容容量在集成电路中的要求，在层级结构表面大面积铺设电容，就会使得IC区尺寸较大，从而影响整个MOSFET集成芯片的尺寸。若MOSFET集成芯片的尺寸较大，会导致无法实现多通道封装，并且在一些需要小型化的领域和器件上无法应用。而且，大尺寸的芯片也会增加制备成本，降低市场竞争力。
发明内容
本发明提供一种MOSFET集成芯片及其制备方法，通过对IC区内的电容进行沟槽型设置，以使MOSFET集成芯片的结构紧凑，整体尺寸小型化。
为解决上述技术问题，本发明采用如下技术方案：
本发明的一方面，提供一种MOSFET集成芯片，包括衬底以及设置于衬底上的半导体层，在半导体层上划分有有源区以及IC区，在所述有源区及IC区的P型阱区内沿层级方向设置有沟槽，在沟槽内设置介电层和导电层，有源区的导电层构成MOSFET的栅极和源极，IC区的导电层和P型阱区构成电容。可选的，沟槽在IC区的半导体层表面布设有单个或多个，在每一个沟槽内对应设置介电层和导电层以构成电容。
可选的，沟槽的截面呈U型，多个沟槽在半导体层上阵列设置，多个沟槽内设置的导电层之间串联。可选的，在IC区的多个沟槽平行间隔设置，沟槽内设置的导电层之间串联。
可选的，在IC区的导电层包括在沟槽内沿层级方向依次设置的第一导电层、绝缘介质层和第二导电层，或者，在IC区的导电层包括在沟槽内沿层级方向依次设置的多层第三导电层，相邻两所述第三导电层之间通过绝缘介质层分隔。
可选的，第二导电层的表面与所述半导体层的上表面平齐，或者，位于最上层的第三导电层的表面与半导体层的上表面平齐。
可选的，介电层与绝缘介质层同材料。
本发明的另一方面，还提供了一种MOSFET集成芯片的制备方法，包括：在衬底上制备半导体层，在半导体层上形成有P型阱区；在半导体层位于有源区的表面沿层级方向设置沟槽，在半导体层位于IC区的表面设置沟槽，IC区的沟槽位于P型阱区内；在形成沟槽的半导体层上设置介电层；在沟槽内设置用于形成有源区的栅极、源极和IC区电容电极的导电层。可选的，在沟槽内设置用于形成有源区的栅极、源极和IC区电容电极的导电层包括：在沟槽内设置第一导电层；在第一导电层上形成绝缘介质层；在绝缘介质层上设置第二导电层，第二导电层和与第一导电层串联。
可选的，半导体层位于有源区的表面沿层级方向设置的沟槽与半导体层位于IC区的表面设置的沟槽同步制备。本发明的有益效果包括：本发明提供的MOSFET集成芯片，包括衬底以及设置于衬底上的半导体层，在半导体层上划分有有源区以及IC区，在有源区及IC区的P型阱区内沿层级方向设置有沟槽，在沟槽内设置介电层和导电层，有源区的导电层构成MOSFET的栅极和源极，IC区的导电层与P型阱区构成电容。通过对于IC区的电容采用沟槽型设置的形式，使得IC区的电容沿层级方向容置，从而有效的降低IC区在MOSFET集成芯片上所占用的表面面积，进而使得整个MOSFET集成芯片的尺寸小型化，以便于本发明实施例的MOSFET集成芯片能够适用于多通道封装，并且能够灵活的在一些需要小型化的领域和器件上应用。
本发明提供的MOSFET集成芯片的制备方法，特别是当应用于沟槽型栅极的有源区结构时，IC区设置沟槽的步骤能够与有源区的沟槽制备步骤同步进行，从而不必增加额外的工艺步骤，即可达到对IC区结构的空间高效利用的效果，而且，有源区的沟槽与IC区的沟槽的设置尺寸在同一量级，IC区的沟槽设置并不会增加制备的工艺难度，本发明的MOSFET集成芯片的制备方法，能够在不额外增加制备步骤的基础上，有效的降低制备的MOSFET集成芯片的结构尺寸，并且保证集成芯片的工作稳定性。
附图说明
下面结合附图对本发明做进一步的说明：
图1是本发明提供的MOSFET集成芯片的层级结构示意图之一；
图2是本发明提供的MOSFET集成芯片的平面结构示意图之一；
图3是本发明提供的MOSFET集成芯片的平面结构示意图之二；
图4是本发明提供的MOSFET集成芯片的层级结构示意图之二；
图5是本发明提供的MOSFET集成芯片的平面结构示意图之三；
图6是本发明提供的MOSFET集成芯片的层级结构示意图之三；
图7是本发明提供的MOSFET集成芯片的制备方法的流程图之一；
图8是本发明提供的MOSFET集成芯片的制备方法的流程图之二。
图标：10-衬底；20-半导体层；21-沟槽；22-介电层；23-P型阱区；24-导电层；AA-有源区；BB-IC区。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。需要说明的是，在不冲突的情况下，本发明的实施例中的各个特征可以相互结合，结合后的实施例依然在本发明的保护范围内。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，因此，图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
MOSFET集成芯片划分有源区以及IC区，有源区内制备源极、漏极、栅极以及沟道结构，用于实现开断功能，在IC区包含外围走线的集成电路，在IC区的集成电路中包含有众多电容，电容体积的大小与电容容量的大小成正比，电容要满足在电路中的相应要求，必然具备有一定的体积尺寸，电容在表层铺设时，必然会占用大量的区域，IC区占用较大的面积，会导致整个芯片尺寸的增大。而由于MOSFET集成芯片通常被配置于精密的电子设备内部，若芯片的面积尺寸过大，会导致无法实现多通道封装，影响其在一些小型化的领域或器件中的应用。
实施例一
有鉴于此，本发明的一方面，提供一种MOSFET集成芯片，图1是本发明实施例的MOSFET集成芯片的层级结构示意图之一，如图1所示，MOSFET集成芯片包括衬底10以及设置于衬底10上的半导体层20，在半导体层20上划分有有源区AA以及IC区BB，在IC区BB的P型阱区23上沿半导体层20的层级方向设置有沟槽21，在沟槽21内设置介电层22和导电层24，以构成IC区BB的电容。
如图1所示，半导体层20划分有有源区AA，以及与有源区AA邻接的IC区BB，在有源区AA中用于形成源极、漏极、栅极以及沟道层，从而通过IC对栅极的控制，实现源极和漏极之间的开断功能。IC区BB中通过导线及相应的电路元件组成集成电路，其中，在半导体层20上形成有P型阱区23，在IC区BB的P型阱区23内的半导体层20上沿层级方向设置有沟槽21，沟槽21沿层级方向向衬底10一侧采用刻蚀或相关的工艺方式形成，在沟槽21内设置介电层22和导电层24，以构成IC区BB的电容，电容根据其在电路中所需提供的容量具有确定的体积，由于沟槽21的设置，电容能够沿沟槽21的深度方向延伸设置，从而减少了电容在IC区BB表面所占用的空间。
由于在半导体层20的有源区AA需要设置源极、漏极、栅极以及沟道层的相关结构层级，半导体层20具有一定的层级厚度，沟槽21的设置并不需要额外增加半导体层20的厚度，利用已有的半导体层20在层级方向延伸设置即可，从而使得电容的设置充分利用位于IC区BB的P型阱区23内的这部分半导体层20结构，使集成电路整体布局紧凑，节省IC区BB的表面尺寸，减小集成芯片的结构尺寸，以利于多通道封装。
需要说明的是，基于不同的MOSFET集成芯片结构和应用要求，IC区BB可能不止一个，而且IC区BB与有源区AA在集成芯片上的平面划分比例也可能有所不同，本发明实施例中对此不做具体限定，当IC区BB包括有位于有源区AA不同的侧面的多个时，每个侧面的IC区BB均据此设置即可。
本发明提供的MOSFET集成芯片，包括衬底10以及设置于衬底10上的半导体层20，在半导体层20上划分有有源区AA以及IC区BB，在有源区AA及IC区BB的P型阱区23内沿层级方向设置有沟槽21，在沟槽21内设置介电层22和导电层24，有源区AA的导电层24构成MOSFET的栅极和源极，IC区BB的导电层24和P型阱区23构成电容。通过对于IC区的电容采用沟槽型设置的形式，使得IC区的电容沿层级方向容置，从而有效的降低IC区在集成芯片上所占用的表面面积，进而使得整个集成芯片的尺寸小型化，以便于本发明实施例的集成芯片能够适用于多通道封装，并且能够灵活的在一些需要小型化的领域和器件上应用。
可选的，如图1所示，沟槽21在IC区BB的半导体层20表面布设有单个或多个，在每一个沟槽21内对应设置介电层22和导电层24以构成电容。
在IC区BB内的P型阱区23布设沟槽21，沟槽21可以为单个，也可以为多个，在每一个沟槽21内对应设置多个导电层24，沟槽21的具体设置位置，可以根据集成电路中，具体需要设置电容的位置进行预先设计，以便电容设置于电路中预设的位置处，减少电路连接的引线长度，提高连接可靠性。或者，对于多个沟槽21的设置，预先形成于特定的位置，并在每一个沟槽21中对应设置导电层24，然后在集成电路布设时，通过互连与对应电容量的电容连通，以实现集成电路的功能。
需要说明的是，沟槽21在半导体层20的表面向衬底10的方向挖槽设置，相邻的沟槽21之间不连通，在导电层24设置于沟槽21内之后，导电层24之间的串联可以通过层间过孔、金属引线等方式导通，此处不做具体限定。
如此一来，在沟槽21内的导电层24之间相互串联，即为如图1中所示的电极A串联，电极B为P型阱区23的结构部分，增加电极A在电极B上的投影面积，从而有效的增加了电容的容量，并且挖槽的形式设置的电容，不会增加IC区BB在集成芯片表面的占用。
可选的，在本发明实施例的一种可行的实施方式中，沟槽21的截面呈U型，设置在U型的沟槽21内的导电层24包括填充在U型两个臂部分的矩形部，以及填充在U型连接部分的转弯部，，多个沟槽21在半导体层20上阵列设置，每个沟槽21内可设置一个或多个导电层24，当在一个沟槽21内设置多个导电层24时，沟槽21内的上、下相邻的导电层24间通过介电层22隔离，沟槽21间及沟槽21内的导电层24之间串联。
多个沟槽21可以采用相同的截面形式，便于加工的一致性，多个沟槽21在半导体层20上阵列设置，即多个沟槽21的设置充分利用半导体层20在层级方向上的厚度空间进行设置，相邻的沟槽21之间可以根据需要设置间距关系，本发明实施例中对此不做具体限定，本领域技术人员可以根据需要进行设计和具体设置，只要保证相邻的沟槽21之间相互间隔独立即可。
当然，多个沟槽21也可以设置不同的形状或者采用不同的尺寸进行设置，本发明实施例中对此不做具体限定。
需要说明的是，沟槽21的截面一般为U型，此外，沟槽21还可以设置为长方形的截面，沟槽21设置为U型，主要是受制备工艺的设备能力的限制。因此，类似的截面形状均可。
此外，多个沟槽21中的电容的连接形式，本申请实施例中对此也不做具体限定，基于前述的表述可知，串联的导电层24越多，电容的容量即可越大，本领域技术人员可以根据实际电路的设计要求以及电容所需的容量等需要，依据本发明实施例中的设置思路进行具体设置。
可选的，在本发明实施例的另一种可行的实施方式中，如图3与图4所示，沟槽21的截面呈U型，多个沟槽21平行间隔设置，每个沟槽21内设置的多层导电层24的层间不再设置介电层22，沿与沟槽21的垂直方向形成一体的U型导电层24。
U型导电层24相对于U型与长方形的截面组合来说，能够增加导电层24在P型阱区23的投影面积，从而增加电容容量，也更有利于导电层24之间的串联设置。如图3所示，多个沟槽21之间平行间隔，相邻两个沟槽21之间的间隔距离在本发明实施例中不做具体限定，本领域技术人员可以依据本发明所公开的方式，以实际需要的电容的容量以及半导体层20的实际厚度、P型阱区23的范围等参数进行具体设置。
如图4所示，在多个沟槽21内分别设置的导电层24间的互连，可以通过过孔和导线连接，并引出AB两端电极。
对导电层24的连通形式还可以有其他的体现形式，此处不再赘述，在后续的其他形式电容的说明中再进行对应说明。
可选的，如图5与图6所示，本发明实施例还提供了导电层24的另一种呈现形式。沟槽21的截面呈U型，多个沟槽21平行间隔设置，每个沟槽21内沿与沟槽21的垂直方向形成一体的U型导电层24。且通过最上层导电层24串联多个沟槽21内的导电层24。如此，增加了导电层24在P型阱区23的投影面积，既可以直接串联各沟槽21内的导电层24，又可增加电容容量。
如图5所示，在最上层导电层24与 P型阱区23上通过过孔引出AB电极。
实施例二
本发明的另一方面，还提供了一种MOSFET集成芯片的制备方法，如图7所示，MOSFET集成芯片的制备方法包括：
S101、在衬底10上制备半导体层20，在半导体层20上形成有P型阱区23。
S102、在半导体层20位于有源区AA的表面沿层级方向设置沟槽，在半导体层20位于IC区BB的表面设置沟槽21，沟槽21位于P型阱区23内。
S103、在形成的沟槽内设置介电层22。
S104、在有源区AA沟槽内设置用于形成MOSFET栅极的多晶硅，在IC区BB沟槽21内设置多晶硅作为电容A电极的导电层24。
如图7所示，采用本发明实施例的MOSFET集成芯片的制备方法进行集成芯片的制备，首先，S101、在衬底10上制备半导体层20，半导体层20上形成有P型阱区23，其中，在半导体层20上划分有源区AA和IC区BB，示例的，可以通过屏蔽结构等方式对有源区AA与IC区BB之间进行隔离划分。在半导体层20通过掺杂形成P型阱区23。
然后，S102、在半导体层20位于有源区AA的表面沿层级方向设置沟槽，在半导体层20位于IC区BB的表面设置沟槽21，沟槽21位于P型阱区23内。其中，由于半导体层20的有源区AA中需要分别设置源极、漏极、栅极以及沟道层等结构，以下以有源区AA的栅极设置为沟槽栅极进行示例说明，为了设置沟槽栅极的结构，在有源区AA内沿层级方向设置沟槽，目的是用于后续的步骤中在沟槽内设置栅极，与之同步的，在有源区AA内设置沟槽的同时，在IC区BB的半导体层20上也设置沟槽21，有源区AA内的沟槽和IC区BB的沟槽21的制备工艺在同一步骤中一次制作完成。用于设置导电层24的沟槽21设置在P型阱区23内。
S103、在有源区AA内的沟槽和IC区BB的沟槽21内壁设置介电层22。其中，介电层22的设置形式也可以为整层设置，示例的，通过热氧化、气相沉积氧化等形式在沟槽内壁形成介电层。
S104、在有源区AA内的沟槽内设置用于形成MOSFET栅极的多晶硅形成栅极，并且，在IC区BB的沟槽21内设置多晶硅作为导电层24。其中，在有源区AA内设置的多晶硅栅极可以与在IC区BB沟槽21内设置的多晶硅导电层24在相同的步骤中进行。
本发明提供的MOSFET集成芯片的制备方法，特别是当应用于沟槽型栅极的有源区结构时，IC区BB设置沟槽21的步骤能够与有源区AA的沟槽制备步骤同步进行，从而不必增加额外的工艺步骤，即可达到对IC区BB结构的空间高效利用的效果，而且，有源区AA的沟槽与IC区BB的沟槽21的设置尺寸在同一量级，IC区BB的沟槽21设置并不会增加制备的工艺难度，本发明的集成芯片的制备方法，能够在不额外增加制备步骤的基础上，有效的降低制备的集成芯片的结构尺寸，并且保证芯片的工作稳定性。
可选的，如图8所示，S104、在有源区AA的沟槽内设置用于形成MOSFET栅极的多晶硅，在沟槽21内设置多晶硅导电层24包括：
S1041、在沟槽21内设置第一导电层。
S1042、在第一导电层上形成绝缘介质层。
S1043、在绝缘介质层上设置第二导电层，第二导电层与第一导电层串联。
在形成半导体层20后，通过掺杂在半导体层20上形成P型阱区23。然后，在半导体层20位于有源区AA的表面沿层级方向设置沟槽，在半导体层20位于IC区BB的表面同时设置沟槽21，沟槽21位于P型阱区23内。如此，在IC区BB中，由于沟槽21位于P型阱区23内，则对于待制成的电容来说，P型阱区23作为电容的其中一个电极（电极B），介电层22作为电容的绝缘层，在沟槽21内设置另一个电极即可形成电容的基本结构。其中，在沟槽21内设置的电极包括在沟槽21内设置第一导电层、形成绝缘介质层再设置第二导电层，而且，第二导电层与第一导电层之间串联，如此，即使在沟槽21内设置多层的导电层，也可以相互串联作为电极A，从而与电极B形成较大容量的电容。
其中，同一个沟槽21内通过绝缘介质层隔离的第一导电层和第二导电层之间的串联形式，以及相邻的沟槽21内的第一导电层之间或者第二导电层之间的串联形式，本发明实施例中均不做严格的限定，本领域技术人员根据实际情况进行具体设置即可。其中， 第一导电层和第二导电层可以采用相同的材料进行制备。
可选的，S104、在有源区AA的沟槽内设置用于形成MOSFET栅极的多晶硅，在沟槽21内设置多晶硅导电层24包括：
多晶硅导电层24与MOSFET栅极的多晶硅同层同材料。
在有源区AA的沟槽内，设置用于形成MOSFET栅极的多晶硅与在IC区BB的沟槽21内设置的多晶硅导电层24可以是同一种材料，所以可以在同一制备工艺步骤中同时完成。如此，有源区AA的栅极和IC区BB的电容同步形成，使得整个IC区BB的电容的制备，不需要额外增加制备的工艺步骤，只需在采用沟槽型栅极的有源区AA结构时，在形成栅极的沟槽时同步骤制备IC区BB的沟槽21，并且，在IC区BB的沟槽内选用与待设置的栅极相同的材料，同层同步骤的在IC区BB的沟槽21内设置导电层24，以同时制备形成电容。
本发明是通过几个具体实施例进行说明的，本领域技术人员应当明白，在不脱离本发明范围的情况下，还可以对本发明进行各种变换和等同替代。另外，针对特定情形或具体情况，可以对本发明做各种修改，而不脱离本发明的范围。因此，本发明不局限于所公开的具体实施例，而应当包括落入本发明权利要求范围内的全部实施方式。

Claims (10)

1.一种MOSFET集成芯片，其特征在于，包括衬底以及设置于所述衬底上的半导体层，在所述半导体层上划分有有源区以及IC区，在所述有源区及IC区的P型阱区内沿层级方向设置有沟槽，在所述沟槽内设置介电层和导电层，所述有源区的导电层构成MOSFET的栅极和源极，所述IC区的导电层和P型阱区构成电容。
2.根据权利要求1所述的MOSFET集成芯片，其特征在于，所述沟槽在所述IC区的半导体层表面布设有单个或多个，在每一个所述沟槽内对应设置介电层和导电层以构成所述电容。
3.根据权利要求2所述的MOSFET集成芯片，其特征在于，所述沟槽的截面呈U型，多个所述沟槽阵列设置，多个所述沟槽内设置的导电层之间串联。
4.根据权利要求2所述的MOSFET集成芯片，其特征在于，在所述IC区的多个所述沟槽平行间隔设置，所述沟槽内设置的导电层之间串联。
5.根据权利要求1所述的MOSFET集成芯片，其特征在于，在所述IC区的所述导电层包括在所述沟槽内沿层级方向依次设置的第一导电层、绝缘介质层和第二导电层。
6.根据权利要求5所述的MOSFET集成芯片，其特征在于，所述第二导电层的表面与所述半导体层的上表面平齐。
7.根据权利要求5所述的MOSFET集成芯片，其特征在于，所述介电层与所述绝缘介质层同材料。
8.一种MOSFET集成芯片的制备方法，其特征在于，包括：
在衬底上制备半导体层，在所述半导体层上形成有P型阱区；
在所述半导体层位于有源区的表面沿层级方向设置沟槽，在所述半导体层位于IC区的表面设置沟槽，所述IC区的沟槽位于所述P型阱区内；
在形成所述沟槽的半导体层上设置介电层；
在所述沟槽内设置用于形成所述有源区的栅极、源极和所述IC区电容电极的导电层。
9.根据权利要求8所述的制备方法，其特征在于，所述在所述沟槽内设置用于形成所述有源区的栅极、源极和所述IC区电容电极的导电层包括：
在所述沟槽内设置第一导电层；
在所述第一导电层上形成绝缘介质层；
在所述绝缘介质层上设置第二导电层，
所述第二导电层与所述第一导电层串联。
10.根据权利要求8所述的制备方法，其特征在于，所述半导体层位于有源区的表面沿层级方向设置的沟槽与所述半导体层位于IC区的表面设置的沟槽同步制备。
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