CN205582908U - 集成电路 - Google Patents

集成电路 Download PDF

Info

Publication number
CN205582908U
CN205582908U CN201521132391.9U CN201521132391U CN205582908U CN 205582908 U CN205582908 U CN 205582908U CN 201521132391 U CN201521132391 U CN 201521132391U CN 205582908 U CN205582908 U CN 205582908U
Authority
CN
China
Prior art keywords
contact
metal
son
length
doped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
CN201521132391.9U
Other languages
English (en)
Inventor
J·H·张
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
STMicroelectronics lnc USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics lnc USA filed Critical STMicroelectronics lnc USA
Application granted granted Critical
Publication of CN205582908U publication Critical patent/CN205582908U/zh
Withdrawn - After Issue legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请涉及集成电路。一种半导体衬底包括掺杂区。预金属化电介质层在该半导体衬底之上延伸。第一金属化层被布置在该预金属化电介质层的顶表面上。金属接触从该第一金属化层延伸到该掺杂区。该预金属化电介质层包括多个子层，并且该第一金属接触由多个子接触形成，每个子接触在这些子层之一中形成。每个第一子接触具有宽度和长度，其中，形成该金属接触的这些子接触的长度全部彼此不同。根据本申请实施例的方案，可以实现集成电路的金属化层中的金属线和金属通孔的改善的结构，确保器件可靠性并且通过电阻调整改善信号性能。

Description

集成电路
技术领域
本实用新型涉及集成电路并且具体地涉及在集成电路的金属化(M)、预金属化(PMD)或层间电介质(ILD)层中形成金属填充的通孔、沟槽或接触开口。
背景技术
现在参照图1，该图示出了常规金属氧化物半导体(MOS)场效应晶体管(FET)10器件的总体配置。衬底12支撑该晶体管。在本示例中，该衬底具有绝缘体上硅衬底12类型，其包括衬底层14、掩埋氧化物(BOX)层16和半导体层18。针对该晶体管器件的有源区20由穿透层18的、在外围环绕的浅沟槽隔离物22界定。在有源区20之内，层18被划分为已经掺杂有第一导电类型掺杂物的沟道区30、已经掺杂有第二导电类型掺杂物的源极区32(在一侧与沟道区30相邻)以及已经掺杂有第二导电类型掺杂物的漏极区34(在与源极区32相对的一侧与沟道区30相邻)。当MOSFET 10具有p沟道类型时，该第一导电类型掺杂物是p型并且该第二导电类型是n型。相反地，当MOSFET具有n沟道类型时，该第一导电类型掺杂物是n型并且该第二导电类型是p型。栅叠层36被设置在沟道区30上方。该栅叠层36通常包括栅极电介质38、栅极电极40(例如，具有金属和/或多晶硅材料)和由沉积在栅极电介质38和栅极电极40的侧面上的绝缘材料(诸如氮化硅(SiN))制成的多个侧壁间隔物42。层间电介质(ILD)或预金属化电介质(PMD)层46被设置在该衬底和该栅叠层上方。用化学机械抛光(CMP)工艺对层46的顶表面48进行加工以便限定平坦表面。通常由钨形成的一组金属接触50从顶表面48延伸通过金属填充的接触开口内的ILD/PMD层46以便与源极区32、漏极区34和栅极电极40进行电接触。第一金属化层M1然后被设置在ILD/PMD层46上方，其中第一金属化层M1包括在与接触50接触的金属填充的通孔和/或沟槽开口内形成的并且由平坦化电介质材料层56环绕的多条金属线54。
随着集成电路器件内的特征尺寸继续缩小并且工作速度增加，存在制造更厚的ILD/PMD层46以便减少在第一金属化层M1和有源区20以及在第一金属化层M1和栅极电极40之间的电容的需要。更厚的ILD/PMD层46以及减少的特征尺寸相应地使得有必要使用高纵横比金属接触50(即，在开口内制成的具有高/宽比>>1的接触，例如≥4)。提供这种高纵横比而不引入与开放式生产(open yield)以及增加的接触电阻相关联的问题是一项挑战。相应地在本领域中存在对将第一金属层M1与有源区20和栅极电极40两者进行互连的改善的接触配置的需要。
另外，需要集成电路的金属化层中的金属线和金属通孔的改善的结构以便确保器件可靠性并且通过电阻调整改善信号性能。
实用新型内容
根据本申请实施例的一个方面，提供一种集成电路，其特征在于，包括：绝缘层，所述绝缘层具有平坦顶表面；所述绝缘层之内的第一金属结构；其中，所述绝缘层包括多个子层；其中，所述第一金属结构包括相应的多个第一子结构，每个第一子结构在所述子层之一中形成并且具有的厚度等于形成有所述第一子结构的子层的厚度，每个第一子结构具有宽度维度和长度维度；其中，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的一者对于所有第一子结构相同；并且其中，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的另一者对于所有第一子结构不同。
在一个实施例中，所述绝缘层是预金属化电介质层并且所述第一金属结构是被制成掺杂半导体衬底区的金属接触。
在一个实施例中，所述绝缘层是针对单个金属化层的电介质层并且所述第一金属结构是金属互连线。
在一个实施例中，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的不同的另一者随着所述第一子结构定位得远离所述平坦顶表面而在大小上逐渐地增大。
在一个实施例中，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的不同的另一者随着所述第一子结构定位得远离所述平坦顶表面而在大小上逐渐地减小。
在一个实施例中，集成电路进一步包括：相同绝缘层之内的第二金属结构；其中，所述第二金属结构包括彼此直接接触的相应的多个第二子结构，每个第二子结构在所述子层之一中形成并且具有的厚度等于在其内形成所述第二子结构的子层的厚度，每个第二子结构具有宽度维度和长度维度；其中，所述第二金属结构中的所述第二子结构的所述宽度维度或所述长度维度之一对于所有第二子结构相同；并且其中，所述第二金属结构中的所述第二子结构的所述宽度维度或所述长度维度中的另一者对于所有第二子结构不同。
在一个实施例中，所述第一和第二金属结构彼此紧邻而在所述相同绝缘层之内没有任何介入金属结构。
在一个实施例中，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的不同的另一者随着所述第一子结构定位得远离所述平坦顶表面而在大小上逐渐地增大；并且所述第二金属结构中的所述第二子结构的所述宽度维度或所述长度维度中的不同的另一者随着所述第二子结构定位得远离所述平坦顶表面而在大小上逐渐地减小。
在一个实施例中，不同子层上的第一和第二子结构之间的在平行于所述平坦顶表面的方向上的第一间隔距离小于位于不同子层上的第一和第二子结构之间的在平行于所述平坦顶表面的方向上的第二间隔距离。
在一个实施例中，所述第一子结构之一至少部分地在垂直于所述平坦顶表面的方向上与所述第二子结构之一重叠。
在一个实施例中，形成所述第一金属结构的所述多个第一子结构全部由相同的金属材料制成。
在一个实施例中，所述第一子结构中的第一者由第一金属材料制成并且所述第一子结构中的所有其他子结构由不同于所述第一金属材料的第二金属材料制成。
在一个实施例中，所述第一金属材料是钨并且所述第二金属材料是铜。
根据本申请实施例的另一方面，提供一种集成电路，其特征在于，包括：半导体衬底；所述半导体衬底之内的第一掺杂区；所述半导体衬底之上的具有顶表面的预金属化电介质层；
所述预金属化电介质层的所述顶表面上的第一金属化层；从所述第一金属化层延伸到所述第一掺杂区的第一金属接触；其中，所述预金属化电介质层包括多个子层；其中，所述第一金属接触包括相应的多个第一子接触，每个第一子接触在所述子层之一中形成，每个第一子接触具有宽度和长度，其中，形成所述第一金属接触的所述第一子接触的长度全部彼此不同。
在一个实施例中，形成所述第一金属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上增大。
在一个实施例中，形成所述第一金属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上减小。
在一个实施例中，形成所述接触的所述多个第一子接触全部由相同的金属材料制成。
在一个实施例中，与所述第一掺杂区相邻的所述第一子接触中的第一者由第一金属材料制成并且所述第一子接触中的所有其他子接触由不同于所述第一金属材料的第二金属材料制成。
在一个实施例中，所述第一金属材料是钨并且所述第二金属材料是铜。
在一个实施例中，所述第一掺杂区是晶体管导电端子。
在一个实施例中，所述晶体管导电端子选自由以下各项组成的组：源极、漏极、发射极和集电极。
在一个实施例中，集成电路进一步包括：所述半导体衬底之内的第二掺杂区；从所述第一金属化层延伸到所述第二掺杂区的第二金属接触；其中，所述第二金属接触包括相应的多个第二子接触，每个第二子接触在所述子层之一中形成，每个第二子接触具有宽度和长度，其中，形成所述第二金属接触的所述第二子接触的长度全部彼此不同。
在一个实施例中，形成所述第一金属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上增大，并且其中，形成所述第二金属接触的所述第二子接触的长度随着所述第二子接触远离所述第二掺杂区而在大小上减小。
在一个实施例中，集成电路进一步包括：所述半导体衬底之内的与所述第一掺杂区相邻的第二掺杂区；在所述第二掺杂区之上形成的电极；从所述第一金属化层延伸到所述电极的第二金属接触；其中，所述第二金属接触包括相应的多个第二子接触，每个第二子接触在所述子层之一中形成，每个第二子接触具有宽度和长度，其中，形成所述第二金属接触的所述第二子接触的长度全部彼此不同。
在一个实施例中，形成所述第一金属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上增大，并且其中，形成所述第二金属接触的所述第二子接触的长度随着所述第二子接触远离所述第二掺杂区而在大小上减小。
在一个实施例中，形成所述第一金属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上减小，并且其中，形成所述第二金属接触的所述第二子接触的长度随着所述第二子接触远离所述第二掺杂区而在大小上增大。
在一个实施例中，所述电极是用于晶体管器件的控制电极并且所述第一掺杂区是用于所述晶体管器件的导电电极。
在一个实施例中，所述电极由多晶硅材料形成。
在一个实施例中，所述电极由第一金属材料形成，并且其中，所述第一子接触中的与所述第一掺杂区相邻的第一者由所述第一金属材料制成。
在一个实施例中，所述第一和第二子接触中的所有其他子接触由不同于所述第一金属材料的第二金属材料制成。
在一个实施例中，所述电极和所述第一和第二子接触中的每个子接触由相同的金属材料形成。
在一个实施例中，所述晶体管器件是MOSFET器件。
在一个实施例中，所述金属化层的金属线电连接到多个接触，所述第一金属接触包括所述多个接触之一。
根据本申请实施例的又一方面，提供一种集成电路，其特征在于，包括：半导体衬底；所述半导体衬底之内的第一掺杂区；所述半导体衬底之内的第二掺杂区；所述半导体衬底之上的具有顶表面的预金属化电介质层；所述预金属化电介质层的所述顶表面上的第一金属化层；从所述第一金属化层延伸到所述第一掺杂区的第一金属接触；从所述第一金属化层延伸到所述第二掺杂区的第二金属接触；其中，所述预金属化电介质层包括多个子层；其中，所述第一金属接触包括相应的多个第一子接触，每个第一子接触在所述子层之一中形成，每个第一子接触具有宽度和长度，其中，形成所述第一金属接触的所述第一子接触的长度全部彼此不同并且随着所述第一子接触远离所述第一掺杂区而在长度上增大；以及其中，所述第二金属接触包括相应的多个第二子接触，每个第二子接触在所述子层之一中形成，每个第二子接触具有宽度和长度，其中，形成所述第二金属接触的所述第二子接触的长度全部彼此不同并且随着所述第二子接触远离所述第二掺杂区而在长度上减小。
在一个实施例中，所述第一接触中的导电材料的体积基本上等于所述第二接触中的导电材料的体积。
在一个实施例中，所述第一子接触的长度在与所述第二子接触的长度延伸的方向垂直的方向上延伸。
在一个实施例中，所述第一子接触的长度在与所述第二子接触的长度延伸的方向平行的方向上延伸。
根据本申请实施例的方案，可以实现集成电路的金属化层中的金属线和金属通孔的改善的结构，确保器件可靠性并且通过电阻调整改善信号性能。
附图说明
为了更好地理解实施例，现在将仅以示例方式参考附图，在附图中：
图1展示了现有技术MOSFET器件的配置；以及
图2A-2D展示了根据用MOSFET器件的示例实现的实施例的接触的配置；
图3展示了针对在图2A-2D中示出的配置的栅极电极和接触的透视图；
图4A-4D展示了根据用MOSFET器件的示例实现的实施例的接触的配置；
图5展示了针对在图4A-4D中示出的配置的栅极电极和接触的透视图；
图6-8展示了接触的替代安排的透视图；以及
图9展示了针对集成电路的金属化层的金属填充的通孔和沟槽的配置；
图10展示了在图9中示出的某些结构的透视图；
图11展示了替代结构的透视图。
所提供的示图无需按比例绘制。
具体实施方式
现在参照图2A-2D，展示了根据用作为集成电路的MOSFET器件110的示例实现的实施例的接触的配置。图2A-2B是在进入页面/离开页面的方向上彼此偏移的平行横截面视图。图2C-2D是在进入页面/离开页面的方向上彼此偏移的平行横截面视图，其中图2C-2D的视图与图2A-2B的视图正交。
衬底112支撑MOSFET器件110。在本示例中，该衬底具有绝缘体上硅112类型，其包括衬底层114、掩埋氧化物(BOX)层116和半导体层118(尽管将理解的是，在此披露的这些特征可等同地应用于以体半导体衬底或其他半导体衬底作为支撑物的集成电路制造)。针对该晶体管器件的有源区120由穿透层118的、在外围环绕的浅沟槽隔离122界定。在有源区120之内，层118被划分为已经掺杂有第一导电类型掺杂物的沟道区130、已经掺杂有第二导电类型掺杂物的源极区132(在一侧与沟道区130相邻)以及已经掺杂有第二导电类型掺杂物的漏极区134(在与源极区132相对的一侧与沟道区130相邻)。当MOSFET 110器件具有p沟道类型时，该第一导电类型掺杂物是p型并且该第二导电类型是n型。相反地，当MOSFET器件具有n沟道类型时，该第一导电类型掺杂物是n型并且该第二导电类型是p型。栅叠层136被设置在沟道区130上方。该栅叠层136通常包括栅极电介质138、多晶硅材料栅极电极140和由沉积在栅极电介质138和多晶硅材料栅极电极140的各侧上的绝缘材料(诸如氮化硅(SiN))制成的多个侧壁间隔物142。层间电介质(ILD)或预金属化电介质(PMD)层146被设置在该衬底和该栅叠层上方。用化学机械抛光(CMP)工艺对层146的顶表面148进行加工以便限定平坦表面。
ILD/PMD层146包括多个子层，该多个子层包括：第一子层146(1)、第二子层146(2)和第三子层146(3)。尽管示出了三个子层，将理解的是如果器件的应用和几何结构需要的话，层146可包括多于三个子层。第一子层146(1)具有通常与栅叠层136的厚度相同的厚度。这不是要求，但是在许多实例中，子层146(1)被沉积并化学机械地抛光(CMP)，停止在栅叠层136的顶部。该操作可结合如本领域中已知的替换栅极工艺的实现方式来执行。第二和第三子层146(2)和146(3)可具有所期望的厚度，该厚度可以更厚、更薄或通常等于第一子层146(1)的厚度。除子层146(1)之外的这些附加子层被提供以便将层146的厚度增加到将衬底与后段制程(BEOL)结构(诸如金属化层)分离开的期望的厚度。
通常由钨形成的一组金属接触150从顶表面148延伸通过ILD/PMD层146以便与源极区132和漏极区134各自进行电接触。通常由钨形成的金属接触152从顶表面148延伸通过ILD/PMD层146以便与栅极电极140进行电接触。
关于针对源极区132和漏极区134的接触150，第一子接触150(1)被设置在第一子层146(1)中。第一子接触150(1)具有等于第一子层146(1)的厚度的厚度。第一子接触150(1)具有如图2A中所示出的第一宽度和如图2C中所示出的第一长度。
此外，第二子接触150(2)被设置在第二子层146(2)中。第二子接触150(2)具有等于第二子层146(2)的厚度的厚度。第二子接触150(2)具有如图2A中所示出的第二宽度和如图2C中所示出的不同于第一长度的第二长度。第二宽度可以例如等于第一宽度并且第二长度可以小于第一长度。
此外，第三子接触150(3)被设置在第三子层146(3)中。第三子接触150(3)具有等于第三子层146(3)的厚度的厚度。第三子接触150(3)具有如图2A中所示出的第三宽度和如图2C中所示出的不同于第一和第二长度的第三长度。第三宽度可以例如等于第一和第二宽度并且第三长度可以小于第二长度。
第一、第二和第三子接触150(1)-150(3)与彼此串联电连接以便限定从顶表面148延伸通过ILD/PMD层146以便与源极区132或漏极区134进行物理接触和电接触的接触150。将注意的是子层150的长度随着子接触远离平坦表面148而在大小上逐渐地减小。
关于针对栅极电极140的接触152，第一子接触152(1)被设置在第二子层146(2)中。第一子接触152(1)具有等于第二子层146(2)的厚度的厚度。第一子接触152(1)具有如图2D中所示出的第一宽度和如图2B中所示出的第一长度。
此外，第二子接触152(2)被设置在第三子层146(3)中。第二子接触152(2)具有等于第三子层146(3)的厚度的厚度。第二子接触152(2)具有如图2D中所示出的第二宽度和如图2B中所示出的不同于第一长度的第二长度。第二宽度可以例如等于第一宽度并且第二长度可以大于第一长度。
第一和第二子接触152(1)-152(2)与彼此串联电连接以便限定从顶表面148延伸通过ILD/PMD层146以便与栅极电极140进行物理接触和电接触的接触150。将注意的是子层152的长度随着子接触远离平坦表面148而在大小上逐渐地增大。
在实施例中，针对接触150(到或者源极区或者漏极区)的导电材料的体积基本上等于针对接触152(到栅极区)的导电材料的体积。在该上下文中，如果它们位于彼此5％之内，导电材料的体积被认为基本上相等。为了实现这种设计目标，布局设计者为这些子层中的每个子层选择子接触的宽度和长度。
第一金属化层M1然后被设置在ILD/PMD层146的顶表面148上，其中第一金属化层M1包括与由平坦化电介质材料层156环绕的接触150和152接触的多条金属线154。附加的金属化层(未示出)可以本领域中公知的方式设置在第一金属化层M1上方。这些金属化层可以例如使用公知的镶嵌工艺形成。金属化层M1的金属线154被配置成用于以通过接触与两个不同的源极区132进行电连接的金属线154与多个接触(诸如例如在图2C中在参考号180处所示)进行物理接触和电接触。源极区接触的图示仅仅是举例，因为金属化层M1的金属线可以被设置为根据集成电路设计与多个漏极区、多个栅极区或源极、漏极和栅极区的多个组合进行接触。
图3展示了针对在图2A-2D中示出的配置的栅极电极140和接触150和152的透视图。接触150被示出为与在衬底112半导体层118中形成的源极区132和漏极区134接触并且从其向上延伸。接触152被示出为与在衬底112半导体层118上方形成的栅极电极140接触并且从其向上延伸。
在使用替换金属栅极技术的实施例中，栅极电极140可反而包括金属填充材料140’，如在图4A-4D中所示出的，而图5展示了栅极电极140’和接触150和152的透视图。相同的参考号指代相同或相似的部件，如上所述。
在该配置中，关于针对栅极电极的接触152，包括替换金属栅极140’的第一子接触152(1)被设置在第一子层146(1)中。第一子接触150(1)具有通常等于第一子层146(1)的厚度的厚度(将栅叠层的其他结构(诸如例如栅极电介质和功函数金属)考虑在内)。第一子接触150(1)具有如图4D中所示出的第一宽度和如图4B中所示出的第一长度。
此外，第二子接触152(2)被设置在第二子层146(2)中。第二子接触152(2)具有等于第二子层146(2)的厚度的厚度。第二子接触152(2)具有如图4D中所示出的第二宽度和如图4B中所示出的第二长度。将注意的是在本实现方式中，第二子接触152(2)的长度垂直于第一子接触150(1)的长度延伸。第二子接触152(2)的长度可能不同于第一子接触150(1)的长度。第二宽度可以例如等于第一宽度并且取决于应用第二长度可以大于小于第一长度。
此外，第三子接触152(3)被设置在第三子层146(3)中。第三子接触152(3)具有等于第三子层146(3)的厚度的厚度。第三子接触152(3)具有如图4D中所示出的第三宽度和如图4B中所示出的不同于第二长度的第三长度。第三宽度可以例如等于第一和第二宽度并且第三长度可以大于第二长度。
尽管接触150和152在图3和图5中被示出为在其基本上垂直于彼此的长度上延伸，将理解的是这不是要求。图6展示了在一种配置中的接触150和152的透视图，在该配置中这些接触的长度彼此平行延伸。图6进一步示出了与在衬底112半导体层118中形成的第一区132’接触的并且从其向上延伸的接触150并且示出了与在衬底112半导体层118中形成的第二区134’接触的并且从其向上延伸的接触152。区132’和134’可以例如分别包括晶体管器件的源极区和漏极区。区132’和134’可以可替代地包括集成电路器件中的任何衬底区(例如，双极性发射器发射极区、双极性发射器基极区、双极性发射器集电极区、FinFET结构区或UTBB/ETSOI平坦源极区、漏极区或栅极区)。将进一步注意的是这些子接触的长度关于形成接触的子接触中的每个子接触不同。对于一个接触(例如，接触150)，长度随着移动远离衬底掺杂区132’而增大，并且对于另一个接触(例如，接触152)，长度随着移动远离衬底掺杂区134’而减小。在实施例中，如图6所示，不同子层上的子接触可被配置成用于在垂直于衬底的表面的方向上彼此重叠，如参考号168所示。
尽管在图3和图5至图6中示出了矩形棱柱结构，将理解的是这仅仅是可用于接触150和152的形状的示例。图7展示了使用圆形棱柱(圆柱形)形状的接触150和152的透视图。在该实现方式中，将注意的是这些子接触的长度(尤其是直径)关于形成接触的子接触中的每个子接触不同。对于一个接触(例如，接触150)，长度(直径)随着移动远离衬底掺杂区132’而减小，并且对于另一个接触(例如，接触152)，长度(直径)随着移动远离衬底掺杂区134’而增大。
图8示出了在与图3和图5中示出的相同的垂直取向中的接触150和152。将进一步注意的是这些子接触的长度关于形成接触的子接触中的每个子接触不同。对于一个接触(例如，接触150)，长度随着移动远离衬底掺杂区132’而增大，并且对于另一个接触(例如，接触152)，长度随着移动远离衬底掺杂区134’而减小。图8进一步在参考号168处示出了关于不同子层中的子接触的垂直重叠。
将注意的是在图6至图8中示出的实现方式的第一和第二接触中的导电材料的体积优选地基本上相等。在该上下文中，如果它们位于彼此5％之内，导电材料的体积被认为基本上相等。
在实施例中，所披露的实现方式中的任何实现方式中的第一子接触150(1)和第一子接触152(1)可以由第一材料(诸如例如钨)制成。其余的子接触(诸如第二和第三子接触150(2)-150(3)以及第二和第三子接触152(2)和152(3))可以由相同的第一材料制成并且在替代实现方式中由第二金属材料(诸如例如铜)制成。在此方面，用于金属化层M1的金属线154的金属材料还可包括例如铜。第一金属材料(钨)的这种使用与用于第一子层处的接触和替换金属栅极结构的钨材料的使用一致，而第二材料(铜)用于剩余子层中的子接触的使用支持用于集成电路器件中的接线线路的铜使用的已知优点。铝呈现了可替代的第二材料选择。
这些子层各自可进一步包括阻挡内衬(例如，由氮化钛(TiN)制成)以便防范用于子接触的金属种类扩散到ILD/PMD层146的子层中。
常规的沉积、图案化和填充工艺步骤可用于生产子层和子接触。例如，限定用于子接触的开口的位置的掩模可在ILD/PMD层146的给定子层的顶部生产。然后使用掩模在该给定子层中形成开口并且通过掩模执行反应离子蚀刻(RIE)。蚀刻应当完全延伸通过给定子层以便形成开口。原子层沉积(ALD)技术然后用于在开口的各个壁上沉积金属阻挡内衬(诸如TiN)，并且金属填充工艺(诸如热化学气相沉积(CVD))然后用于用子接触的金属材料(诸如钨或铜)填充开口。然后执行化学机械抛光(CMP)工艺以便去除过多的金属阻挡并填充材料，其中CMP停止在ILD/PMD层146的给定子层的顶部。然后执行化学气相沉积(CVD)工艺以便沉积ILD/PMD层146的下一个子层。先前的步骤然后被重复以便在该下一个子层中形成子接触。如果必要的话，该工艺可被重复许多次以便限定由具有多个子接触的多个经沉积的、经图案化的并且经填充的子层形成的ILD/PMD层146的厚度。例如，ILD/PMD层146可以具有120-140nm的厚度，其中每个子层具有30-100nm之间的厚度。子接触的最小宽度由用于进行制造的光刻工艺的最小维度设定。执行常规的后段制程(BEOL)工艺以便提供必要的金属化水平。
尽管在此具体地参照平坦MOSFET器件和形成用于源极、漏极和栅极的接触，将理解的是用于在此描述的接触的技术和结构可应用于集成电路器件，包括但不限于双极性晶体管器件、FinFET器件、二极管器件、具有从UTBB或ETSOI衬底形成的源极和漏极区的平坦晶体管器件等等。
以上描述的用作ILD/PMD层146中的接触的结构可有利地扩展到用于金属化层中。相应地参照图9，展示了针对集成电路的金属化层M1的金属填充的通孔和沟槽的配置。金属化层M1包括具有在ILD/PMD层146中的顶表面148上形成的平坦顶表面158的电介质材料层156。通常由铜或铝形成的金属线154(1)和154(2)在电介质材料层156中形成以便从顶表面158延伸到顶表面148从而与接触150和/或152进行物理连接和电连接。
图9示出了如在图2A-2D中呈现的衬底和ILD/PMD层146中的结构，但是将理解的是图4A-4D中示出的结构是等同地可应用的。
电介质材料层156包括多个子层，该多个子层包括：第一子层156(1)、第二子层156(2)和第三子层156(3)。尽管示出了三个子层，将理解的是如果器件的应用和几何结构需要的话，层156可包括多于三个子层。第一、第二和第三子层156(1)、156(2)和156(3)可具有如接线的应用和布线所期望的不同或基本上相同的厚度。
尽管在M1金属化层的上下文中披露了，将理解的是这些子层可等同地应用于集成电路所需要的所包括的进一步的金属化层(M2-Mn)的任何层。
关于金属线154(1)，第一子线164(1)被设置在第一子层156(1)中。第一子线164(1)具有等于第一子层156(1)的厚度的厚度。第一子线164(1)具有第一宽度和第一长度。
此外，第二子线164(2)被设置在第二子层156(2)中。第二子线164(2)具有等于第二子层156(2)的厚度的厚度。第二子线164(2)具有不同于第一宽度的第二宽度和第二长度。第二宽度可以例如小于第一宽度并且第二长度可以等于第一长度。
此外，第三子线164(3)被设置在第三子层156(3)中。第三子线164(3)具有等于第三子层156(3)的厚度的厚度。第三子线164(3)具有不同于第一和第二宽度的第三宽度和第三长度。第三宽度可以例如小于第一和第二宽度并且第三长度可以等于第二长度。
第一、第二和第三子线164(1)-164(3)与彼此串联电连接以便限定从顶表面158延伸通过电介质层156以便与用于源极区132的接触150进行物理接触和电接触的第一线154(1)。将注意的是，子层164的宽度随着子线远离平坦表面148而在大小上逐渐地减小。
关于金属线154(2)，第一子线164(1)被设置在第一子层156(1)中。第一子线164(1)具有等于第一子层156(1)的厚度的厚度。第一子线164(1)具有第一宽度和第一长度。
此外，第二子线164(2)被设置在第二子层156(2)中。第二子线164(2)具有等于第二子层156(2)的厚度的厚度。第二子线164(2)具有不同于第一宽度的第二宽度和第二长度。第二宽度可以例如大于第一宽度并且第二长度可以等于第一长度。
此外，第三子线164(3)被设置在第三子层156(3)中。第三子线164(3)具有等于第三子层156(3)的厚度的厚度。第三子线164(3)具有不同于第一和第二宽度的第三宽度和第三长度。第三宽度可以例如大于第一和第二宽度并且第三长度可以等于第二长度。
第一、第二和第三子线164(1)-164(3)与彼此串联电连接以便限定从顶表面158延伸通过电介质层156以便与用于源极区134的接触150进行物理接触和电接触的第二线154(2)。将注意的是子线164的宽度随着子接触远离平坦表面148而在大小上逐渐地增大。
在实施例中，用于第一线154(1)的导电材料的体积基本上等于用于第二线154(2)的导电材料的体积。在该上下文中，如果它们位于彼此5％之内，导电材料的体积被认为基本上相等。为了实现这种设计目标，布局设计者为这些子层中的每个子层选择子线的宽度和长度。
另外，第一和第二子线彼此紧邻而在所述相同的电介质层156中没有任何介入金属结构。在该配置中，不同子层上的第一和第二子线之间的在平行于平坦表面的方向上的第一间隔距离小于位于不同子层上的第一和第二子线之间的在平行于平坦表面的方向上的第二间隔距离。实际上，该第一间隔距离可以是负的，其方式为，提供了在垂直于平坦表面的竖直方向上的不同子层上的子线之间的某种重叠。该重叠总体上在参考号168处指示。
图10展示了用于图9中示出的配置的接触150和线154(1)和154(2)的透视图(其中，与栅极电极和接触152有关的结构被省略以便简化图示并确保用于接触150和线154(1)和154(2)的结构的可见性)。
尽管线154(1)和154(2)在图10中被示出为在其基本上平行于彼此的长度上延伸，将理解的是这不是要求。反而，线154(1)和154(2)可以在其垂直于彼此的长度上延伸，如图11所示。
这些子线各自可进一步包括阻挡内衬(例如，由氮化钛(TiN)制成)以便防护用于子线的金属种类扩散到电介质材料层156的子层中。
常规的沉积、图案化和填充工艺步骤可用于生产子层和子线。例如，限定用于子线的开口的位置的掩模可在电介质材料层156的给定子层的顶部生产。然后使用掩模在该给定子层中形成开口并且通过掩模执行反应离子蚀刻(RIE)。蚀刻应当完全延伸通过给定子层以便形成开口。原子层沉积(ALD)技术然后用于在开口的各个壁上沉积金属阻挡内衬(诸如TiN)，并且金属填充工艺(诸如热化学气相沉积(CVD))然后用于用子线的金属材料(诸如铜或铝)填充开口。然后执行化学机械抛光(CMP)工艺以便去除过多的金属阻挡并填充材料，其中CMP停止在电介质材料层156的给定子层的顶部。然后执行化学气相沉积(CVD)工艺以便沉积电介质材料层156的下一个子层。然后重复先前的步骤以便在该下一个子层中形成子线。如果必要的话，该工艺可被重复许多次以便限定由具有多条子线的多个经沉积的、经图案化的并且经填充的子层形成的金属化层的厚度。例如，金属化层可以具有48至120nm的厚度，其中每个子层具有16至40nm之间的厚度。子线的最小维度由用于进行制造的光刻工艺的最小维度设定。
已经通过示例性且非限制性的示例提供了前面的描述，是对本实用新型示例性实施例的完整且详实的描述。然而，当结合附图和所附权利要求书进行阅读时，将通过以上描述，各种修改和适配形式对于相关领域技术人员可以变得显而易见。然而，对本实用新型教导的所有这样和类似的修改将仍然落入如所附权利要求书所确定的本实用新型的范围之内。

Claims (37)

1.一种集成电路，其特征在于，包括：
绝缘层，所述绝缘层具有平坦顶表面；
所述绝缘层之内的第一金属结构；
其中，所述绝缘层包括多个子层；
其中，所述第一金属结构包括相应的多个第一子结构，每个第一子结构在所述子层之一中形成并且具有的厚度等于形成有所述第一子结构的子层的厚度，每个第一子结构具有宽度维度和长度维度；
其中，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的一者对于所有第一子结构相同；并且
其中，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的另一者对于所有第一子结构不同。
2.如权利要求1所述的集成电路，其特征在于，所述绝缘层是预金属化电介质层并且所述第一金属结构是被制成掺杂半导体衬底区的金属接触。
3.如权利要求1所述的集成电路，其特征在于，所述绝缘层是针对单个金属化层的电介质层并且所述第一金属结构是金属互连线。
4.如权利要求1所述的集成电路，其特征在于，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的不同的另一者随着所述第一子结构定位得远离所述平坦顶表面而在大小上逐渐地增大。
5.如权利要求1所述的集成电路，其特征在于，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的不同的另一者随着所述第一子结构定位得远离所述平坦顶表面而在大小上逐 渐地减小。
6.如权利要求1所述的集成电路，其特征在于，进一步包括：
相同绝缘层之内的第二金属结构；
其中，所述第二金属结构包括彼此直接接触的相应的多个第二子结构，每个第二子结构在所述子层之一中形成并且具有的厚度等于在其内形成所述第二子结构的子层的厚度，每个第二子结构具有宽度维度和长度维度；
其中，所述第二金属结构中的所述第二子结构的所述宽度维度或所述长度维度之一对于所有第二子结构相同；并且
其中，所述第二金属结构中的所述第二子结构的所述宽度维度或所述长度维度中的另一者对于所有第二子结构不同。
7.如权利要求6所述的集成电路，其特征在于，所述第一和第二金属结构彼此紧邻而在所述相同绝缘层之内没有任何介入金属结构。
8.如权利要求7所述的集成电路，其特征在于，
其中，所述第一金属结构中的所述第一子结构的所述宽度维度或所述长度维度中的不同的另一者随着所述第一子结构定位得远离所述平坦顶表面而在大小上逐渐地增大；并且
其中，所述第二金属结构中的所述第二子结构的所述宽度维度或所述长度维度中的不同的另一者随着所述第二子结构定位得远离所述平坦顶表面而在大小上逐渐地减小。
9.如权利要求7所述的集成电路，其特征在于，不同子层上的第一和第二子结构之间的在平行于所述平坦顶表面的方向上的第一间隔距离小于位于不同子层上的第一和第二子结构之间的在平行于所述平坦顶表面的方向上的第二间隔距离。
10.如权利要求6所述的集成电路，其特征在于，所述第一子结构之一至少部分地在垂直于所述平坦顶表面的方向上与所述第二子结构之一重叠。
11.如权利要求1所述的集成电路，其特征在于，形成所述第一金属结构的所述多个第一子结构全部由相同的金属材料制成。
12.如权利要求1所述的集成电路，其特征在于，所述第一子结构中的第一者由第一金属材料制成并且所述第一子结构中的所有其他子结构由不同于所述第一金属材料的第二金属材料制成。
13.如权利要求12所述的集成电路，其特征在于，所述第一金属材料是钨并且所述第二金属材料是铜。
14.一种集成电路，其特征在于，包括：
半导体衬底；
所述半导体衬底之内的第一掺杂区；
所述半导体衬底之上的具有顶表面的预金属化电介质层；
所述预金属化电介质层的所述顶表面上的第一金属化层；
从所述第一金属化层延伸到所述第一掺杂区的第一金属接触；
其中，所述预金属化电介质层包括多个子层；
其中，所述第一金属接触包括相应的多个第一子接触，每个第一子接触在所述子层之一中形成，每个第一子接触具有宽度和长度，其中，形成所述第一金属接触的所述第一子接触的长度全部彼此不同。
15.如权利要求14所述的集成电路，其特征在于，形成所述第一金属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上增大。
16.如权利要求14所述的集成电路，其特征在于，形成所述第一金属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上减小。
17.如权利要求14所述的集成电路，其特征在于，形成所述接触的所述多个第一子接触全部由相同的金属材料制成。
18.如权利要求14所述的集成电路，其特征在于，与所述第一掺杂区相邻的所述第一子接触中的第一者由第一金属材料制成并且所述第一子接触中的所有其他子接触由不同于所述第一金属材料的第二金属材料制成。
19.如权利要求18所述的集成电路，其特征在于，所述第一金属材料是钨并且所述第二金属材料是铜。
20.如权利要求14所述的集成电路，其特征在于，所述第一掺杂区是晶体管导电端子。
21.如权利要求20所述的集成电路，其特征在于，所述晶体管导电端子选自由以下各项组成的组：源极、漏极、发射极和集电极。
22.如权利要求14所述的集成电路，其特征在于，进一步包括：
所述半导体衬底之内的第二掺杂区；
从所述第一金属化层延伸到所述第二掺杂区的第二金属接触；
其中，所述第二金属接触包括相应的多个第二子接触，每个第二子接触在所述子层之一中形成，每个第二子接触具有宽度和长度，其中，形成所述第二金属接触的所述第二子接触的长度全部彼此不同。
23.如权利要求22所述的集成电路，其特征在于，形成所述第一金 属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上增大，并且其中，形成所述第二金属接触的所述第二子接触的长度随着所述第二子接触远离所述第二掺杂区而在大小上减小。
24.如权利要求14所述的集成电路，其特征在于，进一步包括：
所述半导体衬底之内的与所述第一掺杂区相邻的第二掺杂区；
在所述第二掺杂区之上形成的电极；
从所述第一金属化层延伸到所述电极的第二金属接触；
其中，所述第二金属接触包括相应的多个第二子接触，每个第二子接触在所述子层之一中形成，每个第二子接触具有宽度和长度，其中，形成所述第二金属接触的所述第二子接触的长度全部彼此不同。
25.如权利要求24所述的集成电路，其特征在于，形成所述第一金属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上增大，并且其中，形成所述第二金属接触的所述第二子接触的长度随着所述第二子接触远离所述第二掺杂区而在大小上减小。
26.如权利要求24所述的集成电路，其特征在于，形成所述第一金属接触的所述第一子接触的长度随着所述第一子接触远离所述第一掺杂区而在大小上减小，并且其中，形成所述第二金属接触的所述第二子接触的长度随着所述第二子接触远离所述第二掺杂区而在大小上增大。
27.如权利要求24所述的集成电路，其特征在于，所述电极是用于晶体管器件的控制电极并且所述第一掺杂区是用于所述晶体管器件的导电电极。
28.如权利要求27所述的集成电路，其特征在于，所述电极由多晶硅材料形成。
29.如权利要求27所述的集成电路，其特征在于，所述电极由第一金属材料形成，并且其中，所述第一子接触中的与所述第一掺杂区相邻的第一者由所述第一金属材料制成。
30.如权利要求29所述的集成电路，其特征在于，所述第一和第二子接触中的所有其他子接触由不同于所述第一金属材料的第二金属材料制成。
31.如权利要求27所述的集成电路，其特征在于，所述电极和所述第一和第二子接触中的每个子接触由相同的金属材料形成。
32.如权利要求27所述的集成电路，其特征在于，所述晶体管器件是MOSFET器件。
33.如权利要求14所述的集成电路，其特征在于，所述金属化层的金属线电连接到多个接触，所述第一金属接触包括所述多个接触之一。
34.一种集成电路，其特征在于，包括：
半导体衬底；
所述半导体衬底之内的第一掺杂区；
所述半导体衬底之内的第二掺杂区；
所述半导体衬底之上的具有顶表面的预金属化电介质层；
所述预金属化电介质层的所述顶表面上的第一金属化层；
从所述第一金属化层延伸到所述第一掺杂区的第一金属接触；
从所述第一金属化层延伸到所述第二掺杂区的第二金属接触；
其中，所述预金属化电介质层包括多个子层；
其中，所述第一金属接触包括相应的多个第一子接触，每个第一子接触在所述子层之一中形成，每个第一子接触具有宽度和长度，其中，形成所述第一金属接触的所述第一子接触的长度全部彼此不同并且随着所述第一子接触远离所述第一掺杂区而在长度上增大；以及
其中，所述第二金属接触包括相应的多个第二子接触，每个第二子接触在所述子层之一中形成，每个第二子接触具有宽度和长度，其中，形成所述第二金属接触的所述第二子接触的长度全部彼此不同并且随着所述第二子接触远离所述第二掺杂区而在长度上减小。
35.如权利要求34所述的集成电路，其特征在于，所述第一金属接触中的导电材料的体积基本上等于所述第二金属接触中的导电材料的体积。
36.如权利要求34所述的集成电路，其特征在于，所述第一子接触的长度在与所述第二子接触的长度延伸的方向垂直的方向上延伸。
37.如权利要求34所述的集成电路，其特征在于，所述第一子接触的长度在与所述第二子接触的长度延伸的方向平行的方向上延伸。
CN201521132391.9U 2015-05-29 2015-12-30 集成电路 Withdrawn - After Issue CN205582908U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/724,975 US9640483B2 (en) 2015-05-29 2015-05-29 Via, trench or contact structure in the metallization, premetallization dielectric or interlevel dielectric layers of an integrated circuit
US14/724,975 2015-05-29

Publications (1)

Publication Number Publication Date
CN205582908U true CN205582908U (zh) 2016-09-14

Family

ID=56881510

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201511026239.7A Active CN106206418B (zh) 2015-05-29 2015-12-30 集成电路
CN201910851884.4A Active CN110556336B (zh) 2015-05-29 2015-12-30 集成电路
CN201521132391.9U Withdrawn - After Issue CN205582908U (zh) 2015-05-29 2015-12-30 集成电路

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201511026239.7A Active CN106206418B (zh) 2015-05-29 2015-12-30 集成电路
CN201910851884.4A Active CN110556336B (zh) 2015-05-29 2015-12-30 集成电路

Country Status (2)

Country Link
US (2) US9640483B2 (zh)
CN (3) CN106206418B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206418A (zh) * 2015-05-29 2016-12-07 意法半导体公司 集成电路
US11424182B2 (en) * 2020-05-07 2022-08-23 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014234B2 (en) * 2016-12-02 2018-07-03 Globalfoundries Inc. Semiconductor device comprising a die seal including long via lines
US10236886B2 (en) 2016-12-28 2019-03-19 Qualcomm Incorporated Multiple via structure for high performance standard cells
US10978384B2 (en) * 2018-08-31 2021-04-13 Samsung Electronics Co., Ltd. Integrated circuits including multi-layer conducting lines
US11164778B2 (en) * 2019-11-25 2021-11-02 International Business Machines Corporation Barrier-free vertical interconnect structure
CN114171494A (zh) * 2020-09-10 2022-03-11 瑞昱半导体股份有限公司 二极管及其半导体结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device
US7230844B2 (en) * 2004-10-12 2007-06-12 Nve Corporation Thermomagnetically assisted spin-momentum-transfer switching memory
US20070066021A1 (en) * 2005-09-16 2007-03-22 Texas Instruments Inc. Formation of gate dielectrics with uniform nitrogen distribution
US8237160B2 (en) * 2007-05-10 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Probe pad on a corner stress relief region in a semiconductor chip
US8680653B2 (en) * 2007-11-12 2014-03-25 Infineon Technologies Ag Wafer and a method of dicing a wafer
JP2009164391A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置および半導体装置の製造方法
DE102008006960B4 (de) * 2008-01-31 2009-11-26 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit selbstjustierter Kontaktstruktur und Verfahren zur Herstellung
CN102024744B (zh) * 2009-09-16 2013-02-06 中国科学院微电子研究所 半导体器件及其制造方法
CN102214576A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 半导体器件及其制作方法
KR101194890B1 (ko) * 2011-02-22 2012-10-25 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
US8569129B2 (en) * 2011-05-31 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Device-manufacturing scheme for increasing the density of metal patterns in inter-layer dielectrics
US8872248B2 (en) * 2013-02-22 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitors comprising slot contact plugs
KR102066925B1 (ko) * 2013-08-30 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9607901B2 (en) * 2015-05-06 2017-03-28 Stmicroelectronics, Inc. Integrated tensile strained silicon NFET and compressive strained silicon-germanium PFET implemented in FINFET technology
US9640483B2 (en) * 2015-05-29 2017-05-02 Stmicroelectronics, Inc. Via, trench or contact structure in the metallization, premetallization dielectric or interlevel dielectric layers of an integrated circuit

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206418A (zh) * 2015-05-29 2016-12-07 意法半导体公司 集成电路
CN106206418B (zh) * 2015-05-29 2019-10-01 意法半导体公司 集成电路
US11424182B2 (en) * 2020-05-07 2022-08-23 Samsung Electronics Co., Ltd. Semiconductor device
US20220359379A1 (en) * 2020-05-07 2022-11-10 Samsung Electronics Co., Ltd. Semiconductor device
US11764149B2 (en) * 2020-05-07 2023-09-19 Samsung Electronics Co., Ltd. Semiconductor device
US12014980B2 (en) * 2020-05-07 2024-06-18 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20170194244A1 (en) 2017-07-06
CN106206418B (zh) 2019-10-01
CN110556336B (zh) 2024-08-30
US20160351500A1 (en) 2016-12-01
US10074606B2 (en) 2018-09-11
CN106206418A (zh) 2016-12-07
CN110556336A (zh) 2019-12-10
US9640483B2 (en) 2017-05-02

Similar Documents

Publication Publication Date Title
CN205582908U (zh) 集成电路
CN109346471B (zh) 形成三维存储器的方法以及三维存储器
CN100485961C (zh) 具有增强的屏蔽结构的金属氧化物半导体器件
CN106876365A (zh) 逻辑半导体器件
US8749022B2 (en) Capacitor device and method of fabricating the same
CN108063157A (zh) 半导体装置
JP2008235498A (ja) 半導体装置
US12051696B2 (en) Method of fabricating a semiconductor device
CN107591404A (zh) 包括电介质层的半导体器件
CN101226935A (zh) 半导体集成电路器件
CN106057793A (zh) 半导体装置和用于制造半导体装置的方法
KR20190101668A (ko) 서로 다른 종류의 메모리 셀들을 갖는 반도체 소자
CN108172621A (zh) Ldmos晶体管及其制造方法
CN108074984A (zh) 半导体器件
CN103035721A (zh) 超级结器件及其制造方法
TW201630158A (zh) 半導體積體電路
CN103137710A (zh) 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
KR20230155954A (ko) 적층형 나노 반도체층을 포함하는 바이폴라 접합 트랜지스터 및 pn 접합 다이오드
US8860134B1 (en) Trench power device and manufacturing method thereof
CN107481929A (zh) 一种半导体器件及其制造方法、电子装置
TW201318072A (zh) 超級介面電晶體及其製作方法
KR20230062467A (ko) 반도체 구조 및 이의 제조 방법
CN114335163A (zh) 具有垂直浮空场板的ldmos晶体管及其制备方法
TW202141761A (zh) 半導體記憶體裝置及其製作方法
CN110473880A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
AV01 Patent right actively abandoned

Granted publication date: 20160914

Effective date of abandoning: 20191001

AV01 Patent right actively abandoned

Granted publication date: 20160914

Effective date of abandoning: 20191001

AV01 Patent right actively abandoned
AV01 Patent right actively abandoned