KR20150042646A - 정전기 방전 보호 소자 - Google Patents

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Abstract

정전기 방전 보호 소자는, 제1 방향으로 연장되는 액티브 핀들 및 홈들이 반복 배치되는 기판 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극이 구비된다. 상기 게이트 전극의 일 측과 이격되는 기판 부위에는 제1 확장 불순물 영역이 구비된다. 상기 게이트 전극의 다른 측과 이격되는 기판 부위는 제2 확장 불순물 영역이 구비된다. 상기 제1 확장 불순물 영역과 대향하도록 커패시터용 전극 패턴이 구비된다. 상기 제2 확장 불순물 영역과 대향하도록 저항체가 구비된다. 또한, 상기 전극 패턴, 게이트 전극 및 저항체를 서로 전기적으로 연결하는 연결 구조물이 구비된다. 상기 정전기 방전 보호 소자는 좁은 수평 영역의 기판 상에 구현될 수 있다.

Description

정전기 방전 보호 소자{Electrostatic discharge protection device}
본 발명은 정전기 방전 보호 소자에 관한 것이다. 보다 상세하게는, 반도체 소자의 I/O단에 사용되는 정전기 방전 보호 소자에 관한 것이다.
반도체 소자의 I/O단에는 정전 방전으로 인하여 매우 높은 전압이 인가될 때, 반도체 소자를 보호하기 위한 정전기 방전 보호 소자(Electrostatic discharge protection device, 이하 ESD 보호 소자)가 구비된다. 상기 ESD 보호 소자는 I/O단에서의 과도 전압을 클램핑하는 용도의 단위 소자들이 포함되며, 이들은 넓은 수평 면적을 차지한다. 따라서, 좁은 수평 면적에 상기 ESD 보호 소자를 형성하는 것이 요구된다.
본 발명의 목적은 좁은 수평 면적 내에 형성되는 정전기 방전 보호 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 정전기 방전 보호 소자는, 제1 방향으로 연장되는 액티브 핀들 및 홈들이 반복 배치되는 기판이 구비된다. 상기 기판의 액티브 핀들 및 홈들의 표면을 따라 절연막이 구비된다. 상기 기판의 액티브 핀들을 가로지르면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극이 구비된다. 상기 게이트 전극의 일 측과 이격되는 기판 부위에 위치하는 제1 확장 불순물 영역이 구비된다. 상기 게이트 전극의 다른 측과 이격되는 기판 부위에 위치하는 제2 확장 불순물 영역이 구비된다. 상기 제1 확장 불순물 영역과 대향하는 커패시터용 전극 패턴이 구비된다. 상기 제2 확장 불순물 영역과 대향하는 저항체가 구비된다. 상기 전극 패턴, 게이트 전극 및 저항체를 서로 전기적으로 연결하는 연결 구조물이 구비된다.
본 발명의 일 실시예에서, 상기 제1 확장 불순물 영역은 상기 제2 확장 불순물 영역보다 넓은 면적을 가질 수 있다.
본 발명의 일 실시예에서, 상기 커패시터용 전극 패턴은 상기 제1 확장 불순물 영역의 상부면의 50% 이상을 덮는 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 커패시터용 전극 패턴의 바닥면은 상기 액티브 핀들 및 홈들의 프로파일을 따라 돌출된 부위가 반복될 수 있다.
본 발명의 일 실시예에서, 상기 제1 확장 불순물 영역의 일 측에 상기 제1 확장 불순물 영역보다 더 높은 불순물 농도를 갖는 제1 불순물 영역을 더 포함하고, 상기 제2 확장 불순물 영역의 일 측에 상기 제2 확장 불순물 영역보다 더 높은 불순물 농도를 갖는 제2 불순물 영역을 더 포함할 수 있다.
상기 제1 불순물 영역과 연결되는 제1 배선 및 상기 제2 불순물 영역과 연결되는 제2 배선을 더 포함할 수 있다.
상기 제1 배선 및 상기 게이트 전극 사이의 기판 상에 상기 커패시터용 전극 패턴이 배치되고, 상기 제2 배선 및 상기 게이트 전극 사이에 상기 저항체가 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 확장 불순물 영역과 상기 게이트 전극 사이의 기판 제1 부위 및 상기 제2 확장 불순물 영역과 상기 게이트 전극 사이의 기판 제2 부위에 각각 상기 제1 및 제2 확장 불순물 영역보다 높은 불순물 농도를 갖는 제1 및 제2 융기된 불순물 영역들이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 전극 및 상기 커패시터용 전극 패턴은 동일한 금속 물질을 포함하고, 상기 저항체는 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 전극, 상기 커패시터용 전극 패턴 및 상기 저항체는 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 전극, 상기 커패시터용 전극 패턴 및 상기 저항체는 각각의 상부면이 동일한 높이에 위치할 수 있다.
본 발명의 일 실시예에서, 상기 저항체는 상기 제2 방향으로 연장되고 서로 평행하게 배치되는 저항 라인 패턴들과, 상기 저항 라인 패턴들의 양 단부에 배치되는 콘택 플러그들 및 제1 방향으로 서로 이웃하는 상기 콘택 플러그들을 연결시키는 연결 라인을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 연결 구조물은 상기 전극 패턴 및 게이트 전극과 일체로 구성될 수 있다.
본 발명의 일 실시예에서, 상기 연결 구조물은 상기 전극 패턴, 게이트 전극 및 저항체의 적어도 일부와 일체로 구성될 수 있다.
본 발명의 일 실시예에서, 상기 연결 구조물은, 상기 전극 패턴, 게이트 전극 및 저항체와 각각 접촉하는 콘택 플러그 및 상기 콘택 플러그들의 상부면과 접촉하는 연결 라인들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 좁은 수평 면적 내에 형성되는 ESD 보호 소자를 제공할 수 있다. 상기 ESD 보호 소자는 I/O단에서의 과도 전압을 빠르게 클램핑할 수 있다. 따라서, 상기 ESD 보호 소자를 포함하는 반도체 소자는 높은 집적도를 가질 수 있다.
도 1은 본 발명에 따른 ESD 보호 소자의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다.
도 3a는 도 2의 A-A' 부위의 단면도이다.
도 3b는 도 2의 B-B' 부위의 단면도이다.
도 3c는 도 2의 C-C' 부위의 단면도이다.
도 4 내지 도 8은 도 2에 도시된 ESD 보호 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다.
도 10은 도 9의 B-B' 부분을 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다.
도 12는 도 11의 C-C' 부분을 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다.
도 14는 도 13의 C-C' 부분을 나타내는 단면도이다.
도 15는 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다.
도 16은 도 15에 도시된 A-A' 부분의 단면도이다.
도 17은 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다.
도 18a는 도 17의 A-A' 부위의 단면도이다.
도 18b는 도 17의 B-B' 부위의 단면도이다.
도 18c는 도 17의 C-C' 부위의 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
실시예 1
도 1은 본 발명에 따른 ESD 보호 소자의 회로도이다. 도 2는 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다. 도 3a는 도 2의 A-A' 부위의 단면도이다. 도 3b는 도 2의 B-B' 부위의 단면도이다. 도 3c는 도 2의 C-C' 부위의 단면도이다.
도 1을 참조하면, I/O단에서의 과도 전압을 빠르게 클램핑하기 위한 ESD 보호 소자는 커패시터와 저항을 연결한 게이트 커플드(Gate Coupled) NMOS 트랜지스터(GCNMOS TR)를 사용할 수 있다.
상기 NMOS 트랜지스터(NMOS)의 게이트와 소오스 사이에는 저항체(R)가 배치된다. 상기 NMOS 트랜지스터의 게이트와 드레인 사이에는 커패시터(C)가 배치된다. 정전기 방전이 발생되어 고전압이 입력단에 인가되면, 드레인에 인가된 고 전압은 커패시터에 의해 게이트에 가해지고, 저항을 통한 전류 흐름에 의해 게이트 - 소오스 전압이 야기된다. 또한, 상기 게이트- 소오스 전압은 채널을 유도하여 NMOS 트랜지스터에 채널이 형성되고, 이 후 드레인으로부터 많은 전류가 흐르게 된다. 따라서, 상기 입력단에 인가되는 고전압은 반도체 소자의 동작 회로쪽으로 인가되지 않게 되어 동작 회로를 보호하게 된다.
도 1에 도시된 ESD 보호 소자를 반도체 구현하기 위해서, 기판 상에 상기 NMOS 트랜지스터(NMOS), 저항체(R) 및 커패시터(C)를 각각 형성하여야 한다. 이 때, 설계된 저항값을 갖는 저항체(R) 및 설계된 커패시턴스(C)를 갖는 커패시터는 기판 상에 구현되어야 한다.
도 2, 3a 내지 도 3c를 참조하면, ESD 보호 소자가 형성되기 위한 기판 부위에는 NMOS 트랜지스터 영역(100)을 포함한다.
상기 NMOS 트랜지스터 영역(100) 내에는 커패시터 형성 영역 및 저항체 형성 영역이 각각 포함될 수 있다. 즉, 상기 커패시터 형성 영역 및 저항체 형성 영역은 상기 NMOS 트랜지스터 영역(100)과 중첩되므로, 기판 부위에 별도의 영역이 할당되지 않는다.
본 발명의 일 실시예에서, 상기 ESD 보호 소자에 포함되는 NMOS 트랜지스터는 fin형 트랜지스터일 수 있다. 따라서, 상기 NMOS 트랜지스터 영역(100)의 기판 표면 부위는 핀 구조를 가질 수 있다. 즉, 상기 기판 표면은 상대적으로 돌출된 형상의 액티브 핀들(102) 및 상기 액티브 핀(102)들 사이에 홈들(104) 부위가 배치될 수 있다. 상기 각각의 액티브 핀들(102)은 제1 방향으로 연장되고, 서로 평행하게 배치될 수 있다.
이하에서, 상기 NMOS 트랜지스터는 fin형 트랜지스터 구조를 가지는 것으로 설명하지만, 상기 NMOS 트랜지스터가 플레너 트랜지스터일 수도 있다. 상기 NMOS 트랜지스터가 플레너 트랜지스터인 경우에는 NMOS 트랜지스터 영역(100)의 기판 상부면이 평탄한 형상을 가질 수 있다.
상기 NMOS 트랜지스터 영역(100)의 기판은 P형 불순물이 도핑된 P-웰이 배치될 수 있다. 또한, 상기 기판은 저농도의 P형 불순물이 도핑된 P-형 기판일 수 있다.
상기 기판 표면 상에는 상기 액티브 핀들(102) 및 홈들(104)의 프로파일을 따라 절연막(106)이 구비될 수 있다. 상기 절연막(106)은 위치에 따라 게이트 유전막(106a), 커패시터의 유전막(106b) 및 층간 절연막(106c)의 역할을 할 수 있다.
상기 절연막(106) 상에, 상기 액티브 핀들(102)을 가로지르면서 연장되는 게이트 전극(120b)이 구비된다. 상기 게이트 전극(120b)은 상기 제1 방향과 수직한 방향인 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 게이트 전극(120b)은 금속 물질을 포함할 수 있다. 일 예로, 상기 게이트 전극(120b)은 베리어 금속 패턴 및 금속 패턴이 적층된 구조를 가질 수 있다. 이와는 다른 예로, 상기 게이트 전극(120b)은 폴리실리콘과 같은 도전성 반도체 물질일 수도 있다.
상기 게이트 전극(120b) 하부의 절연막(106)은 NMOS 트랜지스터의 게이트 유전막(106a)으로 제공된다. 상기 게이트 전극(120b)의 바닥면은 상기 액티브 핀들(102) 및 홈들(104)의 프로파일을 따라 형성될 수 있다. 즉, 상기 게이트 전극(120b)의 바닥면은 돌출되는 부위들이 포함될 수 있다.
상기 NMOS 트랜지스터 영역(100)의 기판 부위는 상기 게이트 전극(120b)을 기준으로 좌, 우로 구분될 수 있으며, 상기 각 구분된 영역은 NMOS 트랜지스터의 소오스(110) 및 드레인(112)으로 제공될 수 있다. 일 예로, 상기 게이트 전극(120b)을 기준으로 좌측에 위치하는 기판 부위는 드레인(112)이 되고, 상기 게이트 전극(120b)을 기준으로 우측에 위치하는 기판 부위는 소오스(110)가 될 수 있다.
상기 소오스(110)는 상기 게이트 전극(120b)의 일 측방으로부터 제1 소오스 영역(110a), 소오스 확장 영역(110b, source extension region) 및 제2 소오스 영역(110c)을 포함할 수 있다. 상기 드레인(112)은 상기 게이트 전극(120b)의 다른 측방으로부터 제1 드레인 영역(112a), 드레인 확장 영역(112b, drain extension region) 및 제2 드레인 영역(112c)을 포함할 수 있다. 상기 제1 소오스 영역(110a)은 융기된 소오스 영역(elevated source region)으로 제공되고, 상기 제2 소오스 영역(110c)은 제5 콘택들(130d)과 접촉하는 영역으로 제공된다. 상기 제1 드레인 영역(112a)은 융기된 드레인 영역(elevated drain region)으로 제공되고, 상기 제2 드레인 영역(112c)은 제2 콘택들(130a)과 접촉하는 영역으로 제공된다.
상기 소오스 및 드레인(110, 112)에 해당하는 기판 표면 부위는 N형 불순물이 도핑될 수 있다. 상기 제1 및 제2 소오스/드레인 영역(110a, 110c, 112a, 112c)은 제1 불순물 농도를 가질 수 있다. 상기 소오스/드레인 확장 영역(110b, 112b)은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 가질 수 있다.
상기 드레인 확장 영역(112b)의 제1 방향으로의 제1 폭은 상기 제1 및 제2 드레인 영역(112a, 112c)의 제1 방향으로의 각각의 폭보다 더 넓을 수 있다. 상기 소오스 확장 영역(110b)의 제1 방향으로의 제2 폭은 상기 제1 및 제2 소오스 영역(110a, 110c)의 제1 방향으로의 각각의 폭보다 더 넓을 수 있다.
상기 게이트 전극(120b)은 소오스 및 드레인(110, 112)이 차지하는 각각의 면적을 고려하여 배치될 수 있다. 예를들어, 정전기 방전에 따른 고전압이 인가될 수 있는 드레인(112)에서는 충분히 넓은 폭의 드레인 확장 영역(112b)이 요구될 수 있다. 따라서, 상기 드레인 확장 영역(112b)은 소오스 확장 영역(110b)보다 더 넓은 폭을 가질 수 있다. 즉, 상기 제1 폭은 상기 제2 폭보다 더 넓을 수 있다. 또한, 상기 드레인(112)은 상기 소오스(110)에 비해 더 넓은 면적을 차지할 수 있다. 이를 위하여, 상기 게이트 전극(120b)은 상기 NMOS 트랜지스터 영역의 기판 부위의 중심에서 상기 소오스(110) 방향으로 더 치우쳐진 부위에 배치될 수 있다.
이와같이, NMOS 트랜지스터 영역(100)의 기판 부위에는 상기 게이트 전극(120b) 및 소오스/드레인(110, 112)을 포함하는 NMOS 트랜지스터가 배치된다.
한편, 상기 드레인 확장 영역(112b) 및 상기 소오스 확장 영역(110b)중 하나의 영역의 상부는 커패시터 형성 영역이 될 수 있다. 상기 드레인 확장 영역(112b) 및 상기 소오스 확장 영역(110b) 중 커패시터 형성 영역이 아닌 부위의 상부는 저항체 형성 영역이 될 수 있다.
상기 ESD 보호 소자에서 커패시터는 충분히 높은 커패시턴스를 갖는 것이 바람직하다. 그러므로, 상기 드레인 확장 영역(112b) 및 상기 소오스 확장 영역(110b)의 상부 중 더 넓은 수평 면적을 갖는 부위가 커패시터 형성 영역이 되도록 할 수 있다. 일 예로, 도시된 것과 같이, 상기 드레인 확장 영역(112b)의 상부가 커패시터 형성 영역이 될 수 있다. 따라서, 본 실시예에서는, 상기 드레인 확장 영역(112b)의 상부가 커패시터 형성 영역이고, 상기 소오스 확장 영역(110b)의 상부가 저항체 형성 영역인 것으로 설명한다.
상기 드레인 확장 영역(112b)에 위치하는 절연막(106) 상에는 전극 패턴(120a)이 구비된다. 상기 전극 패턴(120a)은 상기 드레인 확장 영역(112b)의 상부를 덮는 하나의 넓은 패턴 형상을 가질 수 있다. 상기 전극 패턴(120a)은 상기 게이트 전극(120b)의 측벽과 이격되도록 배치할 수 있다.
상기 드레인 확장 영역(112b)은 커패시터의 하부 전극으로 제공될 수 있다. 즉, 상기 드레인 확장 영역(112b)은 NMOS 트랜지스터의 불순물 영역으로 제공되면서 커패시터 하부 전극으로도 제공된다. 상기 전극 패턴(120a)은 커패시터의 상부 전극으로 제공될 수 있다. 상기 드레인 확장 영역(112b)과 전극 패턴(120a) 사이의 절연막은 커패시터 유전막(106b)으로 제공된다. 따라서, 상기 드레인 확장 영역(112b), 절연막(106b) 및 전극 패턴(120a)은 커패시터로 제공된다.
상기 전극 패턴(120a)의 수평 면적이 증가될수록 상기 드레인 확장 영역(112b)과의 오버랩 면적이 증가된다. 따라서, 상기 커패시터의 커패시턴스가 증가될 수 있다. 예를들어, 상기 전극 패턴(120a)은 상기 드레인 확장 영역(112b)의 상부면의 50%이상을 덮는 형상을 가질 수 있다. 상기 전극 패턴(120a)은 하나의 판(board) 형상을 가질 수 있다.
상기 전극 패턴(120a)은 상기 액티브 핀들(102) 및 홈들(104)의 프로파일을 따라 형성될 수 있다. 즉, 상기 전극 패턴(120a)의 바닥면은 상기 액티브 핀들(102) 및 홈들(104)의 프로파일을 따라 돌출된 부위가 반복될 수 있다. 따라서, 상기 전극 패턴(120a)의 유효 면적이 증가될 수 있다.
상기 전극 패턴(120a)은 금속 물질을 포함할 수 있다. 즉, 상기 전극 패턴(120a)은 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 이와는 다른 예로, 상기 전극 패턴(120a)은 폴리실리콘과 같은 도전성 반도체 물질일 수도 있다.
상기 소오스 확장 영역의 절연막(106) 상에는 저항체(122)가 구비된다. 상기 저항체(122)는 복수의 저항 라인 패턴(108c), 제1 콘택들(122a) 및 연결 패턴들(122b)을 포함할 수 있다.
상기 저항 라인 패턴들(108c)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 저항 라인 패턴들(108c)은 서로 평행하게 배치될 수 있다. 상기 저항 라인 패턴들(108c)은 폴리실리콘 물질을 포함할 수 있다.
상기 저항체(122)는 전기적으로 하나의 긴 라인 패턴이 되도록 각 저항 라인 패턴들(108c)의 일 단부가 상기 제1 콘택들(122a) 및 연결 패턴(122b)을 이용하여 서로 연결되는 구조를 가질 수 있다. 따라서, 상기 제1 콘택들(122a)은 상기 저항 라인 패턴들(108c)의 각 단부의 상부면에 구비될 수 있다. 상기 연결 패턴(122b)은 서로 이웃하는 제1 콘택들(122a)의 상부면을 연결할 수 있다. 상기 제1 콘택들(122a) 및 연결 패턴(122b)은 제1 금속 물질로 형성될 수 있으며, 제1 금속 배선이 될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 전극(120b) 및 전극 패턴(120a)은 동일한 금속 물질을 포함할 수 있다. 본 발명의 다른 실시예에서, 상기 게이트 전극(120b), 전극 패턴(120a) 및 저항 라인 패턴(108c)은 동일한 폴리실리콘 물질을 포함할 수 있다.
일 예로, 상기 게이트 전극(120b) 및 전극 패턴(120a)의 상부면은 동일한 높이에 위치할 수 있다. 다른 예로, 상기 게이트 전극(120b), 전극 패턴(120a) 및 저항 라인 패턴(108c)의 상부면은 동일한 높이에 위치할 수 있다.
상기 NMOS 트랜지스터, 커패시터 및 저항 라인 패턴을 덮는 층간 절연막(128)이 구비된다. 또한, 상기 NMOS 트랜지스터, 커패시터 및 저항체를 서로 전기적으로 연결하는 배선들이 구비된다.
상기 NMOS 트랜지스터의 제2 드레인 영역(112c)과 전기적으로 연결되는 드레인 배선이 구비된다. 즉, 상기 제2 드레인 영역(112c)의 기판 상부면과 접촉하는 제2 콘택들(130a)이 구비된다. 상기 제2 콘택들(130a)은 상기 액티브 핀(102)의 상부면에 구비될 수 있다. 또한, 상기 제2 콘택들(130a)과 전기적으로 연결되는 드레인 라인(132)이 구비된다. 상기 드레인 라인(132)은 상기 제1 금속 물질로 형성되며, 상기 제1 금속 배선이 될 수 있다. 상기 드레인 라인(132)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 드레인 라인(132)은 상기 커패시터의 전극 패턴(120a)의 상부면보다 높게 위치할 수 있다. 상기 드레인 라인(132)은 상기 커패시터의 전극 패턴(120a)의 측벽과 측방으로 이격되도록 위치할 수 있다.
상기 커패시터의 전극 패턴(120a)은 게이트 전극(120b)과 연결되고, 상기 저항체(122)도 상기 게이트 전극(120b)과 연결된다.
상기 커패시터의 전극 패턴(120a) 상부면의 일부 영역 상에 제3 콘택들(130b)이 구비된다. 상기 게이트 전극(120b)의 상부면 상에는 적어도 하나의 제4 콘택(130c)이 구비된다.
또한, 상기 제3 콘택들(130b) 및 제4 콘택(130c)을 연결하는 제1 연결 라인(134)이 구비된다. 상기 제4 콘택(130c) 및 상기 저항 라인 패턴(130b)과 접촉하는 제1 콘택들(122a) 중 적어도 하나를 연결하는 제2 연결 라인(136)이 구비된다. 도시된 것과 같이, 상기 제1 및 제2 연결 라인(134, 136)은 하나의 라인으로 형성될 수 있다. 상기 제1 및 제2 연결 라인(134, 136)은 상기 제1 금속 물질로 형성되며, 상기 제1 금속 배선이 된다.
상기 NMOS 트랜지스터의 제2 소오스 영역(110c)과 전기적으로 연결되는 소오스 배선이 구비된다. 즉, 상기 제2 소오스 영역(110c)의 기판 상부면과 접하는 제5 콘택들(130d)이 구비된다. 상기 제5 콘택들(130d)은 상기 액티브 핀(102)의 상부면에 구비될 수 있다. 또한, 상기 제5 콘택들(130d)과 전기적으로 연결되는 소오스 라인(138)이 구비된다. 상기 소오스 라인(138)은 상기 제1 금속 물질로 형성되며, 상기 제1 금속 배선이 된다. 상기 소오스 라인(138)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 소오스 라인(138)은 상기 저항체와 전기적으로 연결된다. 즉, 상기 소오스 라인(138)의 일 측에는 상기 제1 콘택들(122a) 중 적어도 하나와 접촉하는 제3 연결 라인(140)이 구비될 수 있다.
본 실시예의 ESD 보호 소자에서, 커패시터 및 저항체는 NMOS 트랜지스터 상에 위치한다. 즉, 상기 ESD 보호 소자는 NMOS 트랜지스터를 형성하기 위한 기판의 수평 면적이 요구되며, 커패시터 및 저항체를 형성하기 위한 별도의 기판 면적은 요구되지 않는다. 따라서, 상기 ESD 보호 소자를 구현하는데 필요한 기판의 수평 면적이 매우 감소된다. 또한, 좁은 수평 면적의 기판에 형성되면서도 충분한 커패시턴스 및 저항값을 가질 수 있다. 상기 ESD 보호 소자는 고집적화된 반도체 소자에 사용될 수 있다.
도 4 내지 도 8은 도 2에 도시된 ESD 보호 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 8은 도 2의 A_A' 부위와 D-D' 부위의 단면도들이다.
도 4를 참조하면, ESD 보호 소자가 형성되기 위한 기판에 액티브 핀들(102)을 형성한다. 일 예로, 상기 액티브 핀들(102)은 기판의 일부 영역을 식각하여 형성할 수 있다. 이와는 다른 예로, 상기 액티브 핀들(102)은 기판에 실리콘 물질을 성장시켜 형성할 수도 있다.
도 5를 참조하면, 상기 기판의 일부 영역에 불순물을 주입하여, 소오스 및 드레인 확장 영역(110b, 112b)을 형성한다. 일 예로, 상기 소오스 및 드레인 확장 영역 부위(110b, 112b)의 기판을 선택적으로 노출하는 이온 주입 마스크(101)를 형성한다. 상기 이온 주입 마스크(101)가 형성된 기판에 P형의 불순물을 주입시켜 소오스 및 드레인 확장 영역(110b, 112b)을 형성할 수 있다. 이 후, 상기 이온 주입 마스크(101)를 제거한다. 이와같이, 상기 소오스 및 드레인 확장 영역(110b, 112b)을 형성하기 위한 불순물 도핑 공정은 상기 기판에 실질적인 소자 형성을 위한 패턴들을 형성하기 이 전에 수행될 수 있다. 즉, 상기 불순물 도핑 공정은 상기 기판에 폴리실리콘 패턴들을 형성하기 이 전에 수행될 수 있다.
도 6을 참조하면, 상기 기판 상에 절연막(106)을 형성한다. 상기 절연막(106)은 상기 액티브 핀들(102)의 프로파일을 따라 형성할 수 있다.
상기 절연막(106) 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 상부면은 상기 액티브 핀들(102)의 상부면보다 높게 형성될 수 있다. 상기 폴리실리콘막이 평탄한 상부면을 갖도록, 상기 폴리실리콘막을 형성한 후 평탄화 공정을 수행할 수 있다.
상기 폴리실리콘막을 패터닝하여 예비 전극 패턴(108a), 예비 게이트 패턴(108b) 및 저항 라인 패턴(108c)을 각각 형성한다. 상기 예비 전극 패턴(108a)은 커패시터의 전극 패턴이 형성될 부위에 위치한다. 상기 예비 게이트 패턴(108b)은 NMOS 트랜지스터의 게이트 전극이 형성되는 위치에 형성된다.
이 후, 제1 및 제2 소오스 영역(110a, 110c)과 제1 및 제2 드레인 영역(112a, 112c)이 형성될 기판 부위 선택적으로 N형 불순물을 주입하여 제1 및 제2 소오스 영역(110a, 110c)과 제1 및 제2 드레인 영역(112a, 112c)을 각각 형성한다. 제1 및 제2 소오스 영역(110a, 110c)과 제1 및 제2 드레인 영역(112a, 112c)은 상기 소오스 확장 영역(110b) 및 드레인 확장 영역(112b)보다 높은 불순물 농도를 가질 수 있다.
도 7을 참조하면, 상기 기판 상에 상기 예비 전극 패턴(108a), 예비 게이트 패턴(108b) 및 저항 라인 패턴(108c)을 덮는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막(128a)의 상부면을 평탄화하여 상기 예비 전극 패턴(108a), 예비 게이트 패턴(108b) 및 저항 라인 패턴(108c)의 상부면이 노출되도록 한다.
다음에, 상기 예비 전극 패턴(108a) 및 예비 게이트 패턴(108b)을 제거한다. 상기 예비 전극 패턴(108a) 및 예비 게이트 패턴(108b)이 제거된 부위를 채우도록 금속막을 형성한다. 상기 제1 층간 절연막(128a)의 상부면이 노출되도록 상기 금속막을 평탄화함으로써 전극 패턴(120a) 및 게이트 전극(120b)을 각각 형성한다.
본 발명의 일 실시예로, 상기 예비 전극 패턴(108a) 및 예비 게이트 패턴(108b)을 제거한 다음 노출되는 절연막을 제거할 수 있다. 다음에, 제거된 부위에 노출되는 상기 기판 상에 게이트 유전막을 다시 형성한 다음 상기 금속막을 형성할 수도 있다.
한편, 본 발명의 다른 실시예에서, 상기 전극 패턴(120a) 및 게이트 전극(120b)을 폴리실리콘으로 형성할 수 있다. 이 경우에는, 상기 예비 전극 패턴(108a) 및 예비 게이트 패턴(108b)을 금속 물질로 대체하는 공정이 생략될 수 있다. 즉, 상기 예비 전극 패턴(108a) 및 예비 게이트 패턴(108b)을 커패시터의 전극 패턴 및 NMOS 트랜지스터의 게이트 패턴으로 사용할 수 있다.
도 8 및 도 2를 참조하면, 상기 제1 층간 절연막(128a) 상에 제2 층간 절연막(128b)을 형성한다.
상기 제1 및 제2 층간 절연막(128a, 128b)의 일부 영역을 식각하여 제1 내지 제5 콘택홀들을 형성한다. 상기 제1 콘택홀들은 상기 저항 라인 패턴들(108c)의 상부면에 형성된다. 상기 제2 콘택홀들은 제2 드레인 영역(112c)의 기판 상부면에 형성된다. 상기 제3 콘택홀들은 상기 전극 패턴(120a) 상부면의 일부 영역 상에 형성된다. 상기 제4 콘택홀들은 상기 게이트 전극(120b)의 상부면 상에 형성된다. 상기 제5 콘택홀들은 상기 제2 소오스 영역(110c)의 기판 상부면에 형성된다.
이 후, 상기 제1 내지 제5 콘택홀 내부를 채우는 도전막을 형성하고 이를 평탄화함으로써, 제1 내지 제5 콘택들(122a, 130a, 130b, 130c, 130d)을 형성한다. 상기 도전막은 금속 물질을 사용하여 형성할 수 있다. 즉, 상기 도전막은 베리어 금속막 및 금속막을 포함할 수 있다.
상기 제1 내지 제5 콘택들(122a, 130a, 130b, 130c, 130d) 상에 각각 배선 라인들을 형성한다. 상기 배선 라인은 연결 패턴(122b), 제1 및 제2 연결 라인(134, 136), 소오스 라인(138) 및 드레인 라인(132)을 포함할 수 있다. 상기 연결 패턴(122b)은 상기 제1 콘택들(122a)을 서로 연결할 수 있다. 상기 드레인 라인(132)은 상기 제2 콘택들(130a)을 서로 연결할 수 있다. 상기 제1 연결 라인(134)은 상기 제3 콘택들(130b) 및 제4 콘택(130c)을 연결할 수 있다. 상기 제2 연결 라인(136)은 상기 제4 콘택(130c)과 상기 저항 라인 패턴(130b)과 접촉하는 제1 콘택들(122a) 중 적어도 하나를 연결할 수 있다. 상기 소오스 라인(138)은 상기 제5 콘택들(130d)을 서로 연결할 수 있다.
상기 공정을 수행함으로써, 도 2에 도시된 ESD 보호 소자를 제조할 수 있다.
실시예 2
도 9는 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다. 도 10은 도 9의 B-B' 부분을 나타내는 단면도이다.
도 9에 도시된 ESD 보호 소자는 커패시터의 전극 패턴 및 게이트 전극 부위와 일부 배선들의 레이아웃을 제외하고는 도 2에 도시된 ESD 보호 소자와 동일한 구조를 가질 수 있다. 한편, 도 9에서, A-A' 및 C-C'부분은 도 3b 및 도 3c와 동일한 단면을 가질 수 있다.
도 9 및 도 10을 참조하면, ESD 보호 소자가 형성되기 위한 기판 부위에는 NMOS 트랜지스터 영역을 포함한다. 상기 NMOS 트랜지스터 영역 내에는 커패시터 형성 영역 및 저항체 형성 영역이 각각 포함될 수 있다. 상기 ESD 보호 소자에 포함되는 NMOS 트랜지스터는 fin형 트랜지스터일 수 있다. 따라서, 상기 NMOS 트랜지스터 영역(100)의 기판 표면 부위는 액티브 핀들(102) 및 홈들(104)이 반복되는 핀 구조를 가질 수 있다.
상기 액티브 핀들(102) 및 홈들(104)의 프로파일을 따라 절연막(106)이 구비될 수 있다. 상기 절연막(106)은 위치에 따라 게이트 유전막, 커패시터의 유전막 및 절연막의 역할을 할 수 있다.
상기 절연막(106) 상에는 게이트 전극 및 커패시터의 전극 패턴이 상부의 연결 배선 없이 일체로 구성되는 통합 전극(150)이 구비된다. 즉, 상기 통합 전극(150)은 게이트 전극 부분(150c), 전극 패턴 부분(150a) 및 연결 부분(150b)을 각각 포함하고 있다. 상기 게이트 전극 부분(150c), 전극 패턴 부분(150a) 및 연결 부분(150b)의 상부면은 동일한 높이를 가질 수 있다. 이와같이, 별도의 콘택이나 상부 연결 배선 없이 게이트 전극 및 전극 패턴이 연결될 수 있다.
상기 통합 전극(150)에서 게이트 전극 부분(150c)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 게이트 전극 부분(150c)의 일 측에 위치하는 드레인 확장 영역(112b) 상부는 커패시터 형성 영역이 될 수 있다. 또한, 상기 게이트 전극 부분(150c)의 다른 일 측에 위치하는 소오스 확장 영역(110b)의 상부는 저항체 형성 영역이 될 수 있다.
상기 통합 전극(150)에서 상기 전극 패턴 부분(150a)은 상기 드레인 확장 영역(112b)의 상부를 덮는 넓은 패턴 형상을 가질 수 있다. 상기 드레인 확장 영역(112b)의 상부면의 50%이상을 덮는 형상을 가질 수 있다. 상기 전극 패턴 부분(150a)의 측벽 부위는 상기 게이트 전극(150c)의 측벽 부위와 이격되도록 배치할 수 있다.
상기 통합 전극(150)에서 연결 부분은 상기 전극 패턴 부분(150a) 및 상기 게이트 전극 부분(150c) 사이에 위치하여 이들을 연결시키는 형상을 갖는다. 즉, 상기 연결 부분(150b)은 상기 전극 패턴 부분(150a) 및 상기 게이트 전극 부분(150c)의 측벽과 각각 접촉된다. 상기 연결 부분(150b)은 1개 이상의 패턴들을 포함할 수 있다. 상기 연결 부분(150b)은 상기 액티브 핀들이 형성되는 부위를 벗어나서 위치할 수 있다. 도시된 것과 같이, 상기 연결 부분(150b)은 상기 전극 패턴 부분(150a) 및 게이트 전극 부분(150c)의 제2 방향의 양쪽 가장자리 부위를 각각 연결하는 패턴 형상을 가질 수 있다. 따라서, 상기 통합 전극(150)에는 내부에 개구부를 포함할 수 있다.
상기 통합 전극(150)은 동일한 물질로 이루어질 수 있다. 상기 통합 전극(150)은 금속 물질을 포함할 수 있다. 예를들어, 상기 통합 전극(150)은 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 상기 통합 전극(150)이 금속 물질을 포함하도록 형성하기 위하여, 폴리실리콘으로 예비 통합 전극을 형성하고, 상기 예비 통합 전극을 금속 물질로 대체시키는 공정이 수행된다.
이와는 다른 예로, 상기 통합 전극(150)은 폴리실리콘과 같은 도전성 반도체 물질일 수도 있다. 상기 통합 전극(150)이 폴리실리콘을 포함하는 경우, 폴리실리콘막 증착 및 패터닝 공정을 통해 상기 통합 전극(150)을 형성할 수 있다.
상기 통합 전극(150)에서 상기 전극 패턴 부분(150a)은 커패시터의 전극 패턴으로 제공되고 상기 게이트 전극 부분(150c)은 NMOS 트랜지스터의 게이트 전극으로 제공된다.
상기 소오스 확장 영역(110b)상에 위치하는 상기 절연막(106) 상에는 저항체가 구비된다. 상기 저항체는 복수의 저항 라인 패턴(108c), 제1 콘택들(122a) 및 연결 패턴들(122b)을 포함할 수 있다. 상기 제1 콘택들(122a) 및 연결 패턴(122b)은 제1 금속 물질로 형성될 수 있으며, 제1 금속 배선이 될 수 있다. 상기 저항체는 도 2에 도시된 것과 동일한 구성을 가질 수 있다.
상기 저항 라인 패턴(108c)의 상부면은 상기 통합 전극(150)의 상부면과 동일한 높이에 위치할 수 있다.
상기 NMOS 트랜지스터의 제2 드레인 영역(112c)과 전기적으로 연결되는 드레인 배선이 구비된다. 상기 드레인 배선은 상기 제2 드레인 영역(112c)의 기판 상부면과 접속하는 제2 콘택들(130a) 및 상기 제2 콘택들(130a)과 전기적으로 연결되는 드레인 라인(132)을 포함한다. 상기 드레인 라인(132)은 상기 제1 금속 물질로 형성되며, 상기 제1 금속 배선이 된다.
상기 통합 전극(150)의 게이트 전극 부분(150c)은 상기 저항체와 전기적으로 연결되어야 한다.
상기 게이트 전극 부분(150c)의 상부면 상에는 적어도 하나의 제3 콘택(152a)이 구비된다. 상기 제3 콘택과 상기 제1 콘택들(122a) 중 적어도 하나를 연결하는 제1 연결 라인(136a)이 구비된다. 상기 제1 연결 라인(136a)은 상기 제1 금속 물질로 형성되며, 상기 제1 금속 배선이 된다.
상기 NMOS 트랜지스터의 제2 소오스 영역(110c)과 전기적으로 연결되는 소오스 배선이 구비된다. 즉, 상기 제2 소오스 영역(110c)의 기판 상부면과 접속하는 제4 콘택들(152b)이 구비된다. 상기 제4 콘택들(152b)과 전기적으로 연결되는 소오스 라인(138)이 구비된다. 상기 소오스 라인(138)은 상기 제1 금속 물질로 형성되며, 상기 제1 금속 배선이 된다.
상기 소오스 라인(138)은 상기 저항체와 전기적으로 연결된다. 즉, 상기 소오스 라인(138)과 상기 제1 콘택들(122a) 중 적어도 하나의 상부면을 연결하는 제2 연결 라인(140a)이 구비될 수 있다. 상기 제2 연결 라인(140a)은 상기 소오스 라인(138)의 측벽에 위치할 수 있다. 즉, 상기 소오스 라인(138)과 제2 연결 라인(140a)은 하나의 패턴으로 형성될 수 있다.
본 실시예의 ESD 보호 소자는 게이트 전극 및 커패시터 전극 패턴이 별도의 상부 연결 배선 없이 일체로 구성되는 통합 전극을 포함한다. 따라서, 연결 배선들의 수가 감소되어 단순한 레이아웃을 갖는다.
도 9에 도시된 ESD 보호 소자는 도 4 내지 도 8을 참조로 설명한 것과 거의 동일한 공정을 수행하여 제조할 수 있다.
도 9에 도시된 ESD 보호 소자를 형성하기 위하여, 도 4 및 도 5를 참조로 설명한 공정을 수행하여 도 5에 도시된 구조를 형성한다.
다음에, 상기 기판 상에 절연막(106)을 형성하고, 상기 절연막 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여, 예비 통합 전극 및 저항 라인 패턴을 형성한다. 상기 예비 통합 전극은 도 9에 도시된 통합 전극(150)과 동일한 형상을 가질 수 있다. 즉, 상기 예비 통합 전극은 예비 전극 패턴 부분, 예비 게이트 전극 부분 및 예비 연결 부분을 포함할 수 있다. 이 후, 도 6을 참조로 설명한 것과 같이, 제1 및 제2 소오스 영역(110a, 110c)과 제1 및 제2 드레인 영역(112a, 112c)을 형성하기 위한 불순물 도핑 공정을 수행한다.
계속하여, 도 7 및 도 8을 참조로 설명한 공정들을 동일하게 수행하여 도 9에 도시된 ESD 보호 소자를 형성할 수 있다.
실시예 3
도 11은 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다. 도 12는 도 11의 C-C' 부분을 나타내는 단면도이다.
도 11에 도시된 ESD 보호 소자는 커패시터의 전극 패턴 및 게이트 전극의 부위 및 배선의 레이아웃을 제외하고는 도 9에 도시된 ESD 보호 소자와 동일한 구조를 가질 수 있다. 한편, 도 11에서, A-A' 부분은 도 3a와 동일한 단면을 갖고, B-B'부분은 도 10과 동일한 단면을 가질 수 있다.
도 11 및 도 12를 참조하면, 기판에는 NMOS 트랜지스터 영역(100)이 구비된다. 상기 NMOS 트랜지스터 영역(100) 내에는 커패시터 형성 영역 및 저항체 형성 영역이 각각 포함될 수 있다. 상기 NMOS 트랜지스터 영역(100)의 기판 표면 부위는 액티브 핀들(102) 및 홈들(104)이 반복되는 핀 구조를 가질 수 있다.
상기 액티브 핀들(102) 및 홈들(104)의 프로파일을 따라 절연막(106)이 구비될 수 있다. 상기 절연막(106)은 위치에 따라 게이트 유전막, 커패시터의 유전막 및 절연막의 역할을 할 수 있다.
상기 절연막(106) 상에는 게이트 전극과 커패시터의 전극 패턴 및 저항 라인 패턴의 일부가 별도의 상부 연결 배선 없이 일체로 구성되는 통합 전극(160)이 구비된다. 즉, 상기 통합 전극(160)은 게이트 전극 부분(160c), 전극 패턴 부분(160a), 제1 저항 패턴 부분(160e), 제1 연결 부분(160b) 및 제2 연결 부분(160d)을 각각 포함하고 있다. 따라서, 별도의 콘택이나 배선 없이 게이트 전극, 전극 패턴 및 저항 라인 패턴의 일부분이 하나의 몸체로 연결된 구조를 갖는다.
상기 게이트 전극(160c) 부분의 일 측에 위치하는 드레인 확장 영역(112b) 상부는 커패시터 형성 영역이 될 수 있다. 또한, 상기 게이트 전극 부분(160c)의 다른 일 측에 위치하는 소오스 확장 영역(110b)의 상부는 저항체 형성 영역이 될 수 있다.
상기 통합 전극(160)에서 게이트 전극 부분(160c)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 통합 전극(160)에서 상기 전극 패턴 부분(160a)은 상기 드레인 확장 영역(112b)의 상부를 덮는 하나의 넓은 패턴 형상을 가질 수 있다.
상기 통합 전극(160)에서 제1 연결 부분(160b)은 상기 전극 패턴 부분(160a) 및 상기 게이트 전극 부분(160c) 사이에 위치하여 이들을 연결시키는 형상을 갖는다. 상기 제1 연결 부분(160b)은 상기 전극 패턴 부분 및 게이트 전극 부분의 제2 방향의 가장자리의 측벽 부위에 구비될 수 있다.
상기 통합 전극(160)에서 상기 제1 저항 패턴 부분(160c)은 상기 소오스 확장 영역(110b)의 상부에서 상기 게이트 전극 부분(160c)과 가장 인접하게 배치되는 저항 라인 패턴이 될 수 있다. 상기 제1 저항 패턴 부분(160c)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 통합 전극(160)에서 상기 제2 연결 부분(160d)은 상기 게이트 전극 부분(160c) 및 상기 제1 저항 패턴 부분(160e) 사이에 위치하여 이들을 연결시키는 형상을 갖는다. 상기 제2 연결 부분(160d)은 상기 게이트 전극 부분(160c) 및 제1 저항 패턴 부분(160e)의 제2 방향의 가장자리의 측벽 부위에 구비될 수 있다.
상기 통합 전극(160)은 폴리실리콘과 같은 도전성 반도체 물질을 포함할 수 있다.
상기 통합 전극(160)에서 상기 전극 패턴 부분(160a)은 커패시터의 전극 패턴으로 제공되고, 상기 게이트 전극 부분(160c)은 NMOS 트랜지스터의 게이트 전극으로 제공된다. 또한, 상기 제1 저항 패턴 부분(160d)은 저항체의 일부로 제공된다.
상기 소오스 확장 영역(110b)에 위치하는 절연막(106) 상에는 상기 제1 저항 패턴 부분(160e), 제2 저항 라인 패턴들(108c), 제1 콘택들(122a) 및 연결 패턴들(122b)을 포함하는 저항체가 구비된다. 상기 제2 저항 라인 패턴들(108c)은 상기 통합 전극(160)의 일 측과 이격되게 배치되고 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 저항 라인 패턴들(108c)은 상기 통합 전극(160)과 동일한 물질을 포함할 수 있다. 즉, 상기 제2 저항 라인 패턴들(108c)은 폴리실리콘 물질을 포함할 수 있다.
일 예로, 상기 통합 전극(160) 및 상기 제2 저항 라인 패턴들(108c)의 상부면은 동일한 높이에 위치할 수 있다.
상기 제2 저항 라인 패턴(108c)은 전기적으로 하나의 긴 라인 패턴이 되도록 각 저항 라인 패턴들의 일 단부가 상기 제1 콘택들(122a) 및 연결 패턴들(122b)을 이용하여 서로 연결되는 구조를 가질 수 있다. 상기 제1 콘택들(122a) 및 연결 패턴(122b)은 제1 금속 물질로 형성될 수 있으며, 제1 금속 배선이 될 수 있다.
상기 NMOS 트랜지스터의 제2 드레인 영역과 전기적으로 연결되는 드레인 배선(130a, 132)이 구비된다. 상기 NMOS 트랜지스터의 제2 소오스 영역과 전기적으로 연결되는 소오스 배선(152c, 138)이 구비된다. 상기 드레인 배선 및 소오스 배선들은 도 9를 참조로 설명한 것과 동일한 구성을 가질 수 있다.
도 11에 도시된 ESD 보호 소자의 제조 방법에 대해 간단히 설명한다.
도 11에 도시된 ESD 보호 소자를 형성하기 위하여, 도 4 및 도 5를 참조로 설명한 공정을 수행한다.
이후, 상기 기판 상에 절연막(106)을 형성하고, 상기 절연막(106) 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여 통합 전극(160) 및 제2 저항 라인 패턴(108c)을 형성한다. 상기 통합 전극은 도 11에 도시된 통합 전극과 동일한 형상을 가질 수 있다. 즉, 상기 통합 전극(160)은 전극 패턴 부분(160a), 게이트 전극 부분(160c), 제1 연결 부분(160b), 제2 연결 부분(160d) 및 제1 저항 패턴 부분(160e)을 포함할 수 있다. 이 후, 도 6을 참조로 설명한 것과 같이, 불순물 도핑 공정을 수행하여 제1 및 제2 소오스 영역(110a, 110c)과 제1 및 제2 드레인 영역(112a, 112c)을 형성한다.
도 11에 도시된 ESD 보호 소자는 상기 통합 전극(160)이 폴리실리콘으로 형성된다. 때문에, 폴리실리콘을 금속으로 대체시키는 공정을 생략할 수 있다.
이 후, 도 8을 참조로 설명한 것과 동일한 공정을 수행하여 도 11에 도시된 ESD 보호 소자를 형성할 수 있다.
실시예 4
도 13은 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다. 도 14는 도 13의 C-C' 부분을 나타내는 단면도이다.
도 13에 도시된 ESD 보호 소자는 커패시터의 전극 패턴, 게이트 전극, 저항체 부위의 레이아웃을 제외하고는 도 9에 도시된 ESD 보호 소자와 동일한 구조를 가질 수 있다. 한편, 도 13에서, A-A' 부분은 도 3a와 동일한 단면을 갖고, B-B'부분은 도 10과 동일한 단면을 가질 수 있다.
도 13 및 도 14를 참조하면, 기판은 NMOS 트랜지스터 영역(100)을 포함한다. 상기 NMOS 트랜지스터 영역(100) 내에는 커패시터 형성 영역 및 저항체 형성 영역이 각각 포함될 수 있다. 상기 NMOS 트랜지스터 영역(100)의 기판 표면 부위는 액티브 핀들(102) 및 홈들(104)이 반복되는 핀 구조를 가질 수 있다.
상기 액티브 핀들(102) 및 홈들(104)의 프로파일을 따라 절연막(106)이 구비될 수 있다. 상기 절연막(106)은 위치에 따라 게이트 유전막, 커패시터의 유전막 및 절연막의 역할을 할 수 있다.
상기 절연막(106) 상에는 게이트 전극과 커패시터의 전극 패턴 및 저항체가 별도의 상부 연결 배선 없이 일체로 구성되는 통합 전극(170)이 구비된다. 즉, 상기 통합 전극(170)은 게이트 전극 부분(170c), 전극 패턴 부분(170a), 저항체 부분(170e), 제1 연결 부분(170b) 및 제2 연결 부분(170d)을 각각 포함하고 있다. 따라서, 별도의 콘택이나 배선 없이 게이트 전극, 전극 패턴 및 저항체가 서로 연결된 구조를 갖는다.
상기 게이트 전극 부분(170c)의 일 측에 위치하는 드레인 확장 영역(112b) 상부는 커패시터 형성 영역이 될 수 있다. 또한, 상기 게이트 전극 부분(170c)의 다른 일 측에 위치하는 소오스 확장 영역(110b)의 상부는 저항체 형성 영역이 될 수 있다.
상기 통합 전극(170)에서 게이트 전극 부분(170c)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 통합 전극(170)에서 상기 전극 패턴 부분(170a)은 상기 드레인 확장 영역(112b)의 상부를 덮는 하나의 넓은 패턴 형상을 가질 수 있다.
상기 통합 전극(170)에서 제1 연결 부분(170b)은 상기 전극 패턴 부분(170a) 및 상기 게이트 전극 부분(170c) 사이에 위치하여 이들을 연결시키는 형상을 갖는다.
상기 통합 전극(170)에서 상기 저항체 부분(170e)은 상기 소오스 확장 영역(110b)의 상에서 저항 라인이 길게 연장되는 형상을 가질 수 있다. 즉, 상기 저항체 부분(170e)은 제2 방향으로 연장되는 연장부와, 상기 연장부 단부를 연결시키는 연결부를 포함한다. 도시된 것과 같이, 상기 저항체 부분(170e)은 S자 형태가 계속 연결되는 형상을 가질 수 있다.
상기 통합 전극(170)에서 상기 제2 연결 부분(170d)은 상기 게이트 전극 부분(170c) 및 상기 저항체 부분(170e) 사이에 위치하여 이들을 연결시키는 형상을 갖는다.
상기 통합 전극(170)은 폴리실리콘과 같은 도전성 반도체 물질을 포함할 수 있다.
상기 통합 전극(170)에서 상기 전극 패턴 부분(170a)은 커패시터의 전극 패턴으로 제공되고, 상기 게이트 전극 부분(170c)은 NMOS 트랜지스터의 게이트 전극으로 제공된다.
상기 NMOS 트랜지스터의 제2 드레인 영역(112c)과 전기적으로 연결되는 드레인 배선(130a, 132)과 상기 NMOS 트랜지스터의 제2 소오스 영역과 전기적으로 연결되는 소오스 배선(152c, 138)이 구비된다. 상기 드레인 배선(130a, 132) 및 소오스 배선(152c, 138)은 도 9를 참조로 설명한 것과 동일한 구성을 가질 수 있다.
이와같이, 본 실시예의 경우 커패시터, 저항체 및 NMOS 트랜지스터는 별도의 배선 없이 하나의 통합 전극으로 형성된다. 그러므로, 소오스 배선 및 드레인 배선을 제외하고는 나머지 배선은 필요하지 않다. 따라서, 간단한 배선 구조를 가질 수 있다.
도 13에 도시된 ESD 보호 소자의 제조 방법에 대해 간단히 설명한다.
도 13에 도시된 ESD 보호 소자를 형성하기 위하여, 도 4 및 도 5를 참조로 설명한 공정을 수행한다.
이후, 상기 기판 상에 절연막(106)을 형성하고, 상기 절연막(106) 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여 통합 전극(170)을 형성한다. 상기 통합 전극(170)은 도 13에 도시된 통합 전극(170)의 형상을 가질 수 있다. 즉, 상기 통합 전극(170)은 전극 패턴 부분(170, 게이트 전극 부분, 제1 연결 부분, 제2 연결 부분 및 저항체 부분을 포함할 수 있다. 이 후, 도 6을 참조로 설명한 것과 같이, 제1 및 제2 소오스 영역과 제1 및 제2 드레인 영역을 형성하기 위한 불순물 도핑 공정을 수행한다.
도 13에 도시된 ESD 보호 소자는 상기 통합 전극이 폴리실리콘으로 형성된다. 때문에, 폴리실리콘을 금속으로 대체시키는 공정이 수행되지 않을 수 있다.
이 후, 도 8을 참조로 설명한 것과 동일한 공정을 수행하여 도 13에 도시된 ESD 보호 소자를 형성할 수 있다.
실시예 5
도 15는 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다. 도 16은 도 15에 도시된 A-A' 부분의 단면도이다.
도 15에 도시된 ESD 보호 소자는 커패시터의 전극 패턴, 게이트 전극, 저항체 부위의 레이아웃을 제외하고는 도 9에 도시된 ESD 보호 소자와 동일한 구조를 가질 수 있다. 한편, 도 15에서, B-B' 부분은 도 10과 동일한 단면을 갖고, C-C'부분은 도 3c와 동일한 단면을 가질 수 있다.
도 15 및 도 16을 참조하면, 기판에는 NMOS 트랜지스터 영역(100)이 구비된다. 상기 NMOS 트랜지스터 영역(100) 내에는 커패시터 형성 영역 및 저항체 형성 영역이 각각 포함될 수 있다. 상기 NMOS 트랜지스터 영역(100)의 기판 표면 부위는 액티브 핀들(102) 및 홈들(104)이 반복되는 핀 구조를 가질 수 있다.
상기 NMOS 트랜지스터 영역(100)의 기판 부위는 게이트 전극 부위를 기준으로 좌, 우로 구분될 수 있으며, 상기 각 구분된 영역은 NMOS 트랜지스터의 소오스 및 드레인으로 제공될 수 있다. 상기 게이트 전극과 대향하는 기판 부위는 상기 NMOS 트랜지스터의 채널 영역이 될 수 있다. 상기 소오스는 소오스 확장 영역(110b), 제1 및 제2 소오스 영역(110a, 110b)을 포함할 수 있다. 상기 드레인은 드레인 확장 영역(112b), 드레인 영역(112c)을 포함할 수 있다. 상기 소오스 및 드레인에 해당하는 기판 표면 아래에 N형 불순물이 도핑될 수 있다. 상기 소오스/드레인 확장 영역에서의 N형 불순물 농도는 상기 제1 및 제2 소오스 영역과 상기 드레인 영역의 N형 불순물 농도보다 낮다.
본 실시예에서, 상기 드레인에는 융기된 드레인 영역(elevated drain region)이 포함되지 않는다.
상기 액티브 핀들(102) 및 홈들(104)의 프로파일을 따라 절연막(106)이 구비될 수 있다. 상기 절연막(106)은 위치에 따라 게이트 유전막, 커패시터의 유전막 및 절연막의 역할을 할 수 있다.
상기 채널 영역 및 상기 드레인 확장 영역 상에 위치하는 상기 절연막 상에는 게이트 전극과 커패시터의 전극 패턴이 상부 연결 배선 없이 일체로 구성되는 통합 전극(180)이 구비된다. 상기 통합 전극(180)은 게이트 전극 부분(180b) 및 전극 패턴 부분(180a)이 물리적으로 구분되지 않고 하나의 판(board) 형상을 갖는다. 즉, 별도의 연결 배선 또는 연결 부분이 구비되지 않는다.
상기 통합 전극(180)은 상기 채널 영역 및 상기 드레인 확장 영역의 상부를 덮는 하나의 넓은 패턴 형상을 가질 수 있다. 상기 통합 전극(180)에서 상기 채널 영역 상부면과 대향하는 부위는 게이트 전극의 역할을 하므로 게이트 전극 부분(180b)이 된다. 또한, 상기 통합 전극(180)에서 드레인 확장 영역(112b) 상부면과 대향하는 부위는 커패시터의 상부 전극의 역할을 하므로 전극 패턴 부분(180a)이 된다.
상기 통합 전극(180)은 금속 물질을 포함할 수 있다. 즉, 상기 통합 전극은 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 이와는 다른 예로, 상기 통합 전극(180)은 폴리실리콘과 같은 도전성 반도체 물질일 수도 있다.
상기 소오스 확장 영역(110b) 상에 위치하는 절연막(106) 상에는 저항체가 구비된다. 상기 저항체는 복수의 저항 라인 패턴(108c), 제1 콘택들(122a) 및 연결 패턴들(122b)을 포함할 수 있다. 상기 저항체는 도 2에 도시된 것과 동일한 형상 및 구조를 가질 수 있다.
상기 저항체는 배선을 이용하여 상기 통합 전극(180)과 연결된다. 상기 통합 전극(180) 상에는 적어도 하나의 제3 콘택(152a)이 구비된다. 상기 제3 콘택(152a) 및 상기 제1 콘택(122a) 중 적어도 하나를 연결하는 연결 라인(136a)이 구비된다.
상기 NMOS 트랜지스터의 드레인 영역(112c)과 전기적으로 연결되는 드레인 배선이 구비된다. 상기 드레인 배선은 드레인 영역(112c)과 접속하는 제2 콘택들(130a) 및 상기 제2 콘택들(130a)과 접촉하는 드레인 라인(132)을 포함한다.
상기 NMOS 트랜지스터의 제2 소오스 영역(110c)과 전기적으로 연결되는 소오스 배선이 구비된다. 상기 소오스 배선은 제2 소오스 영역(110c)과 접속하는 제4 콘택(152b) 및 상기 제4 콘택(152b)과 접촉하는 소오스 라인(138)을 포함한다. 상기 소오스 라인(138)은 상기 저항체와 전기적으로 연결된다. 상기 드레인 배선 및 소오스 배선은 도 2에 도시된 것과 동일한 형상 및 구조를 가질 수 있다.
도 15에 도시된 ESD 보호 소자는 다음과 같은 공정을 수행하여 제조할 수 있다.
도 15에 도시된 ESD 보호 소자를 형성하기 위하여, 도 4 및 도 5를 참조로 설명한 공정을 수행한다.
이후, 상기 기판 상에 절연막(106)을 형성하고, 상기 절연막(106) 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여 예비 통합 전극 및 저항 라인 패턴을 형성한다. 상기 예비 통합 전극은 도 15에 도시된 통합 전극(180)과 동일한 형상을 가질 수 있다. 즉, 상기 예비 통합 전극은 예비 전극 패턴 부분, 예비 게이트 전극 부분 및 예비 연결 부분을 포함할 수 있다.
이 후, 도 6을 참조로 설명한 것과 같이, 제1 및 제2 소오스 영역(110a, 110c)과 드레인 영역(112c)을 형성하기 위한 불순물 도핑 공정을 수행한다. 상기 도핑 공정을 수행할 때, 도 6의 제1 드레인 영역에 해당되는 부위는 상기 예비 통합 전극에 덮혀 있게 된다. 그러므로, 본 실시예의 경우, 상기 제1 드레인 영역에 해당되는 융기된 드레인 영역은 형성되지 않을 수 있다.
계속하여 도 7 및 도 8을 참조로 설명한 공정들을 수행하여 도 15에 도시된 ESD 보호 소자를 형성할 수 있다.
실시예 6
도 17은 본 발명의 일 실시예에 따른 ESD 보호 소자의 레이아웃이다.
도 18a는 도 17의 A-A' 부위의 단면도이다. 도 18b는 도 17의 B-B' 부위의 단면도이다. 도 18c는 도 17의 C-C' 부위의 단면도이다.
도 17에 도시된 ESD 보호 소자는 커패시터의 전극 패턴 및 배선의 레이아웃을 제외하고는 도 2에 도시된 ESD 보호 소자와 동일한 구조를 가질 수 있다.
도 17, 도 18a 내지 도 18c를 참조하면, ESD 보호 소자가 형성되기 위한 기판 부위에는 NMOS 트랜지스터 영역(100)을 포함한다. 상기 NMOS 트랜지스터 영역(100) 내에는 커패시터 형성 영역 및 저항체 형성 영역이 각각 포함될 수 있다. 상기 ESD 보호 소자에 포함되는 NMOS 트랜지스터는 fin형 트랜지스터일 수 있다. 따라서, 상기 NMOS 트랜지스터 영역(100)의 기판 표면 부위는 액티브 핀들(102) 및 홈들(104)이 반복되는 핀 구조를 가질 수 있다.
상기 액티브 핀들(102) 및 홈들(104)의 프로파일을 따라 제1 절연막(106)이 구비될 수 있다.
상기 제1 절연막(106) 상에 액티브 핀들을 가로지르면서 연장되는 게이트 전극(190)이 구비된다. 상기 게이트 전극(190)은 상기 제1 방향과 수직한 방향인 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 게이트 전극(190)은 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 이와는 다른 예로, 상기 게이트 전극(190)은 폴리실리콘과 같은 도전성 반도체 물질을 포함할 수도 있다.
상기 게이트 전극(190)의 양 측으로 소오스 및 드레인이 구비된다. 상기 소오스는 소오스 확장 영역(110b), 제1 및 제2 소오스 영역(110a, 110c)을 포함하고, 상기 드레인은 드레인 확장 영역(112b), 제1 및 제2 드레인 영역(112a, 112c)을 포함한다. 상기 게이트 전극(190)의 일 측에 위치하는 드레인 확장 영역(112b) 상부는 커패시터 형성 영역이 될 수 있다. 또한, 상기 게이트 전극(190)의 다른 일 측에 위치하는 소오스 확장 영역(110b)의 상부는 저항체 형성 영역이 될 수 있다.
상기 소오스 확장 영역(110b) 상에 위치하는 제1 절연막(106)에는 저항체가 구비된다. 상기 저항체는 복수의 저항 라인 패턴(109), 제1 콘택들(122a) 및 연결 패턴들(122b)을 포함할 수 있다. 상기 저항체는 도 2에 도시된 것과 동일한 형상 및 구조를 가질 수 있다.
상기 게이트 전극(190) 및 저항체를 덮는 제1 층간 절연막(192)이 구비된다.
상기 NMOS 트랜지스터의 제2 드레인 영역(112c)과 전기적으로 연결되면서 커패시터의 하부 전극으로 제공되는 구조물이 구비된다. 즉, 상기 제1 층간 절연막(192)을 관통하여 상기 드레인 영역과 접속하는 제2 콘택들(194)이 구비된다. 상기 제2 콘택들(194)은 상기 액티브 핀들(102)의 상부면에 구비될 수 있다. 또한, 상기 제1 층간 절연막 상에는 상기 제2 콘택들(194)과 전기적으로 연결되는 제1 전극 패턴(196)이 구비된다. 상기 제1 전극 패턴(196)은 상기 드레인 확장 영역 상부를 덮는 형상을 가질 수 있다. 상기 제1 전극 패턴(196)은 제1 금속 물질을 포함할 수 있다. 상기 제1 전극 패턴(196)은 드레인 라인으로도 제공될 수 있다.
상기 제1 전극 패턴(196) 상부면을 덮는 유전막(198)이 구비된다. 상기 유전막(198) 상에는 제2 전극 패턴(200)이 구비된다. 상기 제2 전극 패턴(200)은 제2 금속 물질을 포함할 수 있다. 상기 제1 및 제2 금속 물질은 동일할 수도 있고 서로 다를 수도 있다. 따라서, 상기 제1 전극 패턴(196), 유전막(198) 및 제2 전극 패턴(200)이 적층되는 형상의 MIM 커패시터가 구비된다.
상기 게이트 전극(190)은 상기 저항체와 전기적으로 연결된다. 즉, 상기 게이트 전극(190)과 접촉하는 제3 콘택들(202)과 상기 저항체와 접촉하는 제1 콘택들(122a)을 연결하는 제1 연결 라인(204)을 포함한다. 상기 제2 연결 라인(204)은 상기 제1 금속 물질로 형성되며, 상기 제1 금속 배선이 된다.
상기 제2 전극 패턴(200)은 상기 게이트 전극(190)과 연결된다. 즉, 상기 제2 전극 패턴(200)과 상기 게이트 전극(190)은 제4 콘택들(206) 및 제4 연결 라인(208)에 의해 연결되는 구조를 가질 수 있다. 상기 제4 콘택(206)은 상기 제2 전극 패턴(200) 상부면 및 상기 제2 콘택(202) 상부면과 각각 접촉될 수 있다. 상기 제4 연결 라인(208)은 상기 제4 콘택들(206)을 서로 연결할 수 있다.
상기 NMOS 트랜지스터의 제2 소오스 영역(110c)과 전기적으로 연결되는 소오스 배선이 구비된다. 상기 소오스 배선은 제2 소오스 영역(110c)과 접속하는 콘택(130d) 및 상기 콘택(130d)과 접촉하는 소오스 라인(138)을 포함한다. 상기 소오스 라인(138)은 상기 저항체와 전기적으로 연결된다. 상기 소오스 배선은 도 2에 도시된 것과 동일한 형상 및 구조를 가질 수 있다.
도 17에 도시된 ESD 보호 소자는 다음과 같은 공정을 수행하여 제조할 수 있다.
도 17에 도시된 ESD 보호 소자를 형성하기 위하여, 도 4 및 도 5를 참조로 설명한 공정을 수행한다.
이후, 상기 기판 상에 절연막(106)을 형성하고, 상기 절연막(106) 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여 예비 게이트 전극 및 저항 라인 패턴(109)을 형성한다. 상기 패터닝 공정에서는 커패시터를 형성하기 위한 전극 패턴 또는 예비 전극 패턴이 형성되지 않는다.
이 후, 도 6을 참조로 설명한 것과 같이, 제1 및 제2 소오스 영역(110a, 110c)과 제1 및 제2 드레인 영역(112a, 112c)을 형성하기 위한 불순물 도핑 공정을 수행한다.
계속하여 도 7 및 도 8을 참조로 설명한 공정들을 수행한다.
도 17을 참조하면, 도 8의 배선 라인들을 형성하기 위한 공정에서, 상기 드레인 라인과 일체로 구성되는 제1 전극 패턴(196)을 형성한다.
상기 제1 전극 패턴(196) 상부면을 덮는 유전막(198)을 형성한다. 상기 유전막(198) 상에 제2 전극 패턴(200)을 형성한다.
계속하여, 상기 제2 전극 패턴(200)을 덮는 층간 절연막(212)을 형성하고, 상기 제2 전극 패턴(200)과 게이트 전극(190)을 전기적으로 연결하는 배선들(206, 208)을 형성한다.
상기 공정들을 수행함으로써, 도 17에 도시된 ESD 보호 소자를 제조할 수 있다.
본 발명은 ESD 보호 소자를 포함하는 다양한 반도체 소자들에 사용될 수 있다.
100 : NMOS 트랜지스터 영역 102 : 액티브 핀들
106 : 절연막 108a : 예비 전극 패턴
108b : 예비 게이트 패턴 108c : 저항 라인 패턴
110a : 제1 소오스 영역 110b : 소오스 확장 영역
110c : 제2 소오스 영역 112a : 제1 드레인 영역
112b : 드레인 확장 영역 112c : 제2 드레인 영역
120a : 전극 패턴 120b : 게이트 전극
122 : 저항체 128 : 층간 절연막
122a, 130a, 130b, 130c, 130d：제1 내지 제5 콘택들
132 : 드레인 라인 134 : 제1 연결 라인
136 : 제2 연결 라인 138 : 소오스 라인
140 : 제3 연결 라인 150, 160, 170, 180 : 통합 전극

Claims (10)

  1. 제1 방향으로 연장되는 액티브 핀들 및 홈들이 반복 배치되는 기판;
    상기 기판의 액티브 핀들 및 홈들의 표면을 따라 구비되는 절연막;
    상기 기판의 액티브 핀들을 가로지르면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 일 측과 이격되는 기판 부위에 위치하는 제1 확장 불순물 영역;
    상기 게이트 전극의 다른 측과 이격되는 기판 부위에 위치하는 제2 확장 불순물 영역;
    상기 제1 확장 불순물 영역과 대향하도록 배치되는 커패시터용 전극 패턴;
    상기 제2 확장 불순물 영역과 대향하도록 배치되는 저항체; 및
    상기 전극 패턴, 게이트 전극 및 저항체를 서로 전기적으로 연결하는 연결 구조물을 포함하는 정전기 방전 보호 소자.
  2. 제1항에 있어서, 상기 제1 확장 불순물 영역은 상기 제2 확장 불순물 영역보다 넓은 면적을 갖는 정전기 방전 보호 소자.
  3. 제1항에 있어서, 상기 커패시터용 전극 패턴은 상기 제1 확장 불순물 영역의 상부면의 50% 이상을 덮는 형상을 갖는 정전기 방전 보호 소자.
  4. 제1항에 있어서, 상기 커패시터용 전극 패턴의 바닥면은 상기 액티브 핀들 및 홈들의 프로파일을 따라 돌출된 부위가 반복되는 정전기 방전 보호 소자.
  5. 제1항에 있어서, 상기 제1 확장 불순물 영역의 일 측에 상기 제1 확장 불순물 영역보다 더 높은 불순물 농도를 갖는 제1 불순물 영역을 더 포함하고, 상기 제2 확장 불순물 영역의 일 측에 상기 제2 확장 불순물 영역보다 더 높은 불순물 농도를 갖는 제2 불순물 영역을 더 포함하는 정전기 방전 보호 소자.
  6. 제5항에 있어서, 상기 제1 불순물 영역과 연결되는 제1 배선 및 상기 제2 불순물 영역과 연결되는 제2 배선을 더 포함하는 정전기 방전 보호 소자.
  7. 제1항에 있어서, 상기 게이트 전극 및 상기 커패시터용 전극 패턴은 동일한 금속 물질을 포함하고, 상기 저항체는 폴리실리콘을 포함하는 정전기 방전 보호 소자.
  8. 제1항에 있어서, 상기 저항체는,
    상기 제2 방향으로 연장되고 서로 평행하게 배치되는 저항 라인 패턴들;
    상기 저항 라인 패턴들의 양 단부에 배치되는 콘택 플러그들; 및
    제1 방향으로 서로 이웃하는 상기 콘택 플러그들을 연결시키는 연결 라인을 포함하는 정전기 방전 보호 소자.
  9. 제1항에 있어서, 상기 연결 구조물은 상기 전극 패턴 및 게이트 전극과 일체로 구성되는 정전기 방전 보호 소자.
  10. 제1항에 있어서, 상기 연결 구조물은,
    상기 전극 패턴, 게이트 전극 및 저항체와 각각 접촉하는 콘택 플러그; 및
    상기 콘택 플러그들의 상부면과 접촉하는 연결 라인들을 포함하는 정전기 방전 보호 소자.
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