KR20100089519A - Ｇｇｎｍｏｓｆｅｔ 및 사이리스터를 이용한 ｅｓｄ 보호 회로 - Google Patents

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KR20100089519A
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구용서
손정만
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서경대학교 산학협력단
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Abstract

본 발명은 ggNMOSFET에서 발생하는 브레이크다운에 의해 턴온된 기생 NPN 트랜지스터가 트리거링되고, ggNMOSFET로 인가된 ESD 펄스를 트리거링 포텐셜로 하는 사이리스터를 턴-온함으로써 소자를 정전기로부터 보호할 수 있는 ggNMOSFET 및 사이리스터를 이용한 ESD 보호 회로에 관한 것이다.
본 발명에 따른 ESD 보호 회로는 제1 ggNMOSFET의 패드에 연결된 드레인으로 인가된 ESD 펄스를 제1 p형 웰에 접속된 소스를 통해 상기 제1 p형 웰로 도통시키는 제1 전류 경로; 및 상기 제1 전류 경로를 통해 도통된 상기 ESD 펄스를 트리거링 포텐셜로 하며, 상기 패드에 연결된 제1 p형 영역과 n형 웰, 상기 제1 p형 웰 및 제2 n형 영역으로 구성되는 사이리스터를 통해 상기 제1 p형 영역으로 인가된 ESD 펄스를 상기 제2 n형 영역으로 도통시키는 제2 전류 경로를 포함하는 것을 특징으로 한다.

Description

ＧＧＮＭＯＳＦＥＴ 및 사이리스터를 이용한 ＥＳＤ 보호 회로{ELECTRO-STATIC DISCHARGE PROTECTION CIRCUIT USING GROUNDED-GATE NMOSFET AND THYRISTOR}
본 발명은 ggNMOSFET 및 사이리스터를 이용한 ESD 보호 회로에 관한 것으로, 특히 ggNMOSFET에서 발생하는 브레이크다운에 의해 턴온된 기생 NPN 트랜지스터가 트리거링되고, ggNMOSFET로 인가된 ESD 펄스를 트리거링 포텐셜로 하는 사이리스터를 턴-온함으로써 소자를 정전기로부터 보호할 수 있는 ggNMOSFET 및 사이리스터를 이용한 ESD 보호 회로에 관한 것이다.
전자 부품 및 전자 제품의 생산 과정이나 사용 중에는 정전기 방전(ESD: Electro-Static Discharge)이 발생할 수 있다. 정전기 방전은 고전압의 정전기가 순간적으로 방전되는 현상으로서 집적 회로 내부의 반도체 소자와 금속 배선의 파괴하고 회로의 오동작 등을 유발한다.
반도체 제조 기술이 미세공정(DSM: Deep Sub-Micron) 기술에서 극미세공정(VDSM: Very Deep Sub-Micron) 기술로 발전함에 따라 게이트 산화막(Gate oxide)의 두께가 약 0.1㎛ 이하로 감소하는 등 반도체 칩의 소형화 및 집적화가 달성되었 다. 정전기 방전으로 인한 펄스(pulse)의 전기적 레벨(level)은 수 kV(kilo volt), 수 암페어(Ampere) 정도로 매우 크기 때문에 정전기 방전은 집적 회로 내부의 반도체 소자를 파괴할 뿐만 아니라 집적 회로의 동작과 수율(yield)에 큰 영향을 주는 요인이다. 정전기 방전에 의해 파괴되는 집적 회로는 대략 25%~30% 정도로서 잡적 회로의 불량을 발생시키는 원인 중 상당한 부분을 차지한다.
정전기 방전에 의한 문제점을 해결하기 위하여 도 1에 도시된 사이리스터가 제안되었다.
도 1은 종래 기술에 따른 사이리스터를 이용한 ESD 보호 회로를 도시한 단면도이며, 도 2는 도 1의 종래 기술에 따른 ESD 보호 회로의 등가회로를 도시한 회로도이며, 도 3은 도 1의 종래 기술에 따른 ESD 보호 회로의 애노드 전압의 변화에 따른 SCR 특성 곡선을 도시한 그래프이다.
도 1에 도시된 ESD 보호 회로의 동작을 설명하면 다음과 같다.
애노드에 인가되는 전압이 Vc보다 커지면 pnp 트랜지스터(Q1)의 이미터-베이스(Emitter-Base) 접합이 순방향 바이어스(Forward bias) 상태가 되어, pnp 트랜지스터(Q1)가 턴-온(Turn-on)된다. pnp 트랜지스터(Q1)를 통해 흐르는 전류는 p형 웰(70)로 흐르게 되며, npn 트랜지스터(Q2)를 턴-온한다. n형 웰(20)에서 캐쏘드로 흐르는 npn 트랜지스터(Q2)의 전류는 pnp 트랜지스터(Q1)의 순방향 바이어스를 유지한다. 따라서, 턴-온된 pnp 트랜지스터(Q1) 및 npn 트랜지스터(Q2)에 의해 사이리스터가 트리거된다(도 3의 트리거 전압). pnp 트랜지스터(Q1)의 바이어스 상태와 무관하게 도 1의 사이리스터는 턴-온 상태를 유지한다.
즉, 도 3에 도시된 바와 같이, ESD 보호 회로는 애노드에 인가되는 전압이 트리거 포인트(trigger point)에 도달하기 전까지는 오프상태를 유지한다. 사이리스터는 애노드에 인가되는 전압이 트리거 포인트 이상이 되면, 애노드에 인가되는 전압이 홀딩 영역의 전압 상태를 유지하도록 ESD 전류를 방전한다.
도 1에 도시된 ESD 보호 회로는 적은 면적으로 원하는 ESD 보호 능력을 얻을 수 있으며, ESD 보호회로가 갖는 기생 캐패시턴스 성분도 최소화 할 수 있다. 따라서 고주파용 아날로그 및 RF 회로에 적합하다. 그러나 도 1의 사이리스터는 트리거 전압이 약 20V 정도로 매우 높아서 ESD 보호 회로가 동작하기 전에 집적 회로의 코어 회로로 ESD 전류가 유입된다. 따라서, 집적 회로의 MOSFET의 게이트 산화막이 파괴되거나 내부 선로가 열화되는 것을 방지하지 못한다는 문제점이 있다.
도 1에 도시된 ESD 보호 회로의 문제점을 개선하기 위하여 도 4의 ESD 보호 회로가 제안되었다.
도 4는 종래 기술에 따른 사이리스터를 이용한 ESD 보호 회로를 도시한 단면도이며, 도 5는 도 4의 종래 기술에 따른 ESD 보호 회로의 등가회로를 도시한 회로도이며, 도 6은 도 4의 종래 기술에 따른 ESD 보호 회로의 애노드 전압의 변화에 따른 SCR 특성 곡선을 도시한 그래프이다.
도 4의 ESD 보호 회로는 도 1의 ESD 보호 회로에 NMOS를 결합한 구조를 가지는 LVTSCR(Low Voltage Triggered Silicon Controlled Rectifier)를 포함한다.
도 4를 참조하면, 도 2의 LVTSCR은 P형 영역(30), N형 웰(20), P형 기판(10) 및 N형 영역(60)을 포함한다. 도 4의 LVTSCR은 n형 웰(20)과 p형 기판(10)의 경계 에 구비된 n+(18)과 p-형 기판(13)의 정션에서 발생하는 브레이크다운에 의해 트리거된다.
NMOS 구조를 사용하는 도 4의 LVTSCR에 따르면, N형 웰(20), P형 기판(10) 및 N형 영역(60)으로 구성되는 횡형 NPN 트랜지스터의 베이스 폭이 NMOS 트랜지스터의 채널 폭(50)으로 최소화됨으로써, 트리거 포인트를 낮출 수 있다(도 6 참조). 또한 P형 영역(30), N형 웰(20), P형 기판(10)으로 구성되는 횡형 PNP 트랜지스터의 베이스 폭(70)도 최소화한다. 따라서, 도 4의 LVTSCR은 약 6V 정도의 트리거 전압을 갖는다.
그러나, 도 1 및 도 4에 도시된 종래 기술에 따른 ESD 보호 회로에 사용되는 사이리스터는 ESD 전류로 인한 소자의 파손을 방지할 수 있지만, 낮은 전원 전압을 이용하는 I/O 인터페이스 회로 및 집적 회로에 적용할 수 없다는 문제점이 있다.
본 발명은 ggNMOSFET에서 발생하는 브레이크다운에 의해 턴온된 기생 NPN 트랜지스터가 트리거링되고, ggNMOSFET로 인가된 ESD 펄스를 트리거링 포텐셜로 하는 사이리스터를 턴-온함으로써 소자를 정전기로부터 보호할 수 있는 ggNMOSFET 및 사이리스터를 이용한 ESD 보호 회로에 관한 것이다.
본 발명에 따른 ESD 보호 회로는 제1 ggNMOSFET의 패드에 연결된 드레인으로 인가된 ESD 펄스를 제1 p형 웰에 접속된 소스를 통해 상기 제1 p형 웰로 도통시키는 제1 전류 경로; 및 상기 제1 전류 경로를 통해 도통된 상기 ESD 펄스를 트리거링 포텐셜로 하며, 상기 패드에 연결된 제1 p형 영역과 n형 웰, 상기 제1 p형 웰 및 제2 n형 영역으로 구성되는 사이리스터를 통해 상기 제1 p형 영역으로 인가된 ESD 펄스를 상기 제2 n형 영역으로 도통시키는 제2 전류 경로를 포함하는 것을 특징으로 한다.
본 발명에 따른 ESD 보호 회로는 애노드에 접속된 제1 p형 영역, 상기 애노드에 접속된 n형 웰 및 제2 n형 영역을 통해 캐쏘드에 접속된 제1 p형 웰을 포함하는 PNP 트랜지스터; 상기 n형 웰, 상기 제1 p형 웰 및 상기 제2 n형 영역을 포함하는 NPN 트랜지스터; 및 드레인이 상기 애노드에 접속되며, 소스가 상기 제1 p형 웰에 접속된 ggNMOSFET를 포함하는 것을 특징으로 한다.
상기 소스는 상기 제1 p형 웰에 구비된 제3 p형 영역을 통해 상기 제1 p형 웰에 접속되는 것이 바람직하다.
본 발명에 따른 ESD 보호 회로는 기판에 형성된 제1 p형 웰, n형 웰 및 제2 p형 웰; 상기 제1 p형 웰 상부에 형성된 제2 n형 영역; 상기 n형 웰의 상부에 형성된 제1 p형 영역; 및 상기 제2 p형 웰 상부에 형성된 드레인 및 소스를 포함하는 ggNMOSFET를 포함하되, 상기 드레인, 제1 n형 영역 및 제1 p형 영역은 애노드에 접속되며, 상기 소스는 상기 제1 p형 웰에 접속되며, 제2 n형 영역은 캐쏘드에 접속되는 것을 특징으로 한다.
또한, 본 발명에 따른 ESD 보호 회로는 상기 제1 p형 웰 상부에 구비되며, 상기 캐쏘드에 접속된 제2 p형 영역; 상기 n형 웰 및 상기 제2 p형 웰의 경계면에 구비되는 제3 n형 영역; 및 상기 제1 p형 웰 상부에 구비되는 제3 p형 영역을 더 포함하되, 상기 제1 n형 영역 및 상기 제1 p형 영역은 상기 n형 웰 상부에 구비되며, 상기 소스는 상기 제3 p형 영역을 통해 상기 제1 p형 웰에 접속되는 것이 바람직하다.
본 발명에 따른 ggNMOSFET 및 사이리스터를 이용한 ESD 보호 회로는 ggNMOSFET의 드레인으로 ESD 펄스가 인가되면 ggNMOSFET의 드레인과 소스 사이의 브레이크다운에 의해 턴온된 기생 NPN 트랜지스터가 트리거되어 접지 단자에 연결된 캐쏘드를 통해 방전시키고, ggNMOSFET의 드레인으로 인가된 ESD 펄스를 트리거링 포텐셜로 하는 사이리스터가 턴-온되어 상기 ESD 펄스를 접지 단자에 연결된 캐쏘드로 방전함으로써, ESD 펄스, 고주파 노이즈 및 오버슈팅에 의한 펄스로부터 집 적 회로를 보호할 수 있다는 장점이 있다.
또한, 사이리스터에 구비된 제2 n형 영역과 제3 p형 영역의 사이 거리를 조절하여 홀딩 전압을 조절할 수 있으므로 정상 상태에서 발생하는 집적 회로의 오동작을 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 7은 본 발명에 따른 ggNMOSFET 및 사이리스터를 이용한 ESD 보호 회로를 도시한 단면도이며, 도 8은 도 7의 본 발명에 따른 ESD 보호 회로의 등가회로를 도시한 회로도이며, 도 9은 도 7의 본 발명에 따른 ESD 보호 회로의 애노드 전압의 변화에 따른 SCR 특성 곡선을 도시한 그래프이다.
도 7 및 도 8을 참조하면, 본 발명에 따른 ggNMOSFET 및 사이리스터를 이용한 ESD 보호 회로는 PNP 트랜지스터(Q1)와 NPN 트랜지스터(Q2)로 구성되는 사이리스터 및 ggNMOSFET(M1, M2)를 포함한다.
PNP 트랜지스터(Q1)는 n형 웰(300) 및 제1 p형 웰(200)에 형성된다. 구체적으로는, n형 웰(300) 상부에 형성된 제1 p형 영역(310), n형 웰(300) 및 제1 p형 웰(200)을 포함한다. 제1 p형 영역(310)은 페드에 접속된 애노드에 접속되며, n형 웰(300)은 제1 n형 영역(320)을 통해 상기 애노드에 접속된다. 또한, 제1 p형 웰(200)은 제2 p형 영역(210)을 통해 캐쏘드에 접속된다.
NPN 트랜지스터(Q2)는 n형 웰(300) 및 제1 p형 웰(200)에 형성된다. 구체적 으로는, n형 웰(300), 제1 p형 웰(200) 및 제1 p형 웰(200)의 상부에 형성된 제2 n형 영역(220)을 포함한다. 제2 n형 영역(220)은 그라운드 단자에 접속된 캐쏘드에 접속된다.
ggNMOSFET(grounded-gate NMOSFET)(M2)의 게이트는 제2 p형 웰(400)의 상부에 형성되며, 그라운드 단자에 접속된 캐쏘드에 접속된다. ggNMOSFET(M2)의 드레인(410)은 제2 p형 웰(400)의 상부에 형성되며, 상기 애노드에 접속된다. ggNMOSFET(M2)의 소스(420)는 제2 p형 웰(400)의 상부에 형성되며, 제3 p형 영역(230)에 접속된다.
또한, ggNMOSFET(M1)의 게이트는 제2 p형 웰(400)의 상부에 형성되며, 그라운드 단자에 접속된 캐쏘드에 접속된다. ggNMOSFET(M1)의 드레인(410)은 n형 웰(300)과 제2 p형 웰(400)의 경계면 상부에 구비된다. ggNMOSFET(M1)의 소스(420)는 제2 p형 웰(400)의 상부에 형성되며, 제3 p형 영역(230)에 접속된다.
본 발명에 따른 ESD 보호 회로는 기판(10)에 형성된 제1 p형 웰(200), n형 웰(300) 및 제2 p형 웰(400) 각각은 PN 접합(PN junction)으로 형성된다.
본 발명에 따른 ESD 보호 회로의 동작을 설명하면 다음과 같다.
패드(20)를 통해 인가된 ESD 펄스가 애노드, 즉 제1 p형 영역(310), 제1 n형 영역(320) 및 ggNMOSFET(M1, M2)의 드레인(410)에 인가되면, 드레인(410, 430) 및 제2 p형 웰(400) 사이의 애벌런치 브레이크다운(avalanche breakdown)에 의해 제2 p형 웰(400)의 포텐셜이 증가한다. 제2 p형 웰(400)이 증가하면, 기생적으로 발생되는 횡형 npn 트랜지스터가 턴-온된다. 턴-온된 npn 트랜지스터의 정궤환 동작으 로 인해 ESD 펄스는 점선으로 표시된 제1 전류 경로를 따라 제3 p형 영역(230)으로 도통된다. 도통된 ESD 펄스는 제2 p형 영역(210)을 통해 캐쏘드인 접지 단자로 방전된다.
제3 p형 영역(230)으로 도통된 ESD 펄스에 의해 사이리스터는 트리거링된다. 즉, PNP 트랜지스터(Q1)와 NPN 트랜지스터(Q2)는 턴-온된다. 제1 p형 영역(310) 및 제1 n형 영역(320)으로 인가된 ESD 펄스는 PNP 트랜지스터(Q1)와 NPN 트랜지스터(Q2)의 정궤환 동작으로 인해 실선으로 표시된 제2 전류 경로를 따라 접지 단자로 방전된다.
패드(20)로 상기 ESD 펄스가 인가되면, 도 8에 도시된 바와 같이, 1차 트리거링은 약 9V에서 발생하며, 2차 트리거링은 약 6.7V에서 발생함을 알 수 있다. 즉, 패드(20)에 전압이 인가되면, 약 9V에서 상기 1차 트리거링이 발생하여 ESD 보호 회로는 상기 제1 전류 경로를 따라 상기 ESD 펄스를 방전한다. 상기 1차 트리거링에 의해 사이리스터가 턴온되면, 6.7V에서 2차 트리거링이 발생하여 ESD 보호 회로는 상기 제2 전류 경로를 따라 상기 ESD 펄스를 방전한다.
도 10는 도 7의 본 발명에 따른 ESD 보호 회로의 D의 변화에 따른 애노드의 V-I 관계를 도시한 그래프이다.
도 10을 참조하면, D가 증가함에 따라 홀딩 전압이 증가하는 것을 볼 수 있다. 즉, D가 증가하면, NPN 트랜지스터(Q2)의 베이스 폭이 넓어지고, NPN 트랜지스터(Q2)의 베이스 폭이 넓어짐에 따라 β값은 감소한다(이때,
Figure 112009006895180-PAT00001
, IC=컬렉터 전 류, IB=베이스 전류). β값이 감소하면, 제1 p형 웰(200)의 저항이 증가하므로 홀딩 전압 및 트리거 전압이 증가한다.
따라서, 고주파 노이즈 또는 갑작스런 전압의 오버슈팅(Overshooting)에 의한 펄스가 애노드에 인가되는 경우에 대비하여 ESD 보호 회로의 설계시 적절한 D값을 선택함으로써 정상 상태에서 발생하는 오동작을 방지할 수 있다.
이상에서 본 발명에 따른 바람직한 실시예를 설명하였으나, 이는 예시적인 것에 불과하며 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 여타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 보호 범위는 이하의 특허청구범위에 의해서 정해져야 할 것이다.
따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 종래 기술에 따른 사이리스터를 이용한 ESD 보호 회로를 도시한 단면도.
도 2는 도 1의 종래 기술에 따른 ESD 보호 회로의 등가회로를 도시한 회로도.
도 3은 도 1의 종래 기술에 따른 ESD 보호 회로의 애노드 전압의 변화에 따른 SCR 특성 곡선을 도시한 그래프.
도 4는 종래 기술에 따른 사이리스터를 이용한 ESD 보호 회로를 도시한 단면도.
도 5는 도 4의 종래 기술에 따른 ESD 보호 회로의 등가회로를 도시한 회로도.
도 6은 도 4의 종래 기술에 따른 ESD 보호 회로의 애노드 전압의 변화에 따른 SCR 특성 곡선을 도시한 그래프.
도 7은 본 발명에 따른 ggNMOSFET 및 사이리스터를 이용한 ESD 보호 회로를 도시한 단면도.
도 8은 도 7의 본 발명에 따른 ESD 보호 회로의 등가회로를 도시한 회로도.
도 9은 도 7의 본 발명에 따른 ESD 보호 회로의 애노드 전압의 변화에 따른 SCR 특성 곡선을 도시한 그래프.
도 10는 도 7의 본 발명에 따른 ESD 보호 회로의 D의 변화에 따른 애노드의 V-I 관계를 도시한 그래프.

Claims (5)

  1. 제1 ggNMOSFET의 패드에 연결된 드레인으로 인가된 ESD 펄스를 제1 p형 웰에 접속된 소스를 통해 상기 제1 p형 웰로 도통시키는 제1 전류 경로; 및
    상기 제1 전류 경로를 통해 도통된 상기 ESD 펄스를 트리거링 포텐셜로 하며, 상기 패드에 연결된 제1 p형 영역과 n형 웰, 상기 제1 p형 웰 및 제2 n형 영역으로 구성되는 사이리스터를 통해 상기 제1 p형 영역으로 인가된 ESD 펄스를 상기 제2 n형 영역으로 도통시키는 제2 전류 경로
    를 포함하는 것을 특징으로 하는 ESD 보호 회로.
  2. 애노드에 접속된 제1 p형 영역, 상기 애노드에 접속된 n형 웰 및 제2 n형 영역을 통해 캐쏘드에 접속된 제1 p형 웰을 포함하는 PNP 트랜지스터;
    상기 n형 웰, 상기 제1 p형 웰 및 상기 제2 n형 영역을 포함하는 NPN 트랜지스터; 및
    드레인이 상기 애노드에 접속되며, 소스가 상기 제1 p형 웰에 접속된 ggNMOSFET
    를 포함하는 것을 특징으로 하는 ESD 보호 회로.
  3. 제2항에 있어서,
    상기 소스는 상기 제1 p형 웰에 구비된 제3 p형 영역을 통해 상기 제1 p형 웰에 접속되는 것을 특징으로 하는 ESD 보호 회로.
  4. 기판에 형성된 제1 p형 웰, n형 웰 및 제2 p형 웰;
    상기 제1 p형 웰 상부에 형성된 제2 n형 영역;
    상기 n형 웰의 상부에 형성된 제1 p형 영역; 및
    상기 제2 p형 웰 상부에 형성된 드레인 및 소스를 포함하는 ggNMOSFET
    를 포함하되,
    상기 드레인, 제1 n형 영역 및 제1 p형 영역은 애노드에 접속되며, 상기 소스는 상기 제1 p형 웰에 접속되며, 제2 n형 영역은 캐쏘드에 접속되는 것을 특징으로 하는 ESD 보호 회로.
  5. 제4항에 있어서,
    상기 제1 p형 웰 상부에 구비되며, 상기 캐쏘드에 접속된 제2 p형 영역;
    상기 n형 웰 및 상기 제2 p형 웰의 경계면에 구비되는 제3 n형 영역; 및
    상기 제1 p형 웰 상부에 구비되는 제3 p형 영역을 더 포함하되,
    상기 제1 n형 영역 및 상기 제1 p형 영역은 상기 n형 웰 상부에 구비되며, 상기 소스는 상기 제3 p형 영역을 통해 상기 제1 p형 웰에 접속되는 것을 특징으로 하는 ESD 보호 회로.
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