CN113140622B - 一种在功率器件中排布金属层的方法 - Google Patents

一种在功率器件中排布金属层的方法 Download PDF

Info

Publication number
CN113140622B
CN113140622B CN202110321772.5A CN202110321772A CN113140622B CN 113140622 B CN113140622 B CN 113140622B CN 202110321772 A CN202110321772 A CN 202110321772A CN 113140622 B CN113140622 B CN 113140622B
Authority
CN
China
Prior art keywords
layer
metal
metal layer
field effect
effect device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110321772.5A
Other languages
English (en)
Other versions
CN113140622A (zh
Inventor
乔伊·迈克格雷格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Monolithic Power Systems Co Ltd
Original Assignee
Chengdu Monolithic Power Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Monolithic Power Systems Co Ltd filed Critical Chengdu Monolithic Power Systems Co Ltd
Publication of CN113140622A publication Critical patent/CN113140622A/zh
Application granted granted Critical
Publication of CN113140622B publication Critical patent/CN113140622B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提出了一种功率场效应器件及其金属层的排布方法，所述功率场效应器件包括：第一介电层及镶嵌于第一介电层的第一金属层；第二介电层及镶嵌于第二介电层的第二金属层；其中，所述第一金属层和第二金属层直接接触，中间没有通孔层。本发明将第一金属层和第二金属层直接接触，并通过各金属层的排布避免电极间的短接，从而移除了传统工艺中连接相邻金属层的通孔层，有效地节省了一道掩膜工序，降低了功率场效应管的制造成本。

Description

一种在功率器件中排布金属层的方法
技术领域
本发明涉及半导体器件，更具体地说，本发明涉及半导体器件中的功率场效应器件的制造方法。
背景技术
横向功率场效应器件的所有电极连接(包括但不限于源极、栅极和漏极)分布于晶片一侧。图1示出了现有的功率场效应器件10的俯视图。所述功率场效应器件10，版图结构紧凑高效，其源漏极区域在栅极两侧交替排布，并且源漏极区域各自由第一金属层覆盖，而条带状的各栅极在条带的末端也通过第一金属层相连。
先进的功率场效应器件制造工艺倾向于减小器件尺寸，这就要求第一金属层的线宽和线间距也需要减小。减小的金属层线宽和线间距则通常伴随着金属层的厚度的减小。而受到金属层的电迁移的限制，金属层线宽和厚度的减小会导致金属层的电阻的增大及载流能力的减小。这些问题通常可以通过在减小了线宽和线间距的第一金属层上增加金属层来解决，该增加的金属层可以与第一金属层的走线平行或垂直。
当横向功率场效应器件与其他电路集成在一起时，单单一层金属无法完成复杂的连接结构，通常需要多层金属来完成电路的互连。在这种情况下，增加金属层来完成复杂的连接结构是必然的，掩膜层和制造成本的增加已是必须，顺带地，整个金属层的载流能力也得以增加。然而在分立器件中，即场效应器件单独集成于芯片，或场效应器件与一些简单的周边器件集成于芯片中时，并不需要多层金属互连。在这种情况下，增加金属层则是实实在在地因为需要提高金属层载流能力而增加了制造成本。
图2示出了现有的具有两层金属层M1和M2的功率场效应器件20的剖面图。在图2中，功率场效应器件20还包括场板接触FPC。该场板接触FPC位于栅极接触G和漏极接触DC之间并且不被上面的金属层所覆盖。俯视来看，所述场板接触FPC为条带形状，与图1中的栅极条带末端连接至第一金属层的结构类似，其条带末端连接至第一金属层M1的金属线M12，从而与栅极接触G或源极接触SC相连。由于场板接触FPC电连接至栅极接触G或源极接触SC，那么图2中连接至漏极接触DC的第一金属层M1的金属线M11就需要与场板接触FPC保持距离，以免造成源漏短路，或漏栅短路等故障。这个版图结构限制了第一金属层M1的金属线M11的宽度，导致有必要铺设第二金属层M2，两层金属之间通过通孔层V1相连接。也就是说，需要增加两道掩膜工序，一道用于第二金属层M2，另一道用于通孔层V1。
因此，希望能有减少或不增加掩膜工序，但又可以增加金属层的载流能力的工艺方法。
发明内容
本发明的目的是提供一种在功率场效应器件上排布金属层的工艺方法，该工艺方法在第一金属层上直接排布一层厚铜金属层，相较于传统的两层金属层的工艺，减少了通孔掩膜工序，在提高了金属层的载流能力的同时，减少了一道掩膜工序。
根据本发明一实施例的一种排布场效应器件的金属层的方法，包括：在硅表面上形成第一介电层；在第一介电层中刻蚀图案确定第一金属层的位置；在第一金属层的位置中形成第一金属层；在第一介电层和第一金属层上形成第二介电层；在第二介电层中刻蚀图案确定第二金属层的位置；在第二金属层的位置中形成第二金属层；其中，所述第一金属层和第二金属层直接接触，中间没有通孔层。
根据本发明一实施例的一种功率场效应器件，包括：第一介电层，位于硅表层；第一金属层，镶嵌在第一介电层中；第二介电层，位于第一介电层和第一金属层之上；以及第二金属层，镶嵌在第二介电层中；其中，所述第一金属层和第二金属层直接接触，中间没有通孔层。
附图说明
为了更好的理解本发明，将根据以下附图对本发明进行详细描述：
图1示出了现有的功率场效应器件10的俯视图；
图2示出了现有的具有两层金属层M1和M2的功率场效应器件20的剖面图；
图3示出了根据本发明一实施例的功率场效应器件30的剖面图；
图4示出了根据本发明一实施例的功率场效应器件30的俯视图；
图5A～H示出了根据本发明一实施例的场效应器件的金属层排布步骤。
具体实施方式
下面将详细描述本发明的具体实施例。应当理解的是，这些实施例只用于举例说明，并不用于限制本发明。相反地，本发明应当涵盖替代、修改和等效等方式，这些方式可能在附加的权利要求所定义的精神和范围之内。另外，在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。
说明书和权利要求书中表示方位的用语，例如“左”“右”“里”“外”“前”“后”“上”“下”“顶部”“底部”“正上方”“正下方”等，只用于描述，并不意味着这些相对位置是永久不变的。应当理解的是，以上术语在适当的情况下是可以互换的，从而使得相应的实施例可以在其它方向上正常工作。
图3示出了根据本发明一实施例的功率场效应器件30的剖面图。如图3所示，场效应器件30包括：位于硅平面表层303之上的第一介电层301；镶嵌在第一介电层301内的第一金属层M1；在第一介电层301和第一金属层M1之上的第二介电层302；以及镶嵌在第二介电层302内的第二金属层M2。
图3中的剖面图示出了功率场效应器件30的一部分，而并非是整个器件。整个功率场效应器件30的源漏间隔排布，向两边延伸。
在图3中，通过掩膜工序，刻蚀第一介电层301定义第一金属层M1的位置。同样的，第二金属层M2在第二介电层302中的位置也通过掩膜工序刻蚀而来。如图3所示，第一金属层M1包括相互隔开的金属线M12和M11，分别连接至源极接触SC和漏极接触DC。同样的，第二金属层M2包括相互隔开的金属线M22和M21，分别连接至金属线M12和M11。
在图2所示现有的功率场效应器件20中，通孔层V1沉积在第一介电层301之上。而在本发明中，如图3所示，厚铜金属层，也就是第二金属层M2取代通孔层V1，覆盖在第一金属层M1上，也就是说第一金属层M1和第二金属层M2直接接触，两者之间不存在通孔层。第二介电层302的厚度可以是与第二金属层M2的金属线间距兼容的最大值，所述第二金属层M2的金属线间距与下方功率场效应管的晶胞排布间距有关。
图4示出了根据本发明一实施例的功率场效应器件30的俯视图。如图4所示，第一金属层M1的金属线M12覆盖源极接触SC，并且末端横向延伸与场板接触FPC的末端重叠，将场板接触FPC与源极电极(图4中末示出)电连接。金属线M12除了末端延伸与场板接触FPC相重叠外，其余部分末覆盖场板接触FPC，并且场板接触FPC与其上方和漏极接触DC相连的第二金属层的金属线M21之间不接触。图4中，第二金属层M2的金属线M22，通过第一金属层M1的金属线M12，电连接至源极接触SC，而第二金属层M2的金属线M21，通过第一金属层M1的金属线M11，电连接至漏极接触DC，金属线M22和金属线M21分开排布，以免源漏短接。
在一个实施例中，第一金属层M1的厚度区间为0.12μm～0.38μm，并且第一金属层M1的最小线宽和最小线间距均为0.12μm，因此，其最小中线间距为0.24μm。
在一个实施例中，第二金属层M2的厚度区间为0.9μm～1.5μm，并且第二金属层M2的最小线宽是0.9μm，最小线间距为0.5μm，因此，其最小中线间距为1.4μm。
在一个实施例中，较厚的第二金属层M2被钝化层覆盖，并且通过钝化层中刻蚀的孔连接至上层的厚铜RDL(ReDistribution Layer,再分布层)。而所述厚铜RDL上可以再覆盖钝化层，并且通过引线键合至场效应器件周边的焊盘。在一个实施例中，第二金属层M2上还覆盖有更多的金属层，及金属层间的通孔层。在上述所有实施例中，第一金属层M1和第二金属层M2间的通孔层V1被移除了，因此，用于制作通孔层V1的掩膜工序可以省去。
图5A～H示出了根据本发明一实施例的场效应器件的金属层排布步骤。
图5A中，在硅表层303上方首先形成一层刻蚀阻挡层501。所述刻蚀阻挡层可以为氮化硅材料。在一个实施例中，刻蚀阻挡层501的厚度区间为50nm～150nm。
图5B中，在刻蚀阻挡层501上方形成一层二氧化硅层502。所述二氧化硅层502的厚度取决于第一金属层M1的厚度要求，并且其厚度远大于刻蚀阻挡层501的厚度。
图5C中，在二氧化硅层502上方形成一层氮氧化硅层503。在一个实施例中，氮氧化硅层503的厚度区间为50nm～150nm。
图5D中，在氮氧化硅层503上方形成一层光刻胶层510，并对光刻胶层510进行刻蚀来定义第一金属层M1的区域。
图5E中，从光刻胶层510的开口刻蚀第一介电层301。在一个实施例中，刻蚀第一介电层301以形成图5E中的结构包括以下步骤：1、从光刻胶层510的开口处刻蚀二氧化硅层502和氮氧化硅层503；2、移除光刻胶层510；3、从二氧化硅层502和氮氧化硅层503的开口处刻蚀刻蚀阻挡层501。
图5F中，在刻蚀第一介电层301后形成的开口中填充第一金属层M1。在一个实施例中，所述第一金属层的材料包括铜。在其他实施例中，所述第一金属层M1的材料可能包括锡、镍、铅或铝。在一个实施例中，填充第一金属层M1的步骤还包括依次形成金属阻挡层和铜籽晶层，然后再将铜镀至整个面。
图5G中，对整个器件表面进行化学机械抛光以移除不需要的金属，得到第一介电层301水平高度的平整表面。
图5H中，以与形成第一介电层301相同的方式在表面上沉积第二介电层302，包括依次形成刻蚀阻挡层504，二氧化硅层505和氧氮化硅层506。二氧化硅层505的厚度由第二金属层M2的厚度要求决定。本领域普通技术人员可以根据应用需求来决定第二金属层M2的厚度。此外，图5H中，以与形成第一金属层M1相同的方式对第二电介质层302进行印刻，并填充金属层以形成第二层金属层M2。为简明起见，上述步骤未逐步示出。
前述提及的各金属层的厚度，金属线的线宽及线间距等的数值均为设计中的理想值。在制造完成的实际器件中，各数值可能会有±50％的偏差。
本发明实施例中的介电层材料仅作示例性说明，本领域技术人员已知的适用的其他类型材料也可以用作介电层。
根据以上教导，本发明的许多更改和变型方式显然也是可行的。因此，应当理解的是，在权利要求所限定的范围内，本发明可以不用按照上述特定的描述来实施。同样应当理解的是，上述公开只涉及到本发明一些优选实施例，在不脱离本发明权利要求所限定的精神和范围的前提下，可以对本发明作出更改。当只有一个优选实施例被公开，本领域普通技术人员不难想到改型并将其付诸于实施，而不脱离于本发明权利要求所限定的精神与范围。

Claims (15)

1.一种排布场效应器件的金属层的方法，包括：
在硅表面上形成第一介电层；
在第一介电层中刻蚀图案确定第一金属层的位置；
在第一金属层的位置中形成第一金属层；
在第一介电层和第一金属层上形成第二介电层；
在第二介电层中刻蚀图案确定第二金属层的位置；
在第二金属层的位置中形成第二金属层；
其中，所述第一金属层和第二金属层具有线结构，所述第一金属层和第二金属层直接接触，中间没有通孔层。
2.如权利要求1所述的排布场效应器件的金属层的方法，其中在第一介电层和第二介电层中刻蚀图案的步骤均包括：
在目标介电层上形成光刻胶层；
在光刻胶层刻印图案形成开口以暴露出需要刻蚀的介电层区域；
通过光刻胶层的开口刻蚀介电层；以及
移除光刻胶层。
3.如权利要求1所述的排布场效应器件的金属层的方法，其中形成第一介电层和第二介电层的步骤均包括：
形成刻蚀阻挡层；
在刻蚀阻挡层上形成二氧化硅层；以及
在二氧化硅层上形成氮氧化硅层。
4.如权利要求3所述的排布场效应器件的金属层的方法，其中所述刻蚀阻挡层的材料包括氮化硅。
5.一种功率场效应器件，包括：
第一介电层，位于硅表层；
第一金属层，镶嵌在第一介电层中；
第二介电层，位于第一介电层和第一金属层之上；以及
第二金属层，镶嵌在第二介电层中；
其中，所述第一金属层和第二金属层具有线结构，所述第一金属层和第二金属层直接接触，中间没有通孔层。
6.如权利要求5所述的功率场效应器件，其中所述第一介电层和第二介电层均包括：
刻蚀阻挡层；
位于刻蚀阻挡层之上的二氧化硅层；以及
位于二氧化硅层之上的氮氧化硅层。
7.如权利要求6所述的功率场效应器件，其中所述刻蚀阻挡层的材料包括氮化硅。
8.如权利要求6所述的功率场效应器件，其中所述刻蚀阻挡层的厚度小于150nm。
9.如权利要求6所述的功率场效应器件，其中所述二氧化硅层的厚度小于150nm。
10.如权利要求5所述的功率场效应器件，其中所述第一金属层的厚度区间为0.12μm～0.38μm。
11.如权利要求5所述的功率场效应器件，其中所述第一金属层的金属线的最小线宽为0.12μm。
12.如权利要求5所述的功率场效应器件，其中所述第一金属层的金属线的最小线间距为0.12μm。
13.如权利要求5所述的功率场效应器件，其中所述第二金属层的厚度区间为0.9μm～1.5μm。
14.如权利要求5所述的功率场效应器件，其中所述第二金属层的金属线的最小线宽为0.9μm。
15.如权利要求5所述的功率场效应器件，其中所述第二金属层的金属线的最小线间距为0.5μm。
CN202110321772.5A 2020-06-24 2021-03-25 一种在功率器件中排布金属层的方法 Active CN113140622B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/910,964 US20210408250A1 (en) 2020-06-24 2020-06-24 Method of distributing metal layers in a power device
US16/910,964 2020-06-24

Publications (2)

Publication Number Publication Date
CN113140622A CN113140622A (zh) 2021-07-20
CN113140622B true CN113140622B (zh) 2024-01-12

Family

ID=76811631

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110321772.5A Active CN113140622B (zh) 2020-06-24 2021-03-25 一种在功率器件中排布金属层的方法

Country Status (2)

Country Link
US (1) US20210408250A1 (zh)
CN (1) CN113140622B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1347146A (zh) * 2000-09-28 2002-05-01 日本电气株式会社 具有绝缘体上硅结构的半导体器件及其制造方法
CN1941413A (zh) * 2005-09-29 2007-04-04 三洋电机株式会社 绝缘栅型场效应晶体管及其制造方法
CN101325217A (zh) * 2007-06-12 2008-12-17 台湾积体电路制造股份有限公司 一种半导体结构
CN102005472A (zh) * 2009-08-31 2011-04-06 比亚迪股份有限公司 一种功率半导体器件及其制造方法
CN103872133A (zh) * 2012-12-12 2014-06-18 力士科技股份有限公司 短沟道沟槽式金属氧化物半导体场效应管
CN107919357A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体装置及制造半导体装置的方法
CN110277347A (zh) * 2018-03-14 2019-09-24 台湾积体电路制造股份有限公司 使用自下而上填充沉积的导电部件形成和结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6014984B2 (ja) * 2011-09-29 2016-10-26 富士通株式会社 半導体装置及びその製造方法
US9330972B2 (en) * 2014-08-12 2016-05-03 Globalfoundries Inc. Methods of forming contact structures for semiconductor devices and the resulting devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1347146A (zh) * 2000-09-28 2002-05-01 日本电气株式会社 具有绝缘体上硅结构的半导体器件及其制造方法
CN1941413A (zh) * 2005-09-29 2007-04-04 三洋电机株式会社 绝缘栅型场效应晶体管及其制造方法
CN101325217A (zh) * 2007-06-12 2008-12-17 台湾积体电路制造股份有限公司 一种半导体结构
CN102005472A (zh) * 2009-08-31 2011-04-06 比亚迪股份有限公司 一种功率半导体器件及其制造方法
CN103872133A (zh) * 2012-12-12 2014-06-18 力士科技股份有限公司 短沟道沟槽式金属氧化物半导体场效应管
CN107919357A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体装置及制造半导体装置的方法
CN110277347A (zh) * 2018-03-14 2019-09-24 台湾积体电路制造股份有限公司 使用自下而上填充沉积的导电部件形成和结构

Also Published As

Publication number Publication date
CN113140622A (zh) 2021-07-20
US20210408250A1 (en) 2021-12-30

Similar Documents

Publication Publication Date Title
US9147674B2 (en) Closed cell configuration to increase channel density for sub-micron planar semiconductor power device
KR100816754B1 (ko) 반도체 장치의 패턴 형성 방법
US8592978B2 (en) Method of fabricating semiconductor device and the semiconductor device
US20150028410A1 (en) Non-volatile memory device and method for manufacturing same
CN111463215B (zh) 存储器结构及其制造方法
KR920005453B1 (ko) 반도체 접속장치 형성방법
US8729658B2 (en) Integrated circuit devices having buried interconnect structures therein that increase interconnect density
US8937351B2 (en) Power MOS transistor with improved metal contact
CN113140622B (zh) 一种在功率器件中排布金属层的方法
US8836008B2 (en) Semiconductor device and method of manufacturing same
US20060246646A1 (en) MOS device and a process for manufacturing MOS devices using a dual-polysilicon layer technology with side contact
KR20110046921A (ko) 도전 패턴 구조물 및 그 제조 방법
CN110767627B (zh) 半导体装置及其制作工艺
US8030697B2 (en) Cell structure of semiconductor device having an active region with a concave portion
KR20150042646A (ko) 정전기 방전 보호 소자
CN217334088U (zh) 半导体装置
TWI470798B (zh) 金氧半導體晶片及其製作方法
KR20090068569A (ko) 반도체 소자의 테스트 패턴 및 테스트 패턴 형성 방법
KR101043411B1 (ko) 반도체소자의 금속배선 형성방법
EP1434257A2 (en) MOS device and process for manufacturing MOS devices using dual-polysolicon layer technology
KR100280528B1 (ko) 반도체 장치의 내부배선 형성방법
US9349813B2 (en) Method for fabricating semiconductor device
CN100499103C (zh) 半导体内连线结构与nor型快闪记忆体及其制造方法
JP2001185613A (ja) 半導体装置およびその製造方法
KR20060133791A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant