CN110277347A - 使用自下而上填充沉积的导电部件形成和结构 - Google Patents

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赖加瀚
张志维
傅美惠
蔡明兴
林威戎
汪于仕
郑雅忆
陈怡利
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Abstract

本发明提供了与诸如金属接触件、通孔、线等的导电部件和用于形成那些导电部件的方法相关的示例性实施例。在一些实施例中，一种结构包括：第一介电层，位于衬底上方；第一导电部件，穿过第一介电层，第一导电部件包括第一金属；第二介电层，位于第一介电层上方；以及第二导电部件，穿过第二介电层，具有延伸至第一导电部件的下部凸形表面，其中，第二导电部件的下部凸形表面具有在第二介电层的底部边界下方横向延伸的尖端。本发明的实施例还涉及使用自下而上填充沉积的导电部件形成和结构。

Description

使用自下而上填充沉积的导电部件形成和结构
技术领域
本发明的实施例涉及使用自下而上填充沉积的导电部件形成和结构。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(例如，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(例如，使用制造工艺可产生的最小部件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
随着器件的按比例缩小，制造商已经开始使用新的和不同的材料和/或材料的组合以促进器件的按比例缩小。按比例缩小本身以及与新的和不同的材料结合已经引起挑战，该挑战在更大几何尺寸的前几代中可能不会存在。
发明内容
本发明的实施例提供了一种半导体结构，包括：第一介电层，位于衬底上方；第一导电部件，穿过所述第一介电层，所述第一导电部件包括第一金属；第二介电层，位于所述第一介电层上方；以及第二导电部件，穿过所述第二介电层，具有延伸至所述第一导电部件的下部凸形表面，其中，所述第二导电部件的所述下部凸形表面具有在所述第二介电层的底部边界下方横向延伸的尖端。
本发明的另一实施例提供了一种用于半导体工艺的方法，所述方法包括：在第一介电层中形成第一导电部件；在所述第一导电部件上形成凹形表面；以及在第二介电层中形成第二导电部件，所述第二介电层位于所述第一介电层上方，所述第二导电部件具有与所述第一导电部件的所述凹形表面匹配的凸形表面，其中，所述第二导电部件的所述凸形表面具有在所述第二介电层的底面下方横向延伸的尖端。
本发明的又一实施例提供了一种用于半导体工艺的方法，所述方法包括：通过穿过第二介电层实施各向同性蚀刻工艺，在第一介电层中的第一导电部件上形成凹形表面，其中，所述第二介电层位于所述第一介电层上方；以及使用自下而上的沉积工艺在所述第二介电层中形成第二导电部件，所述第二导电部件具有与所述第一导电部件上的所述凹形表面匹配的凸形表面，其中，所述第二导电部件的所述凸形表面具有在所述第二介电层的底面下方横向延伸的尖端。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图12是根据一些实施例的在用于形成导电部件的示例性方法期间的各个阶段处的各个中间结构的视图。
图13是根据一些实施例的用于形成导电部件的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
通常地，本发明提供了与导电部件(诸如金属接触件、通孔、线等)和用于形成那些导电部件的方法相关的示例性实施例。在上面的介电层中形成的上面的导电部件形成为具有凸形结构以与下面的导电部件的凹形表面匹配。上面的导电部件的凸形结构可以进一步具有尖端，该尖端辅助粘附至形成在下面的介电结构中的下面的导电部件，其中，下面的导电部件形成在下面的介电结构中。因此，可以更好地控制粘附和界面管理。也增加了第二导电部件的总接触表面积，从而有效地提高电性能以及减小接触电阻。
本文描述的示例性实施例在用于鳍式场效应晶体管(FinFET)的后段制程(BEOL)和/或中段制程(MEOL)工艺中的形成导电部件的上下文中描述。在诸如具有不同器件的其他上下文中可以采用其他实施例，诸如平面场效应晶体管(FET)、垂直全环栅(VGAA)FET、横向全环栅(HGAA)FET、双极结晶体管(BJT)、二极管、电容器、电感器、电阻器等。在一些实例中，导电部件可以是器件的部分，诸如电容器的极板或电感器的线。此外，一些实施例可以在前段制程(FEOL)工艺中采用和/或用于形成任何导电部件。可以在其他工艺和/或其他器件中使用本发明的一些方面的实施方式。
描述了示例性方法和结构的一些变化。本领域技术人员将容易理解，可以作出的其他变化预期在其他实施例的范围内。虽然方法实施例可能以特定的顺序描述，但是各个其他方法实施例可以以任何逻辑顺序实施，并且可以包括比本文描述的更少或更多的步骤。在一些图中，可以省略本文示出的组件或部件的一些参考标号以避免模糊其他组件或部件；这是为了便于描述附图。
图1至图12是根据一些实施例的在用于形成导电部件的示例性方法期间的各个阶段处的各个中间结构的视图。图1示出了处于示例性方法的一个阶段的中间结构的立体图。如以下描述的中间结构用于FinFET的实施方式。在其他示例性实施例中可以采用其他结构。
中间结构包括形成在半导体衬底42上的第一鳍和第二鳍46，以及位于相邻的鳍46之间的半导体衬底42上的相应的隔离区44。第一和第二伪栅极堆叠件沿着鳍46的相应侧壁并且位于鳍46上方。第一和第二伪栅极堆叠件的每个包括界面电介质48、伪栅极50和掩模52。
半导体衬底42可以是或包括掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的块状半导体衬底、绝缘体上半导体(SOI)衬底等。在一些实施例中，半导体衬底42的半导体材料可以包括诸如硅(Si)或锗(Ge)的元素半导体；化合物半导体；合金半导体；它们的组合。
鳍46形成在半导体衬底42中。例如，诸如通过合适的光刻和蚀刻工艺，可以蚀刻半导体衬底42，使得在相邻的鳍46之间形成沟槽，并且使得鳍46从半导体衬底42突出。在相应的沟槽中形成各个隔离区44。隔离区44可以包括或是诸如氧化物(诸如氧化硅)、氮化物等或它们的组合的绝缘材料。在沉积之后，可以使绝缘材料凹进以形成隔离区44。使用可接受的蚀刻工艺使绝缘材料凹进，使得鳍46可以至少部分地从相邻的隔离区44之间突出，从而将鳍46描述为位于半导体衬底42上的有源区。例如，鳍46可以通过其他工艺形成，并且可以包括同质外延和/或异质外延结构。
在鳍46上形成伪栅极堆叠件。在如本文描述的替换栅极工艺中，例如，可以通过适当的沉积工艺依次形成相应的层，之后通过适当的光刻和蚀刻工艺将那些层图案化成伪栅极堆叠件来形成用于伪栅极堆叠件的界面电介质48、伪栅极50和掩模52。例如，界面电介质48可以包括或是氧化硅、氮化硅等或它们的多层。伪栅极50可以包括或是硅(例如，多晶硅)或其他材料。掩模52可以包括或是氮化硅、氮氧化硅、碳氮化硅等或它们的组合。
在其他实例中，代替和/或除了伪栅极堆叠件，栅极堆叠件可以是先栅极工艺中的操作的栅极堆叠件(或更通常地，栅极结构)。在先栅极工艺中，界面电介质48可以是栅极介电层，并且伪栅极50可以是栅电极。可以通过适当的沉积工艺依次形成相应的层，以及之后通过适当的光刻和蚀刻工艺将那些层图案化成栅极堆叠件来形成用于操作的栅极堆叠件的栅极介电层、栅电极和掩模52。例如，栅极介电层可以包括或是氧化硅、氮化硅、高k介电材料等或它们的多层。高k介电材料可以具有大于约7.0的k值，并且可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、它们的多层或它们的组合。栅电极可以包括或是硅(例如，多晶硅，可以是掺杂或未掺杂的)、含金属材料(诸如钛、钨、铝、钌等)、它们的组合(诸如硅化物(可以是随后形成的))或它们的多层。掩模52可以包括或是氮化硅、氮氧化硅、碳氮化硅等或它们的组合。
图1还示出了在之后的图中使用的参考截面。例如，截面A-A处于沿着相对的源极/漏极区之间的鳍46中的沟道的平面中。图2至图12示出了与截面A-A对应的各种示例性方法中的工艺的各个阶段处的截面图。图2示出了处于截面A-A的图1的中间结构的截面图。
图3示出了栅极间隔件54、外延源极/漏极区56、接触蚀刻停止层(CESL)60和第一层间电介质(ILD)62的形成。沿着伪栅极堆叠件的侧壁(例如，截面电介质48、伪栅极50和掩模52的侧壁)并且在鳍46上方形成栅极间隔件54。例如，可以通过适当的沉积工艺共形地沉积用于栅极间隔件54的一层或多层以及各向异性地蚀刻该一个或多个层来形成栅极间隔件54。用于栅极间隔件54的一个或多个层可以包括或是碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等、它们的多层或它们的组合。
然后通过蚀刻工艺在伪栅极堆叠件的相对侧上的鳍46中形成凹槽(例如，使用伪栅极堆叠件和栅极间隔件54作为掩模)。蚀刻工艺可以是各项同性或各向异性的，或可以是相对于半导体衬底42的一个或多个晶面具有选择性的。因此，基于采用的蚀刻工艺，凹槽可以具有各自截面轮廓。在凹槽中形成外延源极/漏极区56。外延源极/漏极区56可以包括或是硅锗、碳化硅、硅磷、硅碳磷、纯或基本纯的锗、III-V化合物半导体、II-VI化合物半导体等。可以通过适当的外延生长或沉积工艺在凹槽中形成外延源极/漏极区56。在一些实例中，外延源极/漏极区56可以相对于鳍46突起，并且可以具有小平面，该小平面可以对应于半导体衬底42的晶面。
本领域技术人员也将容易地理解，可以省略凹进和外延生长，并且可以通过使用伪栅极堆叠件和栅极间隔件54作为掩模，将掺杂剂注入至鳍46中来形成源极/漏极区。在采用外延源极/漏极区56的一些实例中，也可以掺杂外延源极/漏极区56，诸如通过外延生长期间的原位掺杂和/或通过在外延生长之后将掺杂剂注入外延源极/漏极区56。因此，可以通过掺杂(例如，合适的话，通过注入和/或外延生长期间的原位掺杂)和/或通过外延生长来描绘源极/漏极区，如果合适的话，可以进一步描绘有源区(在其中描绘源极/漏极区)。
通过适当的沉积工艺在外延源极/漏极区56的表面、栅极间隔件54的侧壁和顶面、掩模52的顶面以及隔离区44的顶面上共形地沉积CESL60。通常地，当形成例如接触件或通孔时，蚀刻停止层(ESL)可以提供停止蚀刻工艺的机制。ESL可以由具有与邻近的层或组件不同的蚀刻选择性的介电材料形成。CESL60可以包括或是氮化硅、碳氮化硅、碳氧化硅、氮化碳等或它们的组合。
通过适当的沉积工艺在CESL60上沉积第一ILD62。第一ILD62可以包括或是二氧化硅、低k介电材料(例如，介电常数低于二氧化硅的材料)、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合。
可以在沉积之后平坦化第一ILD62，诸如通过化学机械平坦化(CMP)。在先栅极工艺中，第一ILD62的顶面可以位于CESL60的上部和栅极堆叠件之上，并且可以省略下面关于图4和图5描述的工艺。因此，CESL60的上部和第一ILD62可以保留在栅极堆叠件上方。
图4示出了以替换栅极结构替换伪栅极堆叠件。第一ILD62和CESL60的顶面形成为与伪栅极50的顶面共面。可以实施诸如CMP的平坦化工艺以使第一ILD62和CESL60的顶面与伪栅极50的顶面齐平。CMP也可以去除伪栅极50上的掩模52(以及，在一些情况下，栅极间隔件54的上部)。因此，通过第一ILD62和CESL60暴露伪栅极50的顶面。
在通过第一ILD62和CESL60暴露伪栅极50时，诸如通过一个或多个蚀刻工艺去除伪栅极50。可以通过对伪栅极50具有选择性的蚀刻工艺去除伪栅极50，其中，界面电介质48用作ESL，并且随后，可以通过对界面电介质48具有选择性的不同的蚀刻工艺可选地去除界面电介质48。在栅极间隔件54之间形成凹槽(去除了其中的伪栅极堆叠件)，并且通过凹槽暴露鳍46的沟道区。
在去除伪栅极堆叠件所形成的凹槽中形成替换栅极结构。如图所示，每个替换栅极结构包括界面电介质70、栅极介电层72、一个或多个可选的共形层74和栅极导电填充材料76。沿着沟道区在鳍46的侧壁和顶面上形成界面电介质70。例如，界面电介质70可以是界面电介质48(如果未去除)、通过鳍46的热氧化或化学氧化形成的氧化物(例如，氧化硅)、和/或氧化物(例如，氧化硅)、氮化硅(例如，氮化硅)和/或其他介电层。
在去除伪栅极堆叠件所形成的凹槽中(例如，隔离区44的顶面上、界面电介质70上和栅极间隔件54的侧壁上)以及第一ILD62、CESL60和栅极间隔件54的顶面上共形地沉积栅极介电层72。栅极介电层72可以是或包括氧化硅、氮化硅、高k介电材料(以上提供了高k介电材料的实例)、它们的多层或其他介电材料。
然后，可以在栅极介电层72上共形地沉积(依次沉积，如果多于一层)一个或多个可选的共形层74。一个或多个可选的共形层74可以包括一个或多个阻挡层和/或覆盖层以及一个或多个功函调节层。一个或多个阻挡层和/或覆盖层可以包括钽和/或钛的氮化物、硅氮化物、碳氮化物、和/或铝氮化物；钨的氮化物、碳氮化物和/或碳化物等；或它们的组合。一个或多个功函调节层可以包括或是钛和/或钽的氮化物、硅氮化物、碳氮化物、铝氮化物、铝氧化物和/或铝碳化物；钨的氮化物、碳氮化物和/或碳化物；钴；铂等；或它们的组合。
在一个或多个可选的共形层74上方(如果采用，例如，一个或多个功函调节层上方)和/或栅极介电层72上方形成用于栅极导电填充材料76的层。用于栅极导电填充材料76的层可以填充去除伪栅极堆叠件的位置的剩余的凹槽。用于栅极导电填充材料76的层可以是或包括诸如钨、钴、铝、钌、铜的含金属材料、它们的多层、它们的组合等。诸如通过CMP去除第一ILD62、CESL60和栅极间隔件54的顶面之上的用于栅极导电填充材料76的层、一个或多个可选的共形层74和栅极介电层72的部分。因此，如图4所示，可以形成包括栅极导电填充材料76、一个或多个可选的共形层74、栅极介电层72和界面电介质70的替换栅极结构。
图5示出了位于第一ILD62、CESL60、栅极间隔件54和替换栅极结构上方的第二ILD80的形成。虽然未示出，在一些实例中，ESL可以沉积在第一ILD62等上方，并且第二ILD80可以沉积在ESL上方。如果采用，ESL可以包括或是氮化硅、碳氮化硅、碳氧化硅、氮化碳等或它们的组合。第二ILD80可以包括或是二氧化硅、低k介电材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合。
图6示出了穿过第二ILD80、第一ILD62和CESL60形成相应的开口82以暴露外延源极/漏极区56的至少部分以及穿过第二ILD80形成相应的开口84以暴露替换栅极结构的至少部分。例如，可以使用光刻和一个或多个蚀刻工艺将第二ILD80、第一ILD62和CESL60图案化为具有开口82和84。
图7示出了在开口82和84中分别形成至外延源极/漏极区56和替换栅极结构的导电部件90和92。例如，在所示实施例中，导电部件90包括粘合层94、位于粘合层94上的阻挡层96、位于外延源极/漏极区56上的硅化物区98以及位于阻挡层96上的导电填充材料100。例如，在所示实施例中，导电部件92包括粘合层94、位于粘合层94上的阻挡层96以及位于阻挡层96上的导电填充材料100。
粘合层94可以共形地沉积在开口82和84中(例如，开口82和84的侧壁、外延源极/漏极区56的暴露表面和替换栅极结构的暴露表面上)和第二ILD80上方。粘合层94可以是或包括钛、钽等或它们的组合，并且可以通过原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)或其他沉积技术来沉积。阻挡层96可以共形地沉积在粘合层94上，诸如开口82和84中和第二ILD80上方。阻挡层96可以是或包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或其他沉积技术来沉积。在一些实例中，可以处理粘合层94的至少部分以形成阻挡层96。例如，可以对粘合层94实施氮化工艺(诸如包括氮等离子体工艺)以将粘合层94的至少部分转化成阻挡层96。在一些实例中，可以完全地转化粘合层94，使得不保留粘合层94，并且阻挡层96是粘合/阻挡层，而在其他实例中，粘合层94的部分保留未被转化，使得粘合层94的部分保留，其中阻挡层96位于粘合层94上。
可以通过使外延源极/漏极区56的上部与粘合层94和可能的阻挡层96反应，在外延源极/漏极区56上形成硅化物区98。可以实施退火以促进外延源极/漏极区56与粘合层94和/或阻挡层96的反应。
导电填充材料100可以沉积在阻挡层96上并且填充开口82和84。导电填充材料100可以是或包括钴、钨、铜、钌、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD或其他沉积技术来沉积。例如，在沉积导电填充材料100之后，可以通过使用诸如CMP的平坦化工艺去除过量的导电填充材料100、阻挡层96和粘合层94。平坦化工艺可以从第二ILD80的顶面之上去除过量的导电填充材料100、阻挡层96和粘合层94。因此，导电部件90和92以及第二ILD80的顶面可以共面。导电部件90和92可以是或可以称为接触件、插塞等。
虽然图6和图7示出同时形成至外延源极/漏极区56的导电部件90和至替换栅极结构的导电部件92，但是可以单独地或依次形成导电部件90和92。例如，可以首先形成如图6所示的至外延源极/漏极区56的开口82，并且填充开口82以形成如图7所示的至外延源极/漏极区56的导电部件90。然后，形成如图6所示的至替换栅极结构的开口84，并且填充开口84以形成如图7所示的至替换栅极结构的导电部件92。可以采用工艺的另一顺序。
图8示出了形成ESL110和在ESL110上方形成金属间电介质(IMD)112。ESL110沉积在第二ILD80与导电部件90和92的顶面上。ESL110可以包括或是氮化硅、碳氮化硅、碳氧化硅、氮化碳等或它们的组合，并且可以通过CVD、等离子体增强CVD(PECVD)、ALD或其他沉积技术来沉积。IMD112可以包括或是二氧化硅、低k介电材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合。可以通过旋涂、CVD、可流动CVD(FCVD)、PECVD、PVD或其他沉积技术来沉积IMD112。ESL110的厚度可以在约10nm至约500nm的范围内，并且IMD112的厚度可以在约50nm至约800nm的范围内。IMD112和ESL110的组合厚度可以在约100nm至约1000nm的范围内。
图9示出了穿过IMD112和ESL110分别至导电部件90和92的开口120和122的形成。例如，可以使用光刻和一个或多个蚀刻工艺将IMD112和ESL110图案化为具有开口120和122。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻、电容耦合等离子体(ICP)蚀刻、离子束蚀刻(IBE)等或它们的组合。蚀刻工艺可以是各向异性的。在一些实例中，蚀刻工艺可以包括使用第一气体的等离子体，第一气体包括四氟化碳(CF4)、六氟乙烷(C2F6)、八氟丙烷(C3F8)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、一氟甲烷(CH3F)、氟化碳(例如，CxFy，其中，x可以在从1至5的范围内，并且y可以在从4至8的范围内)等或它们的组合。等离子体还可以使用第二气体，第二气体包括氮气(N2)、氢气(H2)、氧气(O2)、氩气(Ar)、氙气(Xe)、氦气(He)、一氧化碳(CO)、二氧化碳(CO2)、羰基硫(COS)等或它们的组合。在蚀刻工艺期间可以可选地供应惰性气体。在一些实例中，第一气体的流量和第二气体的流量的比率可以在从约1:1000至约1000:1的范围内，诸如从约1:10至约10:1。等离子体蚀刻的压力可以在从约0.1毫托至约100毫托的范围内。用于等离子体蚀刻的等离子体发生器的功率可以在从约30W至约5000W的范围内。用于等离子体蚀刻的等离子体发生器的频率可以为约40KHz、约2MHz、或从约12MHz至约100MHz，诸如约13.56MHz。等离子体蚀刻的衬底偏置电压可以在从约10kV至约100kV的范围内，负载周期在从约5％至约95％的范围内。
图10示出了导电部件90和92中的凹槽202、201的形成，凹槽202、201通过穿过IMD112和ESL110的开口120和122形成至导电部件90和92。在形成开口120和122之后，可以实施湿清洗工艺以去除残留物以及导电部件90和92的原生氧化物。残留物可以来自在先前的操作步骤中形成开口120、122时的蚀刻副产物。在形成IMD112和ESL110时将衬底在不同的工艺室之间传递时，残留物也可以来自环境。此外，通常在导电部件90、92的表面上形成原生氧化物。实施湿清洗工艺以有效地去除残留物以及导电部件90、92的原生氧化物。此外，在从导电部件90、92的表面去除残留物和/或原生氧化物之后，湿清洗工艺也蚀刻导电部件90、92的表面以在导电部件90、92的表面上形成凹槽202、201。
在实例中，湿清洗工艺可以包括将半导体衬底42浸入去离子(DI)水中或另一合适的化学物(可以稀释在DI水中)。应该相信，DI水可以与在导电部件90、92的表面上生长的原生氧化物及残留物反应。在导电部件90、92由含Co材料制造的实例中，DI水可以有效地与CoOx、CoFx反应，从而去除原生氧化物(例如，CoOx)、残留物(例如，CoFx)以及其下方的Co的部分，从而在导电部件90、92上形成凹槽202、201。凹槽202、201可以形成为具有尖端203、205(如凹槽202中示出，形成在ESL110的底面下方)的凹形表面(例如，导电部件90、92上的上凹形表面)。由于湿清洗工艺是各项同性蚀刻工艺，当溶液接触导电部件90、92时，溶液和导电部件90、92之间的化学反应各向同性地和连续地进行，直到达到预定的工艺时间周期。应该相信，凹槽202的尖端203、205从导电部件90、92横向延伸，并且在ESL110的底面下方进一步延伸。尖端203、205可以辅助随后形成在其中的材料以更好的粘合和铆钉的方式锚定和接合在开口120、122中。
在DI水清洗之后，可以以在DI水中包括其他化学物的溶液进一步可选地清洗半导体衬底42。化学物的合适的实例包括酸化学物(诸如柠檬酸)或酸化学物的混合物。DI水中的化学物的体积浓度可以为从约0.1％至约20％。在浸没期间，溶液可以处于从约20℃至约90℃的范围内的温度。半导体衬底42可以浸没在溶液中持续约5秒至约120秒以形成凹槽202、201。在清洗之后，凹槽202、201从第二ILD80的顶面(水平面)可以具有深度225(见图12)，深度225大于诸如从约至约并且更具体地，诸如从约至约但是可以实现其他深度。在浸没在溶液中之后，可以可选地用异丙醇(IPA)冲洗半导体衬底42以干燥半导体衬底42。
图11示出了分别在开口120和122中部分地形成第二导电部件204、206，第二导电部件204、206与导电部件90、92连接。第二导电部件204、206形成在导电部件90、92的表面上的凹槽202、201中，填充凹槽202、201，并且以自下而上的方式形成第二导电部件204、206以用于填充开口120、122。
通过以自下而上的方式形成第二导电部件204、206，第二导电部件204、206可以从底面生长(例如，从凹槽202、201)，以主要从底部慢慢地和逐渐地生长第二导电部件204、206，直到在开口120、122中达到第二导电部件204、206的期望的厚度/深度。因此，可以消除诸如空隙或缝隙的不期望的缺陷，因为形成开口120、122的过早封闭或开口120、122中的横向生长的可能性大大降低。因此，自下而上的沉积工艺辅助将第二导电部件形成为无缝隙(或无空隙)结构。
在实例中，可以通过CVD、ALD、化学沉积(ELD)PVD、电镀或其他沉积技术在开口120、122中沉积第二导电部件204、206。在具体实例中，通过热CVD工艺(在沉积工艺期间不生成等离子体)形成第二导电部件204、206。应该相信，热CVD工艺可以提供热能以辅助形成成核位点，以用于形成第二导电部件204、206。由热CVD工艺提供的热能可以在相对长的时间周期促进成核位点的孵育。由于沉积速率控制为相对低的沉积速率，诸如低于每秒，慢的生长工艺允许成核位点慢慢地生长成为第二导电部件204、206。可以通过氢气稀释气体混合物中的相对低的金属前体比率来供应沉积气体混合物(下面将详细描述)来控制低沉积速率，这将在下面详细描述。成核位点趋于形成在与成核位点具有类似的材料性质的衬底的特定位置处。例如，由于成核位点包括用于形成第二导电部件204、206的金属材料，从而成核位点趋于在衬底上的金属材料(例如，第一导电部件90、92)上粘附和成核。一旦在所选择的位置处形成成核位点，之后，元素/原子可以继续粘附和锚定在成核位点上，实现在衬底的所选择的位置处堆叠元素/原子，从而提供选择性沉积工艺以及自下而上的沉积工艺。在图11中示出的实例中，成核位点在开口120、122中的特定位置处(例如，第一导电部件90、92之上的凹槽202、201中)选择性地孵育，使得第二导电部件204、206可以从凹槽202、201的底部向上垂直地生长以填充开口120、122。
第二导电部件204、206可以是或包括钨、钴、铜、钌、铝、金、银、它们的合金等或它们的组合。为了便于解释自下而上的沉积工艺，图11示出，第二导电部件204、206部分地填充开口120、122，沉积工艺未完成或终止。当第二导电部件204、206基本上填充开口120、122以形成完整的第二导电部件207、208时，然后终止沉积工艺，如图12所示。由于第二导电部件207、208生长在第一导电部件90、92上并且填充凹槽202、201，产生的第二导电部件207、208的底部具有基本上圆形和/或凸形结构222(填充具有深度225的凹槽202、201的凹形表面)。凸形结构222在ESL110下面和第二ILD80的顶面(例如，水平面)下面横向和向外延伸。凸形结构222具有深度225(例如，凹槽202、201的凹形表面的相同的深度)，深度225大于诸如从约至约并且更具体地，诸如从约至约但是可以实现其他深度。在产生的第二导电部件207、208填充凹槽202、201之后，第二导电部件207、208分别包括尖端203、205。如图12中的放大视图240所示，尖端203、205与ESL110的底面直接接触，具有从约1nm至约10nm的范围内的宽度250。
例如，可以通过使用诸如CMP的平坦化工艺去除从开口120、122向外生长的过量的第二导电部件207、208。平坦化工艺可以从IMD112的顶面之上去除过量的第二导电部件207、208。因此，第二导电部件207、208和IMD112的顶面可以共面。第二导电部件207、208可以是或可以称为接触件、插塞、导线、导电焊盘、通孔等。
此外，由凸形结构222和尖端203、205提供的更好的界面管理也可以防止第二导电部件207、208在随后的CMP工艺处不期望地拉回。
在一些实例中，在开口120和122中沉积第二导电部件207、208之前，在开口120和122中消除阻挡和或粘合层。由于图11和图12中示出的实例示出自下而上的沉积工艺，通过以慢的孵育在导电部件90、92上形成成核位点时，第二导电部件207、208可以在凹槽201、202中从下面的导电部件90、92直接生长，可以消除阻挡和或粘合层。在一些实例中，当不同的金属材料用于导电部件207、208时，可以利用不同的集成方案，诸如额外的界面层或底层。此外，如上所讨论的，形成在凹槽201、202中的尖端203、205也辅助凹槽201、202中的第二导电部件207、208与下面的导电部件90、92的机械附接(例如，锚式压力和/或铆钉)，从而促进界面粘附和集成。此外，由于第二导电部件207、208的导电材料在凸形结构222与导电部件90、92的凹形表面匹配的界面处向下进一步延伸至导电部件90、92，增加了开口120、122中的第二导电部件207、208的整体表面接触面积，从而增加了整体导电接触表面积，从而促进电性能和较低的界面/接触电阻。
在实例中，可以通过控制工艺压力小于约150托(诸如从约5托至约100托，例如，约20托)，可以实现自下而上的热化学沉积工艺。工艺温度可以控制在从约200摄氏度至约400摄氏度的范围内。使用包括至少金属前体和反应气体的沉积气体混合物。在具体实例中，当第二导电部件207、208是含钨材料时，金属前体是含钨前体。金属前体材料的合适的实例包括WF6、WClxR1-x、W(CO)6等。在实例中，沉积气体混合物包括WF6。也可以在沉积气体混合物中供应其他反应气体，诸如H2、N2、NH3等。在具体实例中，沉积气体混合物包括WF6和H2。可以在沉积气体混合物中以大于20的比率供应反应气体和金属前体。例如，可以在氢气气体稀释工艺中供应WF6和H2。例如，沉积气体混合物中供应的H2的体积流量大于WF6气体的体积流量。H2气体的体积流量比WF6气体的体积流量至少大约20倍(例如，H2/WF6＞20)。在具体实例中，H2气体的体积流量与WF6气体的体积流量的比率为从约30至约150，诸如从约40至约120。当供应沉积气体混合物时，RF源或偏置功率未导通和/或可能不是必要的。因此，沉积工艺可以是没有等离子体的沉积工艺。
图13是根据一些实施例的用于形成导电部件的示例性方法的流程图。在操作502中，在第一介电层中形成第一导电部件。在图6和图7中示出和描述了操作502的实例。例如，在第二ILD80、第一ILD62和CESL60中形成导电部件90。
在操作504中，在第一导电部件和第一介电层上方形成第二介电层。在图8中示出和描述了操作504的实例。例如，在导电部件90以及第二ILD80、第一ILD62和CESL60上方形成ESL110和IMD112。
在操作506中，形成穿过第二介电层至第一导电部件的开口。在图9中示出和描述了操作506的实例。例如，形成穿过ESL110和IMD112至导电部件90的开口120。
在操作508中，在由穿过第二介电层的开口暴露的第一导电部件中形成凹槽。在图10中示出和描述了操作508的实例。例如，在由开口120暴露的导电部件90中形成凹槽201。
在操作510中，第二导电部件形成在穿过第二介电层的开口中，并且填充凹槽和接触下面的第一导电部件。在形成和生长第二导电部件的界面处没有阻挡/粘合层的辅助，通过自下而上的工艺形成第二导电部件。在图11和图12中示出和描述了操作510的实例。例如，第二导电部件208形成在开口120中，填充凹槽202并且接触第一导电部件90。
因此，通过利用在第一导电部件和第二导电部件之间形成的凹槽，并且通过导电填充材料填充凹槽，可以实现更好的界面管理和电性质。此外，第二导电部件的自下而上的沉积工艺也可以辅助形成穿过凹槽与下面的导电部件直接接触的第二导电部件，而在界面和侧壁处不形成阻挡层/粘合层，因此可以获得和实现更好的制造控制以及器件结构和性能。
在实施例中，一种结构包括：第一介电层，位于衬底上方；第一导电部件，穿过第一介电层，第一导电部件包括第一金属；第二介电层，位于第一介电层上方；以及第二导电部件，穿过第二介电层，具有延伸至第一导电部件的下部凸形表面，其中，第二导电部件的下部凸形表面具有在第二介电层的底部边界下方横向延伸的尖端。在实施例中，第二导电部件与第二介电层直接接触。在实施例中，第二介电层包括蚀刻停止层。在实施例中，尖端与蚀刻停止层的底面直接接触。在实施例中，尖端具有从1nm至约10nm的范围内的宽度。在实施例中，下部凸形表面具有大于的深度。在实施例中，第二导电部件包括与第一金属不同的第二金属。在实施例中，第二导电部件是无缝隙结构。在实施例中，第一导电部件包括钴，并且第二导电部件包括钨。
在另一实施例中，一种方法包括：在第一介电层中形成第一导电部件，在第一导电部件上形成凹形表面，以及在第二介电层中形成第二导电部件。第二介电层位于第一介电层上方。第二导电部件具有与第一导电部件的凹形表面匹配的凸形表面。第二导电部件的凸形表面具有在第二介电层的底面下方横向延伸的尖端。在实施例中，凸形表面具有大于的深度。在实施例中，通过自下而上的沉积工艺形成第二导电部件。在实施例中，自下而上的沉积工艺还包括供应包括含金属气体和反应气体的沉积气体混合物，并且将工艺压力保持为小于150托。在实施例中，反应气体与含金属气体的相应的流量的比率大于20。在实施例中，自下而上的沉积工艺是没有等离子体的热CVD工艺。在实施例中，通过湿清洗工艺形成第一导电部件的凹形表面。在实施例中，第二导电部件与第二介电层直接接触，在第二导电部件与第二介电层之间没有阻挡层和粘合层。
在又另一实施例中，一种用于半导体工艺的方法包括：通过穿过第二介电层实施各向同性蚀刻工艺，在第一介电层中的第一导电部件上形成凹形表面，第二介电层位于第一介电层上方，以及使用自下而上的沉积工艺在第二介电层中形成第二导电部件。第二导电部件具有与第一导电部件上的凹形表面匹配的凸形表面。第二导电部件的凸形表面具有在第二介电层的底面下方横向延伸的尖端。在实施例中，未用等离子体形成第二导电部件。在实施例中，各向同性蚀刻工艺包括使用湿溶液的湿蚀刻工艺，湿溶液从第一导电部件去除原生氧化物以形成凹形表面。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
第一介电层，位于衬底上方；
第一导电部件，穿过所述第一介电层，所述第一导电部件包括第一金属；
第二介电层，位于所述第一介电层上方；以及
第二导电部件，穿过所述第二介电层，具有延伸至所述第一导电部件的下部凸形表面，其中，所述第二导电部件的所述下部凸形表面具有在所述第二介电层的底部边界下方横向延伸的尖端。
2.根据权利要求1所述的半导体结构，其中，所述第二导电部件与所述第二介电层直接接触。
3.根据权利要求1所述的半导体结构，其中，所述第二介电层包括蚀刻停止层。
4.根据权利要求3所述的半导体结构，其中，所述尖端与所述蚀刻停止层的底面直接接触。
5.根据权利要求1所述的半导体结构，其中，所述尖端具有从1nm至10nm的范围内的宽度。
6.根据权利要求1所述的半导体结构，其中，所述下部凸形表面具有大于的深度。
7.根据权利要求1所述的半导体结构，其中，所述第二导电部件包括与所述第一金属不同的第二金属。
8.根据权利要求1所述的半导体结构，其中，所述第二导电部件是无缝隙结构。
9.一种用于半导体工艺的方法，所述方法包括：
在第一介电层中形成第一导电部件；
在所述第一导电部件上形成凹形表面；以及
在第二介电层中形成第二导电部件，所述第二介电层位于所述第一介电层上方，所述第二导电部件具有与所述第一导电部件的所述凹形表面匹配的凸形表面，其中，所述第二导电部件的所述凸形表面具有在所述第二介电层的底面下方横向延伸的尖端。
10.一种用于半导体工艺的方法，所述方法包括：
通过穿过第二介电层实施各向同性蚀刻工艺，在第一介电层中的第一导电部件上形成凹形表面，其中，所述第二介电层位于所述第一介电层上方；以及
使用自下而上的沉积工艺在所述第二介电层中形成第二导电部件，所述第二导电部件具有与所述第一导电部件上的所述凹形表面匹配的凸形表面，其中，所述第二导电部件的所述凸形表面具有在所述第二介电层的底面下方横向延伸的尖端。
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