CN115148670A - 一种屏蔽栅沟槽mosfet结构及其制备方法 - Google Patents

一种屏蔽栅沟槽mosfet结构及其制备方法 Download PDF

Info

Publication number
CN115148670A
CN115148670A CN202210789630.6A CN202210789630A CN115148670A CN 115148670 A CN115148670 A CN 115148670A CN 202210789630 A CN202210789630 A CN 202210789630A CN 115148670 A CN115148670 A CN 115148670A
Authority
CN
China
Prior art keywords
layer
gate
trench
groove
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202210789630.6A
Other languages
English (en)
Other versions
CN115148670B (zh
Inventor
高学
罗杰馨
柴展
王贺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Gongcheng Semiconductor Technology Co Ltd
Original Assignee
Shanghai Gongcheng Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Gongcheng Semiconductor Technology Co Ltd filed Critical Shanghai Gongcheng Semiconductor Technology Co Ltd
Priority to CN202210789630.6A priority Critical patent/CN115148670B/zh
Publication of CN115148670A publication Critical patent/CN115148670A/zh
Application granted granted Critical
Publication of CN115148670B publication Critical patent/CN115148670B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种屏蔽栅沟槽MOSFET结构及其制备方法，该屏蔽栅沟槽MOSFET结构包括半导体层、第二沟槽、介电材料层、屏蔽栅层、第三沟槽、第四沟槽、栅介质层、栅导电层、屏蔽栅极接触孔及栅极接触孔，其中，第三沟槽沿X方向间隔设置于半导体层中，第二、第三沟槽所在区域设置有第一、第二端部区和中间区；介电材料层及屏蔽栅层位于第二沟槽中；第三沟槽位于中间区；第四沟槽位于屏蔽栅层沿X方向的两侧且与第三沟槽连通；栅介质层及栅导电层位于第三沟槽和第四沟槽中；屏蔽栅极接触孔与栅极接触孔的底部分别延伸至屏蔽栅层及栅导电层中。本发明通过于中间区形成与第四沟槽连通的第三沟槽，扩大了栅导电层中空间以形成栅极接触孔。

Description

一种屏蔽栅沟槽MOSFET结构及其制备方法
技术领域
本发明属于半导体集成电路制造领域，涉及一种屏蔽栅沟槽MOSFET结构及其制备方法。
背景技术
屏蔽栅沟槽MOSFET相较于普通的功率器件具有集成度高、导通电阻、开关速度快及开关损耗小等优点，已被广泛应用。如图1所示，为屏蔽栅沟槽MOSFET结构的沟槽部分的剖面结构示意图，包括半导体层01、沟槽011、介电层012、屏蔽栅层013、栅导电层014、栅介质层015、层间介质层016及源极接触孔017。
随着技术的发展，为了降低屏蔽栅沟槽MOSFET器件的内阻，需要不断缩小器件的元胞单元尺寸，继而造成屏蔽栅沟槽中的屏蔽栅层及栅极导电层上没有足够的空间来光刻出接触孔，通常需要在版图上划出一块区域用以连出接触孔。由于多晶硅厚度通常在1μm以上，导致晶圆表面存在强烈的高度差，造成工艺复杂度增加。目前，已经可以省略屏蔽栅层的光刻，消除屏蔽栅层与晶圆表面的高度差，但是仍没有办法省略栅极光罩及栅导电层与晶圆表面的高度差。
因此，急需寻找一种无需通过栅极光罩形成栅极接触孔的屏蔽栅沟槽MOSFET结构的制备方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅沟槽MOSFET结构及其制备方法，用于解决现有技术中器件需要通过栅极光罩连出的栅极接触孔及栅导电层与半导体层存在高度差的问题。
为实现上述目的及其他相关目的，本发明提供了一种屏蔽栅沟槽MOSFET结构的制备方法，包括以下步骤：
提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的第一沟槽，所述第一沟槽在Y方向上设置有第一端部区、中间区及第二端部区，所述X方向与所述Y方向相互垂直；
在所述中间区定义栅极引出区，加深所述第一沟槽位于所述栅极引出区以外的部分至预设深度，所述第一沟槽加深的部分作为第二沟槽，所述第一沟槽未被加深的部分作为第三沟槽；
于所述第二沟槽及所述第三沟槽中形成介电材料层，所述介电材料层位于所述第二沟槽的内壁及底面并填充所述第三沟槽；
于所述第二沟槽中形成屏蔽栅层，所述介电材料层包裹所述屏蔽栅层的侧壁及底面；
刻蚀所述介电材料层位于所述中间区的部分至预设深度，以得到在X方向上位于所述屏蔽栅层两侧的第四沟槽，所述第三沟槽与所述第四沟槽在Y方向上连通；
于所述第三沟槽及所述第四沟槽内依次形成栅介质层及栅导电层，且所述栅介质层位于所述第三沟槽与所述第四沟槽的内壁及底面，所述栅介质层包裹所述栅导电层的侧壁及底面；
形成底部延伸至所述屏蔽栅层的屏蔽栅极接触孔，在所述第三沟槽中形成底部延伸所述栅导电层的栅极接触孔。
可选地，所述第三沟槽位于所述中间区在Y方向的中间位置。
可选地，所述栅导电层的上表面与所述半导体层的上表面齐平。
可选地，所述屏蔽栅极接触孔分布于所述第一端部区及所述第二端部区中的所述屏蔽栅层中。
可选地，所述第四沟槽的底面低于所述半导体层的上表面，位于所述第一端部区的所述介电材料层的上表面高于所述第四沟槽的底面，位于所述第二端部区的所述介电材料层的上表面高于所述第四沟槽的底面。
可选地，所述第四沟槽的底面与所述第三沟槽的底面齐平。
可选地，形成所述栅导电层之后，还包括形成第二导电类型体区及第一导电类型源区的步骤，且所述体区位于在X方向上相邻两个所述第一沟槽之间的所述半导体层的上表层，所述源极区位于所述体区的上表层。
可选地，形成所述体区及所述源极区之后，形成所述栅极接触孔及所述屏蔽栅极接触孔之前，还包括形成位于所述半导体层上表面的层间介质层的步骤，所述栅极接触孔及所述屏蔽栅极接触孔贯穿所述层间介质层。
可选地，形成所述栅极接触孔及所述屏蔽栅极接触孔之后，还包括形成源极、栅极、漏极及钝化层的步骤。
本发明还提供了一种屏蔽栅沟槽MOSFET结构，包括：
半导体层；
多个第三沟槽，位于所述半导体层中，并沿X方向间隔排列；
第二沟槽，位于所述第三沟槽沿Y方向的两侧并与所述第三沟槽连通，所述第二沟槽的深度大于所述第三沟槽的深度，沿Y方向上所述第二沟槽及所述第三沟槽所在区域设置有第一端部区、中间区及第二端部区，所述第三沟槽位于所述中间区中，所述X方向与所述Y方向相互垂直；
介电材料层，位于所述第二沟槽的内壁及底面；
屏蔽栅层，填充所述第二沟槽，且所述屏蔽栅层的侧壁及底面被所述介电材料层包裹；
第四沟槽，位于所述中间区的所述介电材料层的上方，且所述第四沟槽位于所述屏蔽栅层沿X方向的两侧，所述第四沟槽与所述第三沟槽在Y方向上连通；
栅介质层及栅导电层，所述栅介质层位于所述第三沟槽与所述第四沟槽的内壁及底面，所述栅导电层位于所述第三沟槽与所述第四沟槽中，且所述栅导电层的侧壁及底面被所述栅介质层包裹；
屏蔽栅极接触孔及栅极接触孔，所述屏蔽栅极接触孔的底部延伸至所述屏蔽栅层中，所述栅极接触孔位于所述第四沟槽中且底部延伸至所述栅导电层中。
如上所述，本发明的屏蔽栅沟槽MOSFET结构及其制备方法通过于所述半导体层中形成多个沿X方向间隔排列的所述第一沟槽，所述第一沟槽在Y方向上设置有所述第一端部区、所述中间区及所述第二端部区，于所述中间区中定义所述栅极引出区，并加深所述第一沟槽中所述栅极引出区以外的部分，以得到所述第二沟槽及位于所述栅极引出区的所述第三沟槽，于所述第二沟槽中形成所述屏蔽栅层及位于所述屏蔽栅层沿X方向的两侧的所述第四沟槽，且所述第三沟槽与所述第四沟槽在Y方向上连通，扩大了形成所述栅导电层的空间，继而使所述栅导电层中有足够的空间形成所述栅极接触孔，省去了于版图中单独形成引出所述栅导电层的栅极接触孔区域及桥结所述栅导电层与栅极接触孔区域的工艺，避免了由于桥接工艺需要形成的所述栅导电层上表面与所述半导体层上表面的存在高度差导致的工艺复杂的问题，消除桥接工艺的风险，省去了制作栅极接触孔区域光罩的步骤，简化了工艺，节省了成本。此外，未在所述第一端部区及所述第二端部区形成所述栅导电层，防止形成的所述屏蔽栅极接触孔延伸至所述栅导电层，提升了器件的良率，具有高度产业利用价值。
附图说明
图1显示为左右结构的屏蔽栅沟槽MOSFET的沟槽部分的剖面结构示意图。
图2显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的工艺流程图。
图3显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成的第一沟槽沿X方向的截面结构示意图。
图4显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成的第一沟槽在XY平面上的排布示意图。
图5显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成的第二沟槽沿X方向的截面结构示意图。
图6显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成的第三沟槽沿X方向的截面结构示意图。
图7显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成的第二沟槽及第三沟槽在XY平面的分布示意图。
图8显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成介电材料层后的第二沟槽部分沿X方向的截面结构示意图。
图9显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成介电材料层后的第三沟槽部分沿X方向的截面结构示意图。
图10显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成屏蔽栅层后的第二沟槽部分沿X方向的截面结构示意图。
图11显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成第四沟槽后的第二沟槽部分沿X方向的截面结构示意图。
图12显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成第四沟槽后的第三沟槽部分沿X方向的截面结构示意图。
图13显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成栅导电层后中间区的第二沟槽部分沿X方向的截面结构示意图。
图14显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成栅导电层后的第三沟槽部分沿X方向的截面结构示意图。
图15显示为本发明的屏蔽栅沟槽MOSFET结构的制备方法的形成栅极接触孔及屏蔽栅极接触孔后的XY平面的平面布局图。
附图标号说明
01 半导体层
011 沟槽
012 介电层
013 屏蔽栅层
014 栅导电层
015 栅介质层
016 层间介质层
017 源极接触孔
1 半导体层
11 第一沟槽
111 第一端部区
112 中间区
113 第二端部区
12 第二沟槽
13 第三沟槽
131 栅介质层
132 栅导电层
133 栅极接触孔
14 介电材料层
15 屏蔽栅层
151 屏蔽栅极接触孔
16 第四沟槽
2 掩膜层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种屏蔽栅沟槽MOSFET结构的制备方法，如图2所示，为所述屏蔽栅沟槽MOSFET结构的制备方法的工艺流程图，包括以下步骤：
S1：提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的第一沟槽，所述第一沟槽在Y方向上设置有第一端部区、中间区及第二端部区，所述X方向与所述Y方向相互垂直；
S2：在所述中间区定义栅极引出区，加深所述第一沟槽位于所述栅极引出区以外的部分至预设深度，所述第一沟槽加深的部分作为第二沟槽，所述第一沟槽未被加深的部分作为第三沟槽；
S3：于所述第二沟槽及所述第三沟槽中形成介电材料层，所述介电材料层位于所述第二沟槽的内壁及底面并填充所述第三沟槽；
S4：于所述第二沟槽中形成屏蔽栅层，所述介电材料层包裹所述屏蔽栅层的侧壁及底面；
S5：刻蚀所述介电材料层位于所述中间区的部分至预设深度，以得到在Y方向上位于所述屏蔽栅层两侧的第四沟槽，所述第三沟槽与所述第四沟槽在Y方向上连通；
S6：于所述第三沟槽及所述第四沟槽内依次形成栅介质层及栅导电层，且所述栅介质层位于所述第三沟槽与所述第四沟槽的内壁及底面，所述栅介质层包裹所述栅导电层的侧壁及底面；
S7：形成底部延伸至所述屏蔽栅层的屏蔽栅极接触孔，在所述第三沟槽中形成底部延伸所述栅导电层的栅极接触孔。
请参阅图3至图7，执行所述步骤S1及所述步骤S2：提供一半导体层1，并于所述半导体层1中形成多个沿X方向间隔排列的第一沟槽11，所述第一沟槽11在Y方向上设置有第一端部区111、中间区112及第二端部区113，所述X方向与所述Y方向相互垂直；在所述中间区112定义栅极引出区，加深所述第一沟槽11中所述栅极引出区以外的部分至预设深度，所述第一沟槽11加深的部分作为第二沟槽12，所述第一沟槽11未被加深的部分作为第三沟槽13。
具体的，所述半导体层1包括至少一层第一导电类型的掺杂层，且所述半导体层1中的掺杂浓度范围可以根据实际情况进行选择，这里不再限制。
具体的，所述半导体层1的材质包括硅、硅锗、碳化硅或者其他适合的半导体材料。
具体的，形成所述第一沟槽11之前还包括形成覆盖所述半导体层1上表面的掩膜层2的步骤。
具体的，形成所述掩膜层2的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述掩膜层2的方法包括物理气相沉积、化学气相沉积或者其他适合的方法。
具体的，如图3及图4所示，分别为形成的所述第一沟槽11沿X方向的截面结构示意图及形成的所述第一沟槽11在XY平面上的排布示意图，形成所述第一沟槽11的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，形成所述第一沟槽11的开口尺寸及沟槽深度可以根据实际情况进行选择，这里不再限定。
具体的，如图5及图6所示，分别为形成的所述第二沟槽12沿X方向的截面结构示意图及形成的所述第三沟槽13沿X方向的截面结构示意图，形成所述第二沟槽12还包括以下步骤：于所述掩膜层2的上表面形成一层第一光刻胶层，并图案化所述第一光刻胶层；基于图案化的所述第一光刻胶层形成所述第二沟槽12，同时形成沿Y方向上位于所述第二沟槽12两侧的所述第三沟槽13，即所述第二沟槽12与所述第三沟槽13在Y方向上连通。
具体的，形成的所述第三沟槽13位于所述栅极引出区中，且所述栅极引出区在XY平面的尺寸与所述第三沟槽13在XY平面的尺寸相同。
作为示例，如图7所示，为形成的所述第二沟槽12及所述第三沟槽13在XY平面的分布示意图，所述第三沟槽13位于所述中间区112在Y方向上的中间区域，即所述栅极引出区位于所述中间区112在Y方向上的中间区域。
具体的，在保证器件性能的情况下，所述第三沟槽13也可以位于所述中间区112沿Y方向的任意位置，即所述栅极引出区可以位于所述中间区112沿Y方向的任意位置。
具体的，在保证所述第三沟槽13中有足够的空间形成栅极接触孔(见后续图15)的情况下，所述第三沟槽12沿Y方向的长度可以根据实际情况进行选择，这里不再限制。
具体的，图案化的所述第一光刻胶层覆盖所述半导体层1及所述中间区112中的所述栅极引出区的上表面，并在Y方向上显露出所述栅极引出区的两端至所述第一沟槽11的两端之间的所述第一沟槽11的底面。
具体的，形成所述第二沟槽12的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，在保证所述第二沟槽12的深度大于所述第一沟槽11的深度的情况下，形成的所述第二沟槽12的深度可以根据实际情况进行选择，这里不再限制。
再请参阅图8至图12，执行所述步骤S3、所述步骤S4及所述步骤S5：于所述第二沟槽12及所述第三沟槽13中形成介电材料层14，所述介电材料层14位于所述第二沟槽12的内壁及底面并填充所述第三沟槽13；于所述第二沟槽12中形成屏蔽栅层15，所述介电材料层14包裹所述屏蔽栅层15的侧壁及底面；刻蚀所述介电材料层14位于所述中间区112的部分至预设深度，以得到在X方向上位于所述屏蔽栅层15两侧的第四沟槽16，所述第三沟槽13与所述第四沟槽16在Y方向上连通。
具体的，形成所述第二沟槽12之后，形成所述介电材料层14之前，还包括去除所述半导体层1的上表面的所述掩膜层2的步骤。
具体的，如图8及图9所示，分别为形成所述介电材料层14后的所述第二沟槽12部分沿X方向的截面结构示意图及形成所述介电材料层14后的所述第三沟槽13部分沿X方向的截面结构示意图，形成所述介电材料层14的方法包括化学气相沉积、物理气相沉积或者其他适合的方法；形成的所述介电材料层14还覆盖所述半导体层1的上表面。
具体的，所述介电材料层14填充满所述第三沟槽13，以防止形成的所述屏蔽栅层15填充进所述第三沟槽13中，影响后续去除所述第三沟槽13中的所述介电材料层14。
具体的，在保证器件性能及所述介电材料层14填充满所述第三沟槽13的情况下，所述介电材料层14的厚度可以根据实际情况进行选择，这里不再限定。
具体的，如图10所示，为形成所述屏蔽栅层15后的所述第二沟槽12部分沿X方向的截面结构示意图，形成所述屏蔽栅层15包括以下步骤：于所述第二沟槽12中形成一层屏蔽栅材料层(未图示)，且所述屏蔽栅材料层覆盖所述介电材料层14的上表面；去除所述介电材料层14上表面的所述屏蔽栅材料层以得到位于所述第二沟槽12中的所述屏蔽栅层15。
具体的，形成所述屏蔽栅材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，如图11及图12所示，分别为形成所述第四沟槽16后所述中间区112的所述第二沟槽12部分沿X方向的截面结构示意图及形成所述第四沟槽16后的所述第三沟槽13部分沿X方向的截面结构示意图，去除所述介电材料层14上表面的所述屏蔽栅材料层的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他合适的方法。
具体的，所述屏蔽栅层15的上表面与所述半导体层1的上表面齐平。
具体的，在保证所述第一端部区111及第二端部区113的所述屏蔽栅层15中有足够的空间形成屏蔽栅极接触孔(见后续图12)的情况下，所述第一端部区111在Y方向的长度可以根据实际情况进行选择，这里不再限定；所述第二端部区113在Y方向的长度可以根据实际情况进行选择，这里不再限定。
具体的，去除在Y方向上的所述第一端部区111与所述第二端部区113至所述第三沟槽13之间的所述介电材料层14的方法包括湿法刻蚀、干法刻蚀或者其他适合的方法。
作为示例，所述第四沟槽16的底面与所述第三沟槽13的底面齐平。
具体的，在保证器件性能及所述第三沟槽13与所述第四沟槽16之间连通的情况下，所述第四沟槽16的深度可以大于所述第三沟槽13的深度，即所述第四沟槽16的底面低于所述第三沟槽13的底面，所述第四沟槽16的深度也可以小于所述第三沟槽13的深度，即所述第四沟槽16的底面高于所述第三沟槽13的底面。
具体的，在保证所述第三沟槽13中有足够的的空间形成所述栅极接触孔(见后续图15)且所述第三沟槽13在Y方向上与所述第四沟槽16连通的情况下，所述第三沟槽13中的所述介电材料层14可以刻蚀完全，也可以部分刻蚀。本实施例中，所述第三沟槽13中所述介电材料层14被完全刻蚀掉。
请参阅图13至图15，执行所述步骤S6及所述步骤S7：于所述第三沟槽13及所述第四沟槽16内依次形成栅介质层131及栅导电层132，且所述栅介质层131位于所述第三沟槽13与所述第四沟槽16的内壁及底面，所述栅介质层131包裹所述栅导电层132的侧壁及底面；形成底部延伸至所述屏蔽栅层15的屏蔽栅极接触孔151，在所述第三沟槽13中形成底部延伸所述栅导电层132的栅极接触孔133。
具体的，所述栅介质层131还覆盖所述半导体层1的上表面。
作为示例，所述栅导电层132的上表面与所述半导体层1的上表面齐平。
具体的，如图13及图14所示，分别为形成所述栅导电层132后的所述第二沟槽部12分沿X方向的截面结构示意图及形成所述栅导电层132后的所述第三沟槽13部分沿X方向的截面结构示意图，形成所述栅导电层132包括以下步骤：于所述第三沟槽13及所述第四沟槽16中形成一层栅导电材料层，且所述栅导电材料层覆盖所述半导体层1上方的所述栅介质层131的上表面；去除所述栅介质层131上表面的所述栅导电材料层以得到所述栅导电层132。
具体的，去除所述栅介质层131上表面的所述栅导电材料层的方法包括化学机械研磨。、湿法刻蚀、干法刻蚀或者其他适合的方法。
作为示例，如图15所示，为形成所述栅极接触孔133及所述屏蔽栅极接触孔151后的XY平面的平面布局图，所述屏蔽栅极接触孔151分布于所述第一端部区111及所述第二端部区113中的所述屏蔽栅层15中。
具体的，形成所述屏蔽栅极接触孔151的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述栅极接触孔133的方法包括湿法刻蚀、干法刻蚀或者其他适合的方法。
具体的，在保证在X方向及Y方向上不超出所述第一端部区111及所述第二端部区113中的所述屏蔽栅层15的情况下，所述屏蔽栅极接触孔151的尺寸可以根据实际情况进行选择，这里不再限制。
具体的，由于所述中间区112中的空间足够大，所述第三沟槽13位于所述中间区112中，可以保证填充所述第三沟槽13的所述栅导电层132中有足够的空间用于形成所述栅极接触孔133，避免了因所述屏蔽栅层131在X方向上两侧的所述栅导电层132的尺寸过小，没有足够空间形成所述栅极接触孔133，导致需要在版图中划出单独的所述栅极接触孔133区域的问题，省去了于版图中的划出形成所述栅极接触孔133的区域的光罩，无需将所述栅导电层132桥接至版图中的所述栅极接触孔133，避免了将所述栅导电层132桥接至所述栅极接触孔133的风险及所述栅导电层132与所述半导体层1的上表面存在高度差的问题，简化了工艺的复杂度，节约了制作成本。
具体的，在保证于Y方向所述栅极接触孔132的长度小于所述第三沟槽13的长度的情况下，所述第三沟槽13的尺寸可以根据实际情况进行选择，这里不再限制。
具体的，在保证所述栅极接触孔133底部位于所述第三沟槽13中的所述栅导电层132中及器件性能稳定的情况下，所述栅极接触孔133延伸至所述栅导电层132中的深度可以根据实际情况进行选择，这里不再限制。
作为示例，所述第四沟槽16的底面低于所述半导体层1的上表面，位于所述第一端部区111的所述介电材料层14的上表面高于所述第四沟槽16的底面，位于所述第二端部区113的所述介电材料层14的上表面高于所述第四沟槽16的底面。
具体的，所述第一端部区111及所述第二端部区113中的所述介电材料层14的上表面与所述半导体层1的上表面齐平，即所述第一端部区111及所述第二端部区113中未形成所述栅导电层132，防止于所述第一端部区111及所述第二端部区113中形成的所述屏蔽栅极接接触孔151延伸至所述栅导电层132中，影响器件的良率。
作为示例，形成所述栅导电层132之后，还包括形成第二导电类型体区(未图示)及第一导电类型源区(未图示)的步骤，且所述体区位于在X方向上相邻两个所述第一沟槽11之间的所述半导体层的上表层，所述源极区位于所述体区的上表层。
具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。
具体的，形成所述体区的方法包括离子注入或者其他适合的方法；形成所述源极区的方法包括离子注入或者其他适合的方法。
作为示例，形成所述体区及所述源极区之后，形成所述栅极接触孔133及所述屏蔽栅极接触孔151之前，还包括形成位于所述半导体层1上表面的层间介质层的步骤，所述栅极接触孔133及所述屏蔽栅极接触孔151贯穿所述层间介质层。
具体的，形成所述层间介质层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述层间介质层的材质包括氧化硅、氮化硅或者其他适合的材料。本实施例中，采用氧化硅作为所述层间介质层的材料。
具体的，在保证器件安全的情况下，所述层间介质层的厚度可以根据实际情况进行选择，这里不再限定。
作为示例，形成所述栅极接触孔133及所述屏蔽栅极接触孔151之后，还包括形成源极、栅极、漏极及钝化层的步骤。
具体的，形成所述栅极接触孔133之后，还包括形成源极接触孔(未图示)的步骤，且所述源极接触孔贯穿所述层间介质层及所述源区并延伸至所述体区，所述源极填充所述源极接触孔，所述栅极填充所述栅极接触孔133并与所述栅导电层132电接触，所述漏极位于所述半导体层1的下表面并与所述半导体层1电接触，所述钝化层覆盖所述源极、所述栅极、所述漏极的显露表面。
具体的，形成所述屏蔽栅极接触孔151之后，还包括形成填充所述屏蔽栅极接触孔151的电极的步骤，以使所述屏蔽栅层15与外电路电连接，平衡器件中漂移区的电荷，改善器件中的电场分布，降低器件的内阻。
具体的，形成所述源极、所述栅极、所述漏极及所述钝化层的方法为常用的工艺方法，这里不再赘述。
本实施例的低压屏蔽栅沟槽MOSFET的制备方法通过优先形成所述第一沟槽11，将所述第一沟槽11在Y方向上设置有所述第一端部区111、所述中间区112及所述第二端部区113，于所述中间区112定义所述栅极引出区，加深所述第一沟槽11中所述栅极引出区以外的部分，以得到所述第二沟槽12及位于所述栅极引出区中的所述第三沟槽13，于所述第二沟槽12沿X方向的两侧形成所述第四沟槽16，且所述第四沟槽16与所述第三沟槽13在Y方向上连通，并于所述第三沟槽13及所述第四沟槽16中形成所述栅导电层132，利用所述第三沟槽13中的所述栅导电层132与所述第四沟槽16中的所述栅导电层132为一个整体，以扩大形成的所述栅导电层132的空间，使所述栅导电层132中有足够形成所述栅极接触孔133的空间，继而可以于位于所述第三沟槽13的所述栅导电层132中形成所述栅极接触孔133，避免了于版图中单独划出引出所述栅导电层132的栅极接触孔区域，消除了将所述栅导电层132桥接至栅极接触孔区域导致的所述栅导电层132与所述半导体层1的上表面存在的高度差的问题，同时也避免了所述栅导电层132与栅极接触孔区域桥接的过程中的风险，降低了工艺复杂性的问题，简化了形成所述栅极接触孔133的工艺；此外，未于所述第一端部区111及所述第二端部区113形成所述栅导电层132，以防止于所述第一端部区111及所述第二端部区113中形成的所述屏蔽栅极接触孔151延伸至所述栅导电层132中，提升了器件的良率。
实施例二
本实施例提供一种屏蔽栅沟槽MOSFET结构，如图13及图14所示，分别为所述屏蔽栅沟槽MOSFET结构的第二沟槽部分沿X方向的截面结构示意图及所述屏蔽栅沟槽MOSFET结构的第三沟槽部分沿X方向的截面结构示意图，包括半导体层1、第三沟槽13、第二沟槽12、介电材料层14、屏蔽栅层15、第四沟槽16、栅介质层131、栅导电层132、屏蔽栅极接触孔151及栅极接触孔133，其中，多个所述第三沟槽13位于所述半导体层1中并沿X方向间隔排列；所述第二沟槽12位于所述第三沟槽13沿Y方向的两侧并与所述第三沟槽13连通，所述第二沟槽12的深度大于所述第三沟槽13的深度，沿Y方向上所述第二沟槽12及所述第三沟槽13所在区域设置有第一端部区111、中间区112及第二端部区113，所述第三沟槽13位于所述中间区112中，所述X方向与所述Y方向相互垂直；所述介电材料层14位于所述第二沟槽12的内壁及底面；所述屏蔽栅层15填充所述第二沟槽12，且所述屏蔽栅层15的侧壁及底面被所述介电材料层14包裹；所述第四沟槽16位于所述中间区112的所述介电材料层14的上方，且所述第四沟槽16位于所述屏蔽栅层15沿X方向的两侧，所述第四沟槽16与所述第三沟槽13在Y方向上连通；所述栅介质层131位于所述第三沟槽13与所述第四沟槽16的内壁及底面，所述栅导电层132位于所述第三沟槽13与所述第四沟槽16中，且所述栅导电层132的侧壁及底面被所述栅介质层131包裹；所述屏蔽栅极接触孔151的底部延伸至所述屏蔽栅层15中，所述栅极接触孔133位于所述第四沟槽16中且底部延伸至所述栅导电层132中。
具体的，所述半导体层1的厚度可以根据实际情况进行选择，这里不再限制。
具体的，所述第二沟槽12的开口尺寸及沟槽深度可以根据实际情况进行选择，这里不再限制。
具体的，在保证所述第二沟槽12的沟槽深度大于所述第三沟槽13的沟槽深度的情况下，所述第三沟槽13的沟槽深度可以根据实际情况进行设置，这里不再限制。
具体的，所述第三沟槽13在X方向上的长度与所述第二沟槽12在X方向上的长度相同。
具体的，所述栅介质层131的厚度可以根据实际情况进行设置，这里不再限制；所述栅介质层131的材质包括氧化硅或者其他适合的介电材料。
具体的，通过于所述中间区112中设置所述第三沟槽13，且所述第三沟槽13与所述第四沟槽16在Y方向连通，继而在所述第三沟槽13中形成了可以容纳所述栅极接触孔133的空间，避免了在X方向上位于所述屏蔽栅层15两侧的所述栅导电层132的尺寸过小，没有足够的空间设置所述栅极接触孔133的问题，继而无需于版图中单独设置栅极接触孔区域，也省去了桥接所述栅导电层132与栅极接触孔区域的工艺，简化了工艺，节约了制作成本。
具体的，如图15所示，为所述屏蔽栅沟槽MOSFET结构的平面布局图，所述第一端部区111及所述第二端部区112中的所述介电材料层14的上表面与所述半导体层1的上表面齐平，即未在所述第一端部区111及所述第二端部区113中设置所述栅导电层132，防止所述屏蔽栅极接触孔151形成的过程中位置偏移，导致所述屏蔽栅极接触孔151延伸至所述栅导电层132中，影响器件的良率。
具体的，所述屏蔽栅沟槽MOSFET结构中还设有层间介质层，所述屏蔽栅极接触孔151贯穿所述层间介质层并延伸至所述屏蔽栅层15中、所述栅极接触孔133贯穿所述层间介质层并延伸至所述第三沟槽13中的所述栅导电层132中。
具体的，所述屏蔽栅沟槽MOSFET结构中还设有第二导电类型体区、第一导电类型源极区、源极接触孔、源极、栅极、漏极及钝化层。
具体的，所述源极接触孔贯穿所述层间介质层及所述源区并延伸至所述体区，所述源极填充所述源极接触孔，所述栅极填充所述栅极接触孔133并与所述栅导电层132电接触，所述漏极位于所述半导体层1的下表面并与所述半导体层1电接触，所述钝化层位于所述源极、所述栅极、所述漏极的显露表面。
本实施例的屏蔽栅沟槽MOSFET结构通过于所述中间区中设置所述第三沟槽13，且在Y方向上所述第三沟槽13与所述第四沟槽16连通，继而形成了可以容纳所述栅极接触孔133的空间，避免了在版图中单独设置栅极接触孔区域，简化了工艺，节省了制作成本。
综上所述，本发明的屏蔽栅沟槽MOSFET结构及其制备方法通过于半导体层中形成第一沟槽，第一沟槽在Y方向上设置有第一端部区、中间区及第二端部区，于第一沟槽的中间区设置栅极引出区，并加深第一沟槽中栅极引出以外的部分，以得到加深后的第二沟槽及位于栅极引出区的第三沟槽，于第二沟槽中形成屏蔽栅层及在X方向上位于屏蔽栅层两侧的第四沟槽，第四沟槽与第三沟槽在Y方向上连通，第三沟槽的形成扩大了形成栅极导电层的空间，继而形成了可以容纳栅极接触孔的空间，无需在版图中单独划出引出栅导电层的栅极接触孔区域，避免了桥接栅导电层与栅极接触孔区域的工艺及桥接的风险，同时也消除了由于桥接导致的栅导电层与半导体层上表面之间的高度差异，降低了工艺的复杂性，无需制作形成栅极接触孔区域的光罩，简化了工艺，节省了成本。此外，第一端部区及第二端部区未形成栅导电层，以防止形成于第一端部区及第二端部区的屏蔽栅极接触孔延伸至栅导电层中，保证了器件的良率。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种屏蔽栅沟槽MOSFET结构的制备方法，其特征在于，包括以下步骤：
提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的第一沟槽，所述第一沟槽在Y方向上设置有第一端部区、中间区及第二端部区，所述X方向与所述Y方向相互垂直；
在所述中间区定义栅极引出区，加深所述第一沟槽位于所述栅极引出区以外的部分至预设深度，所述第一沟槽加深的部分作为第二沟槽，所述第一沟槽未被加深的部分作为第三沟槽；
于所述第二沟槽及所述第三沟槽中形成介电材料层，所述介电材料层位于所述第二沟槽的内壁及底面并填充所述第三沟槽；
于所述第二沟槽中形成屏蔽栅层，所述介电材料层包裹所述屏蔽栅层的侧壁及底面；刻蚀所述介电材料层位于所述中间区的部分至预设深度，以得到在X方向上位于所述屏蔽栅层两侧的第四沟槽，所述第三沟槽与所述第四沟槽在Y方向上连通；
于所述第三沟槽及所述第四沟槽内依次形成栅介质层及栅导电层，且所述栅介质层位于所述第三沟槽与所述第四沟槽的内壁及底面，所述栅介质层包裹所述栅导电层的侧壁及底面；
形成底部延伸至所述屏蔽栅层的屏蔽栅极接触孔，在所述第三沟槽中形成底部延伸所述栅导电层的栅极接触孔。
2.根据权利要求1所述的屏蔽栅沟槽MOSFET结构的制备方法，其特征在于：所述第三沟槽位于所述中间区在Y方向的中间区域。
3.根据权利要求1所述的屏蔽栅沟槽MOSFET结构的制备方法，其特征在于：所述栅导电层的上表面与所述半导体层的上表面齐平。
4.根据权利要求1所述的屏蔽栅沟槽MOSFET结构的制备方法，其特征在于：所述屏蔽栅极接触孔分布于所述第一端部区及所述第二端部区中的所述屏蔽栅层中。
5.根据权利要求1所述的屏蔽栅沟槽MOSFET结构的制备方法，其特征在于：所述第四沟槽的底面低于所述半导体层的上表面，位于所述第一端部区的所述介电材料层的上表面高于所述第四沟槽的底面，位于所述第二端部区的所述介电材料层的上表面高于所述第四沟槽的底面。
6.根据权利要求1所述的屏蔽栅沟槽MOSFET结构的制备方法，其特征在于：所述第四沟槽的底面与所述第三沟槽的底面齐平。
7.根据权利要求1所述的屏蔽栅沟槽MOSFET结构的制备方法，其特征在于：形成所述栅导电层之后，还包括形成第二导电类型体区及第一导电类型源区的步骤，且所述体区位于在X方向上相邻两个所述第一沟槽之间的所述半导体层的上表层，所述源极区位于所述体区的上表层。
8.根据权利要求7所述的屏蔽栅沟槽MOSFET结构的制备方法，其特征在于：形成所述体区及所述源极区之后，形成所述栅极接触孔及所述屏蔽栅极接触孔之前，还包括形成位于所述半导体层上表面的层间介质层的步骤，所述栅极接触孔及所述屏蔽栅极接触孔贯穿所述层间介质层。
9.根据权利要求8所述的屏蔽栅沟槽MOSFET结构的制备方法，其特征在于：形成所述栅极接触孔及所述屏蔽栅极接触孔之后，还包括形成源极、栅极、漏极及钝化层的步骤。
10.一种屏蔽栅沟槽MOSFET结构，其特征在于，包括：
半导体层；
多个第三沟槽，位于所述半导体层中，并沿X方向间隔排列；
第二沟槽，位于所述第三沟槽沿Y方向的两侧并与所述第三沟槽连通，所述第二沟槽的深度大于所述第三沟槽的深度，沿Y方向上所述第二沟槽及所述第三沟槽所在区域设置有第一端部区、中间区及第二端部区，所述第三沟槽位于所述中间区中，所述X方向与所述Y方向相互垂直；
介电材料层，位于所述第二沟槽的内壁及底面；
屏蔽栅层，填充所述第二沟槽，且所述屏蔽栅层的侧壁及底面被所述介电材料层包裹；第四沟槽，位于所述中间区的所述介电材料层的上方，且所述第四沟槽位于所述屏蔽栅层沿X方向的两侧，所述第四沟槽与所述第三沟槽在Y方向上连通；
栅介质层及栅导电层，所述栅介质层位于所述第三沟槽与所述第四沟槽的内壁及底面，所述栅导电层位于所述第三沟槽与所述第四沟槽中，且所述栅导电层的侧壁及底面被所述栅介质层包裹；
屏蔽栅极接触孔及栅极接触孔，所述屏蔽栅极接触孔的底部延伸至所述屏蔽栅层中，所述栅极接触孔位于所述第四沟槽中且底部延伸至所述栅导电层中。
CN202210789630.6A 2022-07-05 2022-07-05 一种屏蔽栅沟槽mosfet结构及其制备方法 Active CN115148670B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210789630.6A CN115148670B (zh) 2022-07-05 2022-07-05 一种屏蔽栅沟槽mosfet结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210789630.6A CN115148670B (zh) 2022-07-05 2022-07-05 一种屏蔽栅沟槽mosfet结构及其制备方法

Publications (2)

Publication Number Publication Date
CN115148670A true CN115148670A (zh) 2022-10-04
CN115148670B CN115148670B (zh) 2023-06-13

Family

ID=83412380

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210789630.6A Active CN115148670B (zh) 2022-07-05 2022-07-05 一种屏蔽栅沟槽mosfet结构及其制备方法

Country Status (1)

Country Link
CN (1) CN115148670B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115775830A (zh) * 2022-11-29 2023-03-10 上海功成半导体科技有限公司 屏蔽栅功率器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110068386A1 (en) * 2009-09-23 2011-03-24 Alpha & Omega Semiconductor Incorporated Direct contact in trench with three-mask shield gate process
US9530882B1 (en) * 2015-11-17 2016-12-27 Force Mos Technology Co., Ltd Trench MOSFET with shielded gate and diffused drift region
CN111403292A (zh) * 2020-04-27 2020-07-10 上海华虹宏力半导体制造有限公司 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件
CN111403341A (zh) * 2020-03-28 2020-07-10 电子科技大学 降低窄控制栅结构栅电阻的金属布线方法
CN111883592A (zh) * 2020-08-06 2020-11-03 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件及其制造方法
CN114242786A (zh) * 2021-11-10 2022-03-25 南瑞联研半导体有限责任公司 一种屏蔽栅型igbt器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110068386A1 (en) * 2009-09-23 2011-03-24 Alpha & Omega Semiconductor Incorporated Direct contact in trench with three-mask shield gate process
US9530882B1 (en) * 2015-11-17 2016-12-27 Force Mos Technology Co., Ltd Trench MOSFET with shielded gate and diffused drift region
CN111403341A (zh) * 2020-03-28 2020-07-10 电子科技大学 降低窄控制栅结构栅电阻的金属布线方法
CN111403292A (zh) * 2020-04-27 2020-07-10 上海华虹宏力半导体制造有限公司 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件
CN111883592A (zh) * 2020-08-06 2020-11-03 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件及其制造方法
CN114242786A (zh) * 2021-11-10 2022-03-25 南瑞联研半导体有限责任公司 一种屏蔽栅型igbt器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115775830A (zh) * 2022-11-29 2023-03-10 上海功成半导体科技有限公司 屏蔽栅功率器件及其制备方法

Also Published As

Publication number Publication date
CN115148670B (zh) 2023-06-13

Similar Documents

Publication Publication Date Title
TWI413255B (zh) 半導體元件及其製作方法
TWI548086B (zh) 溝渠式橫向擴散金屬氧化半導體元件及其製造方法
CN111403292B (zh) 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件
KR20120057794A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20120114162A (ko) 능동 영역과 중첩되는 폴리 컷 개구부의 레이아웃
KR20150104121A (ko) 반도체 장치 및 그 제조 방법
CN113130633B (zh) 沟槽型场效应晶体管结构及其制备方法
KR101432619B1 (ko) 반도체 장치 및 그 제조 방법
CN115148670B (zh) 一种屏蔽栅沟槽mosfet结构及其制备方法
CN115172169A (zh) 一种屏蔽栅沟槽mosfet结构及其制备方法
TWI478341B (zh) 功率電晶體元件及其製作方法
CN116844964A (zh) 一种屏蔽栅沟槽mos结构及其制备方法
KR20130050160A (ko) 반도체 소자의 제조 방법
CN115064539A (zh) 半导体结构及其制造方法
CN115732549A (zh) 一种屏蔽栅功率器件及其制备方法
CN112490293B (zh) 半导体器件及其制造方法
CN114078947A (zh) 沟槽金氧半晶体管器件及其制造方法
CN115132846B (zh) 一种复合功率器件结构及其制备方法
KR20210040708A (ko) 집적회로 장치 및 그 제조 방법
CN115910795B (zh) 一种屏蔽栅功率器件及其制备方法
CN112382614B (zh) 功率半导体器件及其制造方法
CN113782429B (zh) 用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法
CN115863411B (zh) 一种屏蔽栅功率器件及其制备方法
CN111725299B (zh) Soi晶体管及其制造方法
US20230275017A1 (en) Semiconductor structure and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A shielded gate groove MOSFET structure and its preparation method

Effective date of registration: 20231228

Granted publication date: 20230613

Pledgee: Wuding Road Sub branch of Bank of Shanghai Co.,Ltd.

Pledgor: Shanghai Gongcheng Semiconductor Technology Co.,Ltd.

Registration number: Y2023980075345

PE01 Entry into force of the registration of the contract for pledge of patent right