DE102015118176A1 - Interdigitalkondensator in Split-Gate-Flash-Technologie - Google Patents

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Abstract

Die vorliegende Offenbarung betrifft einen Interdigitalkondensator, welcher zusammen mit Split-Gate-Flash-Speicherzellen gebildet werden kann und welcher für eine hohe Kapazität je Flächeneinheit sorgt, und ein Herstellungsverfahren. In einigen Ausführungsformen weist der Interdigitalkondensator eine Wannenzone auf, welche sich innerhalb einer oberen Fläche eines Halbleitersubstrats befindet. Mehrere Gräben erstrecken sich vertikal von der oberen Fläche des Halbleitersubstrats zu Positionen innerhalb der Wannenzone. Innerhalb der mehreren Gräben sind untere Elektroden angeordnet. Die unteren Elektroden sind durch eine Ladungseinfang-Dielektrikumsschicht, die entlang inneren Flächen der mehreren Gräben angeordnet ist, von der Wannenzone getrennt. Mehrere obere Elektroden sind über dem Halbleitersubstrat an Stellen angeordnet, die seitlich durch die Ladungseinfang-Dielektrikumsschicht von den unteren Elektroden getrennt sind und vertikal durch eine erste Dielektrikumsschicht von der Wannenzone getrennt sind.

Description

  • HINTERGRUND
  • Ein Flash-Speicher ist ein nichtflüchtiges elektronisches Computerspeichermedium, welches elektrisch gelöscht und neu programmiert werden kann. Er wird in einer breiten Vielfalt von elektronischen Bauelementen und Geräten (z. B. in der Verbraucherelektronik, in Automobilen usw.) verwendet. Übliche Arten von Flash-Speicherzellen umfassen Stapel-Gate-Speicherzellen und Split-Gate-Speicherzellen. Split-Gate-Speicherzellen weisen gegenüber Stapel-Gate-Speicherzellen mehrere Vorteile auf, z. B. einen niedrigeren Stromverbrauch, eine höhere Injektionseffizienz, eine geringere Anfälligkeit für Kurzkanaleffekte und Immunität gegen Überlöschen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Erscheinungsformen der vorliegenden Offenbarung sind anhand der folgenden detaillierten Beschreibung am besten zu verstehen, wenn sie mit den begleitenden Figuren gelesen wird. Es sei angemerkt, dass entsprechend der üblichen Praxis in der Technik verschiedene Merkmale nicht maßstabsgetreu dargestellt sind.
  • 1 veranschaulicht einige Ausführungsformen eines integrierten Chips, welcher einen offenbarten Interdigitalkondensator umfasst.
  • 2 veranschaulicht einige weitere Ausführungsformen eines integrierten Chips, welcher einen offenbarten Interdigitalkondensator umfasst.
  • 3 veranschaulicht einige weitere Ausführungsformen eines integrierten Chips, welcher einen offenbarten Interdigitalkondensator und eine Split-Gate-Flash-Speicherzelle umfasst.
  • 4 veranschaulicht einige alternative Ausführungsformen eines integrierten Chips, welcher einen offenbarten Interdigitalkondensator, eine Split-Gate-Flash-Speicherzelle und ein Logikbauelement umfasst.
  • 6 bis 16 veranschaulichen einige Ausführungsformen von Querschnittsansichten, welche ein Verfahren zum Bilden eines integrierten Chips zeigen, der einen offenbarten Interdigitalkondensator umfasst.
  • 17 veranschaulicht einige Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, welcher einen offenbarten Interdigitalkondensator umfasst.
  • 18 veranschaulicht einige weitere Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, welcher einen offenbarten Interdigitalkondensator umfasst.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele zum Verwirklichen verschiedener Merkmale des bereitgestellten Gegenstands vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und sie können ebenso Ausführungsformen umfassen, in welchen zwischen dem ersten und zweiten Merkmal weitere Merkmale gebildet werden, so dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Klarheit und bedeutet von sich aus keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen.
  • Ferner können Ausdrücke für räumliche Beziehungen wie „unterhalb”, „unter”, „untere”, „über”, „obere” und dergleichen hierin zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal bzw. zu anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren dargestellt. Die Ausdrücke für räumliche Beziehungen sollen zusätzlich zu der in den Figuren abgebildeten Orientierung verschiedene Orientierungen des in Gebrauch oder im Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen) und die hierin verwendeten Ausdrücke für räumliche Beziehungen können entsprechend in ähnlicher Weise ausgelegt werden.
  • In modernen integrierten Chips ist ein eingebetteter Speicher üblich geworden. Ein eingebetteter Speicher ist ein elektronischer Speicher, der sich auf demselben IC-Chip-Die befindet wie Logikfunktionen (z. B. ein Prozessor oder eine ASIC). Eine übliche Art eines eingebetteten Speichers ist ein eingebetteter Flash-Speicher. Eingebettete Flash-Speicherzellen umfassen ein Selektions-Gate, welches zwischen ersten und zweiten Source/Drain-Zonen einer Flash-Speicherzelle angeordnet ist. Die Flash-Speicherzelle umfasst auch ein Steuer-Gate, welches neben dem Selektions-Gate angeordnet ist. Das Steuer-Gate ist durch eine Ladungseinfang-Dielektrikumsschicht von dem Selektions-Gate getrennt.
  • Daten können in eine solche Flash-Speicherzelle geschrieben werden, indem Spannungen an das Selektions-Gate und an das Steuer-Gate angelegt werden. Für moderne Flash-Speicher sind typischerweise hohe Spannungen (z. B. Spannungen größer oder gleich ungefähr 14 V) erforderlich, um Lösch- und Programmieroperationen zu realisieren. Um solche hohen Spannungen zu erreichen, kann eine integrierte Ladungspumpe verwendet werden. Integrierte Ladungspumpen sind Kondensatoren zum Speichern von Ladung und anschließenden Freisetzen der Ladung, um eine hohe Spannung zu erreichen. Typischerweise werden in integrierten Ladungspumpenschaltungen planare Kondensatoren verwendet, z. B. PIP(Poly-Interpoly-Poly)-Kondensatoren, MIM(Metall-Isolator-Metall)- oder MoM(Metall-Oxid-Metall)-Kondensatoren. Bei der Bildung solcher Kondensatoren werden zusätzliche Masken verwendet und zusätzliche Verfahrensschritte angewendet, welche zu höheren Kosten in der Flash-Technologie führen.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung einen Interdigitalkondensator, welcher zusammen mit Split-Gate-Flash-Speicherzellen gebildet werden kann und welcher für eine hohe Kapazität je Flächeneinheit sorgen kann, und ein Herstellungsverfahren. In einigen Ausführungsformen umfasst der Interdigitalkondensator eine Wannenzone, welche sich innerhalb einer oberen Fläche eines Halbleitersubstrats befindet. Mehrere Gräben erstrecken sich vertikal von der oberen Fläche des Halbleitersubstrats zu Positionen innerhalb der Wannenzone. Innerhalb der mehreren Gräben sind untere Elektroden angeordnet. Die unteren Elektroden sind durch eine Ladungseinfang-Dielektrikumsschicht, die entlang inneren Flächen der mehreren Gräben angeordnet ist, von der Wannenzone getrennt. Mehrere obere Elektroden sind über dem Halbleitersubstrat an Stellen angeordnet, die seitlich durch die Ladungseinfang-Dielektrikumsschicht von den unteren Elektroden getrennt sind und vertikal durch eine erste Dielektrikumsschicht von der Wannenzone getrennt sind.
  • 1 veranschaulicht einige Ausführungsformen eines integrierten Chips 100, welcher einen offenbarten Interdigitalkondensator 101 umfasst.
  • Der integrierte Chip 100 umfasst eine Wannenzone 104, welche sich innerhalb einer oberen Fläche 102u eines Halbleitersubstrats 102 befindet. Die Wannenzone 104 weist eine höhere Dotierungskonzentration als das Halbleitersubstrat 102 auf. In einigen Ausführungsformen kann die Wannenzone 104 einen ersten Dotierungstyp (z. B. n) aufweisen, während das Halbleitersubstrat 102 einen zweiten Dotierungstyp (z. B. p) aufweisen kann, der sich von dem ersten Dotierungstyp unterscheidet. Über der Wannenzone 104 ist eine erste Dielektrikumsschicht 106 angeordnet. In einigen Ausführungsformen steht die erste Dielektrikumsschicht 106 in direktem Kontakt mit einer oberen Fläche der Wannenzone 104.
  • Über dem Halbleitersubstrat 102 sind mehrere obere Elektroden 112 angeordnet. Die mehreren oberen Elektroden 112 sind durch die erste Dielektrikumsschicht 106 vertikal von der Wannenzone 104 getrennt. Mehrere untere Elektroden 108 sind seitlich zwischen den mehreren oberen Elektroden 112 verzahnt. Die mehreren unteren Elektroden 108 erstrecken sich vertikal von oberhalb der oberen Fläche 102u des Halbleitersubstrats 102 bis innerhalb von Gräben, die sich in die Wannenzone 104 erstrecken, so dass die mehreren unteren Elektroden 108 innerhalb der Wannenzone 104 eingebettet sind.
  • Eine Ladungseinfang-Dielektrikumsschicht 110 trennt die mehreren unteren Elektroden 108 von der Wannenzone 104. Die Ladungseinfang-Dielektrikumsschicht 110 erstreckt sich vertikal von innerhalb der Wannenzone 104 bis zu Stellen entlang Seitenwänden der mehreren oberen Elektroden 112, so dass die Ladungseinfang-Dielektrikumsschicht 110 seitlich die mehreren unteren Elektroden 108 von den mehreren oberen Elektroden 112 trennt. In einigen Ausführungsformen können die oberen Elektroden 112, die unteren Elektroden 108 und die Ladungseinfang-Dielektrikumsschicht 110 Planare obere Flächen aufweisen, die vertikal in einer geraden Linie angeordnet sind (z. B. entlang einer Linie 114).
  • Die mehreren unteren Elektroden 108 sind elektrisch miteinander verbunden und die mehreren oberen Elektroden 112 sind elektrisch mit der Wannenzone 104 verbunden, um eine Potentialdifferenz zwischen den mehreren unteren Elektroden 108 und den mehreren oberen Elektroden 112 und der Wannenzone 104 zu bilden. Da sich die mehreren unteren Elektroden 108 zu Stellen erstrecken, die innerhalb der Wannenzone 104 eingebettet sind, erreichen die mehreren unteren Elektroden 108 ein hohes Seitenverhältnis (z. B. ein hohes Verhältnis der Höhe zur Breite), welches ermöglicht, dass der Interdigitalkondensator 101 für eine hohe Kapazität je Flächeneinheit sorgt.
  • 2 veranschaulicht einige alternative Ausführungsformen eines integrierten Chips 200, welcher einen offenbarten Interdigitalkondensator 201 umfasst.
  • Der integrierte Chip 200 umfasst eine Wannenzone 104, welche innerhalb eines Halbleitersubstrats 102 angeordnet ist. In einigen Ausführungsformen können eine oder mehrere Isolationsstrukturen 202 in Nachbarschaft zu der Wannenzone 104 innerhalb des Halbleitersubstrats 102 angeordnet sein. Die eine oder die mehreren Isolationsstrukturen 202 umfassen ein Dielektrikumsmaterial, zum Beispiel ein Oxid. In einigen Ausführungsformen können die eine oder die mehreren Isolationsstrukturen 202 flache Grabenisolierungszonen (STI-Zonen) umfassen, welche von einer oberen Fläche des Halbleitersubstrats 102 nach außen ragen.
  • Eine erste Dielektrikumsschicht 106 ist auf einem Halbleitersubstrat 102 über der Wannenzone 104 angeordnet. In einigen Ausführungsformen kann die erste Dielektrikumsschicht 106 ein Oxid umfassen. Über der ersten Dielektrikumsschicht 106 sind mehrere obere Elektroden 112 angeordnet. In einigen Ausführungsformen können die mehreren oberen Elektroden 112 in direktem Kontakt mit einer oberen Fläche der ersten Dielektrikumsschicht 106 stehen. Seitlich zwischen den mehreren oberen Elektroden 112 sind mehrere untere Elektroden 108 angeordnet. Die mehreren unteren Elektroden 108 erstrecken sich vertikal von zwischen den mehreren oberen Elektroden 112 zu Stellen, die innerhalb der Wannenzone 104 eingebettet sind. In einigen Ausführungsformen weisen die mehreren unteren Elektroden 108 abgerundete untere Flächen auf. In einigen Ausführungsformen können die mehreren oberen Elektroden 112 und die mehreren unteren Elektroden 108 ein leitfähiges Material wie zum Beispiel dotiertes Polysilicium oder ein Metall (z. B. Aluminium) umfassen.
  • Die mehreren oberen Elektroden 112 umfassen eine oder mehrere innere Elektroden 112b, die seitlich zwischen äußeren Elektroden 112a und 112c angeordnet sind. In einigen Ausführungsformen sind entlang einer ersten Seitenwand der äußeren Elektroden 112a und 112c Seitenwand-Abstandhalter 206 angeordnet. Entlang einer zweiten Seitenwand der äußeren Elektroden 112a und 112c und entlang gegenüberliegenden Seitenwänden der einen oder der mehreren inneren Elektroden 112b ist eine Ladungseinfang-Dielektrikumsschicht 204 angeordnet, so dass die Ladungseinfang-Dielektrikumsschicht 204 die mehreren oberen Elektroden 112 seitlich von den mehreren unteren Elektroden 108 trennt. Die Ladungseinfang-Dielektrikumsschicht 204 ist auch entlang Seitenwänden und unteren Flächen der mehreren unteren Elektroden 108 angeordnet, so dass die Ladungseinfang-Dielektrikumsschicht 204 die mehreren unteren Elektroden 108 von der Wannenzone 104 trennt. In einigen Ausführungsformen weisen die mehreren oberen Elektroden 112, die Ladungseinfang-Dielektrikumsschicht 204, die Seitenwand-Abstandhalter 206 und die mehreren unteren Elektroden 108 planare obere Flächen auf, die vertikal in einer geraden Linie angeordnet sind.
  • In einigen Ausführungsformen kann die Ladungseinfang-Dielektrikumsschicht 204 eine Dreischichtenstruktur aufweisen. In einigen Ausführungsformen kann die Dreischichtenstruktur eine ONO-Struktur umfassen, welche eine erste Oxidschicht 204a, eine Nitridschicht 204b, die mit der ersten Oxidschicht 204a in Kontakt steht, und eine zweite Oxidschicht 204c aufweist, die mit der Nitridschicht 204b in Kontakt steht. In anderen Ausführungsformen kann die Dreischichtenstruktur eine Oxid-Nanokristall-Oxid(ONCO)-Struktur umfassen, welche eine erste Oxidschicht, mehrere Quantenpunkte, die mit der ersten Oxidschicht in Kontakt stehen, und eine zweite Oxidschicht aufweist, die mit der ersten Oxidschicht und den mehreren Quantenpunkten in Kontakt steht.
  • Eine untere Silicidschicht 208 ist auf der Wannenzone 104 an einer Stelle angeordnet, die seitlich an die erste Dielektrikumsschicht 106 stößt. Eine obere Silicidschicht 210 ist über den mehreren unteren Elektroden 108 und über den mehreren oberen Elektroden 112 angeordnet. In einigen Ausführungsformen kann die obere Silicidschicht 210 mehrere Segmente umfassen, welche der Ladungseinfang-Dielektrikumsschicht 204 entsprechend beabstandet sind. In einigen Ausführungsformen umfassen die untere Silicidschicht 208 und die obere Silicidschicht 210 ein Nickelsilicid.
  • In einigen Ausführungsformen erstreckt sich eine Kontaktätzstoppschicht 214 vertikal entlang den Seitenwand-Abstandhaltern 206 und seitlich über der unteren Silicidschicht 208 und den Isolationsstrukturen 202. Über der Kontaktätzstoppschicht 214 ist eine erste Zwischenschichtdielektrikums(Inter-Level-Dielectric, ILD)-Schicht 216 angeordnet. Die Kontaktätzstoppschicht 214 trennt seitlich die erste ILD-Schicht 216 von den Seitenwand-Abstandhaltern 206 und trennt vertikal die erste ILD-Schicht 216 von der unteren Silicidschicht 208 und den Isolationsstrukturen 202. In einigen Ausführungsformen kann zwischen der Kontaktätzstoppschicht 214 und den Isolationsstrukturen 202 eine zweite Dielektrikumsschicht 212 angeordnet sein. In einigen Ausführungsformen kann es sich bei der zweiten Dielektrikumsschicht 212 um dasselbe Material wie bei der ersten Dielektrikumsschicht 106 handeln.
  • Die mehreren unteren Elektroden 108 sind elektrisch mit einem ersten Spannungspotential V1 verbunden, während die mehreren oberen Elektroden 112 und die Wannenzone 104 elektrisch mit einem zweiten Spannungspotential V2 verbunden sind. Eine Differenz zwischen dem ersten Spannungspotential V1 und dem zweiten Spannungspotential V2 erzeugt eine Potentialdifferenz zwischen den mehreren unteren Elektroden 108 und den mehreren oberen Elektroden 112 und der Wannenzone 104. Die Potentialdifferenz erzeugt ein elektrisches Feld, welches sich über die Ladungseinfang-Dielektrikumsschicht 204 erstreckt. Das elektrische Feld bewirkt, dass sich Ladungen, die ein erstes Vorzeichen aufweisen (z. B. positive Ladungen) auf den mehreren unteren Elektroden 108 sammeln, und Ladungen, die ein zweites, entgegengesetztes Vorzeichen aufweisen (z. B. negative Ladungen), auf mehreren oberen Elektroden 112 und der Wannenzone 104 sammeln. Durch das Potential der Ladungen wird in dem Interdigitalkondensator 201 Energie gespeichert.
  • 3 veranschaulicht einige alternative Ausführungsformen eines integrierten Chips 300, welcher einen offenbarten Interdigitalkondensator 201 umfasst.
  • Der integrierte Chip 300 umfasst eine Zone eines eingebetteten Flash-Speichers 302a, die durch eine Isolationsstruktur 202 von einer Kondensatorzone 302b getrennt ist. Die Kondensatorzone 302b umfasst einen Interdigitalkondensator 201, welcher mehrere untere Elektroden 108 aufweist, die seitlich zwischen mehreren oberen Elektroden 112 verzahnt sind. Die mehreren unteren Elektroden 108 sind durch eine Ladungseinfang-Dielektrikumsschicht 204 von den mehreren oberen Elektroden 112 und von einer Wannenzone 104 getrennt. Seitenwand-Abstandhalter 304 sind entlang äußeren Seitenwänden der mehreren oberen Elektroden 112 angeordnet, die zwischen den mehreren unteren Elektroden 108 und den Isolationsstrukturen 202 angeordnet sind. In einigen Ausführungsformen können die Seitenwand-Abstandhalter 304 erste Seitenwand-Abstandhalter 304a und zweite Seitenwand-Abstandhalter 304b umfassen. Die ersten Seitenwand-Abstandhalter 304a und die zweiten Seitenwand-Abstandhalter 304b können zum Beispiel ein Nitrid (z. B. SiN) umfassen.
  • Die Zone eines eingebetteten Flash-Speichers 302a umfasst eine oder mehrere Split-Gate-Flash-Speicherzellen 306a, 306b, welche durch die Isolationsstruktur 202 seitlich von dem Interdigitalkondensator 201 getrennt sind. In einigen Ausführungsformen umfasst die Zone eines eingebetteten Flash-Speichers 302a ein Paar Split-Gate-Flash-Speicherzellen, welches eine erste Split-Gate-Flash-Speicherzelle 306a und eine zweite Split-Gate-Flash-Speicherzelle 306b aufweist. In einigen Ausführungsformen sind die erste Split-Gate-Flash-Speicherzelle 306a und die zweite Split-Gate-Flash-Speicherzelle 306b an einer Symmetrieachse gespiegelte Spiegelbilder voneinander.
  • Die Split-Gate-Flash-Speicherzellen 306a bzw. 306b umfassen eine Steuerungs-Gate-Elektrode 312 und eine Selektions-Gate-Elektrode 310, welche seitlich zwischen mehreren Source/Drain-Zonen 308 angeordnet sind, die sich innerhalb des Halbleitersubstrats 102 befinden. Die mehreren Source/Drain-Zonen 308 erstrecken sich vertikal innerhalb des Halbleitersubstrats 102 bis zu einer Tiefe dS/D, welche geringer ist als eine Tiefe dw der Wannenzone 104 in der Kondensatorzone 302b. Eine Gate-Dielektrikums-Zone 314 ist vertikal zwischen dem Halbleitersubstrat 102 und der angeordnet. Die Steuerungs-Gate-Elektrode 312 ist durch eine weitere Ladungseinfang-Dielektrikumsschicht 204' (z. B. eine ONO-Schicht), welche eine ,L'-Form aufweist, die eine seitliche Komponente und eine vertikale Komponente umfasst, seitlich von der Selektions-Gate-Elektrode 310 getrennt. Die seitliche Komponente der weiteren Ladungseinfang-Dielektrikumsschicht 204' trennt die Steuerungs-Gate-Elektrode 312 vertikal von dem Halbleitersubstrat 102. In einigen Ausführungsformen kann die seitliche Komponente der weiteren Ladungseinfang-Dielektrikumsschicht 204' durch die Gate-Dielektrikums-Schicht 314 von dem Halbleitersubstrat 102 getrennt sein.
  • Weitere Seitenwand-Abstandhalter 304' sind entlang Seitenwänden der Steuerungs-Gate-Elektrode 312 gegenüber der Selektions-Gate-Elektrode 310 angeordnet. Die weiteren Seitenwand-Abstandhalter 304' erstrecken sich vertikal von einer oberen Fläche der Steuerungs-Gate-Elektrode 312 zu der Gate-Dielektrikums-Schicht 314. In einigen Ausführungsformen können die Seitenwand-Abstandhalter 304 einen ersten Seitenwand-Abstandhalter 304a und einen zweiten Seitenwand-Abstandhalter 304b umfassen.
  • Eine untere Silicidschicht 208 ist auf den Source/Drain-Zonen 308 angeordnet. Die untere Silicidschicht 208 stößt seitlich an die Gate-Dielektrikums-Schicht 314. Eine obere Silicidschicht 210 ist über der Steuerungs-Gate-Elektrode 312 und der Selektions-Gate-Elektrode 310 angeordnet. In einigen Ausführungsformen ist die Kontaktätzstoppschicht 214 seitlich über der unteren Silicidschicht 208 und entlang den weiteren Seitenwand-Abstandhaltern 304' angeordnet, während eine erste Zwischenschichtdielektrikums(ILD)-Schicht 216 auf der Kontaktätzstoppschicht 214 angeordnet ist. In einigen Ausführungsformen kann die erste ILD-Schicht 216 eine Low-k-Dielektrikums-Schicht, eine Ultra-low-k-Dielektrikums-Schicht, eine Extreme-low-k-Dielektrikums-Schicht und/oder eine Siliciumdioxidschicht umfassen. In einigen Ausführungsformen weist die erste ILD-Schicht 216 eine Planare obere Fläche auf, welche unter der oberen Silicidschicht 210 liegt. In einigen Ausführungsformen ist die Planare obere Fläche der ersten ILD-Schicht 216 vertikal mit den oberen Flächen der mehreren unteren Elektroden 108, der mehreren oberen Elektroden 112, der Steuerungs-Gate-Elektrode 312 und der Selektions-Gate-Elektrode 310 in einer geraden Linie angeordnet.
  • Eine zweite Zwischenschicht-Dielektrikums(ILD)-Schicht 316 ist über der ersten ILD-Schicht 216 angeordnet. In einigen Ausführungsformen kann die zweite ILD-Schicht 316 eine Low-k-Dielektrikums-Schicht, eine Ultra-low-k-Dielektrikums-Schicht, eine Extreme-low-k-Dielektrikums-Schicht und/oder eine Siliciumdioxidschicht umfassen. Mehrere Kontakte 318, welche ein leitfähiges Material umfassen, erstrecken sich vertikal durch die zweite ILD-Schicht 316, so dass sie an die untere Silicidschicht 208 und die obere Silicidschicht 210 stoßen. In einigen Ausführungsformen können die mehreren Kontakte 318 ein Metall wie Wolfram, Kupfer und/oder Aluminium umfassen.
  • 4 veranschaulicht einige alternative Ausführungsformen eines integrierten Chips 400, welcher einen offenbarten Interdigitalkondensator 201 umfasst.
  • Der integrierte Chip 400 umfasst eine Kondensatorzone 302b, die zwischen einer Zone eines eingebetteten Flash-Speichers 302a und einer Logikzone 402 angeordnet ist. Die Kondensatorzone 302b ist durch eine oder mehrere Isolationsstrukturen 202, die innerhalb eines Halbleitersubstrats 102 angeordnet sind, von der Zone eines eingebetteten Flash-Speichers 302a und von der Logikzone 402 getrennt. Die Zone eines eingebetteten Flash-Speichers 302a umfasst mehrere Split-Gate-Flash-Speicherzellen 306, die oben beschrieben sind. Die Kondensatorzone 302b umfasst einen Interdigitalkondensator 201, der oben beschrieben ist.
  • Die Logikzone 402 umfasst mehrere Transistorbauelemente 403a, 403b. Die mehreren Transistorbauelemente 403a bzw. 403b umfassen eine Gate-Struktur 407, welche seitlich zwischen Source/Drain-Zonen 404 angeordnet ist, die sich innerhalb des Halbleitersubstrats 102 befinden. Seitenwand-Abstandhalter 412 sind an gegenüberliegenden Seiten der Gate-Struktur 407 angeordnet. In einigen Ausführungsformen können die Seitenwand-Abstandhalter 412 erste Seitenwand-Abstandhalter 412a und zweite Seitenwand-Abstandhalter 412b umfassen. In einigen Ausführungsformen können Drain-Erweiterungszonen 406, die innerhalb des Halbleitersubstrats 102 angeordnet sind, von den Source/Drain-Zonen 404 bis unter die Seitenwand-Abstandhalter 412 nach außen ragen.
  • In einigen Ausführungsformen kann die Logikzone 402 eine NMOS-Zone 402a, welche ein NMOS-Transistorbauelement 403a aufweist, und/oder eine PMOS-Zone 402b umfassen, welche ein PMOS-Transistorbauelement 403b aufweist. In einigen Ausführungsformen umfasst das NMOS-Transistorbauelement 403a einen High-k-Metall-Gate-Transistor, welcher eine High-k-Gate-Dielektrikums-Schicht 408 und eine darüber liegende NMOS-Metall-Gate-Elektrode 410a aufweist. In einigen Ausführungsformen umfasst das PMOS-Transistorbauelement 403b einen High-k-Metall-Gate-Transistor, welcher eine High-k-Gate-Dielektrikums-Schicht 408 und eine darüber liegende PMOS-Metall-Gate-Elektrode 410b aufweist. Die NMOS-Metall-Gate-Elektrode 410a weist eine andere Austrittsarbeit als die PMOS-Metall-Gate-Elektrode 410b auf. In einigen Ausführungsformen kann die High-k-Gate-Dielektrikums-Schicht 408 zum Beispiel Hafniumoxid (HfO), Hafniumsiliciumoxid (HfSiO), Hafniumaluminiumoxid (HfAlO) oder Hafniumtantaloxid (HfTaO) umfassen. In einigen Ausführungsformen (nicht dargestellt) kann die High-k-Gate-Dielektrikums-Schicht 408 eine untere Hochtemperaturoxid-Schicht und eine darüber liegende High-k-Dielektrikums-Schicht umfassen.
  • 5 bis 16 veranschaulichen einige Ausführungsformen von Querschnittsansichten 500 bis 1600, welche ein Verfahren zum Bilden eines integrierten Chips zeigen, der einen Interdigitalkondensator umfasst.
  • Wie in der Querschnittsansicht 500 der 5 dargestellt, wird ein Halbleitersubstrat 102 bereitgestellt. In verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 eine beliebige Art eines Halbleiterkörpers umfassen (z. B. Silicium/CMOS-massiv, SiGe, SOI usw.), z. B. einen Halbleiter-Wafer oder einen oder mehrere Dies auf einem Wafer sowie einen beliebigen anderen Typ eines Halbleiters und/oder epitaxialer Schichten, die darauf ausgebildet und/oder auf andere Weise damit verbunden sind.
  • Über dem Halbleitersubstrat 102 wird eine erste Dielektrikumsschicht 502 (z. B. SiO2) gebildet. In einigen Ausführungsformen umfasst die erste Dielektrikumsschicht 502 ein Oxid (z. B. SiO2), welches mittels eines thermischen Verfahrens oder durch ein Abscheidungsverfahren (z. B. chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD), physikalische Abscheidung aus der Gasphase (Physical Vapor Deposition, PVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD) usw.) gebildet wird. Über der ersten Dielektrikumsschicht 502 wird eine erste Maskierungsschicht 504 gebildet. In einigen Ausführungsformen kann die erste Maskierungsschicht 504 eine Siliciumnitridschicht umfassen. Das Halbleitersubstrat 102 wird entsprechend der ersten Maskierungsschicht 504 selektiv geätzt, um Isolationsgräben zu bilden, welche anschließend mit einem isolierenden Material gefüllt werden, um eine oder mehrere Isolationsstrukturen 202 innerhalb des Halbleitersubstrats 102 zu bilden. Die Isolationsstrukturen 202 trennen seitlich eine Zone eines eingebetteten Flash-Speichers 302a, eine Kondensatorzone 302b und eine Logikzone 402.
  • Wie in der Querschnittsansicht 600 der 6 dargestellt, wird ein erstes Implantationsverfahren durchgeführt. Durch das erste Implantationsverfahren wird entsprechend einer zweiten Maskierungsschicht 604 eine erste Dotierstoff-Spezies 602 (z. B. Bor, Phosphor usw.) in das Halbleitersubstrat 102 implantiert. In einigen Ausführungsformen kann die zweite Maskierungsschicht 604 die erste Maskierungsschicht 504 umfassen. In anderen Ausführungsformen kann die zweite Maskierungsschicht 604 eine Photoresistschicht umfassen. Die erste Dotierstoff-Spezies 602 bildet eine Wannenzone 606 innerhalb des Halbleitersubstrats 102. In einigen Ausführungsformen kann, nachdem das erste Implantationsverfahren beendet ist, die Dotierstoff-Spezies 602 in das Halbleitersubstrat 102 getrieben werden, indem das Halbleitersubstrat 102 einer erhöhten Temperatur ausgesetzt wird. Nachdem die Wannenzone 606 gebildet ist, kann die erste Dielektrikumsschicht 502 entfernt werden.
  • Wie in der Querschnittsansicht 700 der 7 dargestellt, wird über dem Halbleitersubstrat 102 eine zweite Dielektrikumsschicht 701 (z. B. ein Oxid) gebildet. Über der zweiten Dielektrikumsschicht 701 wird die erste Elektrodenschicht 702 gebildet und über der ersten Elektrodenschicht 702 wird eine Hartmaskenschicht 704 gebildet. In einigen Ausführungsformen kann die erste Elektrodenschicht 702 dotiertes Polysilicium umfassen. In einigen Ausführungsformen kann die Hartmaskenschicht 704 Siliciumnitrid (SiN) umfassen.
  • Anschließend werden die erste Elektrodenschicht 702 und die Hartmaskenschicht 704 strukturiert, um mehrere Selektions-Gate-Stapel 708 und mehrere obere Elektrodenstapel 710 zu definieren. In einigen Ausführungsformen kann die Hartmaskenschicht 704 gemäß einem Photolithographieverfahren strukturiert werden. In solchen Ausführungsformen wird die erste Elektrodenschicht 702 selektiv in Bereichen, die nicht von der Hartmaskenschicht 704 maskiert sind, einem Ätzmittel ausgesetzt, um die mehreren Gate-Stapel 708 und die mehreren oberen Elektrodenstapel 710 zu bilden.
  • Die mehreren Selektions-Gate-Stapel 708 umfassen jeweils eine Selektions-Gate-Elektrode 310 und eine darüber liegende Hartmaskenschicht 704. Die mehreren oberen Elektrodenstapel 710 umfassen jeweils eine obere Elektrode 112 und eine drüber liegende Hartmaskenschicht 704. Nach dem Strukturieren kann man auf äußeren Flächen der mehreren Selektions-Gate-Stapel 708 und der mehreren oberen Elektrodenstapel 710 eine Oxidschicht 706 anwachsen lassen. In einigen Ausführungsformen kann man die Oxidschicht 706 durch ein Abscheidungsverfahren (z. B. CVD, PVD, ALD usw.) anwachsen lassen. Die Oxidschicht 706 ist so konfiguriert, dass sie die mehreren oberen Elektrodenstapel 710 während folgender Ätzverfahren schützt.
  • Wie in der Querschnittsansicht 800 der 8 dargestellt, wird über dem Halbleitersubstrat 102 eine dritte Maskierungsschicht 802 gebildet. In einigen Ausführungsformen kann die dritte Maskierungsschicht 802 eine Photoresistschicht umfassen. Nachdem die dritte Maskierungsschicht 802 gebildet ist, wird ein erstes Ätzverfahren durchgeführt. Durch das erste Ätzverfahren wird die Wannenzone 104 einem ersten Ätzmittel 810 ausgesetzt, welches so konfiguriert ist, dass es die zweite Dielektrikumsschicht 701 und die Wannenzone 104 ätzt, um mehrere Gräben 806 zu bilden, die sich zwischen den oberen Elektroden 112 in die Wannenzone 104 erstrecken.
  • Wie in der Querschnittsansicht 900 der 9 dargestellt, wird eine Ladungseinfang-Dielektrikumsschicht 902 gebildet. Innerhalb der Zone eines eingebetteten Flash-Speichers 302a wird die Ladungseinfang-Dielektrikumsschicht 902 auf gegenüberliegenden Seiten der Selektions-Gate-Stapel 708 gebildet. In einigen Ausführungsformen kann die Ladungseinfang-Dielektrikumsschicht 902 innerhalb der Zone eines eingebetteten Flash-Speichers 302a eine ,L'-Form mit einem seitlichen Segment aufweisen, das mit der zweiten Dielektrikumsschicht 701 in direktem Kontakt steht. Innerhalb der Kondensatorzone 302b wird die Ladungseinfang-Dielektrikumsschicht 902 auf gegenüberliegenden Seiten der mehreren oberen Elektrodenstapel 710 gebildet. In einigen Ausführungsformen kann die Ladungseinfang-Dielektrikumsschicht 902 zwischen oberen Elektrodenstapeln 710 und den Isolationsstrukturen 202 eine ,L'-Form aufweisen und zwischen benachbarten oberen Elektrodenstapeln 710 eine ,U'-Form aufweisen. Die Ladungseinfang-Dielektrikumsschicht 902 kleidet die inneren Flächen der mehreren Gräben 806 aus.
  • Auf seitlichen Flächen der Ladungseinfang-Dielektrikumsschicht 902 wird eine zweite Elektrodenschicht 904 gebildet. Innerhalb der Zone eines eingebetteten Flash-Speichers 302a bildet die zweite Elektrodenschicht 904 Steuerungs-Gate-Elektroden 312. Innerhalb der Kondensatorzone 302b bildet die zweite Elektrodenschicht 904 untere Elektroden 108, die sich in die mehreren Gräben 806 erstrecken. In einigen Ausführungsformen kann die zweite Elektrodenschicht 904 dotiertes Polysilicium oder Metall umfassen, welches durch ein Abscheidungsverfahren (z. B. CVD, PVD, ALD usw.) gebildet wird. Über der zweiten Elektrodenschicht 904 kann eine Hartmaskenschicht 906 gebildet werden.
  • Wie in der Querschnittsansicht 1000 der 10 dargestellt, wird ein zweites Ätzverfahren durchgeführt. Durch das zweite Ätzverfahren werden die Ladungseinfang-Dielektrikumsschicht 902, die zweite Elektrodenschicht 904 und die Hartmaskenschicht 906 selektiv einem zweiten Ätzmittel 1002 ausgesetzt. Innerhalb der Zone eines eingebetteten Flash-Speichers 302a entfernt das zweite Ätzmittel 1002 die Ladungseinfang-Dielektrikumsschicht 902, die zweite Elektrodenschicht 904 und die Hartmaskenschicht 906 zwischen einem ersten Steuerungs-Gate-Stapel 708a und einem zweiten Steuerungs-Gate-Stapel 708b. Innerhalb der Kondensatorzone 302b entfernt das zweite Ätzmittel 1002 die Ladungseinfang-Dielektrikumsschicht 902, die zweite Elektrodenschicht 904 und die Hartmaskenschicht 906 zwischen den oberen Elektroden 112 und den Isolationsstrukturen 202. In verschiedenen Ausführungsformen umfasst das zweite Ätzmittel 1002 ein Trockenätzen (z. B. Plasmaätzen mit Tetrafluormethan (CF4), Schwefelhexafluorid (SF6), Stickstofftrifluorid (NF3) usw.).
  • Wie in der Querschnittsansicht 1100 der 11 dargestellt, wird über dem Halbleitersubstrat 102 in der Zone eines eingebetteten Flash-Speichers 302a und in der Kondensatorzone 302b eine vierte Maskierungsstruktur 1102 gebildet. In einigen Ausführungsformen kann die vierte Maskierungsstruktur 1102 eine BARC (Bottom Anti-Reflective Coating, untere Antireflexbeschichtung) umfassen, die durch eine Schleuderbeschichtungstechnik oder eine andere geeignete Technik über dem Halbleitersubstrat 102 gebildet wird. In anderen Ausführungsformen kann die vierte Maskierungsstruktur 1102 eine Photoresistschicht umfassen.
  • Nachdem die vierte Maskierungsstruktur 1102 gebildet ist, wird ein drittes Ätzverfahren durchgeführt. Durch das dritte Ätzverfahren werden die erste Elektrodenschicht (702 in 10) und die Hartmaskenschicht (704 in 10) einem dritten Ätzmittel 1104 ausgesetzt. Das dritte Ätzmittel 1104 ist so konfiguriert, dass es Teile der ersten Elektrodenschicht (702 in 10) und der Hartmaskenschicht (704 in 10) innerhalb der Logikzone 402 selektiv entfernt, um Opfer-Gate-Stapel 1106a und 1106b zu definieren. Die Opfer-Gate-Stapel 1106a bzw. 1106b umfassen eine Polysilicium-Opferschicht 1108 und eine darüber liegende Hartmasken-Opferschicht 1110. Entlang Seitenwänden der Opfer-Gate-Stapel 1106a und 1106b kann eine erste Seitenwand-Abstandhalterschicht 1112 gebildet werden. In einigen Ausführungsformen kann die erste Seitenwand-Abstandhalterschicht 1112 ein Oxid (z. B. SiO2) oder ein Nitrid (z. B. SiN) umfassen, welches durch ein Abscheidungsverfahren gebildet wird.
  • Wie in der Querschnittsansicht 1200 der 12 dargestellt, kann entlang Seitenwänden der Selektions-Gate-Stapel 708 und der oberen Elektrodenstapel 710 eine zweite Seitenwand-Abstandhalterschicht 1202 gebildet werden. Anschließend kann entlang Seitenwänden der Selektions-Gate-Stapel 708, der oberen Elektrodenstapel 710 und der Opfer-Gate-Stapel 1106a und 1106b eine dritte Seitenwand-Abstandhalterschicht 1204 gebildet werden. In einigen Ausführungsformen können die zweite Seitenwand-Abstandhalterschicht 1204 und die dritte Seitenwand-Abstandhalterschicht 1206 ein Oxid (z. B. SiO2) oder ein Nitrid (z. B. SiN) umfassen, welches durch ein Abscheidungsverfahren gebildet wird.
  • Anschließend werden innerhalb der Zone eines eingebetteten Flash-Speichers 302a bzw. innerhalb der Logikzone 402 Source/Drain-Zonen 308 bzw. 404 gebildet. Die Source/Drain-Zonen 308 und 404 können durch ein zweites Implantationsverfahren gebildet werden, durch welches eine Dotierstoffspezies 1206, wie zum Beispiel Bor (B) oder Phosphor (P), selektiv in das Halbleitersubstrat 102 implantiert wird. Die Dotierstoffspezies 1206 kann anschließend in das Halbleitersubstrat 102 getrieben werden. Die Source/Drain-Zonen 308 und 404 erstrecken sich bis zu einer Tiefe in das Halbleitersubstrat 102, die geringer ist als eine Tiefe der Wannenzone 104.
  • Wie in der Querschnittsansicht 1300 der 13 dargestellt, wird ein erstes Silicidierungs-Verfahren durchgeführt, um auf oberen Flächen der Wannenzone 104 und den Source/Drain-Zonen 308 und 404 eine untere Silicidschicht 208 zu bilden. In einigen Ausführungsformen kann das erste Silicidierungs-Verfahren durch Abscheiden einer Nickelschicht und anschließendes Durchführen eines Temperverfahrens (z. B. Kurzzeittempern) durchgeführt werden, um eine untere Silicidschicht 208 zu bilden, die Nickel umfasst.
  • Anschließend wird entlang einer Linie 1302 ein erstes Planarisierungsverfahren durchgeführt. Durch das erste Planarisierungsverfahren werden die Hartmaskenschicht und die Ladungseinfangschicht von Stellen entfernt, die vertikal über Steuerungs-Gate-Elektroden 312, den oberen Elektroden 112 und der Polysilicium-Opferschicht 1108 liegen. In einigen Ausführungsformen kann das erste Planarisierungsverfahren ein Verfahren des chemisch-mechanischen Polierens (CMP) umfassen.
  • Wie in der Querschnittsansicht 1400 der 14 dargestellt, wird über dem Halbleitersubstrat 102 eine Kontaktätzstoppschicht 1402 gebildet und auf der Kontaktätzstoppschicht 1402 wird eine erste Zwischenschichtdielektrikums(ILD)-Schicht 1404 gebildet. In einigen Ausführungsformen kann die Kontaktätzstoppschicht 1402 Siliciumnitrid umfassen, welches durch ein Abscheidungsverfahren (z. B. CVD, PVD usw.) gebildet wird. In einigen Ausführungsformen kann die ILD-Schicht 1404 eine Low-k-Dielektrikums-Schicht umfassen, welche durch ein Abscheidungsverfahren (z. B. CVD, PVD usw.) gebildet wird.
  • Wie in der Querschnittsansicht 1500 der 15 dargestellt, wird entlang einer Linie 1502 ein zweites Planarisierungsverfahren durchgeführt. Durch das zweite Planarisierungsverfahren werden Teile der Kontaktätzstoppschicht 214 und der ersten ILD-Schicht 216 von Stellen entfernt, die vertikal über Steuerungs-Gate-Elektroden 312, den oberen Elektroden 112 und der Polysilicium-Opferschicht (1108 in 14) liegen. In einigen Ausführungsformen kann das erste Planarisierungsverfahren zum Beispiel ein Verfahren des chemisch-mechanischen Polierens (CMP) umfassen.
  • Anschließend wird ein Ersatz-Gate-Verfahren durchgeführt. Durch das Ersatz-Gate-Verfahren wird die Polysilicium-Opferschicht entfernt und über eine Abscheidungstechnik (z. B. chemische Abscheidung aus der Gasphase, physikalische Abscheidung aus der Gasphase usw.) eine High-k-Gate-Dielektrikums-Schicht 408 an einer Position gebildet, dass sie die Polysilicium-Opferschicht ersetzt. Über eine Abscheidungstechnik wird eine Metall-Gate-Elektrode 410 über der High-k-Gate-Dielektrikums-Schicht 408 abgeschieden. In einigen Ausführungsformen kann über der High-k-Gate-Dielektrikums-Schicht 410 eine NMOS-Metall-Gate-Elektrode 410a gebildet werden, um innerhalb einer NMOS-Zone 402a ein NMOS-Transistorbauelement zu bilden. In einigen Ausführungsformen kann über der High-k-Gate-Dielektrikums-Schicht 410 eine PMOS-Metall-Gate-Elektrode 410b gebildet werden, um innerhalb einer PMOS-Zone 402b ein PMOS-Transistorbauelement zu bilden. Die NMOS-Metall-Gate-Elektrode 410a weist eine andere Austrittsarbeit als die PMOS-Metall-Gate-Elektrode 410b auf.
  • Anschließend wird ein zweites Silicidierungs-Verfahren durchgeführt, um auf oberen Flächen der Steuerungs-Gate-Elektroden 312, der Selektions-Gate-Elektroden 310, der oberen Elektroden 112 und der unteren Elektroden 108 eine obere Silicidschicht 210 zu bilden. In einigen Ausführungsformen kann das zweite Silicidierungs-Verfahren durch Abscheiden einer Nickelschicht und anschließendes Durchführen eines Temperverfahrens (z. B. Kurzzeittempern) durchgeführt werden, um eine obere Silicidschicht 210 zu bilden, die Nickel umfasst.
  • Wie in der Querschnittsansicht 1600 der 16 dargestellt, werden innerhalb einer zweiten Zwischenschichtdielektrikums(ILD)-Schicht 316, welche über der ersten ILD-Schicht 216 liegt, Kontakte 318 gebildet. Die Kontakte 318 können durch selektives Ätzen der zweiten ILD-Schicht 316, um Öffnungen zu bilden, und durch anschließendes Abscheiden eines leitfähigen Materials innerhalb der Öffnungen gebildet werden. In einigen Ausführungsformen kann das leitfähige Material zum Beispiel Wolfram (W) oder Titannitrid (TiN) umfassen.
  • 17 veranschaulicht einen Ablaufplan 1700 einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, welcher einen integrierten Chip aufweist, welcher einen Interdigitalkondensator umfasst.
  • Obwohl die offenbarten Verfahren (z. B. die Verfahren 1700 und 1800) hierin als eine Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben sind, versteht es sich, dass die veranschaulichte Reihenfolge solcher Handlungen oder Ereignisse nicht beschränkend ausgelegt werden soll. Zum Beispiel können einige Handlungen in anderer Reihenfolge und/oder gleichzeitig mit anderen Handlungen oder Ereignissen erfolgen, anders als hierin veranschaulicht und/oder beschrieben. Außerdem sind möglicherweise nicht alle veranschaulichten Handlungen erforderlich, um eine oder mehrere Erscheinungsformen oder Ausführungsformen der vorliegenden Beschreibung zu verwirklichen. Ferner können eine oder mehrere der hierin dargestellten Handlungen in einer oder mehreren getrennten Handlungen und/oder Phasen ausgeführt werden.
  • Bei 1702 wird innerhalb eines Halbleitersubstrats eine Wannenzone gebildet.
  • Bei 1704 werden über der Wannenzone mehrere obere Elektroden gebildet.
  • Bei 1706 wird die Wannenzone entsprechend den mehreren oberen Elektroden selektiv geätzt, um einen oder mehrere Gräben zu bilden, welche die mehreren oberen Elektroden seitlich trennen.
  • Bei 1708 wird innerhalb des einen oder der mehreren Gräben und entlang Seitenwänden der oberen Elektroden eine Ladungseinfang-Dielektrikumsschicht gebildet.
  • Bei 1710 werden innerhalb des einen oder der mehreren Gräben untere Elektroden gebildet. Die unteren Elektroden sind durch die Ladungseinfang-Dielektrikumsschicht von der Wannenzone und von den oberen Elektroden getrennt.
  • 18 veranschaulicht einen Ablaufplan einiger weiterer Ausführungsformen eines Verfahrens 1800 zum Bilden eines integrierten Chips, welcher einen integrierten Chip aufweist, welcher einen Interdigitalkondensator umfasst. Obwohl das Verfahren 1800 in Bezug auf 5 bis 16 beschrieben wird, versteht es sich, dass das Verfahren 1800 nicht auf solche Strukturen beschränkt ist, sondern stattdessen als ein von den Strukturen unabhängiges Verfahren allein stehen kann.
  • Bei 1802 werden innerhalb eines Halbleitersubstrats Isolationsstrukturen gebildet, um eine Kondensatorzone von einer Zone eines eingebetteten Flash-Speichers und einer Logikzone zu trennen. 5 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 500, welche der Handlung 1802 entsprechen.
  • Bei 1804 wird innerhalb der Kondensatorzone eine Wannenzone gebildet. 6 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 600, welche der Handlung 1804 entsprechen.
  • Bei 1806 werden über dem Halbleitersubstrat eine erste Elektrodenschicht und eine Hartmaskenschicht gebildet. 7 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 700, welche der Handlung 1806 entsprechen.
  • Bei 1808 werden die erste Elektrodenschicht und die Hartmaskenschicht strukturiert, um innerhalb der Zone eines eingebetteten Flash-Speichers mehrere obere Elektrodenstapel und innerhalb der Zone eines eingebetteten Flash-Speichers Selektions-Gate-Stapel zu definieren. Die mehreren oberen Elektrodenstapel umfassen obere Elektroden und eine darüber liegende Hartmaskenschicht. 7 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 700, welche der Handlung 1808 entsprechen.
  • Bei 1810 wird das Halbleitersubstrat innerhalb der Kondensatorzone selektiv geätzt, um einen oder mehrere Gräben zu bilden. Der eine oder die mehreren Gräben befinden sich seitlich zwischen den mehreren oberen Elektrodenstapeln und erstrecken sich vertikal bis innerhalb der Wannenzone. 8 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 800, welche der Handlung 1810 entsprechen.
  • Bei 1812 wird innerhalb des einen oder der mehreren Gräben und entlang Seitenwänden der Selektions-Gate-Stapel und der oberen Elektrodenstapel eine Ladungseinfang-Dielektrikumsschicht gebildet. 9 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 900, welche der Handlung 1812 entsprechen.
  • Bei 1814 werden Steuerungs-Gates und untere Elektroden gebildet. Die Steuerungs-Gates werden an Stellen gebildet, die von den Selektions-Gates getrennt sind, und die oberen Elektroden werden innerhalb des einen oder der mehreren Gräben gebildet. 9 bis 10 veranschaulichen einige Ausführungsformen einer Querschnittsansicht 900, welche der Handlung 1814 entsprechen.
  • Bei 1816 werden die erste Elektrodenschicht und die Hartmaskenschicht innerhalb der Logikzone strukturiert, um Opfer-Gate-Stapel zu definieren. Die Opfer-Gate-Stapel umfassen eine Selektions-Gate-Elektrode und eine darüber liegende Hartmaskenschicht. 11 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1100, welche der Handlung 1816 entsprechen.
  • Bei 1818 werden innerhalb der Zone eines eingebetteten Flash-Speichers und der Logikzone Source/Drain-Zonen gebildet. 12 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1200, welche der Handlung 1818 entsprechen.
  • Bei 1820 wird über der Wannenzone und über den Source/Drain-Zonen eine untere Silicidierungsschicht gebildet. 13 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1300, welche der Handlung 1820 entsprechen.
  • Bei 1822 wird ein erstes Planarisierungsverfahren durchgeführt, um die Hartmaskenschicht zu entfernen. 13 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1300, welche der Handlung 1822 entsprechen.
  • Bei 1824 werden über dem Halbleitersubstrat eine Kontaktätzstoppschicht und eine erste Zwischenschichtdielektrikums(ILD)-Schicht gebildet. 14 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1400, welche der Handlung 1822 entsprechen.
  • Bei 1826 wird ein zweites Planarisierungsverfahren durchgeführt, um Teile der Kontaktätzstoppschicht und der ersten ILD-Schicht zu entfernen. 15 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1500, welche der Handlung 1826 entsprechen.
  • Bei 1828 wird über den unteren Elektroden, den Selektions-Gates und den Steuerungs-Gates eine obere Silicidierungsschicht gebildet. 15 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1500, welche der Handlung 1828 entsprechen.
  • Bei 1830 werden innerhalb einer zweiten Zwischenschichtdielektrikums(ILD)-Schicht, die über der ersten ILD-Schicht ausgebildet ist, Kontakte gebildet. 16 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1500, welche der Handlung 1830 entsprechen.
  • Daher betrifft die vorliegende Offenbarung einen Interdigitalkondensator, welcher zusammen mit Split-Gate-Flash-Speicherzellen gebildet werden kann und welcher für eine hohe Kapazität je Flächeneinheit sorgt, und ein Herstellungsverfahren.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine Wannenzone, die sich innerhalb einer oberen Fläche eines Halbleitersubstrats befindet. Über dem Halbleitersubstrat sind mehrere obere Elektroden an Stellen angeordnet, die durch eine erste Dielektrikumsschicht vertikal von dem Halbleitersubstrat getrennt sind. Eine oder mehrere untere Elektroden erstrecken sich vertikal von zwischen den mehreren oberen Elektroden bis zu Stellen, die innerhalb der Wannenzone eingebettet sind. Eine Ladungseinfang-Dielektrikumsschicht ist zwischen dem Halbleitersubstrat und der einen oder den mehreren unteren Elektroden und zwischen den mehreren oberen Elektroden und der einen oder den mehreren unteren Elektroden angeordnet.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine Wannenzone, die sich innerhalb einer oberen Fläche eines Halbleitersubstrats befindet. Über dem Halbleitersubstrat sind mehrere obere Elektroden an Stellen angeordnet, die durch eine erste Dielektrikumsschicht vertikal von dem Halbleitersubstrat getrennt sind. Eine oder mehrere untere Elektroden sind zwischen den mehreren oberen Elektroden verzahnt und sind innerhalb Gräben angeordnet, die sich in die Wannenzone erstrecken. Eine Ladungseinfang-Dielektrikumsschicht, welche eine Dreischichtenstruktur aufweist, trennt die eine oder die mehreren unteren Elektroden von der Wannenzone und von den mehreren oberen Elektroden. Die mehreren oberen Elektroden, die Ladungseinfang-Dielektrikumsschicht und die eine oder die mehreren unteren Elektroden weisen obere Flächen auf, die vertikal in einer geraden Linie angeordnet sind.
  • In wiederum anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden eines integrierten Chips. Das Verfahren umfasst das Bilden einer Wannenzone innerhalb eines Halbeitersubstrats. Das Verfahren umfasst ferner das Bilden mehrerer oberer Elektroden über der Wannenzone. Das Verfahren umfasst das selektive Ätzen der Wannenzone entsprechend den mehreren oberen Elektroden, um einen oder mehrere Gräben zu bilden, welche die mehreren oberen Elektroden seitlich trennen. Das Verfahren umfasst das Bilden einer Ladungseinfang-Dielektrikumsschicht innerhalb des einen oder der mehreren Gräben und entlang Seitenwänden der oberen Elektroden. Das Verfahren umfasst das Bilden einer oder mehrerer unterer Elektroden innerhalb des einen oder der mehreren Gräben, wobei die eine oder die mehreren unteren Elektroden durch die Ladungseinfang-Dielektrikumsschicht von der Wannenzone und von den mehreren oberen Elektroden getrennt sind.
  • Durch das Vorstehende werden Merkmale verschiedener Ausführungsformen so ausgeführt, dass der Fachmann die Erscheinungsformen der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung einfach als eine Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erfüllen derselben Zwecke und/oder Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Der Fachmann sollte auch realisieren, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und das er verschiedene Veränderungen, Ersetzungen und Abweichungen vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Integrierter Chip, umfassend: eine Wannenzone, welche sich innerhalb einer oberen Fläche eines Halbleitersubstrats befindet; mehrere obere Elektroden, welche über dem Halbleitersubstrat an Stellen angeordnet sind, die durch eine erste Dielektrikumsschicht vertikal von dem Halbleitersubstrat getrennt sind; eine oder mehrere untere Elektroden, welche sich vertikal von zwischen den mehreren oberen Elektroden bis zu Stellen erstrecken, die innerhalb der Wannenzone eingebettet sind; und eine Ladungseinfang-Dielektrikumsschicht, welche zwischen dem Halbleitersubstrat und der einen oder den mehreren unteren Elektroden und zwischen den mehreren oberen Elektroden und der einen oder den mehreren unteren Elektroden angeordnet ist.
  2. Integrierter Chip nach Anspruch 1, wobei die Ladungseinfang-Dielektrikumsschicht umfasst: eine erste Oxidschicht; eine Nitridschicht, welche mit der ersten Oxidschicht in Kontakt steht; und eine zweite Oxidschicht, welche mit der Nitridschicht in Kontakt steht.
  3. Integrierter Chip nach Anspruch 1 oder 2, ferner umfassend: eine untere Silicidschicht, welche auf einer oberen Fläche der Wannenzone an einer Stelle angeordnet ist, die seitlich von der einen oder den mehreren unteren Elektroden versetzt ist.
  4. Integrierter Chip nach einem der vorhergehenden Ansprüche, ferner umfassend: eine obere Silicidschicht, welche auf oberen Flächen der mehreren oberen Elektroden und der einen oder der mehreren unteren Elektroden angeordnet ist.
  5. Integrierter Chip nach einem der vorhergehenden Ansprüche, ferner umfassend: Seitenwand-Abstandhalter, welche durch die mehreren oberen Elektroden seitlich von der einen oder den mehreren unteren Elektroden getrennt sind.
  6. Integrierter Chip nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Split-Gate-Flash-Speicherzelle, welche durch eine Isolationsstruktur seitlich von den mehreren oberen Elektroden getrennt ist, wobei die Split-Gate-Flash-Speicherzelle eine Selektions-Gate-Elektrode umfasst, die durch eine Gate-Dielektrikums-Schicht vertikal von dem Halbleitersubstrat getrennt ist und durch eine weitere Ladungseinfangschicht seitlich von einer Steuerungs-Gate-Elektrode getrennt ist.
  7. Integrierter Chip nach Anspruch 6, ferner umfassend: mehrere Source/Drain-Zonen, welche sich auf gegenüberliegenden Seiten der Selektions-Gate-Elektrode innerhalb des Halbleitersubstrats befinden; wobei sich die mehreren Source/Drain-Zonen bis zu einer ersten Tiefe vertikal in das Halbleitersubstrat erstrecken; und wobei sich die Wannenzone bis zu einer zweiten Tiefe in das Halbleitersubstrat erstreckt, welche größer als die erste Tiefe ist.
  8. Integrierter Chip nach Anspruch 6 oder 7, ferner umfassend: eine zweite Dielektrikumsschicht, welche über der Isolationsstruktur angeordnet ist und dasselbe Material wie die erste Dielektrikumsschicht umfasst.
  9. Integrierter Chip nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Kontaktätzstoppschicht, welche über der Wannenzone angeordnet ist; eine erste Zwischenschichtdielektrikums(ILD)-Schicht, welche über der Kontaktätzstoppschicht angeordnet ist; und wobei die Kontaktätzstoppschicht, die erste ILD-Schicht, die eine oder die mehreren oberen Elektroden und die mehreren unteren Elektroden planare obere Flächen aufweisen, welche vertikal in einer geraden Linie angeordnet sind.
  10. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die eine oder die mehreren unteren Elektroden elektrisch miteinander verbunden sind und die mehreren oberen Elektroden elektrisch mit der Wannenzone verbunden sind.
  11. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die mehreren oberen Elektroden, die Ladungseinfang-Dielektrikumsschicht und die eine oder die mehreren unteren Elektroden obere Flächen aufweisen, welche vertikal in einer geraden Linie angeordnet sind.
  12. Integrierter Chip, umfassend: eine Wannenzone, welche sich innerhalb einer oberen Fläche eines Halbleitersubstrats befindet; mehrere obere Elektroden, welche über dem Halbleitersubstrat an Stellen angeordnet sind, die durch eine erste Dielektrikumsschicht vertikal von dem Halbleitersubstrat getrennt sind; eine oder mehrere untere Elektroden, welche zwischen den mehreren oberen Elektroden verzahnt sind und innerhalb Gräben angeordnet sind, die sich in die Wannenzone erstrecken; eine Ladungseinfang-Dielektrikumsschicht, welche eine Dreischichtenstruktur aufweist und die eine oder die mehreren unteren Elektroden von der Wannenzone und von den mehreren oberen Elektroden trennt; und wobei die mehreren oberen Elektroden, die Ladungseinfang-Dielektrikumsschicht und die eine oder die mehreren unteren Elektroden obere Flächen aufweisen, welche vertikal in einer geraden Linie angeordnet sind.
  13. Integrierter Chip nach Anspruch 12, ferner umfassend: eine untere Silicidschicht, welche auf einer oberen Fläche der Wannenzone an einer Stelle angeordnet ist, die seitlich von der einen oder den mehreren unteren Elektroden versetzt ist.
  14. Integrierter Chip nach Anspruch 12 oder 13, ferner umfassend: eine Split-Gate-Flash-Speicherzelle, welche durch eine Isolationsstruktur seitlich von den mehreren oberen Elektroden getrennt ist, wobei die Split-Gate-Flash-Speicherzelle eine Selektions-Gate-Elektrode umfasst, die durch eine Gate-Dielektrikums-Schicht vertikal von dem Halbleitersubstrat getrennt ist und durch eine weitere Ladungseinfangschicht seitlich von einer Steuerungs-Gate-Elektrode getrennt ist.
  15. Integrierter Chip nach Anspruch 14, ferner umfassend: mehrere Source/Drain-Zonen, welche sich auf gegenüberliegenden Seiten der Selektions-Gate-Elektrode innerhalb des Halbleitersubstrats befinden; wobei sich die mehreren Source/Drain-Zonen bis zu einer ersten Tiefe vertikal in das Halbleitersubstrat erstrecken; und wobei sich die Wannenzone bis zu einer zweiten Tiefe in das Halbleitersubstrat erstreckt, welche größer als die erste Tiefe ist.
  16. Integrierter Chip nach einem der Ansprüche 12 bis 15, wobei die eine oder die mehreren unteren Elektroden elektrisch miteinander verbunden sind und die mehreren oberen Elektroden elektrisch mit der Wannenzone verbunden sind.
  17. Integrierter Chip nach einem der Ansprüche 12 bis 16, ferner umfassend: eine Kontaktätzstoppschicht, welche über der Wannenzone angeordnet ist; eine erste Zwischenschichtdielektrikums(ILD)-Schicht, welche über der Kontaktätzstoppschicht angeordnet ist; und wobei die Kontaktätzstoppschicht, die erste ILD-Schicht, die eine oder die mehreren oberen Elektroden und die mehreren unteren Elektroden planare obere Flächen aufweisen, welche vertikal in einer geraden Linie angeordnet sind.
  18. Verfahren zum Bilden eines integrierten Chips, umfassend: Bilden einer Wannenzone innerhalb eines Halbeitersubstrats; Bilden mehrerer oberer Elektroden über der Wannenzone; selektives Ätzen der Wannenzone entsprechend den mehreren oberen Elektroden, um einen oder mehrere Gräben zu bilden, welche die mehreren oberen Elektroden seitlich trennen; Bilden einer Ladungseinfang-Dielektrikumsschicht innerhalb des einen oder der mehreren Gräben und entlang Seitenwänden der oberen Elektroden und Bilden einer oder mehrerer unterer Elektroden innerhalb des einen oder der mehreren Gräben, wobei die eine oder die mehreren unteren Elektroden durch die Ladungseinfang-Dielektrikumsschicht von der Wannenzone und von den mehreren oberen Elektroden getrennt sind.
  19. Verfahren nach Anspruch 18, ferner umfassend: Bilden einer Selektions-Gate-Elektrode innerhalb einer Zone eines eingebetteten Flash-Speichers, welche durch eine Isolationsstruktur, die sich innerhalb des Halbleitersubstrats befindet, seitlich von dem einen oder den mehreren Gräben getrennt ist; Bilden einer weiteren Ladungseinfang-Dielektrikumsschicht, so dass sie ein vertikales Segment, welches sich entlang Seitenwänden der Selektions-Gate-Elektrode erstreck, und ein seitliches Segment aufweist; und Bilden einer Steuerungs-Gate-Elektrode über dem seitlichen Segment der Ladungseinfang-Dielektrikumsschicht.
  20. Verfahren nach Anspruch 18 oder 19, wobei die Ladungseinfang-Dielektrikumsschicht umfasst: eine erste Oxidschicht; eine Nitridschicht, welche mit der ersten Oxidschicht in Kontakt steht; und eine zweite Oxidschicht, welche mit der Nitridschicht in Kontakt steht.
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