DE102019117751A1 - Flash-speicher-struktur mit verbessertem floating-gate - Google Patents

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Abstract

In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine Flash-Speicher-Struktur. Die Flash-Speicher-Struktur weist eine Source-Zone und eine Drain-Zone auf, die innerhalb eines Substrats angeordnet sind. Zwischen der Source-Zone und der Drain-Zone ist ein Auswahl-Gate über dem Substrat angeordnet und zwischen dem Auswahl-Gate und der Source-Zone ist ein Floating-Gate über dem Substrat angeordnet. Über dem Floating-Gate ist ein Steuer-Gate angeordnet. Das Floating-Gate weist Seitenwände auf, welche Vorsprünge definieren, die sich von einer unteren Fläche des Floating-Gate nach unten erstrecken, so dass sie eine Aussparung innerhalb eines Bodens des Floating-Gate definieren.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Die vorliegende Anmeldung beansprucht die Priorität der Vorläufigen US-Patentanmeldung 62/724,267 , eingereicht am 29. August 2018, deren Inhalte in ihrer Gesamtheit durch Bezugnahme hierin einbezogen werden.
  • TECHNISCHER HINTERGRUND
  • Viele moderne elektronische Vorrichtungen enthalten elektronischen Speicher, der zum Speichern von Daten eingerichtet ist. Elektronischer Speicher kann flüchtiger Speicher oder nicht-flüchtiger Speicher sein. Ein flüchtiger Speicher speichert Daten, während er eingeschaltet ist, während ein nicht-flüchtiger Speicher in der Lage ist, Daten zu speichern, wenn der Strom ausgeschaltet wird. Ein Flash-Speicher ist eine Art eines nicht-flüchtigen Speichers, der elektrisch gelöscht und neu programmiert werden kann. Er wird in einer breiten Vielfalt elektronischer Vorrichtungen und Geräte benutzt (beispielsweise Verbraucherelektronik, Automobile usw.).
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen zu verstehen. Es ist zu beachten, dass gemäß der üblichen Praxis in der Technik verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Verdeutlichung der Beschreibung beliebig vergrößert oder verkleinert sein.
    • 1A bis 1B zeigen Querschnittsansichten einiger Ausführungsformen einer Flash-Speicher-Struktur mit einem verbesserten Floating-Gate.
    • 2A bis 2C zeigen einige weitere Ausführungsformen eines integrierten Chips mit einer eingebetteten Flash-Speicher-Struktur mit einem verbesserten Floating-Gate.
    • 3 zeigt eine dreidimensionale Ansicht einiger Ausführungsformen eines integrierten Chips mit einer Flash-Speicher-Struktur, die ein verbessertes Floating-Gate aufweist.
    • 4 bis 22 zeigen Querschnittsansichten einiger Ausführungsformen eines Verfahrens zur Herstellung eines integrierten Chips mit einer eingebetteten Flash-Speicher-Struktur mit einem verbesserten Floating-Gate.
    • 23 zeigt einen Ablaufplan einiger Ausführungsformen eines Verfahrens zur Herstellung eines integrierten Chips mit einer eingebetteten Flash-Speicher-Struktur mit einem verbesserten Floating-Gate.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele für die Realisierung verschiedener Merkmale des Gegenstands der vorliegenden Erfindung vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei welchen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet werden, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Klarheit und bestimmt als solche keine Beziehung zwischen den beschriebenen verschiedenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „oberhalb“, „oben“, „obere“, „über“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Figuren abgebildet ist, andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.
  • Eingebetteter Speicher ist in modernen integrierten Chips üblich geworden. Ein eingebetteter Speicher ist ein elektronischer Speicher, der auf demselben IC-Die wie Logikfunktionen (beispielsweise ein Prozessor oder eine ASIC) angeordnet ist. Durch Einbetten von Speichervorrichtungen und Logikvorrichtungen auf demselben IC-Die können die leitfähigen Verbindungen zwischen den Speichervorrichtungen und den Logikvorrichtungen verkürzt werden, wodurch der Stromverbrauch des integrierten Chips verringert und dessen Leistungsfähigkeit verbessert werden kann. In vielen eingebetteten Speichersystemen wird aufgrund seiner nicht-flüchtigen Natur (d.h., seiner Fähigkeit, ohne Strom einen gespeicherten Datenzustand festzuhalten), seiner hohen Dichte, seiner hohen Schreibgeschwindigkeiten und seiner Kompatibilität mit modernen CMOS-Herstellungsverfahren oft ein Flash-Speicher verwendet.
  • Eingebettete Flash-Speicher-Strukturen weisen oft ein Floating-Gate auf, das zwischen einem Steuer-Gate und einem Substrat angeordnet ist. Das Floating-Gate weist eine flache untere Fläche auf, die durch eine Dielektrikumsschicht von dem Substrat getrennt ist. Während des Betriebs wird unterhalb des Floating-Gates eine Kanalzone innerhalb des Substrats gebildet. Das Anlegen einer Vorspannung an das Steuer-Gate bewirkt, dass Ladungsträger aus der Kanalzone durch die Dielektrikumsschicht in das Floating-Gate hinein tunneln. Ladungen, die innerhalb des Floating-Gate gefangen sind, zeigen einen gespeicherten Datenzustand an. (beispielsweise eine logische „0“ oder „1“).
  • Da jedoch die Größe von Flash-Speicher-Zellen weiter abnimmt, nimmt eine Länge des Steuer-Gates ebenso ab und das Steuer-Gate kann beginnen, Kurzkanaleffekten (beispielsweise eine durch den Drain verursachte Barriereabsenkung, eine Geschwindigkeitssättigung usw.) ausgesetzt zu sein, was die Leistungsfähigkeit der Flash-Speicher-Zellen verschlechtern kann. Beispielsweise kann es durch Kurzkanaleffekte schwieriger werden, dass Ladungsträger in das Floating-Gate getrieben werden (d.h. das Floating-Gate kann ein niedriges Kopplungsverhältnis erhalten), was zu einer Ineffizienz der Datenprogrammierung (beispielsweise einer Schwierigkeit, Ladungen in das Floating-Gate zu treiben) und/oder einem kleineren Lesefenster (d.h. einer geringeren Differenz der Stromausgabe zwischen einer gespeicherten „0“ und einer gespeicherten „1“) führt.
  • Die vorliegende Offenbarung betrifft, in einigen Ausführungsformen, eine Flash-Speicher-Struktur mit einem verbesserten Floating-Gate, welches eingerichtet ist, die Leistungsfähigkeit der Vorrichtung zu verbessern. Die Flash-Speicher-Struktur weist eine Source-Zone und eine Drain-Zone auf, die innerhalb eines Substrats angeordnet sind. Ein Auswahl-Gate und ein Floating-Gate sind zwischen der Source-Zone und der Drain-Zone über dem Substrat angeordnet. Über dem Floating-Gate ist ein Steuer-Gate angeordnet. Das Floating-Gate weist Seitenwände auf, welche Vorsprünge definieren, die sich von einer unteren Fläche des Floating-Gate vertikal nach außen erstrecken. Die Vorsprünge bewirken, dass sich das Floating-Gate um einen Teil des Substrats wickeln, wo sich eine Kanalzone bildet, wodurch eine Grenzfläche zwischen der Kanalzone und dem Floating-Gate (beispielsweise relativen Floating-Gates mit flachen unteren Flächen) größer wird. Durch die Vergrößerung der Grenzfläche wird es für Ladungsträger einfacher, in das Floating-Gate getrieben zu werden, wodurch die Effizienz der Datenprogrammierung und ein Lesefenster der offenbarten Flash-Speicher-Struktur verbessert werden.
  • 1A bis 1B zeigen Querschnittsansichten, 100 und 124, einiger Ausführungsformen einer Flash-Speicher-Struktur mit einem verbesserten Floating-Gate.
  • 1A zeigt eine Querschnittsansicht 100 der Flash-Speicher-Struktur entlang einer ersten Richtung (X-Richtung) und einer zweiten Richtung (Z-Richtung). Wie in der Querschnittsansicht 100 dargestellt, weist die Flash-Speicher-Struktur eine gemeinsame Source-Zone 104 auf, die zwischen einer ersten Drain-Zone 106a und einer zweiten Drain-Zone 106b innerhalb eines Substrats 102 angeordnet ist. Eine erste Kanalzone 108a erstreckt sich zwischen der gemeinsamen Source-Zone 104 und der ersten Drain-Zone 106a. Eine zweite Kanalzone 108b erstreckt sich zwischen der gemeinsamen Source-Zone 104 und der zweiten Drain-Zone 106b.
  • Die Flash-Speicher-Struktur weist ferner ein erstes Floating-Gate 112a auf, welches über der ersten Kanalzone 108a angeordnet ist und dafür konfiguriert ist, Ladungen zu speichern, die zu einem ersten Datenzustand (beispielsweise einer ,1' oder einer ,0') gehören. Das erste Floating-Gate 112a ist durch eine Dielektrikumsschicht 110 von dem Substrat 102 und durch ein oder mehrere weitere Dielektrikumsmaterialien 120 von einem darüber liegenden ersten Steuer-Gate 114a getrennt. Auf einer ersten Seite des ersten Floating-Gate 112a ist ein erstes Auswahl-Gate 116a angeordnet. Ein gemeinsames Lösch-Gate 118 ist auf einer zweiten Seite des ersten Floating-Gate 112a angeordnet, die der ersten Seite gegenüberliegt. Das eine oder die mehreren weiteren Dielektrikumsmaterialien 120 trennen das erste Floating-Gate 112a lateral sowohl von dem ersten Auswahl-Gate 116a als auch von dem gemeinsamen Lösch-Gate 118.
  • Über der zweiten Kanalzone 108b ist ein zweites Floating-Gate 112b angeordnet und dafür konfiguriert, Ladungen zu speichern, die zu einem zweiten Datenzustand gehören. Das zweite Floating-Gate 112b ist durch die Dielektrikumsschicht 110 von dem darunter liegenden Substrat 102 und durch das eine oder die mehreren weiteren Dielektrikumsmaterialien 120 von einem darüber liegenden zweiten Steuer-Gate 114b getrennt. Auf einer ersten Seite des zweiten Floating-Gate 112b ist ein zweites Auswahl-Gate 116b angeordnet. Das gemeinsame Lösch-Gate 118 ist auf einer zweiten Seite des zweiten Floating-Gate 112b angeordnet, die der ersten Seite gegenüberliegt. Das eine oder die mehreren weiteren Dielektrikumsmaterialien 120 trennen das zweite Floating-Gate 112b lateral sowohl von dem zweiten Auswahl-Gate 116b als auch von dem gemeinsamen Lösch-Gate 118. Über dem einen oder den mehreren weiteren Dielektrikumsmaterialien 120 kann eine Zwischenebenendielektrikums(Inter-Level Dielectric, ILD)-Struktur angeordnet sein.
  • 1B zeigt eine Querschnittsansicht 124 der Flash-Speicher-Struktur entlang dem Querschnitt A-A' der 1A. Die Querschnittsansicht 124 erstreckt sich entlang einer dritten Richtung (Y-Richtung) und der zweiten Richtung (Z-Richtung).
  • Wie in der Querschnittsansicht 124 dargestellt, sind in Gräben innerhalb des Substrats 102 mehrere Isolationsstrukturen 126 angeordnet. Die mehreren Isolationsstrukturen 126 sind auf gegenüberliegenden Seiten des ersten Floating-Gate 112a angeordnet. Das erste Floating-Gate 112a erstreckt sich von zwischen den mehreren Isolationsstrukturen 126 bis direkt über den mehreren Isolationsstrukturen 126. Das erste Floating-Gate 112a weist Vorsprünge 128 auf, welche sich von einer unteren Fläche 112l des ersten Floating-Gate 112a nach außen (beispielsweise nach unten) erstrecken, um eine Aussparung 113 innerhalb eines Bodens des Floating-Gate 112a zu definieren. Die Vorsprünge 128 bewirken, dass sich das erste Floating-Gate 112a um mehrere Flächen eines Teils des Substrats 102 wickelt, der die erste Kanalzone 108a aufweist. Die Dielektrikumsschicht 110 kleidet Innenflächen des Substrats 102 entlang einer Grenzfläche zwischen dem Substrat 102 und dem ersten Floating-Gate 112a aus. In einigen Ausführungsformen kann sich die Dielektrikumsschicht 110 vertikal um einen ersten Nicht-Null-Abstand 130 bis hinter einen Boden des ersten Floating-Gate 112a erstrecken. Das zweite Floating-Gate (112b der 1A) weist ebenfalls Vorsprünge auf, die sich von einer unteren Fläche des zweiten Floating-Gate nach außen (beispielsweise nach unten) erstrecken, um sich um mehrere Flächen eines Teils des Substrats zu wickeln, der die zweite Kanalzone aufweist.
  • Wieder Bezug nehmend auf 1A, können Spannungen an das erste Steuer-Gate 114a und das erste Auswahl-Gate 116a angelegt werden, um Daten in das erste Floating-Gate 112a zu schreiben. Die Spannungen bewirken, dass das erste Auswahl-Gate 116a ein erstes elektrisches Feld erzeugt, welches Ladungsträger (entlang der Linie 134) in die erste Kanalzone 108a treibt. Die Spannungen bewirken ferner, dass das erste Steuer-Gate 114 ein zweites elektrisches Feld erzeugt, welches die Ladungsträger innerhalb der ersten Kanalzone 108a über die Dielektrikumsschicht 110 in das erste Floating-Gate 112a injiziert. Die injizierten Ladungsträger ändern die Schwellenspannung des Floating-Gate, so dass sie einen Logikzustand ,0' repräsentiert (während ein ungeladenes Floating-Gate einen Zustand ,1' repräsentiert). Das Löschen von Daten aus dem ersten Floating-Gate 112a kann durch Anlegen einer negativen Spannung an das gemeinsame Lösch-Gate 118 erfolgen. Die negative Spannung treibt gespeicherte Ladungen aus dem ersten Floating-Gate 112a durch das Verfahren des Fowler-Nordheim-Tunnelns (entlang der Linie 136) in das gemeinsame Lösch-Gate 118.
  • Sobald sie programmiert sind, können die Daten aus dem ersten Floating-Gate 112a ausgelesen werden, indem Referenzspannungen an das erste Auswahl-Gate 116a und an die erste Drain-Zone 106a angelegt werden, während die gemeinsame Source-Zone 104 geerdet ist. Die eingebettete Flash-Speicher-Zelle leitet Strom, wenn das erste Floating-Gate 112a gelöscht ist (Zustand niedrigen Schwellenwerts), und die eingebettete Flash-Speicher-Zelle gibt eine logische ,1' aus. Wenn jedoch das erste Floating-Gate 112a programmiert ist (Zustand hohen Schwellenwerts), ist die eingebettete Flash-Speicher-Zelle nicht leitfähig und die eingebettete Flash-Speicher-Zelle gibt eine logische ,0' aus.
  • Durch Wickeln des ersten Floating-Gate 112a um das Substrat 102 wird eine Grenzfläche zwischen dem ersten Floating-Gate 112a und dem Substrat 102 über Floating-Gates mit einer flachen unteren Fläche vergrößert. Durch Vergrößern der Grenzfläche zwischen dem ersten Floating-Gate 112a und dem Substrat können Ladungsträger innerhalb der ersten Kanalzone 108a einfacher in das erste Floating-Gate 112a eintreten, wodurch eine Ladungsmenge auf dem ersten Floating-Gate 112a erhöht und eine Schreibeffizienz verbessert wird. Die erhöhte Ladungsmenge auf dem ersten Floating-Gate 112a erhöht auch eine Differenz der Kanalleitfähigkeit zwischen verschiedenen Datenzuständen und vergrößert dadurch ein Lesefenster des ersten Floating-Gate 112a.
  • 2A bis 2C zeigen einige weitere Ausführungsformen eines integrierten Chips mit einer eingebetteten Flash-Speicher-Struktur mit einem verbesserten Floating-Gate.
  • 2A zeigt eine Querschnittsansicht 200 des integrierten Chips entlang einer ersten Richtung (X-Richtung) und einer zweiten Richtung (Z-Richtung). Wie in der Querschnittsansicht 200 dargestellt, weist der integrierte Chip ein Substrat 102 mit einer eingebetteten Speicherzone 201a und einer Logikzone 201b auf. In einigen Ausführungsformen kann das Substrat 102 eine vertiefte Fläche 102a innerhalb der eingebetteten Speicherzone 201a aufweisen. Die vertiefte Fläche 102a ist um einen Nicht-Null-Abstand d unterhalb einer oberen Fläche 102u des Substrats 102 vertieft bzw. ausgenommen. In einigen Ausführungsformen ist die vertiefte Fläche 102a durch eine angewinkelte Seitenwand mit der oberen Fläche verbunden. In einigen Ausführungsformen kann entlang Rändern der vertieften Fläche 102a des Substrats 102 eine Isolationsstruktur 202 angeordnet sein.
  • Die eingebettete Speicherzone 201a weist eine eingebettete Flash-Speicher-Struktur 203 mit einer gemeinsamen Source-Zone 104 auf, die durch eine erste Dielektrikumsschicht 204 von einem darüber liegenden gemeinsamen Lösch-Gate 118 getrennt ist. In einigen Ausführungsformen erstreckt sich die erste Dielektrikumsschicht 204 auch entlang Seitenwänden des gemeinsamen Lösch-Gate 118. Ein erstes Floating-Gate 112a und ein zweites Floating-Gate 112b sind auf gegenüberliegenden Seiten des gemeinsamen Lösch-Gate 118 angeordnet. Das erste Floating-Gate 112a ist durch eine zweite Dielektrikumsschicht 206 von dem darunter liegenden Substrat 102 getrennt und durch eine dritte Dielektrikumsschicht 208 von einem darüber liegenden ersten Steuer-Gate 114a getrennt. Das zweite Floating-Gate 112b ist durch die zweite Dielektrikumsschicht 206 von dem darunter liegenden Substrat 102 getrennt und durch die dritte Dielektrikumsschicht 208 von einem darüber liegenden zweiten Steuer-Gate 114b getrennt. Ein erstes Auswahl-Gate 116a ist auf einer ersten Seite des ersten Floating-Gate 112a gegenüber dem gemeinsamen Lösch-Gate 118 angeordnet und ein zweites Auswahl-Gate 116b ist auf einer zweiten Seite des zweiten Floating-Gate 112b gegenüber dem gemeinsamen Lösch-Gate 118 angeordnet. Das erste Auswahl-Gate 116a ist durch die erste Dielektrikumsschicht 204 lateral von dem ersten Floating-Gate 112a und dem ersten Steuer-Gate 114a getrennt. Das zweite Auswahl-Gate 116b ist durch die erste Dielektrikumsschicht 204 lateral von dem zweiten Floating-Gate 112b und dem zweiten Steuer-Gate 114b getrennt. Das erste Auswahl-Gate 116a und das zweite Auswahl-Gate 116b sind durch eine vierte Dielektrikumsschicht 210 vertikal von dem Substrat getrennt.
  • Ein erster Seitenwand-Abstandhalter 212 ist entlang gegenüberliegenden Seiten des ersten Steuer-Gate 114a und des zweiten Steuer-Gate 114b angeordnet. Der erste Seitenwand-Abstandhalter 212 trennt das erste Steuer-Gate 114a und das zweite Steuer-Gate 114b lateral von dem gemeinsamen Lösch-Gate 118 und von dem ersten Auswahl-Gate 116a und dem zweiten Auswahl-Gate 116b. Ein zweiter Seitenwand-Abstandhalter 214 ist entlang Seiten des ersten Auswahl-Gate 116a und des zweiten Auswahl-Gate 116b angeordnet, welche dem gemeinsamen Lösch-Gate 118 abgewandt sind.
  • Die Logikzone 201b weist eine Transistorvorrichtung 216 auf, die innerhalb des Substrats 102 angeordnet ist. Die Transistorvorrichtung 216 weist zwischen einer Source-Zone 222a und einer Drain-Zone 222b eine Gate-Elektrode 218 auf, die über dem Substrat 102 angeordnet ist. Die Gate-Elektrode 218 ist durch eine Gate-Dielektrikumsschicht 220, welche ein oder mehrere Dielektrikumsmaterialien aufweist, von dem Substrat 102 getrennt. In einigen Ausführungsformen kann die Gate-Elektrode 218 ein Metall wie Aluminium, Ruthenium, Palladium, Hafnium, Zirkonium, Titan oder Ähnliches aufweisen. In einigen Ausführungsformen kann die Gate-Dielektrikumsschicht 220 ein High-k-Dielektrikumsmaterial wie Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 oder Ähnliches aufweisen. Auf gegenüberliegenden Seiten der Gate-Elektrode 218 und der Gate-Dielektrikumsschicht 220 sind Seitenwand-Abstandhalter 224 angeordnet.
  • Eine erste Zwischenebenendielektrikums(ILD)-Schicht 226 ist über dem Substrat 102 angeordnet und umgibt lateral die eingebettete Flash-Speicher-Struktur 203 und die Transistorvorrichtung 216. Eine zweite ILD-Schicht 228 ist über der PMD-Schicht 226 angeordnet. Leitfähige Kontakte 230 erstrecken sich durch die erste ILD-Schicht 226 und die zweite ILD-Schicht 228, um die eingebettete Flash-Speicher-Struktur 203 und die Transistorvorrichtung 216 zu kontaktieren. In einigen Ausführungsformen kann die erste ILD-Schicht 226 eines oder mehreres aus Niederdruck-Tetraethylorthosilikat (TEOS), siliziumreichem Oxid (SRO), plasmaunterstütztem (plasma-enhanced, PE) Oxynitrid, PE-Nitrid und PE-TEOS aufweisen. In einigen Ausführungsformen kann die zweite ILD-Schicht 228 eines oder mehreres aus Siliziumdioxid, SiCOH, einem Fluorosilikatglas, einem Phosphatglas (beispielsweise Borophosphatsilikatglas) oder Ähnliches aufweisen. In einigen Ausführungsformen können die leitfähigen Kontakte 230 ein Metall (beispielsweise Wolfram, Aluminium usw.) wie Wolfram, Kupfer oder Ähnliches aufweisen.
  • 2B zeigt eine Querschnittsansicht 232, welche sich entlang der zweiten Richtung (Z-Richtung) und entlang einer dritten Richtung (Y-Richtung) erstreckt.
  • Wie in der Querschnittsansicht 232 dargestellt, sind innerhalb von Gräben in dem Substrat 102 in der eingebetteten Speicherzone 201a erste mehrere Isolationsstrukturen 126 angeordnet. Innerhalb von Gräben in dem Substrat in der Logikzone 201b sind zweite mehrere Isolationsstrukturen 234 angeordnet. In einigen Ausführungsformen können die ersten mehreren Isolationsstrukturen 126 bzw. die zweiten mehreren Isolationsstrukturen 234 flache Grabenisolationsstrukturen aufweisen, welche ein oder mehrere Dielektrikumsmaterialien aufweisen, die innerhalb der Gräben in dem Substrat 102 angeordnet sind.
  • Das erste Steuer-Gate 114a erstreckt sich durchgängig über mehreren Floating-Gates 112a, 112c und 112d. Die mehreren Floating-Gates 112a, 112c und 112d weisen jeweils Vorsprünge 128 auf, die sich von unteren Flächen 112l der mehreren Floating-Gates 112a, 112c und 112d nach außen (beispielsweise nach unten) erstrecken. Die Vorsprünge 128 sind jeweils entlang äußersten Seitenwänden der mehreren Floating-Gates 112a, 112c und 112d angeordnet. Die äußersten Seitenwände der mehreren Floating-Gates 112a, 112c und 112d sind durch die ersten mehreren Isolationsstrukturen 126 und durch die zweite Dielektrikumsschicht 206 getrennt. Die zweite Dielektrikumsschicht 206 trennt ferner die mehreren Floating-Gates 112a, 112c und 112d von dem ersten Steuer-Gate 114a. In einigen Ausführungsformen kann ein Rückstand des Floating-Gate-Materials 236 zwischen der eingebetteten Speicherzone 201a und der Logikzone 201b entlang einer Seitenwand des Substrats 102 angeordnet sein.
  • 2C zeigt eine Draufsicht 238 auf den integrierten Chip, welche den Querschnitt A-A' der 2A und den Querschnitt B-B' der 2B zeigt. Die Draufsicht 238 erstreckt sich entlang der ersten Richtung (X-Richtung) und der dritten Richtung (Y-Richtung).
  • 3 zeigt eine dreidimensionale Ansicht einiger Ausführungsformen eines integrierten Chips 300 mit einer Flash-Speicher-Struktur, die ein verbessertes Floating-Gate aufweist.
  • Der integrierte Chip 300 weist mehrere Isolationsstrukturen 126 auf, die innerhalb von Gräben in einer oberen Fläche 102u eines Substrats 102 angeordnet sind. Die Gräben sind durch angewinkelte Seitenwände 102s des Substrats 102 definiert, was bewirkt, dass eine Breite der Gräben abnimmt, wenn ein Abstand von der oberen Fläche 102u des Substrats 102 zunimmt.
  • Eine erste Dielektrikumsschicht 204 erstreckt sich entlang den Seitenwänden 102s und einer sich horizontal erstreckenden Fläche 102h des Substrats 102. Die erste Dielektrikumsschicht 204 kann ein Oxid (beispielsweise Siliziumoxid), ein Nitrid (beispielsweise Siliziumoxynitrid) oder Ähnliches aufweisen. In einigen Ausführungsformen kann die erste Dielektrikumsschicht 204 nach außen um einen ersten Nicht-Null-Abstand 302 über die Seitenwände 102s des Substrats 102 hinaus vorstehen, welche die Gräben definieren. In einigen Ausführungsformen kann ein sich horizontal erstreckendes Segment der ersten Dielektrikumsschicht 204, das sich entlang der sich horizontal erstreckenden Fläche 102h des Substrats erstreckt, eine erste Dicke t1 aufweisen, die sich von einer zweiten Dicke t2 von sich vertikal erstreckenden Segmenten unterscheidet, die entlang Seitenwänden 102s des Substrats 102 angeordnet sind.
  • Über der ersten Dielektrikumsschicht 204 und zwischen den mehreren Isolationsstrukturen 126 ist ein Floating-Gate angeordnet. Das Floating-Gate 112 erstreckt sich lateral von direkt über der sich horizontal erstreckenden Fläche 102h des Substrats 102 bis direkt über den mehreren Isolationsstrukturen 126. In einigen Ausführungsformen kann sich das Floating-Gate 112 um einen zweiten Nicht-Null-Abstand 304 lateral über einer der mehreren Isolationsstrukturen 126 erstrecken. In einigen Ausführungsformen kann der zweite Nicht-Null-Abstand 304 in einem Bereich von ungefähr 30 Ängström bis ungefähr 100 Ängström liegen. In einigen Ausführungsformen weisen die mehreren Isolationsstrukturen 126 oberste Flächen 126u auf, welche bis unterhalb einer oberen Fläche 112u des Floating-Gate 112 vertieft bzw. ausgenommen sind.
  • Das Floating-Gate 112 weist Vorsprünge 128 auf, welche von einer unteren Fläche 112l des Floating-Gate 112 nach außen (beispielsweise nach unten) bis innerhalb der Gräben vorstehen. Die Vorsprünge 128 bewirken, dass das Floating-Gate 112 eine erste Höhe 306 entlang äußeren Seitenwänden des Floating-Gate 112 und eine zweite Höhe 308 zwischen den Vorsprüngen 128 aufweist. Die erste Höhe 306 ist größer als die zweite Höhe 308. In einigen Ausführungsformen kann eine Differenz zwischen der ersten Höhe 306 und der zweiten Höhe 308 in einem Bereich von ungefähr 50 Ångström bis ungefähr 150 Ångström liegen. In einigen Ausführungsformen sind die Vorsprünge 128 durch angewinkelte Seitenwände definiert, welche eine Breite der Vorsprünge 128 verringern, wenn ein Abstand von der unteren Fläche 112l des Floating-Gate 112 zunimmt. In einigen Ausführungsformen können gegenüberliegende Seitenwände der Vorsprünge 128 unterschiedliche Seitenwandwinkel aufweisen. Beispielsweise werden in einigen Ausführungsformen die Vorsprünge 128 durch eine erste Seitenwand, welche in einem ersten spitzen Winkel Θ1 in Bezug auf eine horizontale Ebene orientiert ist, die sich entlang einer untersten Fläche des Floating-Gate 112 erstreckt, und eine gegenüberliegende zweite Seitenwand definiert, welche in einem zweiten spitzen Winkel Θ2 in Bezug auf eine horizontale Ebene orientiert ist, welcher ein anderer als der erste spitze Winkel Θ1 ist.
  • 4 bis 22 zeigen Querschnittsansichten 400 bis 2200 einiger Ausführungsformen eines Verfahrens zur Herstellung eines integrierten Chips mit einer eingebetteten Flash-Speicher-Struktur mit einem verbesserten Floating-Gate. Obwohl 4 bis 22 in Bezug auf ein Verfahren beschrieben werden, versteht es sich, dass die in 4 bis 22 offenbarten Strukturen nicht auf ein solches Verfahren beschränkt sind, sondern stattdessen unabhängig von dem Verfahren selbständig als Strukturen existieren können.
  • Wie in der Querschnittsansicht 400 der 4 dargestellt, wird ein Substrat 102 bereitgestellt. In verschiedenen Ausführungsformen kann das Substrat 102 eine beliebige Art eines Halbleiterkörpers (beispielsweise Silizium/CMOS massiv, SiGe, SOI usw.) umfassen, wie beispielsweise einen Halbleiter-Wafer oder einen oder mehrere Dies auf einem Wafer sowie eine beliebige andere Art eines Halbleiters und/oder darauf ausgebildete und/oder auf andere Weise damit verbundene Epitaxieschichten. Das Substrat 102 weist eine eingebettete Speicherzone 201a und eine Logikzone 201b auf. In einigen Ausführungsformen kann die eingebettete Speicherzone 201a des Substrats 102 eine vertiefte Fläche 102a aufweisen, welche auf einen Abstand unterhalb einer oberen Fläche 102u des Substrats 102 vertieft ist. Der Abstand d kann beispielsweise etwa 10 bis 1000 Ångström, etwa 10 bis 500 Ångström, etwa 500 bis 1000 Ångström, etwa 250 bis 350 Ångström betragen oder in irgendeinem anderen geeigneten Rücknahmebereich (irgendwelchen anderen geeigneten Rücknahmebereichen) liegen.
  • In einigen Ausführungsformen kann das Substrat 102 vertieft bzw. ausgenommen werden, indem eine erste Maskierungsschicht 402 über der Logikzone 201b gebildet wird und die eingebettete Speicherzone 201a einem thermischen Oxidationsverfahren unterzogen wird, wodurch ein Oxid innerhalb der eingebetteten Speicherzone 201a gebildet wird. Das thermische Oxidationsverfahren verbraucht einen Teil des Substrats 102 innerhalb der eingebetteten Speicherzone 201a, wodurch eine Fläche des Substrats 102 innerhalb der eingebetteten Speicherzone 201a vertieft bzw. ausgenommen wird. Anschließend wird das Oxid innerhalb der eingebetteten Speicherzone 201a entfernt, was zu der vertieften Fläche 102a in dem Substrat 102 führt. In alternativen Ausführungsformen kann das Substrat 102 innerhalb der eingebetteten Speicherzone 201a vertieft werden, indem eine erste Maskierungsschicht 402 über der Logikzone 201b gebildet wird und anschließend das Substrat 102 in Zonen geätzt wird, die nicht von der ersten Maskierungsschicht bedeckt sind.
  • Wie in der Querschnittsansicht 500 der 5 dargestellt, wird über dem Substrat 102 eine Pad-Dielektrikumsschicht 502 gebildet und über der Pad-Dielektrikumsschicht 502 wird eine erste Schutzschicht 504 gebildet. Erste mehrere Gräben 506 werden gebildet und erstrecken sich durch die erste Schutzschicht 504 und die Pad-Dielektrikumsschicht 502 bis innerhalb des Substrats 102. In einigen Ausführungsformen können die ersten mehreren Gräben 506 gebildet werden, indem die erste Schutzschicht 504, die Pad-Dielektrikumsschicht 502 und das Substrat 102 gemäß einer zweiten Maskierungsschicht 510 selektiv einem ersten Ätzmittel 508 ausgesetzt werden.
  • Wie in der Querschnittsansicht 600 der 6 dargestellt, werden die ersten mehreren Gräben 506 mit einer ersten Isolationsschicht 602 gefüllt, welche ein oder mehrere Dielektrikumsmaterialien aufweist. In einigen Ausführungsformen kann die erste Isolationsschicht 602 durch ein Abscheidungsverfahren zum Füllen der ersten mehreren Gräben 506 gebildet werden, so dass sie sich über eine oberste Fläche der ersten Schutzschicht 504 erstreckt. Anschließend kann ein erstes Planarisierungsverfahren (beispielsweise ein chemisch-mechanisches Planarisierungsverfahren) durchgeführt werden (entlang der Linie 604), um die erste Isolationsschicht 602 über der obersten Fläche der ersten Schutzschicht 504 zu entfernen und um mehrere Isolationsstrukturen 234 zu definieren. In einigen Ausführungsformen kann die erste Isolationsschicht 602 ein Oxid (beispielsweise Siliziumoxid), ein Nitrid oder Ähnliches aufweisen. In einigen Ausführungsformen kann die erste Schutzschicht 504 entfernt werden, nachdem das erste Planarisierungsverfahren abgeschlossen ist.
  • Wie in der Querschnittsansicht 700 der 7 dargestellt, wird über dem Substrat 102 eine zweite Schutzschicht 702 gebildet. Die zweite Schutzschicht 702 wird über der Pad-Dielektrikumsschicht 502 und den mehreren Isolationsstrukturen 234 angeordnet. Zweite mehrere Gräben 704 werden gebildet und erstrecken sich durch die zweite Schutzschicht 702 und die Pad-Dielektrikumsschicht 502 bis innerhalb des Substrats 102. In einigen Ausführungsformen werden die zweiten mehreren Gräben gebildet, indem die zweite Schutzschicht 702, die Pad-Dielektrikumsschicht 502 und das Substrat 102 gemäß einer dritten Maskierungsschicht 708 selektiv einem zweiten Ätzmittel 706 ausgesetzt werden.
  • Wie in der Querschnittsansicht 800 der 8 dargestellt, wird eine zweite Isolationsschicht 802 gebildet, um die zweiten mehreren Gräben 704 und eine oberste Fläche der zweiten Schutzschicht 702 auszukleiden. Die zweite Isolationsschicht 802 definiert Löcher 804, die innerhalb einer oberen Fläche der zweiten Isolationsschicht 802 angeordnet sind. Die Löcher 804 befinden sich direkt über den zweiten mehreren Gräben 704. In einigen Ausführungsformen können sich die Löcher 804 bis zu Positionen erstrecken, die vertikal unterhalb der obersten Fläche der zweiten Schutzschicht 702 liegen (d.h. so, dass eine horizontale Linie, die sich entlang Böden der Löcher 804 erstreckt, Seitenwände der zweiten Schutzschicht 702 schneidet). In einigen Ausführungsformen kann die zweite Isolationsschicht 802 ein Oxid oder ein Nitrid aufweisen. Beispielsweise kann die zweite Isolationsschicht 802 Siliziumdioxid, Siliziumnitrid oder Ähnliches aufweisen. In verschiedenen Ausführungsformen kann die zweite Isolationsschicht 802 durch ein Abscheidungsverfahren (beispielsweise PVD, CVD, PE-CVD, ALD oder Ähnliches) gebildet werden.
  • Wie in der Querschnittsansicht 900 der 9 dargestellt, wird über der zweite Isolationsschicht 802 eine Opfer-Maskierungsschicht 902 gebildet. Die Opfer-Maskierungsschicht 902 wird über der zweiten Isolationsschicht 802 und innerhalb der Löcher 804 angeordnet. In einigen Ausführungsformen kann die Opfer-Maskierungsschicht 902 Polysilizium aufweisen. In anderen Ausführungsformen kann die Opfer-Maskierungsschicht 902 ein anderes Material (beispielsweise Titan, Tantal oder Ähnliches) aufweisen, welches eine hohe Ätzselektivität in Bezug auf die zweite Isolationsschicht 802 aufweist. In einigen Ausführungsformen kann die Opfer-Maskierungsschicht 902 durch ein Abscheidungsverfahren (beispielsweise PVD, CVD, PE-CVD, ALD oder Ähnliches) gebildet werden.
  • Wie in der Querschnittsansicht 1000 der 10 dargestellt, werden Teile der Opfer-Maskierungsschicht 902 und der zweiten Isolationsschicht 802 entfernt. Das Entfernen von Teilen der Opfer-Maskierungsschicht 902 und der zweiten Isolationsschicht 802 führt zu einem Rest der Opfer-Maskierungsschicht 1002, welcher äußerste Seitenwände aufweist, die durch die zweite Isolationsschicht 802 von Seitenwänden der zweiten Schutzschicht 702 getrennt sind, welche die zweiten mehreren Gräben 704 definieren. In einigen Ausführungsformen können die Teile der Opfer-Maskierungsschicht 902 und der zweiten Isolationsschicht 802 entfernt werden, indem die Opfer-Maskierungsschicht 902 und die zweite Isolationsschicht 802 einem dritten Ätzmittel ausgesetzt werden. Das dritte Ätzmittel verringert eine Dicke der Opfer-Maskierungsschicht 902 und der zweiten Isolationsschicht 802. In anderen Ausführungsformen können die Teile der Opfer-Maskierungsschicht 902 und der zweiten Isolationsschicht 802 durch ein zweites Planarisierungsverfahren (beispielsweise ein Verfahren des chemisch-mechanischen Planarisierens (CMP)) entfernt werden, das entlang der Linie 1004 durchgeführt wird.
  • Wie in der Querschnittsansicht 1100 der 11 dargestellt, wird die zweite Isolationsschicht 802 zwischen dem Rest der Opfer-Maskierungsschicht 904 und den Seitenwänden der zweiten Schutzschicht 702, welche die zweiten mehreren Gräben 704 definieren, selektiv entfernt. Durch das selektive Entfernen der zweiten Isolationsschicht 802 werden Vertiefungen 1104 entlang Rändern der zweiten mehreren Gräben 704 gebildet. Die Vertiefungen 1104 erstrecken sich entlang der zweiten mehreren Gräben 704 durch die zweite Schutzschicht 702 und die Pad-Dielektrikumsschicht 502 bis zu Positionen zwischen Seitenwänden des Substrats 102 und der zweiten Isolationsschicht 802. In einigen Ausführungsformen wird die zweite Isolationsschicht 802 selektiv entfernt, indem die zweite Isolationsschicht 802 einem vierten Ätzmittel 1102 ausgesetzt wird, während die Opfer-Maskierungsschicht 904 als eine Maske verwendet wird. Die Opfer-Maskierungsschicht 904 blockiert das vierte Ätzmittel 1102 dagegen, die Isolationsschicht 802 unterhalb der Opfer-Maskierungsschicht 904 zu ätzen, während ein Entfernen der zweiten Isolationsschicht 802 entlang Rändern der zweiten mehreren Gräben 704 ermöglicht wird.
  • Wie in der Querschnittsansicht 1200 der 12 dargestellt, kann ein Verfahren des Zurückätzens durchgeführt werden, um die Opfer-Maskierungsschicht 904 zu entfernen. In einigen Ausführungsformen kann das Verfahren des Zurückätzens unter Verwendung einer vierten Maskierungsschicht 1202 durchgeführt werden. In solchen Ausführungsformen können unmaskierte Teile der zweiten Schutzschicht 702 und der zweiten Isolationsschicht 802 ebenfalls zurückgeätzt werden, so dass sich oberste Flächen der zweiten Schutzschicht 702 und der zweiten Isolationsschicht 802 innerhalb der eingebetteten Speicherzone 201a unterhalb einer obersten Fläche der zweiten Schutzschicht 702 innerhalb der eingebetteten Logikzone 201b befinden.
  • Außerdem wird entlang frei liegenden Seitenwänden des Substrats 102, welche die zweiten mehreren Gräben 704 definieren, ein Dielektrikum gebildet, um eine erste Dielektrikumsschicht 204 zu bilden. Durch das Bilden des Dielektrikums wird bewirkt, dass die erste Dielektrikumsschicht 204 Vorsprünge 205 aufweist, die sich von einer unteren Fläche 204l der ersten Dielektrikumsschicht 204 nach außen (beispielsweise nach unten) erstrecken. In einigen Ausführungsformen kann das Dielektrikum durch ein thermisches Oxidationsverfahren gebildet werden, durch welches das Dielektrikum entlang frei liegenden Seitenwänden des Substrats 102 gebildet wird. In einigen solchen Ausführungsformen kann sich die erste Dielektrikumsschicht 204 um einen ersten Nicht-Null-Abstand (nicht dargestellt) vertikal über die Vertiefungen 1104 hinaus erstrecken. In anderen Ausführungsformen kann das Dielektrikum durch ein Abscheidungsverfahren gebildet werden.
  • Wie in der Querschnittsansicht 1300 der 13 dargestellt, wird die zweite Schutzschicht 702 innerhalb der eingebetteten Speicherzone 201a entfernt. In einigen Ausführungsformen kann die zweite Schutzschicht 702 entfernt werden, indem eine fünfte Maskierungsschicht 1302 über der Logikzone 201b gebildet wird, gefolgt von einem Ätzverfahren, bei welchem die zweite Schutzschicht 702 einem fünften Ätzmittel 1304 ausgesetzt wird, welches eine hohe Ätzselektivität in Bezug auf die erste Isolationsschicht 802 aufweist. In einigen Ausführungsformen kann die fünfte Maskierungsschicht 1302 eine gleiche Schicht wie die vierte Maskierungsschicht 1202 sein. Durch das Entfernen der zweiten Schutzschicht 702 innerhalb der eingebetteten Speicherzone 201a werden Floating-Gate-Aussparungen 1306 zwischen Seitenwänden der zweiten Isolationsschicht 802 definiert. Die Vertiefungen 1104 erstrecken sich von den Floating-Gate-Aussparungen 1306 nach außen bis zwischen die zweite Isolationsschicht 802 und das Substrat 102.
  • Wie in der Querschnittsansicht 1400 der 14 dargestellt, wird innerhalb der Floating-Gate-Aussparungen 1306 ein Floating-Gate-Material 1402 gebildet. In einigen Ausführungsformen kann das Floating-Gate-Material 1402 durch ein Abscheidungsverfahren gebildet werden. In einigen Ausführungsformen kann, nachdem die Bildung des Floating-Gate-Materials 1402 abgeschlossen ist, entlang der Linie 1404 ein drittes Planarisierungsverfahren (beispielsweise ein chemisch-mechanisches Planarisierungsverfahren) durchgeführt werden. Durch das dritte Planarisierungsverfahren wird eine im Wesentlichen planare Fläche entlang Oberseiten des Floating-Gate-Materials 1402 und der zweiten Isolationsschicht 802 gebildet.
  • Wie in der Querschnittsansicht 1500 der 15 dargestellt, wird das Floating-Gate-Material (1402 in 14) einem sechsten Ätzmittel 1502 ausgesetzt, welches das Floating-Gate-Material zurückätzt, um mehrere Floating-Gates 112 zu definieren. In einigen Ausführungsformen wird bei dem Verfahren des Zurückätzens zwischen der eingebetteten Speicherzone 201a und der Logikzone 201b ein Rückstand des Floating-Gate-Materials 236 entlang einer Seitenwand des Substrats 102 zurückgelassen. In einigen Ausführungsformen kann auch die zweite Isolationsschicht (802 in 14) zurückgeätzt werden (beispielsweise unter Verwendung eines anderen Ätzmittels), um mehrere Isolationsstrukturen 126 zu definieren, welche oberste Flächen aufweisen, die bis unterhalb oberer Flächen der mehreren Floating-Gates 112 vertieft bzw. ausgenommen sind.
  • Wie in der Querschnittsansicht 1600 der 16A und der Querschnittsansicht 1606 der 16B dargestellt, wird über dem Substrat 102 ein Rest einer eingebetteten Flash-Speicher-Struktur 1602 gebildet. Die Querschnittsansicht 1600 ist in einer ersten Richtung (Y-Richtung) und in einer zweiten Richtung (Z-Richtung) dargestellt. Die Querschnittsansicht 1606 ist entlang dem Querschnitt A-A' der 16A in einer dritten Richtung (X-Richtung) und in der zweiten Richtung (Z-Richtung) dargestellt.
  • In einigen Ausführungsformen kann die eingebettete Speicherstruktur 1602 gebildet werden, indem über den mehreren Floating-Gates 112 eine zweite Dielektrikumsschicht 206, über der zweiten Dielektrikumsschicht 206 eine Steuer-Gate-Schicht und über der Steuer-Gate-Schicht eine erste strukturierte Hartmaske 1604 gebildet wird. Die Steuer-Gate-Schicht und die zweite Dielektrikumsschicht 206 werden anschließend gemäß der ersten strukturierten Hartmaske 1604 geätzt, um über der zweiten Dielektrikumsschicht 206 ein erstes Steuer-Gate 114a und ein zweites Steuer-Gate 114b zu bilden. Anschließend kann ein erstes Implantationsverfahren durchgeführt werden, um eine gemeinsame Source-Zone 104 innerhalb des Substrats 102 zu bilden.
  • Entlang Seitenwänden des ersten Steuer-Gate 114a und des zweiten Steuer-Gate 114b wird ein erster Seitenwand-Abstandhalter 212 gebildet. Anschließend werden die mehreren Floating-Gates 112 geätzt, um die Floating-Gates entlang der ersten Richtung (X-Richtung) zu trennen. Beispielsweise werden durch Ätzen eines ersten der mehreren Floating-Gates 112 ein erstes Floating-Gate 112a und ein zweites Floating-Gate 112b gebildet. Entlang Seitenwänden des ersten Seitenwand-Abstandhalters 212, des ersten Floating-Gate 112a und des zweiten Floating-Gate 112b wird eine erste Dielektrikumsschicht 204 gebildet.
  • Anschließend wird über dem Substrat 102 innerhalb der eingebetteten Speicherzone 201a eine leitfähige Schicht (beispielsweise dotiertes Polysilizium) gebildet. Über der leitfähigen Schicht wird eine zweite Hartmaskenschicht 1608 gebildet und die leitfähige Schicht wird selektiv geätzt, um ein erstes Auswahl-Gate 116a entlang einer Seitenwand des ersten Floating-Gate 112a, ein zweites Auswahl-Gate 116b entlang einer Seitenwand des zweiten Floating-Gate 112b und ein gemeinsames Lösch-Gate 118 zwischen dem ersten Floating-Gate 112a und dem zweiten Floating-Gate 112b zu definieren. Anschließend wird ein zweiter Seitenwand-Abstandhalter 214 entlang einer Seitenwand des ersten Auswahl-Gate 116a, die dem ersten Floating-Gate 112a abgewandt ist, und entlang einer Seitenwand des zweiten Auswahl-Gate 116b, die dem zweiten Floating-Gate 112b abgewandt ist, gebildet. Danach kann ein zweites Implantationsverfahren durchgeführt werden, um eine erste Drain-Zone 106a und eine zweite Drain-Zone 106b innerhalb des Substrats 102 zu bilden.
  • Wie in der Querschnittsansicht 1700 der 17 dargestellt, wird über der eingebetteten Speicherzone 201a des Substrats 102 eine sechste Maskierungsschicht 1702 gebildet. Anschließend werden die zweite Schutzschicht (702 in 16B) und die Pad-Dielektrikumsschicht (602 in 16B) innerhalb der Logikzone 201b entfernt. Nach dem Entfernen der zweiten Schutzschicht und der Pad-Dielektrikumsschicht werden über der Logikzone 201b des Substrats 102 eine Gate-Dielektrikumsschicht 1704 und eine Opfer-Gate-Schicht 1706 gebildet. In einigen Ausführungsformen kann die Gate-Dielektrikumsschicht 1704 ein oder mehrere Dielektrikumsmaterialien aufweisen, umfassend ein High-k-Dielektrikumsmaterial, und die Opfer-Gate-Schicht 1706 kann Polysilizium aufweisen.
  • Wie in der Querschnittsansicht 1800 der 18 dargestellt, werden die Gate-Dielektrikumsschicht (1704 in 17) und eine Opfer-Gate-Schicht (1706 in 17) strukturiert, um eine Dummy-Gate-Struktur 1802 innerhalb der Logikzone 201b zu definieren. Die Dummy-Gate-Struktur 1802 weist eine Dummy-Gate-Elektrode 1804 über einer Gate-Dielektrikumsschicht 220 auf, die ein oder mehrere Dielektrikumsmaterialien aufweist. In einigen Ausführungsformen können die Gate-Dielektrikumsschicht (1704 in 17) und eine Opfer-Gate-Schicht (1706 in 17) strukturiert werden, indem die Gate-Dielektrikumsschicht (1704 in 17) und eine Opfer-Gate-Schicht (1706 in 17) gemäß einer siebten Maskierungsschicht (nicht dargestellt), die über der Opfer-Gate-Schicht gebildet wird, selektiv einem siebten Ätzmittel ausgesetzt werden.
  • In einigen Ausführungsformen können entlang Seitenwänden der Dummy-Gate-Struktur 1802 Seitenwand-Abstandhalter 224 gebildet werden. In einigen Ausführungsformen können die Seitenwand-Abstandhalter 224 gebildet werden, indem ein oder mehrere Dielektrikumsmaterialien über dem Substrat 102 abgeschieden werden und anschließend das eine oder die mehreren Dielektrikumsmaterialien geätzt werden, um die Dielektrikumsmaterialien von horizontalen Flächen zu entfernen. In einigen Ausführungsformen kann das eine oder können die mehreren Dielektrikumsmaterialien ein Oxid, ein Nitrid, ein Carbid oder Ähnliches aufweisen.
  • Wie in der Querschnittsansicht 1900 der 19 dargestellt, wird über dem Substrat 102 eine erste Zwischenebenendielektrikums(ILD)-Schicht 226 gebildet. Die erste ILD-Schicht 226 umgibt lateral die eingebettete Flash-Speicher-Struktur 1602 und die Dummy-Gate-Struktur 1802. In verschiedenen Ausführungsformen kann die erste ILD-Schicht 226 ein Oxid aufweisen, das durch eine chemische Abscheidung aus der Gasphase (CVD) über ein Verfahren mit hohem Seitenverhältnis (High Aspect Ratio Process) auf dem Substrat 102 abgeschieden wird (also ein HARP-Oxid). Beispielsweise kann die erste ILD-Schicht 226 in einigen Ausführungsformen Borphosphorsilikatglas aufweisen, das durch ein CVD-Verfahren abgeschieden wird. Nach dem Bilden der ersten ILD-Schicht 226 kann ein viertes Planarisierungsverfahren durchgeführt werden, um obere Flächen der Dummy-Gate-Elektrode 1804 freizulegen.
  • Wie in der Querschnittsansicht 2000 der 20 dargestellt, wird die Opfer-Gate-Elektrode (1804 in 19) aus der Dummy-Gate-Struktur (1802 in 19) entfernt, um einen Gate-Elektroden-Hohlraum 2002 zu definieren. In einigen Ausführungsformen kann die Opfer-Gate-Elektrode (1804 in 19) entfernt werden, indem die Opfer-Gate-Elektrode (1804 in 19) selektiv einem achten Ätzmittel 2004 ausgesetzt wird.
  • Wie in der Querschnittsansicht 2100 der 21 dargestellt, wird über der Gate-Dielektrikumsschicht 220 ein Metall-Gate-Material 2102 gebildet. Das Metall-Gate-Material füllt den Gate-Elektroden-Hohlraum 2002. In einigen Ausführungsformen kann das Metall-Gate-Material 2102 durch eine Abscheidungstechnik (beispielsweise PVD, CVD, ALD, PE-CVD usw.) gebildet werden. Anschließend wird ein fünftes Planarisierungsverfahren entlang der Linie 2104 durchgeführt. Durch das fünfte Planarisierungsverfahren wird ein Teil des Metall-Gate-Materials 2102 über der PMD-Schicht 226 entfernt, um eine Gate-Elektrode 218 zu definieren. Durch das fünfte Planarisierungsverfahren kann außerdem die Hartmaskenschicht entfernt werden, um eine eingebettete Flash-Speicherstruktur 107 zu definieren. In einigen Ausführungsformen kann das Metall-Gate-Material 2102 ein Gate-Metall des n-Typs aufweisen, wie beispielsweise Aluminium, Tantal, Titan, Hafnium, Zirkonium, Titansilizid, Tantalnitrid, Tantalsiliziumnitrid, Chrom, Wolfram, Kupfer, Titanaluminium oder Ähnliches. In anderen Ausführungsformen kann das Metall-Gate-Material 2102 ein Gate-Metall des p-Typs aufweisen, wie beispielsweise Nickel, Kobalt, Molybdän, Platin, Blei, Gold, Tantalnitrid, Molybdänsilizid, Ruthenium, Chrom, Wolfram, Kupfer oder Ähnliches.
  • Wie in der Querschnittsansicht 2200 der 22 dargestellt, werden innerhalb einer zweiten Zwischenebenendielektrikums(ILD)-Schicht 228, die über der ersten zweiten Schicht 226 liegt, leitfähige Kontakte 230 gebildet. Die leitfähigen Kontakte 230 können gebildet werden, indem die zweite ILD-Schicht über der ersten ILD-Schicht 226 gebildet wird, die zweite ILD-Schicht 228 selektiv geätzt wird, um Öffnungen zu bilden, und anschließend ein leitfähiges Material innerhalb der Öffnungen abgeschieden wird. In einigen Ausführungsformen kann das leitfähige Material zum Beispiel Wolfram (W) oder Titannitrid (TiN) aufweisen.
  • 23 zeigt einen Ablaufplan einiger Ausführungsformen eines Verfahrens 2300 zum Bilden eines integrierten Chips mit einer eingebetteten Flash-Speicher-Vorrichtung mit einem verbesserten Floating-Gate.
  • Obwohl das Verfahren nachstehend als eine Reihe von Handlungen oder Ereignissen beschrieben wird, versteht es sich, dass die dargestellte Reihenfolge solcher Handlungen oder Ereignisse nicht beschränkend auszulegen ist. Beispielsweise können einige Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen erfolgen, anders als hierin dargestellt und/oder beschrieben. Außerdem müssen nicht alle dargestellten Handlungen erforderlich sein, um eine oder mehrere Aspekte oder Ausführungsformen der Beschreibung hierin zu realisieren. Ferner können eine oder mehrere der hierin dargestellten Handlungen in einer oder mehreren getrennten Handlungen und/oder Phasen durchgeführt werden.
  • Bei 2302 wird ein Substrat innerhalb einer eingebetteten Speicherzone des Substrats vertieft bzw. ausgenommen. 4 zeigt eine Querschnittsansicht 400 einiger Ausführungsformen, die der Handlung 2302 entspricht.
  • Bei 2304 werden innerhalb erster mehrerer Gräben innerhalb einer Logikzone des Substrats mehrere Isolationsstrukturen gebildet. 5 bis 6 zeigen Querschnittsansichten 500 bis 600 einiger Ausführungsformen, die der Handlung 2304 entsprechen.
  • Bei 2306 wird eine Schutzschicht über dem Substrat und den ersten mehreren Isolationsstrukturen gebildet. 7 zeigt eine Querschnittsansicht 700 einiger Ausführungsformen, die der Handlung 2306 entspricht.
  • Bei 2308 werden innerhalb der eingebetteten Speicherzone zweite mehrere Gräben gebildet. 7 zeigt eine Querschnittsansicht 700 einiger Ausführungsformen, die der Handlung 2308 entspricht.
  • Bei 2310 wird über dem Substrat und innerhalb der zweiten mehreren Gräben eine Isolationsschicht gebildet. 8 zeigt eine Querschnittsansicht 800 einiger Ausführungsformen, die der Handlung 2310 entspricht.
  • Bei 2312 wird über der Isolationsschicht und innerhalb der zweiten mehreren Gräben eine Opfer-Maskierungsschicht gebildet. 9 zeigt eine Querschnittsansicht 900 einiger Ausführungsformen, die der Handlung 2312 entspricht.
  • Bei 2314 werden Teile der Opfer-Maskierungsschicht und der Isolationsschicht über dem Substrat entfernt. Ein Rest der Opfer-Maskierungsschicht weist äußerste Seitenwände auf, die von Seitenwänden des Substrats, welche die zweiten mehreren Gräben definieren, durch die Isolationsschicht getrennt sind. 10 zeigt eine Querschnittsansicht 1000 einiger Ausführungsformen, die der Handlung 2314 entspricht.
  • Bei 2316 wird die Isolationsschicht zwischen der Opfer-Maskierungsschicht und den Seitenwänden des Substrats entfernt, um Vertiefungen entlang Rändern der zweiten mehreren Gräben zu bilden. 11 zeigt eine Querschnittsansicht 1100 einiger Ausführungsformen, die der Handlung 2316 entspricht.
  • Bei 2318 wird auf frei liegenden Flächen des Substrats ein Dielektrikum gebildet. In einigen Ausführungsformen kann das Dielektrikum gebildet werden, indem auf frei liegenden Flächen des Substrats ein thermisches Oxidationsverfahren durchgeführt wird. 12 zeigt eine Querschnittsansicht 1200 einiger Ausführungsformen, die der Handlung 2318 entspricht.
  • Bei 2320 wird die Schutzschicht innerhalb der eingebetteten Speicherzone entfernt, um Floating-Gate-Aussparungen zu definieren. 13 zeigt eine Querschnittsansicht 1300 einiger Ausführungsformen, die der Handlung 2320 entspricht.
  • Bei 2322 wird innerhalb der Floating-Gate-Aussparungen und der Vertiefungen ein Floating-Gate gebildet. 14 bis 15 zeigen Querschnittsansichten 1400 bis 1500 einiger Ausführungsformen, die der Handlung 2322 entsprechen.
  • Bei 2324 wird ein Rest einer Flash-Speicher-Struktur gebildet. 16A bis 16B zeigen Querschnittsansichten 1600 und 1606 einiger Ausführungsformen, die der Handlung 2324 entsprechen.
  • Bei 2326 wird eine Transistorvorrichtung innerhalb der Logikzone gebildet. In einigen Ausführungsformen kann die Transistorvorrichtung durch ein High-k-Metall-Gate(HKMG)-Ersetzungsverfahren gebildet werden. 17 bis 21 zeigen Querschnittsansichten 1700 bis 2100 einiger Ausführungsformen, die der Handlung 2326 entsprechen.
  • Bei 2328 werden innerhalb einer ILD-Schicht über dem Substrat leitfähige Kontakte gebildet. 22 zeigt eine Querschnittsansicht 2200 einiger Ausführungsformen, die der Handlung 2328 entspricht.
  • Entsprechend betrifft die vorliegende Offenbarung in einigen Ausführungsformen einen integrierten Chip mit einer Flash-Speicher-Struktur mit einem Floating-Gate, welches Seitenwände aufweist, die Vorsprünge definieren, die sich von einer unteren Fläche des Floating-Gate nach außen (beispielsweise nach unten) erstrecken. Die Vorsprünge bewirken, dass sich das Floating-Gate um einen Teil des Substrats wickelt, wo sich eine Kanalzone bildet, wodurch die Leistungsfähigkeit der Flash-Speicher-Struktur verbessert wird, indem eine Größe einer Grenzfläche zwischen der Kanalzone und dem Floating-Gate vergrößert wird.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine Flash-Speicher-Struktur. Die Flash-Speicher-Struktur umfasst eine Source-Zone und eine Drain-Zone, welche innerhalb eines Substrats angeordnet sind; ein Auswahl-Gate, welches zwischen der Source-Zone und der Drain-Zone über dem Substrat angeordnet ist; ein Floating-Gate, welches zwischen dem Auswahl-Gate und der Source-Zone über dem Substrat angeordnet ist; und ein Steuer-Gate, welches über dem Floating-Gate angeordnet ist; das Floating-Gate weist Seitenwände auf, welche Vorsprünge definieren, die sich von einer unteren Fläche des Floating-Gate nach unten erstrecken, um eine Aussparung innerhalb eines Bodens des Floating-Gate zu definieren. In einigen Ausführungsformen umfasst die Flash-Speicher-Struktur ferner mehrere Isolationsstrukturen, welche innerhalb von Gräben angeordnet sind, die durch Seitenwände des Substrats definiert werden, die Source-Zone und die Drain-Zone sind entlang einer ersten Richtung getrennt und das Floating-Gate ist entlang einer zweiten Richtung senkrecht zu der ersten Richtung zwischen den Isolationsstrukturen angeordnet. In einigen Ausführungsformen weisen die mehreren Isolationsstrukturen eine oberste Fläche auf, welche sich oberhalb einer unteren Fläche des Floating-Gate und unterhalb einer oberen Fläche des Floating-Gate befindet. In einigen Ausführungsformen umfasst die Flash-Speicher-Struktur ferner eine Dielektrikumsschicht, welche zwischen dem Floating-Gate und dem Substrat angeordnet ist, die Dielektrikumsschicht ist entlang den Seitenwänden des Substrats angeordnet. In einigen Ausführungsformen erstreckt sich die Dielektrikumsschicht vertikal bis unterhalb einer untersten Fläche des Floating-Gate. In einigen Ausführungsformen sind die Vorsprünge zwischen der Dielektrikumsschicht und den Isolationsstrukturen angeordnet. In einigen Ausführungsformen sind die Source-Zone und die Drain-Zone durch einen Teil des Substrats getrennt, der eine Kanalzone aufweist; und das Floating-Gate wickelt sich um mehrere Flächen des Teils des Substrats, der die Kanalzone aufweist. In einigen Ausführungsformen weisen die Vorsprünge angewinkelte Seitenwände auf, welche eine Breite der Vorsprünge verringern, wenn ein Abstand von der unteren Fläche des Floating-Gate zunimmt. In einigen Ausführungsformen weist das Floating-Gate entlang äußeren Seitenwänden des Floating-Gate eine größere Höhe auf als in einer Mitte des Floating-Gate. In einigen Ausführungsformen umfasst die Flash-Speicher-Struktur ferner eine Transistorvorrichtung auf, welche über einer oberen Fläche des Substrats angeordnet ist, das Floating-Gate ist über einer vertieften Fläche des Substrats angeordnet, welche durch eine Seitenwand des Substrats mit der oberen Fläche des Substrats verbunden ist; ein Rückstand des Floating-Gate-Materials ist entlang der Seitenwand angeordnet.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung eine Flash-Speicher-Struktur. Die Flash-Speicher-Struktur umfasst eine Source-Zone und eine Drain-Zone, welche innerhalb eines Substrats angeordnet sind und entlang einer ersten Richtung durch eine Kanalzone getrennt sind; mehrere Isolationsstrukturen, welche innerhalb von Gräben angeordnet sind, die durch Seitenwände des Substrats definiert sind, wobei die mehreren Isolationsstrukturen entlang einer zweiten Richtung senkrecht zu der ersten Richtung getrennt sind; ein Steuer-Gate, welches über der Kanalzone angeordnet ist; und ein Floating-Gate, welches vertikal zwischen dem Steuer-Gate und der Kanalzone und lateral zwischen den Isolationsstrukturen angeordnet ist, das Floating-Gate erstreckt sich in die Gräben, die durch Seitenwände des Substrats definiert sind. In einigen Ausführungsformen weist das Floating-Gate Seitenwände auf, welche Vorsprünge definieren, die sich von einer unteren Fläche des Floating-Gate nach außen erstrecken. In einigen Ausführungsformen weisen die Vorsprünge gegenüberliegende Seitenwände auf, welche in verschiedenen Seitenwandwinkeln in Bezug auf eine horizontale Ebene orientiert sind. In einigen Ausführungsformen umfasst die Flash-Speicher-Struktur ferner eine erste Dielektrikumsschicht, welche zwischen dem Floating-Gate und dem Substrat angeordnet ist, wobei die erste Dielektrikumsschicht entlang den Seitenwänden des Substrats angeordnet ist. In einigen Ausführungsformen erstreckt sich die erste Dielektrikumsschicht vertikal bis unterhalb einer untersten Fläche des Floating-Gate. In einigen Ausführungsformen ist das Floating-Gate direkt zwischen der ersten Dielektrikumsschicht und den Isolationsstrukturen angeordnet.
  • In wiederum anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden einer Flash-Speicher-Struktur. Das Verfahren umfasst Bilden einer Schutzschicht über einem Substrat; Bilden mehrerer Gräben, welche sich durch die Schutzschicht bis innerhalb des Substrats erstrecken; Bilden einer Isolationsschicht über der Schutzschicht und innerhalb der mehreren Gräben; Bilden einer Opfer-Maskierungsschicht über der Isolationsschicht; Entfernen von Teilen der Opfer-Maskierungsschicht und der Isolationsschicht, wobei ein Rest der Opfer-Maskierungsschicht äußerste Seitenwände aufweist, welche durch die Isolationsschicht von Seitenwänden der Schutzschicht getrennt sind, die die mehreren Gräben definieren; selektives Ätzen der Isolationsschicht zwischen der Opfer-Maskierungsschicht und den Seitenwänden der Schutzschicht, um Vertiefungen entlang Rändern der mehreren Gräben zu bilden; Entfernen der Schutzschicht, um Floating-Gate-Aussparungen zu bilden; und Bilden eines Floating-Gate-Materials innerhalb der Floating-Gate-Aussparungen und der Vertiefungen. In einigen Ausführungsformen umfasst das Verfahren ferner Durchführen eines thermischen Oxidationsverfahrens nach dem Entfernen der Schutzschicht, wobei durch das thermische Oxidationsverfahren ein Oxid entlang Seitenwänden des Substrats gebildet wird, welche die Vertiefungen definieren. In einigen Ausführungsformen umfasst das Verfahren ferner Ätzen des Floating-Gate-Materials, um eine Dicke des Floating-Gate-Materials zu verringern und mehrere Floating-Gates zu definieren. In einigen Ausführungsformen erstrecken sich die Vertiefungen durch die Schutzschicht bis innerhalb des Substrats.
  • In der vorliegenden Offenbarung werden verschiedene Ausführungsformen so umrissen, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung einfach als eine Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erfüllen derselben Zwecke und/oder Erhalten derselben Vorteile wie bei den hier vorgestellten Ausführungsformen nutzen kann. Der Fachmann sollte auch realisieren, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen hieran vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62724267 [0001]

Claims (20)

  1. Flash-Speicher-Struktur, aufweisend: eine Source-Zone und eine Drain-Zone, welche innerhalb eines Substrats angeordnet sind; ein Auswahl-Gate, welches zwischen der Source-Zone und der Drain-Zone über dem Substrat angeordnet ist; ein Floating-Gate, welches zwischen dem Auswahl-Gate und der Source-Zone über dem Substrat angeordnet ist; ein Steuer-Gate, welches über dem Floating-Gate angeordnet ist; und wobei das Floating-Gate Seitenwände aufweist, welche Vorsprünge definieren, die sich von einer unteren Fläche des Floating-Gate nach unten erstrecken, um eine Aussparung innerhalb eines Bodens des Floating-Gate zu definieren.
  2. Flash-Speicher-Struktur nach Anspruch 1, ferner aufweisend: mehrere Isolationsstrukturen, welche innerhalb von Gräben angeordnet sind, die durch Seitenwände des Substrats definiert werden, wobei die Source-Zone und die Drain-Zone entlang einer ersten Richtung getrennt sind, und das Floating-Gate entlang einer zweiten Richtung senkrecht zu der ersten Richtung zwischen den Isolationsstrukturen angeordnet ist.
  3. Flash-Speicher-Struktur nach Anspruch 2, wobei die mehreren Isolationsstrukturen eine oberste Fläche aufweisen, welche sich oberhalb einer unteren Fläche des Floating-Gates und unterhalb einer oberen Fläche des Floating-Gates befindet.
  4. Flash-Speicher-Struktur nach Anspruch 2 oder 3, ferner aufweisend: eine Dielektrikumsschicht, welche zwischen dem Floating-Gate und dem Substrat angeordnet ist, wobei die Dielektrikumsschicht entlang den Seitenwänden des Substrats angeordnet ist.
  5. Flash-Speicher-Struktur nach Anspruch 4, wobei sich die Dielektrikumsschicht vertikal bis unterhalb einer untersten Fläche des Floating-Gates erstreckt.
  6. Flash-Speicher-Struktur nach Anspruch 4 oder 5, wobei die Vorsprünge zwischen der Dielektrikumsschicht und den Isolationsstrukturen angeordnet sind.
  7. Flash-Speicher-Struktur nach einem der vorhergehenden Ansprüche, wobei die Source-Zone und die Drain-Zone durch einen Teil des Substrats getrennt sind, der eine Kanalzone aufweist; und wobei das Floating-Gate mehrere Flächen des Teils des Substrats umwickelt, der die Kanalzone aufweist.
  8. Flash-Speicher-Struktur nach einem der vorhergehenden Ansprüche, wobei die Vorsprünge angewinkelte Seitenwände aufweisen, welche eine Breite der Vorsprünge verringern, wenn ein Abstand von der unteren Fläche des Floating-Gate zunimmt.
  9. Flash-Speicher-Struktur nach einem der vorhergehenden Ansprüche, wobei das Floating-Gate eine größere Höhe entlang äußeren Seitenwänden des Floating-Gate aufweist als in einer Mitte des Floating-Gate.
  10. Flash-Speicher-Struktur nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine Transistorvorrichtung, welche über einer oberen Fläche des Substrats angeordnet ist, wobei das Floating-Gate über einer vertieften Fläche des Substrats angeordnet ist, welche durch eine Seitenwand des Substrats mit der oberen Fläche des Substrats verbunden ist; und wobei ein Rückstand des Floating-Gate-Materials entlang der Seitenwand angeordnet ist.
  11. Flash-Speicher-Struktur, aufweisend: eine Source-Zone und eine Drain-Zone, welche innerhalb eines Substrats angeordnet sind und entlang einer ersten Richtung durch eine Kanalzone getrennt sind; mehrere Isolationsstrukturen, welche innerhalb von Gräben angeordnet sind, die durch Seitenwände des Substrats definiert sind, wobei die mehreren Isolationsstrukturen entlang einer zweiten Richtung senkrecht zu der ersten Richtung getrennt sind; ein Steuer-Gate, welches über der Kanalzone angeordnet ist; und ein Floating-Gate, welches vertikal zwischen dem Steuer-Gate und der Kanalzone und lateral zwischen den Isolationsstrukturen angeordnet ist, wobei sich das Floating-Gate in die Gräben erstreckt, die durch die Seitenwände des Substrats definiert sind.
  12. Flash-Speicher-Struktur nach Anspruch 11, wobei das Floating-Gate Seitenwände aufweist, welche Vorsprünge definieren, die sich von einer unteren Fläche des Floating-Gate vertikal nach außen erstrecken.
  13. Flash-Speicher-Struktur nach Anspruch 12, wobei die Vorsprünge gegenüberliegende Seitenwände aufweisen, welche in verschiedenen Seitenwandwinkeln in Bezug auf eine horizontale Ebene orientiert sind.
  14. Flash-Speicher-Struktur nach einem der vorhergehenden Ansprüche 11 bis 13, ferner aufweisend: eine erste Dielektrikumsschicht, welche zwischen dem Floating-Gate und dem Substrat angeordnet ist, wobei die erste Dielektrikumsschicht entlang den Seitenwänden des Substrats angeordnet ist.
  15. Flash-Speicher-Struktur nach Anspruch 14, wobei sich die erste Dielektrikumsschicht vertikal bis unterhalb einer untersten Fläche des Floating-Gate erstreckt.
  16. Flash-Speicher-Struktur nach Anspruch 14 oder 15, wobei das Floating-Gate direkt zwischen der ersten Dielektrikumsschicht und den Isolationsstrukturen angeordnet ist.
  17. Verfahren zum Bilden einer Flash-Speicher-Struktur, umfassend: Bilden einer Schutzschicht über einem Substrat; Bilden mehrerer Gräben, welche sich durch die Schutzschicht bis innerhalb des Substrats erstrecken; Bilden einer Isolationsschicht über der Schutzschicht und innerhalb der mehreren Gräben; Bilden einer Opfer-Maskierungsschicht über der Isolationsschicht; Entfernen von Teilen der Opfer-Maskierungsschicht und der Isolationsschicht, wobei ein Rest der Opfer-Maskierungsschicht äußerste Seitenwände aufweist, welche durch die Isolationsschicht von Seitenwänden der Schutzschicht getrennt sind, die die mehreren Gräben definieren; selektives Ätzen der Isolationsschicht zwischen der Opfer-Maskierungsschicht und den Seitenwänden der Schutzschicht, um Vertiefungen entlang Rändern der mehreren Gräben zu bilden; Entfernen der Schutzschicht, um Floating-Gate-Aussparungen zu bilden; und Bilden eines Floating-Gate-Materials innerhalb der Floating-Gate-Aussparungen und der Vertiefungen.
  18. Verfahren nach Anspruch 17, ferner umfassend: Durchführen eines thermischen Oxidationsverfahrens nach dem Entfernen der Schutzschicht, wobei durch das thermische Oxidationsverfahren ein Oxid entlang Seitenwänden des Substrats gebildet wird, welche die Vertiefungen definieren.
  19. Verfahren nach Anspruch 17 oder 18, ferner umfassend: Ätzen des Floating-Gate-Materials, um eine Dicke des Floating-Gate-Materials zu verringern und mehrere Floating-Gates zu definieren.
  20. Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, wobei sich die Vertiefungen durch die Schutzschicht bis innerhalb des Substrats erstrecken.
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