DE102022102950A1 - Zugriffstransistoren mit u-förmigem kanal und verfahren zu deren herstellung - Google Patents

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Abstract

Ein Transistor, z. B. ein Dünnschichttransistor (TFT), weist Folgendes auf: einen Sourcebereich und einen Drainbereich, die in einer isolierenden Matrixschicht angeordnet sind; eine U-förmige Kanalplatte, die Seitenwände des Sourcebereichs und des Drainbereichs kontaktiert; ein U-förmiges Gatedielektrikum, das innere Seitenwände der U-förmigen Kanalplatte (halbleitenden Metalloxidplatte) kontaktiert; und eine Gateelektrode, die innere Seitenwände des U-förmigen Gatedielektrikums kontaktiert.

Description

  • Verwandte Anmeldungen
  • Die vorliegende Anmeldung beansprucht die Priorität der am 19. November 2021 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/281.337 und dem Titel „Semiconductor Device Structure“ („Halbleitervorrichtungsstruktur“), die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Dünnschichttransistoren (TFTs), die aus Oxid-Halbleitern hergestellt werden, sind eine attraktive Option für eine BEOL-Integration (BEOL: Back End of Line), da TFTs bei niedrigen Temperaturen bearbeitet werden können und daher bereits hergestellte Vorrichtungen nicht beschädigen. Zum Beispiel können bereits hergestellte FEOL-Vorrichtungen (FEOL: Front End of Line) nicht durch die Herstellungsbedingungen und -verfahren beschädigt werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine vertikale Schnittansicht einer ersten beispielhaften Struktur nach dem Herstellen von CMOS-Transistoren (CMOS: komplementärer Metalloxidhalbleiter), ersten metallischen Interconnect-Strukturen, die in dielektrischen Untere-Ebene-Materialschichten hergestellt sind, und einer dielektrischen Isolationsschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 2A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen von unteren Gateleitungen gemäß der ersten Ausführungsform der vorliegenden Erfindung. 2B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 2A. 2C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 2A. 2D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 2A.
    • 3A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen einer unteren dielektrischen Gateschicht und einer isolierenden Matrixschicht gemäß der ersten Ausführungsform der vorliegenden Erfindung. 3B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 3A. 3C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 3A. 3D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 3A.
    • 4A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Erzeugen von Source- und Draingräben gemäß der ersten Ausführungsform der vorliegenden Erfindung. 4B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 4A. 4C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 4A. 4D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 4A.
    • 5A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen von Source- und Drainstreifen gemäß der ersten Ausführungsform der vorliegenden Erfindung. 5B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 5A. 5C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 5A. 5D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 5A.
    • 6A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Erzeugen von Kanalhohlräumen gemäß der ersten Ausführungsform der vorliegenden Erfindung. 6B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 6A. 6C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 6A. 6D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 6A.
    • 7A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen einer Kanalmaterialschicht und einer dielektrischen Gateschicht gemäß der ersten Ausführungsform der vorliegenden Erfindung. 7B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 7A. 7C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 7A. 7D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 7A.
    • 8A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen von Ätzmaskenmaterialteilen gemäß der ersten Ausführungsform der vorliegenden Erfindung. 8B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 8A. 8C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 8A. 8D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 8A.
    • 9A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Strukturieren der dielektrischen Gateschicht und der Kanalmaterialschicht zu dielektrischen Gatestreifen bzw. Kanalmaterialstreifen gemäß der ersten Ausführungsform der vorliegenden Erfindung. 9B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 9A. 9C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 9A. 9D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 9A.
    • 10A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Erzeugen von Isolationsgräben, die die Sourcestreifen, die Drainstreifen, die dielektrischen Gatestreifen und die Kanalmaterialstreifen in Sourcebereiche, Drainbereiche, U-förmige Gatedielektrika bzw. U-förmige Kanalplatten gemäß der ersten Ausführungsform der vorliegenden Erfindung zertrennen. 10B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 10A. 10C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 10A. 10D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 10A. 10E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der ersten beispielhaften Struktur von 10A. 10F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der ersten beispielhaften Struktur von 10A.
    • 11A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen einer dielektrischen Isolationsschicht gemäß der ersten Ausführungsform der vorliegenden Erfindung. 11B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 11A. 11C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 11A. 11D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 11A. 11E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der ersten beispielhaften Struktur von 11A. 11F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der ersten beispielhaften Struktur von 11A.
    • 12A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Erzeugen von Gatehohlräumen gemäß der ersten Ausführungsform der vorliegenden Erfindung. 12B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 12A. 12C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 12A. 12D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 12A. 12E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der ersten beispielhaften Struktur von 12A. 12F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der ersten beispielhaften Struktur von 12A.
    • 13A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen von Gateelektroden gemäß der ersten Ausführungsform der vorliegenden Erfindung. 13B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 13A. 13C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 13A. 13D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 13A. 13E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E der ersten beispielhaften Struktur von 13A. 13F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der ersten beispielhaften Struktur von 13A.
    • 14A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen von Durchkontaktstrukturen, sourceseitigen Leitungen und Bitleitungen gemäß der ersten Ausführungsform der vorliegenden Erfindung. 14B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 14A. 14C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 14A. 14D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 14A. 14E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der ersten beispielhaften Struktur von 14A. 14F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der ersten beispielhaften Struktur von 14A.
    • 15A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen von Sourceverbindungsdurchkontaktierungsstrukturen und Sourceverbindungspads gemäß der ersten Ausführungsform der vorliegenden Erfindung. 15B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 15A. 15C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 15A. 15D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 15A. 15E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der ersten beispielhaften Struktur von 15A. 15F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der ersten beispielhaften Struktur von 15A.
    • 16A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der ersten beispielhaften Struktur nach dem Herstellen von Kondensatorstrukturen gemäß der ersten Ausführungsform der vorliegenden Erfindung. 16B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der ersten beispielhaften Struktur von 16A. 16C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der ersten beispielhaften Struktur von 16A. 16D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der ersten beispielhaften Struktur von 16A. 16E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der ersten beispielhaften Struktur von 16A. 16F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der ersten beispielhaften Struktur von 16A.
    • 17A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs einer zweiten beispielhaften Struktur nach dem Herstellen von Gateelektroden gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. 17B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der zweiten beispielhaften Struktur von 17A. 17C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der zweiten beispielhaften Struktur von 17A. 17D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der zweiten beispielhaften Struktur von 17A. 17E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der zweiten beispielhaften Struktur von 17A. 17F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der zweiten beispielhaften Struktur von 17A.
    • 18A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der zweiten beispielhaften Struktur nach dem Herstellen von Kondensatorstrukturen gemäß der zweiten Ausführungsform der vorliegenden Erfindung. 18B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der zweiten beispielhaften Struktur von 18A. 18C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der zweiten beispielhaften Struktur von 18A. 18D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der zweiten beispielhaften Struktur von 18A. 18E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der zweiten beispielhaften Struktur von 18A. 18F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der zweiten beispielhaften Struktur von 18A.
    • 19A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs einer dritten beispielhaften Struktur nach dem Herstellen von Kondensatorstrukturen gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 19B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der dritten beispielhaften Struktur von 19A. 19C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der dritten beispielhaften Struktur von 19A. 19D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der dritten beispielhaften Struktur von 19A. 19E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der dritten beispielhaften Struktur von 19A. 19F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der dritten beispielhaften Struktur von 19A.
    • 20A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs einer ersten alternativen Ausführungsform der dritten beispielhaften Struktur nach dem Herstellen von Kondensatorstrukturen gemäß der dritten Ausführungsform der vorliegenden Erfindung. 20B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der dritten beispielhaften Struktur von 20A. 20C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der dritten beispielhaften Struktur von 20A. 20D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der dritten beispielhaften Struktur von 20A. 20E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der dritten beispielhaften Struktur von 20A. 20F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der dritten beispielhaften Struktur von 20A.
    • 21A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs einer zweiten alternativen Ausführungsform der dritten beispielhaften Struktur nach dem Herstellen von Kondensatorstrukturen gemäß der dritten Ausführungsform der vorliegenden Erfindung. 21B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der dritten beispielhaften Struktur von 21A. 21C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der dritten beispielhaften Struktur von 21A. 21D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der dritten beispielhaften Struktur von 21A. 21E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der dritten beispielhaften Struktur von 21A. 21F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der dritten beispielhaften Struktur von 21A.
    • 22A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs einer vierten beispielhaften Struktur nach dem Herstellen von Gatedielektrikumstreifen und Kanalmaterialstreifen gemäß einer vierten Ausführungsform der vorliegenden Erfindung. 22B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der vierten beispielhaften Struktur von 22A. 22C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der vierten beispielhaften Struktur von 22A. 22D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der vierten beispielhaften Struktur von 22A.
    • 23A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs der vierten beispielhaften Struktur nach dem Herstellen von Kondensatorstrukturen gemäß der vierten Ausführungsform der vorliegenden Erfindung. 23B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der vierten beispielhaften Struktur von 23A. 23C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der vierten beispielhaften Struktur von 23A. 23D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der vierten beispielhaften Struktur von 23A. 23E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der dritten beispielhaften Struktur von 23A. 23F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der dritten beispielhaften Struktur von 23A.
    • 24A ist eine Top-Down-Ansicht eines Teils eines Speichermatrixbereichs einer fünften beispielhaften Struktur nach dem Herstellen von Kondensatorstrukturen gemäß einer fünften Ausführungsform der vorliegenden Erfindung. 24B ist eine vertikale Schnittansicht entlang einer vertikalen Ebene B - B' der fünften beispielhaften Struktur von 24A. 24C ist eine vertikale Schnittansicht entlang einer vertikalen Ebene C - C' der fünften beispielhaften Struktur von 24A. 24D ist eine vertikale Schnittansicht entlang einer vertikalen Ebene D - D' der fünften beispielhaften Struktur von 24A. 24E ist eine vertikale Schnittansicht entlang einer vertikalen Ebene E - E' der fünften beispielhaften Struktur von 24A. 24F ist eine vertikale Schnittansicht entlang einer vertikalen Ebene F - F' der fünften beispielhaften Struktur von 24A.
    • 25 ist eine vertikale Schnittansicht einer beispielhaften Struktur nach dem Herstellen von weiteren dielektrischen Oberen-Ebene-Materialschichten und weiteren metallischen Oberen-Ebene-Interconnect-Strukturen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 26 ist ein Ablaufdiagramm, das allgemeine Bearbeitungsschritte zum Herstellen der Halbleitervorrichtung der vorliegenden Erfindung zeigt.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90° gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden. Elemente mit denselben Bezugszahlen bezeichnen dasselbe Element, und es wird unterstellt, dass sie dieselbe Materialzusammensetzung und denselben Dickenbereich haben, wenn nicht ausdrücklich anders angegeben.
  • Im Allgemeinen können die Strukturen und Verfahren der vorliegenden Erfindung zum Herstellen eines Transistors, z. B. eines Dünnschichttransistors (TFT), mit einem U-förmigen Halbleiterkanal verwendet werden, der eine U-förmige Kanalplatte aufweisen kann, die zu einem Sourcebereich und einem Drainbereich selbstjustiert ist. Eine Gateelektrode kann von der U-förmigen Kanalplatte durch ein U-förmiges Gatedielektrikum mit einer einheitlichen Dicke beabstandet sein. Dadurch kann die Gateelektrode zu dem U-förmigen Halbleiterkanal sowie zu dem Sourcebereich und dem Drainbereich selbstjustiert sein. Die Selbstjustierung der Gateelektrode zu dem Sourcebereich, dem Drainbereich und dem U-förmigen Halbleiterkanal kann Gate-Überdeckungsänderungsprobleme abschwächen und Leistungsschwankungen in dem Transistor reduzieren. Nachstehend werden verschiedene Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • In 1 ist eine erste beispielhafte Struktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung gezeigt. Die erste beispielhafte Struktur weist ein Substrat 8 auf, das ein Halbleitersubstrat sein kann, wie etwa ein handelsübliches Siliziumsubstrat. Das Substrat 8 kann zumindest in seinem oberen Teil eine Halbleitermaterialschicht 9 aufweisen. Die Halbleitermaterialschicht 9 kann ein Oberflächenteil eines massiven Halbleitersubstrats sein, oder sie kann eine obere Halbleiterschicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) sein. Bei einer Ausführungsform enthält die Halbleitermaterialschicht 9 ein einkristallines Halbleitermaterial, wie etwa einkristallines Silizium. Bei einer Ausführungsform kann das Substrat 8 ein einkristallines Siliziumsubstrat mit einem einkristallinem Siliziummaterial sein.
  • In einem oberen Teil der Halbleitermaterialschicht 9 können STI-Strukturen 720 (STI: flache Grabenisolation) hergestellt werden, die ein dielektrisches Material wie Siliziumoxid aufweisen. In jedem Bereich, der seitlich von einem Teil der STI-Strukturen 720 umschlossen ist, können geeignete dotierte Halbleiterwannen, wie etwa p- und n-Wannen, erzeugt werden. Über einer Oberseite der Halbleitermaterialschicht 9 können Feldeffekttransistoren 701 hergestellt werden. Jeder Feldeffekttransistor 701 kann zum Beispiel Folgendes aufweisen: einen Sourcebereich 732; einen Drainbereich 738; einen Halbleiterkanal 735, der einen Oberflächenteil des Substrats 8 aufweist, der sich zwischen dem Sourcebereich 732 und dem Drainbereich 738 erstreckt; und eine Gatestruktur 750. Der Halbleiterkanal 735 kann ein einkristallines Halbleitermaterial sein. Jede Gatestruktur 750 kann ein Gatedielektrikum 752, eine Gateelektrode 754, ein Verkappungs-Gatedielektrikum 758 und einen dielektrischen Gate-Abstandshalter 756 aufweisen. Auf jedem Sourcebereich 732 kann ein sourceseitiger Metall-Halbleiter-Legierungsbereich 742 erzeugt werden, und auf jedem Drainbereich 738 kann ein drainseitiger Metall-Halbleiter-Legierungsbereich 748 erzeugt werden.
  • Die erste beispielhafte Struktur kann einen Speichermatrixbereich 100 aufweisen, in dem später eine Matrix von ferroelektrischen Speicherzellen hergestellt werden kann. Die erste beispielhafte Struktur kann weiterhin einen peripheren Bereich 200 aufweisen, in dem eine Metallverdrahtung für die Matrix von ferroelektrischen Speichervorrichtungen vorgesehen ist. Im Allgemeinen können die Feldeffekttransistoren 701 in der CMOS-Schaltung 700 mittels einer jeweiligen Gruppe von metallischen Interconnect-Strukturen elektrisch mit einer Elektrode einer jeweiligen ferroelektrischen Speicherzelle verbunden werden.
  • Vorrichtungen (wie etwa die Feldeffekttransistoren 701) in dem peripheren Bereich 200 können Funktionen bereitstellen, mit denen die Matrix von später herzustellenden Speicherzellen (z. B. ferroelektrischen Speicherzellen) betrieben wird. Insbesondere können Vorrichtungen in dem peripheren Bereich 200 so konfiguriert sein, dass sie eine Programmieroperation, eine Löschoperation und eine Abtast-/Leseoperation der Matrix von Speicherzellen (z. B. von ferroelektrischen Speicherzellen) steuern. Zum Beispiel können die Vorrichtungen in dem peripheren Bereich 200 eine Sensorschaltung und/oder eine Programmierschaltung aufweisen. Die auf der Oberseite der Halbleitermaterialschicht 9 hergestellten Vorrichtungen können CMOS-Transistoren und optional weitere Halbleitervorrichtungen (wie etwa Widerstände, Dioden, Kondensatoren usw.) umfassen, und sie werden kollektiv als eine CMOS-Schaltung 700 bezeichnet.
  • Ein oder mehrere der Feldeffekttransistoren 701 in der CMOS-Schaltung 700 können einen Halbleiterkanal 735 aufweisen, der einen Teil der Halbleitermaterialschicht 9 in dem Substrat 8 enthalten kann. Bei Ausführungsformen, bei denen die Halbleitermaterialschicht 9 ein einkristallines Halbleitermaterial wie einkristallines Silizium aufweist, kann der Halbleiterkanal 735 jedes Feldeffekttransistors 701 in der CMOS-Schaltung 700 ein einkristalliner Halbleiterkanal, wie etwa ein einkristalliner Siliziumkanal, sein. Bei einer Ausführungsform kann eine Mehrzahl von Feldeffekttransistoren 701 in der CMOS-Schaltung 700 einen jeweiligen Knoten aufweisen, der später mit einem Knoten einer jeweiligen später herzustellenden Speicherzelle (z. B. einem Knoten einer jeweiligen ferroelektrischen Speicherzelle) elektrisch verbunden wird. Mehrere Feldeffekttransistoren 701 in der CMOS-Schaltung 700 können zum Beispiel jeweils einen Sourcebereich 732 oder einen Drainbereich 738 aufweisen, die später mit einem Knoten einer jeweiligen später herzustellenden Speicherzelle elektrisch verbunden wird.
  • Bei einer Ausführungsform kann die CMOS-Schaltung 700 eine Programmiersteuerschaltung aufweisen, die so konfiguriert ist, dass sie Gatespannungen einer Gruppe von Feldeffekttransistoren 701, die zum Programmieren einer jeweiligen ferroelektrischen Speicherzelle verwendet werden, und Gatespannungen von später herzustellenden Transistoren (z. B. TFTs) steuert. Bei dieser Ausführungsform kann die Programmiersteuerschaltung so konfiguriert sein, dass sie Folgendes bereitstellt: einen ersten Programmierimpuls, der eine jeweilige dielektrische Materialschicht in einer gewählten Speicherzelle, wie etwa eine ferroelektrische dielektrische Materialschicht, in einen ersten Polarisationszustand programmiert, in dem eine elektrische Polarisation in der ferroelektrischen dielektrischen Materialschicht auf eine erste Elektrode der gewählten ferroelektrischen Speicherzelle hinweist; und einen zweiten Programmierimpuls, der die ferroelektrische dielektrische Materialschicht in der gewählten ferroelektrischen Speicherzelle in einen zweiten Polarisationszustand programmiert, in dem die elektrische Polarisation in der ferroelektrischen dielektrischen Materialschicht auf eine zweite Elektrode der gewählten ferroelektrischen Speicherzelle hinweist.
  • Bei einer Ausführungsform kann das Substrat 8 ein einkristallines Siliziumsubstrat sein, und die Feldeffekttransistoren 701 können einen jeweiligen Teil des einkristallinen Siliziumsubstrats als einen halbleitenden Kanal aufweisen. Der hier verwendete Begriff „halbleitendes Element“ bezieht sich auf ein Element mit einer elektrischen Leitfähigkeit von 1,0 × 10-6 S/cm bis 1,0 × 105 S/cm. Der hier verwendete Begriff „Halbleitermaterial“ bezieht sich auf ein Material mit einer elektrischen Leitfähigkeit von 1,0 × 10-6 S/cm bis 1,0 × 105 S/cm, wenn das Material keine elektrischen Dotanden enthält und ein dotiertes Material mit einer elektrischen Leitfähigkeit von 1,0 S/cm bis 1,0 × 105 S/cm nach einer geeigneten Dotierung mit einem elektrischen Dotanden hergestellt werden kann.
  • Gemäß einem Aspekt der vorliegenden Erfindung können die Feldeffekttransistoren 701 später mit Drainbereichen und Gateelektroden von Zugriffstransistoren elektrisch verbunden werden, die halbleitende Metalloxidplatten aufweisen, die über den Feldeffekttransistoren 701 hergestellt sind. Bei einer Ausführungsform kann eine Teilmenge der Feldeffekttransistoren 701 später mit mindestens einem der Drainbereiche und der Gateelektroden elektrisch verbunden werden. Die Feldeffekttransistoren 701 können zum Beispiel Folgendes aufweisen: erste Wortleitungstreiber, die so konfiguriert sind, dass sie eine erste Gatespannung über eine erste Teilmenge von später herzustellenden metallischen Untere-Ebene-Interconnect-Strukturen an erste Wortleitungen anlegen; und zweite Wortleitungstreiber, die so konfiguriert sind, dass sie eine zweite Gatespannung über eine zweite Teilmenge der metallischen Untere-Ebene-Interconnect-Strukturen an zweite Wortleitungen anlegen. Außerdem können die Feldeffekttransistoren 701 Bitleitungstreiber, die so konfiguriert sind, dass sie eine Bitleitungsvorspannung an später herzustellende Bitleitungen anlegen; und Leseverstärker aufweisen, die so konfiguriert sind, dass sie einen elektrischen Strom detektieren, der während einer Leseoperation durch die Bitleitungen fließt.
  • Anschließend können verschiedene metallische Interconnect-Strukturen, die in dielektrischen Materialschichten hergestellt werden, über dem Substrat 8 und den darauf befindlichen Halbleitervorrichtungen (wie etwa den Feldeffekttransistoren 701) hergestellt werden. Als ein erläuterndes Beispiel können die dielektrischen Materialschichten Folgendes umfassen: eine erste dielektrische Materialschicht 601 (die gelegentlich als eine dielektrische Kontaktebene-Materialschicht 601 bezeichnet wird), die eine Schicht sein kann, die eine Kontaktstruktur umschließt, die mit Sources und Drains verbunden ist; eine erste dielektrische Interconnect-Ebene-Materialschicht 610; und eine zweite dielektrische Interconnect-Ebene-Materialschicht 620. Die metallischen Interconnect-Strukturen können Folgendes aufweisen: Vorrichtungsdurchkontaktstrukturen 612, die in der ersten dielektrischen Materialschicht 601 hergestellt sind und eine jeweilige Komponente der CMOS-Schaltung 700 kontaktieren; erste metallische Leitungsstrukturen 618, die in der ersten dielektrischen Interconnect-Ebene-Materialschicht 610 hergestellt sind; erste metallische Durchkontaktierungsstrukturen 622, die in einem unteren Teil der zweiten dielektrischen Interconnect-Ebene-Materialschicht 620 hergestellt sind; und zweite metallische Leitungsstrukturen 628, die in einem oberen Teil der zweiten dielektrischen Interconnect-Ebene-Materialschicht 620 hergestellt sind.
  • Die dielektrischen Materialschichten (601, 610, 620) können jeweils ein dielektrisches Material wie undotiertes Silicatglas, dotiertes Silicatglas, Organosilicatglas, amorphen Fluorkohlenstoff, poröse Varianten davon oder Kombinationen davon aufweisen. Die metallischen Interconnect-Strukturen (612, 618, 622, 628) können jeweils mindestens ein leitfähiges Material aufweisen, das eine Kombination aus einem metallischen Belag (wie etwa einem Metallnitrid oder einem Metallcarbid) und einem metallischen Füllmaterial sein kann. Jeder metallische Belag kann TiN, TaN, WN, TiC, TaC und WC aufweisen, und jeder metallische Füllmaterialteil kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, Legierungen davon und/oder Kombinationen davon aufweisen. Es können auch andere geeignete metallische Belag- und Füllmaterialien innerhalb des beabsichtigten Schutzumfangs der Erfindung verwendet werden. Bei einer Ausführungsform können die ersten metallischen Durchkontaktierungsstrukturen 622 und die zweiten metallischen Leitungsstrukturen 628 als integrierte Leitungs- und Durchkontaktierungsstrukturen mit einem Dual-Damascene-Prozess hergestellt werden. Die dielektrischen Materialschichten (601, 610, 620) werden hier als dielektrische Untere-Ebene-Materialschichten bezeichnet. Die metallischen Interconnect-Strukturen (612, 618, 622, 628), die in den dielektrischen Untere-Ebene-Materialschichten angeordnet sind, werden hier als metallische Untere-Ebene-Interconnect-Strukturen bezeichnet.
  • Die vorliegende Erfindung wird zwar anhand einer Ausführungsform beschrieben, bei der eine Matrix von Speicherzellen über der zweiten dielektrischen Leitungs- und Durchkontaktierungsebene-Materialschicht 620 hergestellt werden kann, aber es werden hier ausdrücklich auch Ausführungsformen in Betracht gezogen, bei denen die Matrix von Speicherzellen auch in einer anderen Metallischer-Interconnect-Ebene erzeugt werden kann.
  • Eine Matrix von Transistoren (z. B. TFTs) und eine Matrix von Speicherzellen (z. B. ferroelektrischen Speicherzellen) können anschließend über den dielektrischen Materialschichten (601, 610, 620) abgeschieden werden, in denen die metallischen Interconnect-Strukturen (612, 618, 622, 628) hergestellt worden sind. Die Gruppe aller dielektrischer Materialschichten, die vor der Herstellung der Matrix von Transistoren (z. B. TFTs) oder der Matrix von Speicherzellen hergestellt wird, wird kollektiv als dielektrische Untere-Ebene-Materialschichten (601, 610, 620) bezeichnet. Die Gruppe aller metallischen Interconnect-Strukturen, die in den dielektrischen Untere-Ebene-Materialschichten (601, 610, 620) angeordnet sind, wird hier als erste metallische Interconnect-Strukturen (612, 618, 622, 628) bezeichnet. Im Allgemeinen können die ersten metallischen Interconnect-Strukturen (612, 618, 622, 628) und mindestens eine dielektrische Untere-Ebene-Materialschicht (601, 610, 620) über der Halbleitermaterialschicht 9 hergestellt werden, die sich in dem Substrat 8 befindet.
  • Gemäß einem Aspekt der vorliegenden Erfindung können anschließend Transistoren (z. B. TFTs) in einer Metallischer-Interconnect-Ebene hergestellt werden, die sich über den Metallischer-Interconnect-Ebenen befindet, die die dielektrischen Untere-Ebene-Materialschichten (601, 610, 620) und die ersten metallischen Interconnect-Strukturen (612, 618, 622, 628) enthalten. Bei einer Ausführungsform kann eine planare dielektrische Materialschicht mit einer einheitlichen Dicke über den dielektrischen Untere-Ebene-Materialschichten (601, 610, 620) hergestellt werden. Die planare dielektrische Materialschicht wird hier als eine Isoliermaterialschicht 635 bezeichnet. Die Isoliermaterialschicht 635 weist ein dielektrisches Material wie undotiertes Silicatglas, dotiertes Silicatglas, Organosilicatglas oder ein poröses dielektrisches Material auf und kann durch chemische Aufdampfung abgeschieden werden. Eine Dicke der Isoliermaterialschicht 635 kann 20 nm bis 300 nm betragen, aber es können auch kleinere und größere Dicken verwendet werden.
  • In der Regel können dielektrische Interconnect-Ebene-Strukturen, wie etwa die dielektrischen Untere-Ebene-Materialschichten (601, 610, 620), die die metallischen Interconnect-Strukturen, wie etwa die ersten metallischen Interconnect-Strukturen (612, 618, 622, 628), enthalten, über Halbleitervorrichtungen hergestellt werden. Über den dielektrischen Interconnect-Ebene-Schichten kann die Isoliermaterialschicht 635 hergestellt werden.
  • In den 2A bis 2D ist ein Teil eines Speichermatrixbereichs der ersten beispielhaften Struktur gezeigt, der einer Fläche von vier Einheitszellen UC einer zweidimensionalen Matrix von DRAM-Zellen (DRAM: dynamischer Direktzugriffsspeicher) entspricht, die später hergestellt werden. Instanzen der Einheitszelle UC können entlang einer ersten horizontalen Richtung hd1 und entlang einer zweiten horizontalen Richtung hd2 wiederholt werden. Jede Einheitszelle UC kann einen Bereich zum Herstellen eines Paars DRAM-Zellen aufweisen, die jeweils eine Reihenschaltung aus einem jeweiligen Zugriffstransistor und einer jeweiligen Kondensatorstruktur aufweisen.
  • Über einer Oberseite der Isoliermaterialschicht 635 kann eine Fotoresistschicht (nicht dargestellt) aufgebracht werden, die lithografisch strukturiert werden kann, um linienförmige Öffnungen zu erzeugen, die entlang der ersten horizontalen Richtung hd1 seitlich beabstandet sein können und sich seitlich entlang der zweiten horizontalen Richtung hd2 erstrecken können, die senkrecht zu der ersten horizontalen Richtung hd1 ist. Zum Übertragen der Struktur der linienförmigen Öffnungen in der Fotoresistschicht in einen oberen Teil der Isoliermaterialschicht 635 kann ein anisotroper Ätzprozess durchgeführt werden. In dem oberen Teil der Isoliermaterialschicht 635 können Leitungsgräben erzeugt werden. Die Leitungsgräben werden hier als untere Gategräben bezeichnet. Die Leitungsgräben können sich jeweils seitlich entlang der zweiten horizontalen Richtung hd2 durch eine jeweilige Spalte von Einheitszellen UC erstrecken. Die Leitungsgräben können eine einheitliche Breite entlang der ersten horizontalen Richtung hd1 haben, und benachbarte Paare von Leitungsgräben können entlang der ersten horizontalen Richtung hd1 seitlich mit einem jeweils einheitlichen Abstand beabstandet sein.
  • Bei einer Ausführungsform kann die Breite jedes der unteren Gategräben entlang der ersten horizontalen Richtung hd1 20 nm bis 300 nm betragen, aber es können auch kleinere und größere Breiten verwendet werden. Eine Tiefe jedes der unteren Gategräben kann 20 nm bis 150 nm betragen, aber es können auch kleinere und größere Tiefen verwendet werden. Ein Verhältnis von Breite zu Höhe jedes unteren Gategrabens kann 0,5 bis 4, z. B. 1 bis 2, betragen, aber es können auch kleinere und größere Verhältnisse verwendet werden. Anschließend kann die Fotoresistschicht zum Beispiel durch Ablösen entfernt werden.
  • In den unteren Gategräben kann mindestens ein leitfähiges Material abgeschieden werden. Das mindestens eine leitfähige Material kann zum Beispiel ein metallisches Sperrbelagmaterial (wie etwa TiN, TaN und/oder WN) und ein metallisches Füllmaterial (wie etwa Cu, W, Mo, Co, Ru usw.) umfassen. Es können aber auch andere geeignete metallische Belag- und Füllmaterialien innerhalb des beabsichtigten Schutzumfangs der Erfindung verwendet werden. Überschüssige Teile des mindestens einen leitfähigen Materials können über der horizontalen Ebene, die die Oberseite der Isoliermaterialschicht 635 enthält, mit einem Planarisierungsprozess entfernt werden, der ein CMP-Prozess (CMP: chemisch-mechanische Polierung) und/oder ein Aussparungsätzprozess sein kann. In den unteren Gategräben können untere Gateelektroden 15 (die untere Gateleitungen sind) hergestellt werden. Jede Einheitszelle UC kann eine Flächenüberdeckung mit jeweiligen Teilen eines Paars untere Gateelektroden 15 haben. Die unteren Gateelektroden 15 können jeweils einen unteren metallischen Sperrbelag 16 und einen unteren metallischen Gatematerialteil 17 aufweisen. Jeder untere metallische Sperrbelag 16 kann einen verbliebenen Teil des metallischen Sperrbelagmaterials aufweisen. Im Allgemeinen kann mindestens ein leitfähiges Material in den ersten und den zweiten Leitungsgräben abgeschieden werden und dann planarisiert werden.
  • In den 3A bis 3D können eine untere dielektrische Gateschicht 10 und eine isolierende Matrixschicht 40 nacheinander über der Isoliermaterialschicht 635 und den unteren Gateelektroden 15 abgeschieden werden.
  • Die untere dielektrische Gateschicht 10 kann über der Isoliermaterialschicht 635 und den unteren Gateelektroden 15 durch Abscheiden mindestens eines dielektrischen Gatematerials hergestellt werden. Das dielektrische Gatematerial kann unter anderem Siliziumoxid, Siliziumoxidnitrid, ein dielektrisches Metalloxid (wie etwa Aluminiumoxid, Hafniumoxid, Yttriumoxid, Lanthanoxid usw.) oder ein Stapel davon sein. Andere geeignete dielektrische Materialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der Erfindung. Das dielektrische Gatematerial kann durch Atomlagenabscheidung oder chemische Aufdampfung abgeschieden werden. Eine Dicke der unteren dielektrischen Gateschicht 10 kann 1 nm bis 12 nm, z. B. 2 nm bis 6 nm, betragen, aber es können auch kleinere und größere Dicken verwendet werden.
  • Die isolierende Matrixschicht 40 kann ein dielektrisches Material aufweisen, das anschließend durch anisotrope Ätzung strukturiert wird. Die isolierende Matrixschicht 40 kann zum Beispiel ein undotiertes oder ein dotiertes Silicatglas (z. B. Phosphorsilicatglas) aufweisen und kann eine Dicke von 30 nm bis 600 nm, z. B. von 60 nm bis 300 nm, haben, aber es können auch kleinere und größere Dicken verwendet werden.
  • In den 4A bis 4D kann über der isolierenden Matrixschicht 40 eine Fotoresistschicht (nicht dargestellt) aufgebracht werden, die dann lithografisch strukturiert werden kann, um Leitungsgräben zu erzeugen, die sich entlang der zweiten horizontalen Richtung hd2 erstrecken und entlang der ersten horizontalen Richtung hd1 seitlich voneinander beabstandet sind. Die Struktur der Leitungsgräben in der Fotoresistschicht kann durch die isolierende Matrixschicht 40 übertragen werden, um Sourcegräben 51 und Draingräben 59 zu erzeugen.
  • Bei einer Ausführungsform können sich ein Paar Sourcegräben 51 und ein Draingraben 59 entlang der zweiten horizontalen Richtung hd2 in dem Bereich jeder Einheitszelle UC erstrecken. Der Draingraben 59 kann sich zwischen dem Paar Sourcegräben 51 befinden. Die Sourcegräben 51 und die Draingräben 59 können jeweils eine einheitliche Breite entlang der ersten Richtung hd1 haben. Die Breite jedes der Sourcegräben 51 und der Draingräben 59 entlang der ersten horizontalen Richtung hd1 kann 10 nm bis 200 nm betragen, aber es können auch kleinere und größere Breiten verwendet werden. Eine Tiefe der Sourcegräben 51 und der Draingräben 59 kann kleiner als die Dicke der isolierenden Matrixschicht 40 sein. Die Tiefe der Sourcegräben 51 und der Draingräben 59 kann 20 nm bis 400 nm, z. B. 40 nm bis 200 nm, betragen, aber es können auch kleinere und größere Tiefen verwendet werden.
  • Ein Abstand zwischen jedem Draingraben 59 und einem jeweiligen benachbarten Sourcegraben 51 definiert eine horizontale Kanallänge für Transistoren, die später hergestellt werden. Daher kann der Abstand zwischen jedem Draingraben 59 und einem jeweiligen benachbarten Sourcegraben 51 einheitlich sein und kann 10 nm bis 300 nm, z. B. 20 nm bis 150 nm, betragen, aber es können auch kleinere und größere Abstände verwendet werden. Anschließend kann die Fotoresistschicht zum Beispiel durch Ablösen entfernt werden.
  • In den 5A bis 5D kann mindestens ein leitfähiges Material in den Source- und Drain-Gräben (51, 59) und über der isolierenden Matrixschicht 40 abgeschieden werden. Das mindestens eine leitfähige Material kann ein metallisches Sperrmaterial und ein metallisches Füllmaterial umfassen. Das metallische Belagmaterial kann ein leitfähiges Metallnitrid oder ein leitfähiges Metallcarbid wie TiN, TaN, WN, TiC, TaC und/oder WC sein. Das metallische Füllmaterial kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, eine Legierung davon und/oder eine Kombination davon sein. Es können aber auch andere geeignete Materialien innerhalb des beabsichtigten Schutzumfangs der Erfindung verwendet werden.
  • Überschüssige Teile des mindestens einen leitfähigen Materials können über der horizontalen Ebene, die die Oberseite der isolierenden Matrixschicht 40 enthält, mit einem Planarisierungsprozess entfernt werden, der ein CMP-Prozess und/oder ein Aussparungsätzprozess sein kann. Es können auch andere geeignete Planarisierungsverfahren verwendet werden. Jeder verbliebene Teil des mindestens einen leitfähigen Materials, das einen Sourcegraben 51 füllt, bildet einen Sourcestreifen 52S. Jeder verbliebene Teil des mindestens einen leitfähigen Materials, das einen Draingraben 59 füllt, bildet einen Drainstreifen 56S.
  • Bei einer Ausführungsform kann jeder Sourcestreifen 52S einen metallischen Sourcebelag 53, der ein verbliebener Teil des metallischen Belagmaterials ist, und einen metallischen Source-Füllmaterialteil 54 aufweisen, der ein verbliebener Teil des metallischen Füllmaterials ist. Jeder Sourcestreifen 52S kann einen metallischen Drainbelag 57, der ein verbliebener Teil des metallischen Belagmaterials ist, und einen metallischen Drain-Füllmaterialteil 58 aufweisen, der ein verbliebener Teil des metallischen Füllmaterials ist. Im Allgemeinen können die Sourcestreifen 52S und die Drainstreifen 56S in einem oberen Teil der isolierenden Matrixschicht 40 hergestellt werden. Jedes benachbarte Paar Sourcestreifen 52S und ein Drainstreifen 56S können entlang der ersten horizontalen Richtung hd1 seitlich voneinander beabstandet sein.
  • In den 6A bis 6D kann über der isolierenden Matrixschicht 40, den Sourcestreifen 52S und den Drainstreifen 56S eine Fotoresistschicht 21 aufgebracht werden, die anschließend lithografisch strukturiert werden kann, um linienförmige Öffnungen zu erzeugen, die sich über den Teilen der isolierenden Matrixschicht 40 zwischen benachbarten Paaren aus einem jeweiligen Sourcestreifen 52S und einem jeweiligen Drainstreifen 56S befinden.
  • Mit einem anisotropen Ätzprozess können unmaskierte Teile der isolierenden Matrixschicht 40 selektiv in Bezug auf die Materialien der Sourcestreifen 52S und der Drainstreifen 56S und selektiv in Bezug auf das Material der unteren dielektrischen Gateschicht 10 geätzt werden. Somit kann die Kombination aus der strukturierten Fotoresistschicht 21, den Sourcestreifen 52S und den Drainstreifen 56S als eine Ätzmaske für den anisotropen Ätzprozess verwendet werden. In Volumina, aus denen das Material der isolierenden Matrixschicht 40 entfernt worden ist, können Kanalhohlräume 23 erzeugt werden. Ein Segment der Oberseite der unteren dielektrischen Gateschicht 10 kann an einer Unterseite jedes Kanalhohlraums 23 physisch freiliegen. Jeder Kanalhohlraum 23 kann eine rechteckige vertikale Querschnittsform in jeder vertikalen Ebene haben, die sich seitlich entlang der ersten horizontalen Richtung hd1 und durch die Bereiche der Einheitszellen UC erstreckt. Jeder Kanalhohlraum 23 kann seitlich von einer geraden Seitenwand eines Sourcestreifens 52S und einer geraden Seitenwand eines Drainstreifens 56S begrenzt sein und kann vertikal von der Oberseite der unteren dielektrischen Gateschicht 10 begrenzt sein. Die Fotoresistschicht 21 kann anschließend zum Beispiel durch Ablösen entfernt werden.
  • In den 7A bis 7D kann ein Schichtstapel aus einer Kanalmaterialschicht 20L und einer dielektrischen Gateschicht 30L über den physisch freiliegenden Oberflächen der Kanalhohlräume 23 abgeschieden werden. Die Kanalmaterialschicht 20L kann direkt auf den physisch freiliegenden Oberseitensegmenten der unteren dielektrischen Gateschicht 10 und auf Seitenwänden und Oberseiten der Sourcestreifen 52S und der Drainstreifen 56S abgeschieden werden. Bei einer Ausführungsform weist die Kanalmaterialschicht 20L ein halbleitendes Material auf, das nach entsprechender Dotierung mit elektrischen Dotanden (die p- und n-leitend sein können) eine elektrische Leitfähigkeit von 1,0 S/m bis 1,0 x 105 S/m bereitstellt. Beispielhafte halbleitende Materialien, die für die Kanalmaterialschicht 20L verwendet werden können, sind unter anderem Indiumgalliumzinkoxid (IGZO), Indiumwolframoxid, Indiumzinkoxid, Indiumzinnoxid, Galliumoxid, Indiumoxid, dotiertes Zinkoxid, dotiertes Indiumoxid, dotiertes Cadmiumoxid und verschiedene andere dotierte Varianten, die davon abgeleitet sind. Alternativ kann amorphes Silizium, Polysilizium oder eine Silizium-Germanium-Legierung für die Kanalmaterialschicht 20L verwendet werden. Andere geeignete halbleitende Materialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der Erfindung. Bei einer Ausführungsform kann das halbleitende Material der Kanalmaterialschicht 20L Indiumgalliumzinkoxid sein.
  • Die Kanalmaterialschicht 20L kann ein polykristallines halbleitendes Material oder ein amorphes halbleitendes Material sein, das später zu einem polykristallinen halbleitenden Material mit einer größeren mittleren Korngröße getempert werden kann. Die Kanalmaterialschicht 20L kann mit einem ersten konformen Abscheidungsverfahren, wie etwa einem CVD-Prozess (CVD: chemische Aufdampfung), abgeschieden werden, aber es können auch andere geeignete Abscheidungsverfahren, wie etwa physikalische Aufdampfung (PVD), verwendet werden. Eine Dicke der Kanalmaterialschicht 20L (die an einem sich horizontal erstreckenden Teil über der unteren dielektrischen Gateschicht 10 gemessen wird) kann 1 nm bis 100 nm, z. B. 2 nm bis 30 nm oder 4 nm bis 15 nm, betragen, aber es können auch kleinere und größere Dicken verwendet werden.
  • Über der Kanalmaterialschicht 20L kann durch Abscheidung mindestens eines dielektrischen Gatematerials die dielektrische Gateschicht 30L hergestellt werden. Das dielektrische Gatematerial kann unter anderem Siliziumoxid, Siliziumoxidnitrid, ein dielektrisches Metalloxid (wie etwa Aluminiumoxid, Hafniumoxid, Yttriumoxid, Lanthanoxid usw.) oder ein Stapel davon sein. Andere geeignete dielektrische Materialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der Erfindung. Das dielektrische Gatematerial kann mit einem zweiten konformen Abscheidungsverfahren, wie etwa einem ALD-Prozess (ALD: Atomlagenabscheidung) oder einem CVD-Prozess, abgeschieden werden, aber es können auch andere geeignete Abscheidungsverfahren verwendet werden. Eine Dicke der dielektrischen Gateschicht 30L kann 1 nm bis 20 nm, z. B. 2 nm bis 10 nm, betragen, aber es können auch kleinere und größere Dicken verwendet werden.
  • In den 8A bis 8D können Ätzmaskenmaterialteile 27 in ungefüllten Volumina der Kanalhohlräume 23 hergestellt werden, die in den Bearbeitungsschritten der 6A bis 6D erzeugt worden sind. Somit können die Ätzmaskenmaterialteile 27 über der dielektrischen Gateschicht 30L hergestellt werden und können Volumina der Kanalhohlräume 23 füllen, die nach dem Herstellen der dielektrischen Gateschicht 30L ungefüllt geblieben sind. Bei einer Ausführungsform können die Ätzmaskenmaterialteile 27 ein selbstplanarisierendes Material oder ein Material aufweisen, das planarisiert werden kann. Zum Beispiel kann das Ätzmaskenmaterial der Ätzmaskenmaterialteile 27 in den ungefüllten Volumina der Kanalhohlräume 23 aufgebracht werden, und anschließend können überschüssige Teile des Ätzmaskenmaterials über der horizontalen Ebene entfernt werden, die die Oberseite der dielektrischen Gateschicht 30L enthält. Bei einer Ausführungsform kann das Ätzmaskenmaterial ein Fotoresistmaterial, amorpher Kohlenstoff, diamantartiger Kohlenstoff (DLC), ein Halbleitermaterial (wie etwa amorphes Silizium oder Polysilizium) oder ein Polymermaterial sein. Optional können die Oberseiten der Ätzmaskenmaterialteile 27 vertikal unter der horizontalen Ebene ausgespart werden, die die Oberseite der dielektrischen Gateschicht 30L enthält.
  • Teile der dielektrischen Gateschicht 30L und der Kanalmaterialschicht 20L, die sich über der horizontalen Ebene befinden, die die Oberseite der isolierenden Matrixschicht 40 enthält, können mit einem Planarisierungsprozess entfernt werden. Bei einer Ausführungsform kann der Planarisierungsprozess einen ersten selektiven Ätzprozess, der das Material der dielektrischen Gateschicht 30L in Bezug auf das Material der Kanalmaterialschicht 20L vertikal ausspart, und einen zweiten selektiven Ätzprozess umfassen, der das Material der Kanalmaterialschicht 20L selektiv in Bezug auf die Materialien der Sourcestreifen 52S, der Drainstreifen 56S und der isolierenden Matrixschicht 40 vertikal ausspart. Der erste selektive Ätzprozess kann ein isotroper Ätzprozess (wie etwa ein Nassätzprozess) oder ein anisotroper Ätzprozess (wie etwa ein reaktiver Ionenätzprozess) sein. Der zweite selektive Ätzprozess kann ein isotroper Ätzprozess (wie etwa ein Nassätzprozess) oder ein anisotroper Ätzprozess (wie etwa ein reaktiver Ionenätzprozess) sein. Bei dieser Ausführungsform können Teile der dielektrischen Gateschicht 30L und der Kanalmaterialschicht 20L, die sich über der horizontalen Ebene befinden, die die Oberseite der isolierenden Matrixschicht 40 enthält, unter Verwendung der Ätzmaskenmaterialteile 27 als eine Ätzmaske entfernt werden.
  • Alternativ kann der Planarisierungsprozess ein CMP-Prozess (CMP: chemisch-mechanische Polierung) sein, bei dem nacheinander sich horizontal erstreckende Teile der dielektrischen Gateschicht 30L und der Kanalmaterialschicht 20L über der horizontalen Ebene entfernt werden, die die Oberseite der isolierenden Matrixschicht 40 enthält.
  • Jeder strukturierte Teil der dielektrischen Gateschicht 30L bildet einen dielektrischen Gatestreifen 30S. Die dielektrischen Gatestreifen 30S können sich jeweils in einem Kanalhohlraum befinden und können jeweils eine U-förmige vertikale Querschnittsform in vertikalen Ebenen haben, die sich seitlich entlang der ersten horizontalen Richtung hd1 erstrecken. Jeder strukturierte Teil der Kanalmaterialschicht 20L bildet einen Kanalmaterialstreifen 20S. Die Kanalmaterialstreifen 20S können sich jeweils in einem Kanalhohlraum befinden und können jeweils eine U-förmige vertikale Querschnittsform in vertikalen Ebenen haben, die sich seitlich entlang der ersten horizontalen Richtung hd1 erstrecken. Oberseiten der Sourcestreifen 52S und der Drainstreifen 56S liegen nach dem Planarisierungsprozess physisch frei.
  • In den 9A bis 9D können die Ätzmaskenmaterialteile 27 selektiv in Bezug auf die Materialien der dielektrischen Gatestreifen 30S, der Kanalmaterialstreifen 20S, der Sourcestreifen 52S, der Drainstreifen 56S und der isolierenden Matrixschicht 40 entfernt werden. Wenn die Ätzmaskenmaterialteile 27 zum Beispiel ein Fotoresistmaterial aufweisen, kann ein Ablösungsprozess zum Entfernen der Ätzmaskenmaterialteile 27 verwendet werden. In Volumina, aus denen die Ätzmaskenmaterialteile 27 entfernt worden sind, werden Gategräben erzeugt. Bei einer Ausführungsform kann jeder der Gategräben entlang der ersten horizontalen Richtung hd1 eine einheitliche Breite haben, die hier als eine erste Gatelänge gl1 bezeichnet wird.
  • In den 10A bis 10F kann über der isolierenden Matrixschicht 40, den Sourcestreifen 52S, den Drainstreifen 56S, den dielektrischen Gatestreifen 30S und den Kanalmaterialstreifen 20S eine Fotoresistschicht (nicht dargestellt) aufgebracht werden, die lithografisch strukturiert werden kann, um linienförmige Öffnungen zu erzeugen, die sich seitlich entlang der ersten horizontalen Richtung hd1 erstrecken. Ein Abstand zwischen benachbarten Paaren von linienförmigen Öffnungen in der Fotoresistschicht kann gleich einer Breite von Transistoren (z. B. TFTs) sein, die später entlang der zweiten horizontalen Richtung hd2 hergestellt werden. Bei einer Ausführungsform kann der Abstand zwischen benachbarten Paaren von linienförmigen Öffnungen in der Fotoresistschicht 10 nm bis 1000 nm, z. B. 30 nm bis 300 nm, betragen, aber es können auch kleinere und größere Abstände verwendet werden. Die Breite jeder linienförmigen Öffnung entlang der zweiten horizontalen Richtung hd2 ist der Abstand zwischen benachbarten Paaren von Feldeffekttransistoren, die später entlang der zweiten horizontalen Richtung hd2 hergestellt werden. Die Breite jeder linienförmigen Öffnung entlang der zweiten horizontalen Richtung hd2 kann 2 nm bis 500 nm, z. B. 10 nm bis 200 nm, betragen, aber es können auch kleinere und größere Breiten verwendet werden.
  • Zum Übertragen der Struktur der linienförmigen Öffnungen in der Fotoresistschicht durch die Kombination aus der isolierenden Matrixschicht 40, den Sourcestreifen 52S, den Drainstreifen 56S, den dielektrischen Gatestreifen 30S und den Kanalmaterialstreifen 20S kann eine Reihe von Ätzprozessen durchgeführt werden. Die Reihe von Ätzprozessen kann Folgendes umfassen: einen ersten Ätzprozess, der unmaskierte Teile der dielektrischen Gatestreifen 30S, die nicht von der Fotoresistschicht bedeckt sind, selektiv in Bezug auf das Material der Kanalmaterialstreifen 20S ätzt; einen zweiten Ätzprozess, der unmaskierte Teile der isolierenden Matrixschicht 40, die nicht von der Fotoresistschicht bedeckt sind, selektiv in Bezug auf das Material der unteren dielektrischen Gateschicht 10 ätzt; und einen dritten Ätzprozess, der unmaskierte Teile der Kanalmaterialstreifen 20S selektiv in Bezug auf das Material der unteren dielektrischen Gateschicht 10 ätzt. Der erste Ätzprozess kann ein isotroper oder ein anisotroper Ätzprozess sein. Der zweite Ätzprozess kann ein anisotroper Ätzprozess sein. Der dritte Ätzprozess kann ein isotroper oder ein anisotroper Ätzprozess sein.
  • Isolationsgräben 29, die die Struktur der linienförmigen Öffnungen in der Fotoresistschicht reproduzieren, können durch die Kombination aus der isolierenden Matrixschicht 40, den Sourcestreifen 52S, den Drainstreifen 56S, den dielektrischen Gatestreifen 30S und den Kanalmaterialstreifen 20S erzeugt werden, sodass ein Oberseitensegment der unteren dielektrischen Gateschicht 10 an einer Unterseite jedes Isolationsgrabens 29 physisch freigelegt wird. Die Isolationsgräben 29 trennen die Sourcestreifen 52S, die Drainstreifen 56S, die dielektrischen Gatestreifen 30S und die Kanalmaterialstreifen 20S in Sourcebereiche 52, Drainbereiche 56, U-förmige Gatedielektrika 30 bzw. U-förmige Kanalplatten 20. Die Fotoresistschicht kann dann zum Beispiel durch Ablösen entfernt werden.
  • In der Regel können die dielektrische Gateschicht 30L, die Kanalmaterialschicht 20L, die Sourcestreifen 52S und die Drainstreifen 56S durch Erzeugen von Isolationsgräben 29, die sich seitlich entlang der ersten horizontalen Richtung hd1 erstrecken, strukturiert werden. Eine Kombination aus den Sourcebereichen 52, den Drainbereichen 56, den U-förmigen Kanalplatten 20 und dem U-förmigen Gatedielektrikum 30 wird zwischen jedem benachbarten Paar der Isolationsgräben 29 hergestellt. Jede U-förmige Kanalplatte 20 kontaktiert Seitenwände eines Sourcebereichs 52 und eines Drainbereichs 56 und hat eine Unterseite, die sich auf oder unter einer horizontalen Ebene befindet, die Unterseiten der Sourcebereiche 52 und der Drainbereiche 56 enthält. Jedes U-förmige Gatedielektrikum 30 kontaktiert innere Seitenwände einer jeweiligen U-förmigen Kanalplatte 20. Bei einer Ausführungsform kann sich die Unterseite des sich horizontal erstreckenden Teils jeder U-förmigen Kanalplatte 20 unter der horizontalen Ebene befinden, die die Unterseiten der Sourcebereiche 52 und der Drainbereiche 56 enthält, und sie kann eine Oberseite einer unteren dielektrischen Gateschicht 10 kontaktieren, die sich über den unteren Gateelektroden 15 befindet.
  • In der Regel können sich die Sourcebereiche 52 und die Drainbereiche 56 in der isolierenden Matrixschicht 40 befinden. Eine U-förmige Kanalplatte 20 ist zwischen jedem benachbarten Paar aus einem Sourcebereich 52 und einem Drainbereich 56 angeordnet. Jede U-förmige Kanalplatte 20 weist Folgendes auf: einen ersten sich vertikal erstreckenden Teil, der eine Seitenwand des Sourcebereichs 52 kontaktiert; einen zweiten sich vertikal erstreckenden Teil, der eine Seitenwand des Drainbereichs 56 kontaktiert; und einen sich horizontal erstreckenden Teil, der untere Enden des ersten und des zweiten sich vertikal erstreckenden Teils verbindet und eine Unterseite hat, die sich auf oder unter einer horizontalen Ebene befindet, die die Unterseiten des Sourcebereichs 52 und des Drainbereichs 56 enthält. Ein U-förmiges Gatedielektrikum 30 kann innere Seitenwände des ersten und des zweiten sich vertikal erstreckenden Teils jeder U-förmigen Kanalplatte 20 kontaktieren und kann außerdem eine Oberseite des sich horizontal erstreckenden Teils jeder U-förmigen Kanalplatte 20 kontaktieren.
  • Bei einer Ausführungsform kann sich eine oberste Fläche jedes U-förmigen Gatedielektrikums 30 auf oder unter einer horizontalen Ebene befinden, die Oberseiten der Sourcebereiche 52 und der Drainbereiche 56 enthält. Bei einer Ausführungsform können sich Oberseiten des ersten und des zweiten sich vertikal erstreckenden Teils jeder U-förmigen Kanalplatte 20 auf oder unter der horizontalen Ebene befinden, die die Oberseiten der Sourcebereiche 52 und der Drainbereiche 56 enthält.
  • In den 11A bis 11F kann ein dielektrisches Füllmaterial, das von dem dielektrischen Material der U-förmigen Gatedielektrika 30 verschieden ist, in den Isolationsgräben 29 und den Gategräben abgeschieden werden. Bei einer Ausführungsform kann das dielektrische Füllmaterial ein anderes dielektrisches Material als das der isolierenden Matrixschicht 40 sein. Zum Beispiel kann das dielektrische Füllmaterial ein dotiertes Silicatglas sein, das in verdünnter Fluorwasserstoffsäure (100:1) eine Ätzrate hat, die mindestens das 10-fache, z. B. mindestens das 100-fache, der Ätzrate des dielektrischen Materials der isolierenden Matrixschicht 40 beträgt. In dem erläuternden Beispiel kann das dielektrische Füllmaterial Borsilicatglas, poröses oder nicht-poröses Organosilicatglas oder ein Spin-on-Glass sein. Das dielektrische Füllmaterial kann ein selbstplanarisierendes dielektrisches Material oder ein dielektrisches Material sein, das zum Beispiel durch chemisch-mechanische Polierung planarisiert werden kann.
  • Das dielektrische Füllmaterial bildet eine dielektrische Isolationsschicht 60, die die Isolationsgräben 29 und die Gategräben füllt. Mit anderen Worten, die dielektrische Isolationsschicht 60 füllt die Isolationsgräben 29 und Volumina der Kanalhohlräume 23, die nicht mit den U-förmigen Kanalplatten 20 und den U-förmigen Gatedielektrika 30 gefüllt sind. Die dielektrische Isolationsschicht 60 kann mit einer planaren horizontalen Oberseite hergestellt werden. Eine Dicke der dielektrischen Isolationsschicht 60, die zwischen der Ebene einer horizontalen Oberseite und einer Grenzfläche mit der Oberseite der isolierenden Matrixschicht 40 gemessen wird, kann 10 nm bis 500 nm, z. B. 20 nm bis 300 nm oder 40 nm bis 150 nm, betragen, aber es können auch kleinere und größere Dicken verwendet werden.
  • In der Regel füllt die dielektrische Isolationsschicht 60 alle Volumina der Gategräben und der Isolationsgräben 29. Somit füllt die dielektrische Isolationsschicht 60 alle Volumina, die von inneren Seitenwänden eines jeweiligen U-förmigen Gatedielektrikums 30 entlang der ersten horizontalen Richtung hd1 seitlich begrenzt sind und sich in dem Bereich des jeweiligen U-förmigen Gatedielektrikums 30 befinden.
  • Bei einer Ausführungsform kann sich die oberste Fläche jedes U-förmigen Gatedielektrikums 30 unter der horizontalen Ebene befinden, die die Oberseite der dielektrischen Isolationsschicht 60 enthält. Bei einer Ausführungsform umschließt die dielektrische Isolationsschicht 60 seitlich die Sourcebereiche 52 und die Drainbereiche 56 und kontaktiert Seitenwände der Sourcebereiche 52 und der Drainbereiche 56. Insbesondere kann die dielektrische Isolationsschicht 60 jede Seitenwand der Sourcebereiche 52 und der Drainbereiche 56 kontaktieren, die sich seitlich entlang der ersten horizontalen Richtung hd1 erstreckt. Die dielektrische Isolationsschicht 60 kontaktiert jede innere Seitenwand von sich vertikal erstreckenden Teilen der U-förmigen Gatedielektrika 30 und kontaktiert die Oberseite des sich horizontal erstreckenden Teils der U-förmigen Gatedielektrika 30.
  • In den 12A bis 12F kann über der Oberseite der dielektrischen Isolationsschicht 60 eine Fotoresistschicht (nicht dargestellt) aufgebracht werden, die anschließend lithografisch strukturiert werden kann, um linienförmige Öffnungen zu erzeugen, die sich seitlich entlang der zweiten horizontalen Richtung hd2 erstrecken. Jede linienförmige Öffnung kann eine einheitliche Breite entlang der ersten horizontalen Richtung hd1 haben, die nicht kleiner als die erste Gatelänge gl1 ist. Die einheitliche Breite entlang der ersten horizontalen Richtung hd1 jeder linienförmigen Öffnung in der Fotoresistschicht wird hier als eine zweite Gatelänge gl2 bezeichnet. Die zweite Gatelänge gl2 kann größer als die erste Gatelänge gl1 sein und kann kleiner als die Summe aus der ersten Gatelänge gl1 und dem Zweifachen der Dicke jedes sich vertikal erstreckenden Teils der U-förmigen Gatedielektrika 30 sein. Bei einer Ausführungsform können sich Längsränder jeder linienförmigen Öffnung in der Fotoresistschicht in dem Bereich der obersten Fläche eines sich vertikal erstreckenden Teils eines jeweiligen U-förmigen Gatedielektrikums 30 befinden.
  • Mit einem anisotropen Ätzprozess können die unmaskierten Teile der dielektrischen Isolationsschicht 60 in Bezug auf das Material der U-förmigen Gatedielektrika 30 geätzt werden. Die Dauer des anisotropen Ätzprozesses kann so gewählt werden, dass alle Teile der dielektrischen Isolationsschicht 60 über den U-förmigen Gatedielektrika 30 entfernt werden. Alle inneren Seitenwände der sich vertikal erstreckenden Teile der U-förmigen Gatedielektrika 30 und alle Oberseiten der sich horizontal erstreckenden Teile der U-förmigen Gatedielektrika 30 können nach dem anisotropen Ätzprozess physisch freiliegen.
  • Bei einer Ausführungsform kann die Dauer des anisotropen Ätzprozesses so gewählt werden, dass ein Restteil der dielektrischen Isolationsschicht 60 zwischen einem Paar physisch freiliegende Oberseiten der sich horizontal erstreckenden Teile der U-förmigen Gatedielektrika 30 bestehen bleibt, die entlang der zweiten horizontalen Richtung hd2 seitlich beabstandet sind. Alternativ kann die Dauer des anisotropen Ätzprozesses so gewählt werden, dass ein Teil der Oberseite der unteren dielektrischen Gateschicht 10 zwischen einem Paar physisch freiliegende Oberseiten der sich horizontal erstreckenden Teile der U-förmigen Gatedielektrika 30 physisch freigelegt wird, die entlang der zweiten horizontalen Richtung hd2 seitlich beabstandet sind. Anschließend kann die Fotoresistschicht zum Beispiel durch Ablösen entfernt werden.
  • Jeder Hohlraum, der von inneren Seitenwänden einer Spalte von U-förmigen Gatedielektrika 30 seitlich begrenzt ist, die entlang der zweiten horizontalen Richtung hd2 angeordnet sind, bildet einen Gatehohlraum 39. Eine laterale Breite jedes Gatehohlraums 39 zwischen einem Paar innere Seitenwände eines U-förmigen Gatedielektrikums 30 ist die erste Gatelänge gl1. Eine laterale Breite jedes Gatehohlraums 39 zwischen einem Paar Seitenwände der dielektrischen Isolationsschicht 60 ist die zweite Gatelänge gl2, die größer als die erste Gatelänge gl1 sein kann.
  • In der Regel können die Gatehohlräume 39 durch Entfernen von ersten Teilen der dielektrischen Isolationsschicht 60, die eine Flächenüberdeckung mit sich horizontal erstreckenden Teilen der U-förmigen Gatedielektrika 30 haben, und durch Entfernen von zweiten Teilen der dielektrischen Isolationsschicht 60 erzeugt werden, die sich zwischen benachbarten Paaren der ersten Teile der dielektrischen Isolationsschicht 60 befinden. Bei einer Ausführungsform können die Gatehohlräume 39 dadurch erzeugt werden, dass über der dielektrischen Isolationsschicht 60 eine Fotoresistschicht aufgebracht wird, die anschließend strukturiert wird, sodass die ersten und die zweiten Teile der dielektrischen Isolationsschicht 60 nicht von der Fotoresistschicht maskiert werden; und unmaskierte Teile der dielektrischen Isolationsschicht 60 selektiv in Bezug auf das Material der U-förmigen Gatedielektrika 30 geätzt werden, das dasselbe Material wie das der dielektrischen Gateschicht 30L ist.
  • In den 13A bis 13F kann ein Gate-Elektrodenmaterial in den Gatehohlräumen 39 abgeschieden werden. Das Gate-Elektrodenmaterial kann ein leitfähiges Material sein, das für eine Gateelektrode verwendet werden kann. Das Gate-Elektrodenmaterial kann zum Beispiel mindestens ein metallisches Material und/oder mindestens ein stark dotiertes Halbleitermaterial sein. Bei einer Ausführungsform kann das Gate-Elektrodenmaterial ein oder mehrere metallische Gatematerialien, die auf dem Fachgebiet bekannt sind, wie etwa TiN, TaN, WN, Ti, Ta, W, Nb usw., umfassen. Überschüssige Teile des Gate-Elektrodenmaterials über der horizontalen Ebene, die die Oberseite der dielektrischen Isolationsschicht 60 enthält, können mit einem Planarisierungsprozess entfernt werden. Zum Beispiel können ein CMP-Prozess und/oder ein Aussparungsätzprozess zum Entfernen von Teilen des Gate-Elektrodenmaterials über der horizontalen Ebene verwendet werden, die die Oberseite der dielektrischen Isolationsschicht 60 enthält. Jeder verbliebene Teil des Gate-Elektrodenmaterials, das einen jeweiligen Gatehohlraum 39 füllt, bildet eine Gateelektrodenleitung, die Gateelektroden 35 für eine Spalte von Transistoren (z. B. TFTs) umfasst, die entlang der zweiten horizontalen Richtung hd2 angeordnet sind. In den Gatehohlräumen 39 kann eine Mehrzahl von Gateelektrodenleitungen hergestellt werden, die eine jeweilige Gruppe von Gateelektroden 35 umfasst.
  • In der Regel können zumindest die ersten Teile der dielektrischen Isolationsschicht 60, die sich in den U-förmigen Kanalplatten 20 befinden, durch die Gateelektroden 35 ersetzt werden, um Feldeffekttransistoren herzustellen, die Dünnschichttransistoren sein können. Bei einer Ausführungsform kann eine zweidimensionale Matrix von Dünnschichttransistoren als eine rechteckige Matrix angeordnet werden, die sich entlang der ersten horizontalen Richtung hd1 und entlang der zweiten horizontalen Richtung hd2 erstreckt. Jede Gateelektrode 35 kann innere Seitenwände eines jeweiligen U-förmigen Gatedielektrikums 30 und eine Oberseite eines sich horizontal erstreckenden unteren Teils des jeweiligen U-förmigen Gatedielektrikums 30 kontaktieren. Jede Gruppe von Gateelektroden 35, die entlang der zweiten horizontalen Richtung hd2 angeordnet sind, kann zu einer jeweiligen Gateelektrodenleitung verschmolzen sein, die sich zusammenhängend entlang der zweiten horizontalen Richtung hd2 über mehreren Bereichen der Einheitszellen UC erstreckt.
  • Bei einer Ausführungsform ist die dielektrische Isolationsschicht 60 über den Sourcebereichen 52 und den Drainbereichen 56 angeordnet. Eine Oberseite jeder Gateelektrode 35 kann in einer horizontalen Ebene liegen, die eine Oberseite der dielektrischen Isolationsschicht 60 enthält.
  • Bei einer Ausführungsform können der Sourcebereich 52 und der Drainbereich 56 jedes Transistors (z. B. TFT) entlang der ersten horizontalen Richtung hd1 seitlich voneinander beabstandet sein, und ein Teil der Gateelektrode 35, der sich zwischen dem ersten und dem zweiten sich vertikal erstreckenden Teil des U-förmigen Gatedielektrikums 30 befindet, hat eine erste Gatelänge gl1 entlang der ersten horizontalen Richtung hd1. Bei einer Ausführungsform hat ein Teil der Gateelektrode 35, der sich in einer Draufsicht seitlich außerhalb eines Bereichs des U-förmigen Gatedielektrikums 30 erstreckt, entlang der ersten horizontalen Richtung hd1 eine zweite Gatelänge gl2, die größer als die erste Gatelänge gl1 ist. Dies ist auf die Übertragung der Struktur der linienförmigen Öffnungen in der Fotoresistschicht durch die dielektrische Isolationsschicht 60 in den Bearbeitungsschritten der 12A bis 12F ohne Reduzierung der Abmessung entlang der ersten horizontalen Richtung hd1 zurückzuführen, während die U-förmigen Gatedielektrika 30 die Querausdehnung des Gatehohlraums 39 entlang der ersten horizontalen Richtung hd1 in den Bereichen der U-förmigen Gatedielektrika 30 in der Draufsicht reduzieren.
  • Im Allgemeinen kann die Tiefe der Gatehohlräume 39 in der Draufsicht außerhalb der Bereiche der U-förmigen Gatedielektrika 30 größer sein, da die U-förmigen Gatedielektrika 30 während der Erzeugung der Gatehohlräume 39 in den Bearbeitungsschritten der 12A bis 12F als Ätzstoppstrukturen fungieren. Bei dieser Ausführungsform hat der Teil jeder Gateelektrode 35, der sich zwischen dem ersten und dem zweiten sich vertikal erstreckenden Teil eines darunter befindlichen U-förmigen Gatedielektrikums 30 befindet, entlang einer vertikalen Richtung eine erste Gatetiefe gd1 (die zwischen der Oberseite der Gateelektrode 35 und ihrer Unterseite, die den sich horizontal erstreckenden Teil des darunter befindlichen U-förmigen Gatedielektrikums 30 kontaktiert, gemessen wird). Der Teil jeder Gateelektrode 35, der sich in der Draufsicht seitlich außerhalb des Bereichs der U-förmigen Gatedielektrika 30 erstreckt, hat entlang der vertikalen Richtung eine zweite Gatetiefe gd2, die größer als die erste Gatetiefe gd1 ist. Die zweite Gatetiefe gd2 kann zwischen der Oberseite der Gateelektrode 35 und einer Grenzfläche mit einer ausgesparten horizontalen Oberfläche der dielektrischen Isolationsschicht 60 gemessen werden.
  • In den 14A bis 14F können mindestens eine erste dielektrische Obere-Ebene-Materialschicht 70 und erste metallische Obere-Ebene-Interconnect-Strukturen (72, 74, 76, 78) über der isolierenden Matrixschicht 40 hergestellt werden. Die mindestens eine erste dielektrische Obere-Ebene-Materialschicht 70 kann eine erste dielektrische Durchkontaktierungsebene-Materialschicht, die Source-Durchkontaktstrukturen 72 und Drain-Durchkontaktstrukturen 76 seitlich umschließt, und eine erste dielektrische Leitungsebene-Materialschicht umfassen, die erste Sourceverbindungspads 74 und Bitleitungen 78 seitlich umschließt. Jede Source-Durchkontaktstruktur 72 kontaktiert einen jeweiligen Sourcebereich 52 und erstreckt sich vertikal durch die dielektrische Isolationsschicht 60 und die erste dielektrische Durchkontaktierungsebene-Materialschicht. Jede Drain-Durchkontaktstruktur 76 kontaktiert einen jeweiligen Drainbereich 56 und erstreckt sich vertikal durch die dielektrische Isolationsschicht 60 und die erste dielektrische Durchkontaktierungsebene-Materialschicht. Jedes erste Sourceverbindungspad 74 kontaktiert eine Oberseite einer jeweiligen Source-Durchkontaktstruktur 72. Jede Bitleitung 78 kontaktiert eine jeweilige Zeile von Drain-Durchkontaktstrukturen 76, die entlang der ersten horizontalen Richtung hd1 angeordnet sind.
  • Bei einer Ausführungsform kann zunächst die erste dielektrische Durchkontaktierungsebene-Materialschicht hergestellt werden, und durch die erste dielektrische Durchkontaktierungsebene-Materialschicht können dann die Source-Durchkontaktstrukturen 72 und die Drain-Durchkontaktstrukturen 76 hergestellt werden. Dann kann eine erste dielektrische Leitungsebene-Materialschicht über der ersten dielektrischen Durchkontaktierungsebene-Materialschicht hergestellt werden, und die ersten Sourceverbindungspads 74 und die Bitleitungen 78 können dann durch die erste dielektrische Leitungsebene-Materialschicht auf einer jeweiligen der Source-Durchkontaktstrukturen 72 und der Drain-Durchkontaktstrukturen 76 hergestellt werden.
  • Alternativ können die erste dielektrische Durchkontaktierungsebene-Materialschicht und die erste dielektrische Leitungsebene-Materialschicht als eine einzige dielektrische Materialschicht hergestellt werden, und mit einem Dual-Damascene-Prozess können integrierte Leitungs- und Durchkontaktierungsstrukturen hergestellt werden. Die integrierten Leitungs- und Durchkontaktierungsstrukturen umfassen sourceseitige integrierte Leitungs- und Durchkontaktierungsstrukturen mit einer jeweiligen Kombination aus einer Source-Durchkontaktstruktur 72 und einem ersten Sourceverbindungspad 74 sowie drainseitige integrierte Leitungs- und Durchkontaktierungsstrukturen mit einer jeweiligen Kombination aus Drain-Durchkontaktstrukturen 76 und einer Bitleitung 78, die in einem Stück in den Drain-Durchkontaktstrukturen 76 hergestellt ist. In der Regel erstreckt sich jede Bitleitung 78 seitlich entlang der ersten horizontalen Richtung hd1 und kann mit einer Gruppe von Drainbereichen 56 elektrisch verbunden werden, die entlang der ersten horizontalen Richtung hd1 angeordnet sind.
  • In den 15A bis 15F können mindestens eine zweite dielektrische Obere-Ebene-Materialschicht 80 und zweite metallische Obere-Ebene-Interconnect-Strukturen (82, 84) über der mindestens einen ersten dielektrischen Obere-Ebene-Materialschicht 70 hergestellt werden. Die mindestens eine zweite dielektrische Obere-Ebene-Materialschicht 80 kann eine zweite dielektrische Durchkontaktierungsebene-Materialschicht, die Sourceverbindungs-Durchkontaktierungsstrukturen 82 seitlich umschließt, und eine zweite dielektrische Leitungsebene-Materialschicht umfassen, die zweite Sourceverbindungspads 84 seitlich umschließt. Bei dieser Ausführungsform kann zunächst die zweite dielektrische Durchkontaktierungsebene-Materialschicht hergestellt werden, und durch die zweite dielektrische Durchkontaktierungsebene-Materialschicht können dann die Sourceverbindungs-Durchkontaktierungsstrukturen 82 hergestellt werden. Dann kann eine zweite dielektrische Leitungsebene-Materialschicht über der zweiten dielektrischen Durchkontaktierungsebene-Materialschicht hergestellt werden, und die zweiten Sourceverbindungspads 84 können dann durch die zweite dielektrische Leitungsebene-Materialschicht auf einer jeweiligen der Sourceverbindungs-Durchkontaktierungsstrukturen 82 hergestellt werden.
  • Alternativ können die zweite dielektrische Durchkontaktierungsebene-Materialschicht und die zweite dielektrische Leitungsebene-Materialschicht als eine einzige dielektrische Materialschicht hergestellt werden, und mit einem Dual-Damascene-Prozess können integrierte Leitungs- und Durchkontaktierungsstrukturen hergestellt werden. Die integrierten Leitungs- und Durchkontaktierungsstrukturen umfassen sourceseitige integrierte Leitungs- und Durchkontaktierungsstrukturen mit einer jeweiligen Kombination aus einer Sourceverbindungs-Durchkontaktierungsstruktur 82 und einem zweiten Sourceverbindungspad 84.
  • In der Regel können die dielektrischen Obere-Ebene-Materialschichten (70, 80) über der isolierenden Matrixschicht 40 hergestellt werden. In den dielektrischen Obere-Ebene-Materialschichten (70, 80) können die metallischen Sourceverbindungs-Interconnect-Strukturen (72, 74, 82, 84) hergestellt werden, die zum elektrischen Verbinden jedes der Sourcebereiche 52 mit einem leitfähigen Knoten einer jeweiligen später herzustellenden Kondensatorstruktur verwendet werden können. In jeder Einheitszelle UC können erste metallische Sourceverbindungs-Interconnect-Strukturen (72, 74, 82, 84) zum Herstellen einer elektrischen Verbindung zwischen einem ersten Sourcebereich 52 und einem ersten leitfähigen Knoten einer später herzustellenden ersten Kondensatorstruktur verwendet werden, und zweite metallische Sourceverbindungs-Interconnect-Strukturen (72, 74, 82, 84) können zum Herstellen einer elektrischen Verbindung zwischen einem zweiten Sourcebereich 52 und einem zweiten leitfähigen Knoten einer später herzustellenden zweiten Kondensatorstruktur verwendet werden.
  • In den 16A bis 16F können Kondensatorstrukturen 98 und eine dielektrische Kondensatorebene-Materialschicht 90 hergestellt werden. Zum Beispiel können durch Abscheiden und anschließendes Strukturieren eines ersten leitfähigen Materials, das ein metallisches Material oder ein stark dotiertes Halbleitermaterial sein kann, erste Kondensatorplatten 92 auf Oberseiten der zweiten Sourceverbindungspads 84 hergestellt werden. Optional kann eine dielektrische Ätzstoppschicht 89 auf einer Oberseite der zweiten dielektrischen Obere-Ebene-Materialschicht 80 hergestellt werden. Auf jeder ersten Kondensatorplatte 92 kann durch Abscheiden eines dielektrischen Knotenmaterials, wie etwa Siliziumoxid und/oder eines dielektrischen Metalloxids (z. B. Aluminiumoxid, Lanthanoxid und/oder Hafniumoxid), ein Knotendielektrikum 94 hergestellt werden. Eine zweite Kondensatorplatte 96 kann durch Abscheiden und anschließendes Strukturieren eines zweiten leitfähigen Materials, das ein metallisches Material oder ein stark dotiertes Halbleitermaterial sein kann, auf physisch freiliegenden Oberflächen des Knotendielektrikums hergestellt werden.
  • Jede zusammenhängende Kombination aus einer ersten Kondensatorplatte 92, einem Knotendielektrikum 94 und einer zweiten Kondensatorplatte 96 kann eine Kondensatorstruktur 98 bilden. In jeder Einheitszelle UC kann ein Paar Kondensatorstrukturen 98 hergestellt werden. Somit können eine erste Kondensatorstruktur 98 und eine zweite Kondensatorstruktur 98 in jeder Einheitszelle UC hergestellt werden. Ein erster leitfähiger Knoten (wie etwa eine erste Kondensatorplatte 92) der ersten Kondensatorstruktur 98 wird mit einem darunter befindlichen ersten Sourcebereich 52 elektrisch verbunden, und ein zweiter leitfähiger Knoten (wie etwa eine weitere erste Kondensatorplatte 92) der zweiten Kondensatorstruktur 98 wird mit einem darunter befindlichen zweiten Sourcebereich 52 elektrisch verbunden.
  • Die dielektrische Kondensatorebene-Materialschicht 90 kann über den Kondensatorstrukturen 98 hergestellt werden. Jede der Kondensatorstrukturen 98 kann in der dielektrischen Kondensatorebene-Materialschicht 90, die eine der dielektrischen Obere-Ebene-Materialschichten (70, 80, 90) ist, hergestellt werden und kann von dieser seitlich umschlossen werden. Es kann eine zweidimensionale Matrix von Speicherzellen 99 hergestellt werden.
  • Bei einer Ausführungsform kann jede der ersten Kondensatorplatten 92 mit einem jeweiligen der Sourcebereiche 52 elektrisch verbunden (d. h., elektrisch kurzgeschlossen) werden. Jede der zweiten Kondensatorplatten 96 kann zum Beispiel durch Herstellen einer Matrix von leitfähigen Durchkontaktierungsstrukturen (nicht dargestellt), die die zweiten Kondensatorplatten 96 kontaktieren und mit einer darüber befindlichen Metallplatte (nicht dargestellt) verbunden sind, elektrisch geerdet werden.
  • In den 17A bis 17F kann eine zweite beispielhafte Struktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung von der in den 13A bis 13F gezeigten ersten beispielhaften Struktur durch Weggelassen der Herstellung der unteren Gateelektroden 15 und der unteren dielektrischen Gateschicht 10 abgeleitet werden. Bei dieser Ausführungsform kann die Tiefe der Kanalhohlräume 23 durch Kontrollieren der Dauer des anisotropen Ätzprozesses bestimmt werden, mit dem die Kanalhohlräume 23 erzeugt werden. Eine ausgesparte horizontale Oberfläche der isolierenden Matrixschicht 40 kann an der Unterseite jedes Kanalhohlraums 23 physisch freiliegen. Die Unterseite des sich horizontal erstreckenden Teils jeder U-förmigen Kanalplatte 20 kontaktiert eine jeweilige ausgesparte horizontale Oberfläche der isolierenden Matrixschicht 40.
  • Bei einer Ausführungsform sind der Sourcebereich 52 und der Drainbereich 56 jedes Dünnschichttransistors entlang einer ersten horizontalen Richtung hd1 seitlich voneinander beabstandet, und ein Teil der Gateelektrode 35, der sich zwischen dem ersten und dem zweiten sich vertikal erstreckenden Teil des U-förmigen Gatedielektrikums 30 befindet, hat eine erste Gatelänge gl1 entlang der ersten horizontalen Richtung hdi. Bei einer Ausführungsform hat ein Teil der Gateelektrode 35, der sich in einer Draufsicht seitlich außerhalb eines Bereichs des U-förmigen Gatedielektrikums 30 erstreckt, entlang der ersten horizontalen Richtung hd1 eine zweite Gatelänge gl2, die größer als die erste Gatelänge gl1 ist.
  • In der Regel kann die Tiefe der Gatehohlräume 39 in der Draufsicht außerhalb der Bereiche der U-förmigen Gatedielektrika 30 größer sein. Bei dieser Ausführungsform hat der Teil jeder Gateelektrode 35, der sich zwischen dem ersten und dem zweiten sich vertikal erstreckenden Teil eines darunter befindlichen U-förmigen Gatedielektrikums 30 befindet, entlang einer vertikalen Richtung eine erste Gatetiefe gd1 (die zwischen der Oberseite der Gateelektrode 35 und ihrer Unterseite, die den sich horizontal erstreckenden Teil des darunter befindlichen U-förmigen Gatedielektrikums 30 kontaktiert, gemessen wird). Der Teil jeder Gateelektrode 35, der sich in der Draufsicht seitlich außerhalb des Bereichs der U-förmigen Gatedielektrika 30 erstreckt, hat entlang der vertikalen Richtung eine zweite Gatetiefe gd2, die größer als die erste Gatetiefe gd1 ist. Die zweite Gatetiefe gd2 kann zwischen der Oberseite der Gateelektrode 35 und einer Grenzfläche mit einer ausgesparten horizontalen Oberfläche der dielektrischen Isolationsschicht 60 gemessen werden.
  • In den 18A bis 18F können die Bearbeitungsschritte der 14A bis 14F, 15A bis 15F und 16A bis 16F durchgeführt werden, um verschiedene metallische Interconnect-Strukturen und Kondensatorstrukturen 98 herzustellen. Es kann eine zweidimensionale Matrix von Speicherzellen 99 hergestellt werden. Bei einer Ausführungsform kann ein dynamischer Direktzugriffsspeicher (DRAM) bereitgestellt werden, in dem Dünnschichttransistoren mit U-förmigen Kanalplatten 20 verwendet werden.
  • In den 19A bis 19F kann eine dritte beispielhafte Struktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung von der in den 16A bis 16F gezeigten ersten beispielhaften Struktur durch Weggelassen der Herstellung der unteren Gateelektroden 15 und durch Ersetzen der unteren dielektrischen Gateschicht 10 durch eine dielektrische Ätzstoppschicht 110 abgeleitet werden. Die dielektrische Ätzstoppschicht 110 weist ein dielektrisches Material auf, das von dem der isolierenden Matrixschicht 40 verschieden ist. Die dielektrische Ätzstoppschicht 110 kann zum Beispiel ein dielektrisches Metalloxidmaterial, wie etwa Aluminiumoxid, ein Übergangsmetalloxid oder ein Lanthanid-Metalloxid, aufweisen oder im Wesentlichen daraus bestehen. Bei dieser Ausführungsform kann die dielektrische Ätzstoppschicht 110 während der Erzeugung der Kanalhohlräume 23 als eine Stoppschicht fungieren. Eine Oberseite der dielektrischen Ätzstoppschicht 110 kann an der Unterseite jedes Kanalhohlraums 23 physisch freiliegen. Die Unterseite des sich horizontal erstreckenden Teils jeder U-förmigen Kanalplatte 20 kontaktiert die jeweilige Oberseite der dielektrischen Ätzstoppschicht 110. Insbesondere kann die Unterseite des sich horizontal erstreckenden Teils jeder U-förmigen Kanalplatte 20 die Oberseite der dielektrischen Ätzstoppschicht 110 kontaktieren. Es kann eine zweidimensionale Matrix von Speicherzellen 99 hergestellt werden.
  • In den 20A bis 20F kann eine erste alternative Ausführungsform der dritten beispielhaften Struktur gemäß der dritten Ausführungsform von der in den 19A bis 19F gezeigten dritten beispielhaften Struktur durch Reduzieren der Dicke der isolierenden Matrixschicht 40, wie etwa der Unterseiten der dielektrischen Ätzstoppschicht 110, abgeleitet werden. Außerdem kann die Oberseite der dielektrischen Ätzstoppschicht 110 an der Unterseite jedes Kanalhohlraums 23 physisch freiliegen. Die Unterseite des sich horizontal erstreckenden Teils jeder U-förmigen Kanalplatte 20 kann die Oberseite der dielektrischen Ätzstoppschicht 110 kontaktieren. Bei dieser Ausführungsform kann die Unterseite des sich horizontal erstreckenden Teils jeder U-förmigen Kanalplatte 20 in der horizontalen Ebene liegen, die die Unterseiten der Sourcebereiche 52 und der Drainbereiche 56 enthält.
  • In den 21A bis 21F kann eine zweite alternative Ausführungsform der dritten beispielhaften Struktur gemäß der dritten Ausführungsform der vorliegenden Erfindung von der in den 19A bis 19F gezeigten dritten beispielhaften Struktur oder von der in den 20A bis 20F gezeigten ersten alternativen Ausführungsform der dritten beispielhaften Struktur durch Herstellen der dielektrischen Ätzstoppschicht 110 als eine Mehrzahl von dielektrischen Ätzstopp-Materialstreifen abgeleitet werden, die sich seitlich entlang der zweiten horizontalen Richtung hd2 erstrecken und entlang der ersten horizontalen Richtung hd1 seitlich voneinander beabstandet sind. Bei einer Ausführungsform kann jeder Streifen der dielektrischen Ätzstoppschicht 110 eine größere Fläche als ein darüber befindlicher Kanalhohlraum 23 haben, sodass die Kanalhohlräume 23 sich nicht vertikal unter der horizontalen Ebene erstrecken, die die Oberseiten der dielektrischen Ätzstoppschicht 110 enthält. Die Unterseite des sich horizontal erstreckenden Teils jeder U-förmigen Kanalplatte 20 kann eine Oberseite eines jeweiligen Streifens der dielektrischen Ätzstoppschicht 110 kontaktieren. Bei dieser Ausführungsform kann die Unterseite des sich horizontal erstreckenden Teils jeder U-förmigen Kanalplatte 20 in der horizontalen Ebene liegen, die die Unterseiten der Sourcebereiche 52 und der Drainbereiche 56 enthält.
  • In den 22A bis 22D kann eine vierte beispielhafte Struktur gemäß einer vierten Ausführungsform der vorliegenden Erfindung von der in den 7A bis 7D gezeigten ersten beispielhaften Struktur oder von entsprechenden Strukturen der zweiten oder der dritten beispielhaften Struktur, die der in den 7A bis 7D gezeigten ersten beispielhaften Struktur entsprechen, durch Strukturieren der dielektrischen Gateschicht 30L und der Kanalmaterialschicht 20L mittels einer Kombination aus lithografischen Prozessen und einem Ätzprozess abgeleitet werden. Insbesondere kann über der dielektrischen Gateschicht 30L eine Fotoresistschicht 67 aufgebracht werden, die anschließend zu linienförmigen Fotoresistmaterialteilen lithografisch strukturiert wird, die die gesamte Fläche der Kanalhohlräume 23 bedecken, die mit den Bearbeitungsschritten der 6A bis 6D hergestellt worden sind. Bei einer Ausführungsform können sich gerade Ränder der linienförmigen Fotoresistmaterialteile der Fotoresistschicht 67 seitlich entlang der zweiten horizontalen Richtung hd2 erstrecken und können sich über einem peripheren Bereich eines jeweiligen benachbarten Paars aus einem Sourcestreifen 52S und einem Drainstreifen 56S befinden. Die dielektrische Gateschicht 30L und die Kanalmaterialschicht 20L können durch Durchführen eines Ätzprozesses (wie etwa eines anisotropen Ätzprozesses), der unmaskierte Teile der dielektrischen Gateschicht 30L und der Kanalmaterialschicht 20L ätzt, zu dielektrischen Gatestreifen 30S bzw. Kanalmaterialstreifen 20S strukturiert werden.
  • Jeder strukturierte Teil der dielektrischen Gateschicht 30L umfasst einen dielektrischen Gatestreifen 30S. Jeder strukturierte Teil der Kanalmaterialschicht 20L umfasst einen Kanalmaterialstreifen 20S. Bei Ausführungsformen, bei denen ein anisotroper Ätzprozess zum Entfernen von unmaskierten Teilen der dielektrischen Gateschicht 30L und der Kanalmaterialschicht 20L verwendet wird, können Seitenwände der dielektrischen Gatestreifen 30S vertikal mit Seitenwänden der Kanalmaterialstreifen 20S übereinstimmen. Anschließend kann die Fotoresistschicht 67 zum Beispiel durch Ablösen entfernt werden.
  • In den 23A bis 23F können die Bearbeitungsschritte der 10A bis 10F, 11A bis 11F, 12A bis 12F, 13A bis 13F, 14A bis 14F, 15A bis 15F und 16A bis 16F durchgeführt werden, um eine Matrix von Transistoren (z. B. TFTs), verschiedene metallische Interconnect-Strukturen und eine Matrix von Kondensatorstrukturen 98 herzustellen. Es kann ein DRAM bereitgestellt werden, der Transistoren mit U-förmigen Kanalplatten 20 verwendet. Bei dieser Ausführungsform kontaktiert das U-förmige dielektrische Gatedielektrikum 30 eine Gesamtheit der Oberseiten der U-förmigen Kanalplatte 20 in jedem Transistor. Das U-förmige Gatedielektrikum 30 weist sich horizontal erstreckende obere Gatedielektrikumteile auf, die sich über peripheren Teilen des Sourcebereichs 52 und des Drainbereichs 56 in jedem Dünnschichttransistor befinden. Es kann eine zweidimensionale Matrix von Speicherzellen 99 hergestellt werden.
  • In den 24A bis 24F kann eine fünfte beispielhafte Struktur gemäß der fünften Ausführungsform der vorliegenden Erfindung von der ersten, zweiten, dritten oder vierten beispielhaften Struktur der vorliegenden Erfindung durch Herstellen einer Matrix von Kondensatorstrukturen 198 vor dem Herstellen der Matrix von Transistoren (z. B. TFTs) abgeleitet werden.
  • In dem erläuternden Beispiel kann eine leitfähige Erdungsplatte 184 auf einer Oberseite der Isoliermaterialschicht 635 in dem Speichermatrixbereich der ersten beispielhaften Struktur hergestellt werden, die von den Bearbeitungsschritten von 1 bereitgestellt wird. Die leitfähige Erdungsplatte 184 kann mindestens ein metallisches Material, wie etwa mindestens ein leitfähiges Metallnitridmaterial, und/oder mindestens ein elementares Metall aufweisen. Zum Beispiel kann die leitfähige Erdungsplatte 184 Wolfram oder Kupfer aufweisen und kann eine Dicke von 20 nm bis 400 nm, z. B. 40 nm bis 200 nm haben, aber es können auch kleinere und größere Dicken verwendet werden.
  • Anschließend können die Bearbeitungsschritte der 16A bis 16F durchgeführt werden, um Kondensatorstrukturen 198 und eine dielektrische Kondensatorebene-Materialschicht 90 herzustellen. Zum Beispiel kann eine dielektrische Ätzstoppschicht 89 mit einer zweidimensionalen Matrix von Öffnungen auf der Oberseite der leitfähigen Erdungsplatte 184 hergestellt werden. Zweite Kondensatorplatten 196 können durch Abscheiden und anschließendes Strukturieren eines ersten leitfähigen Materials, das ein metallisches Material oder ein stark dotiertes Halbleitermaterial sein kann, auf physisch freiliegenden Teilen der Oberseite der leitfähigen Erdungsplatte 184 hergestellt werden. Auf jeder zweiten Kondensatorplatte 196 kann durch Abscheiden eines dielektrischen Knotenmaterials, wie etwa Siliziumoxid und/oder eines dielektrischen Metalloxids (z. B. Aluminiumoxid, Lanthanoxid und/oder Hafniumoxid), ein Knotendielektrikum 194 hergestellt werden. Eine erste Kondensatorplatte 192 kann durch Abscheiden und anschließendes Strukturieren eines zweiten leitfähigen Materials, das ein metallisches Material oder ein stark dotiertes Halbleitermaterial sein kann, auf physisch freiliegenden Oberflächen des Knotendielektrikums 194 hergestellt werden.
  • Jede zusammenhängende Kombination aus einer ersten Kondensatorplatte 192, einem Knotendielektrikum 194 und einer zweiten Kondensatorplatte 196 kann eine Kondensatorstruktur 198 bilden. In jeder Einheitszelle UC kann ein Paar Kondensatorstrukturen 198 hergestellt werden. Somit können eine erste Kondensatorstruktur 198 und eine zweite Kondensatorstruktur 198 in jeder Einheitszelle UC hergestellt werden. Über den Kondensatorstrukturen 198 kann eine dielektrische Kondensatorebene-Materialschicht 90 hergestellt werden. Jede der Kondensatorstrukturen 198 kann in der dielektrischen Kondensatorebene-Materialschicht 90 hergestellt werden und kann von dieser seitlich umschlossen werden.
  • Über der Oberseite der dielektrischen Kondensatorebene-Materialschicht 90 kann eine isolierende Matrixschicht 40 hergestellt werden. Durch die isolierende Matrixschicht 40 und einen oberen Teil der dielektrischen Kondensatorebene-Materialschicht 90 können Kondensator-Durchkontaktstrukturen 182 so hergestellt werden, dass sie eine Oberseite einer jeweiligen ersten Kondensatorplatte 192 kontaktieren. Die Flächen der Kondensator-Durchkontaktstrukturen 182 können gleich den Flächen der Source-Durchkontaktstrukturen 72 in der ersten, zweiten, dritten und vierten beispielhaften Struktur sein.
  • Bei einigen Ausführungsformen können die Sourcestreifen 52S, die Drainstreifen 56S und die Kondensator-Durchkontaktstrukturen 182 mit einem Dual-Damascene-Prozess hergestellt werden, in dem Kombinationen aus einem Sourcegraben 51 und einem Source-Durchkontakt-Hohlraum, der sich von einer Unterseite des Sourcegrabens 51 vertikal nach unten bis zu einer Oberseite einer darunter befindlichen ersten Kondensatorplatte 192 erstreckt, gleichzeitig mit den Draingräben 59 erzeugt werden und dabei mit mindestens einem leitfähigen Material gefüllt werden. Bei dieser Ausführungsform können die Sourcebereiche 52, die Drainbereiche 56 und die Kondensator-Durchkontaktstrukturen 182 dieselbe Gruppe von mindestens einem metallischen Material aufweisen.
  • Anschließend können die Bearbeitungsschritte der 6A bis 6D, 7A bis 7D, 8A bis 8D, 9A bis 9D, 10A bis 10F, 11A bis 11F, 12A bis 12F und 13A bis 13F oder Varianten davon durchgeführt werden, um eine Matrix von Transistoren (z. B. TFTs) herzustellen. Die Bearbeitungsschritte der 14A bis 14F können mit Modifikationen durchgeführt werden, sodass keine Source-Durchkontaktstrukturen 72 und Source-Verbindungspads 74 hergestellt werden. Es kann ein DRAM bereitgestellt werden, der Dünnschichttransistoren mit U-förmigen Kanalplatten 20 verwendet. Es kann eine zweidimensionale Matrix von Speicherzellen 99 hergestellt werden.
  • Bei einer Ausführungsform kann ein erster leitfähiger Knoten (wie etwa eine erste Kondensatorplatte 192) einer ersten Kondensatorstruktur 198 mit einem darüber befindlichen ersten Sourcebereich 52 elektrisch verbunden werden, und ein zweiter leitfähiger Knoten (wie etwa eine weitere erste Kondensatorplatte 192) einer zweiten Kondensatorstruktur 198 kann mit einem darüber befindlichen zweiten Sourcebereich 52 elektrisch verbunden werden. Bei einer Ausführungsform kann jede der ersten Kondensatorplatten 92 mit einem jeweiligen der Sourcebereiche 52 elektrisch verbunden (d. h., elektrisch kurzgeschlossen) werden. Jede der zweiten Kondensatorplatten 196 kann mit der leitfähigen Erdungsplatte 184 elektrisch verbunden werden, die elektrisch geerdet werden kann.
  • Unter gemeinsamer Bezugnahme auf alle vorstehend beschriebenen Ausführungsformen der vorliegenden Erfindung kann eine zweidimensionale Matrix von Kondensatorstrukturen (98, 198) vor oder nach einer zweidimensionalen Matrix von Feldeffekttransistoren hergestellt werden. Bei einer Ausführungsform weist jede der Kondensatorstrukturen (98, 198) eine erste Kondensatorplatte (92, 192), die mit einem Sourcebereich 52 eines jeweiligen der Feldeffekttransistoren in der zweidimensionalen Matrix von Feldeffekttransistoren elektrisch verbunden ist, ein Knotendielektrikum (9,4, 19,4) und eine zweite Kondensatorplatte (96, 196) auf. Bei einer Ausführungsform kann die zweidimensionale Matrix von Feldeffekttransistoren als eine rechteckige Matrix angeordnet werden, die sich entlang einer ersten horizontalen Richtung hd1 mit einem ersten Rasterabstand (d. h., mit einer ersten Periodizität) und entlang einer zweiten horizontalen Richtung hd2 mit einem zweiten Rasterabstand (d. h., einer zweiten Periodizität) erstreckt. Jede Gruppe von Gateelektroden 35, die entlang der zweiten horizontalen Richtung hd2 angeordnet sind, kann zu einer jeweiligen Gateelektrodenleitung verschmolzen sein, die sich zusammenhängend entlang der zweiten horizontalen Richtung hd2 erstreckt. Bei einer Ausführungsform kann die zweidimensionale Matrix von Kondensatorstrukturen als eine rechteckige Matrix angeordnet werden, die sich entlang der ersten horizontalen Richtung hd1 mit dem ersten Rasterabstand (d. h., mit der ersten Periodizität) und entlang der zweiten horizontalen Richtung hd2 mit dem zweiten Rasterabstand (d. h., der zweiten Periodizität) erstreckt. Bei einer Ausführungsform kann der erste Rasterabstand die Querabmessung einer Einheitszelle UC entlang der ersten horizontalen Richtung hd1 sein, und der zweite Rasterabstand kann eine Querabmessung der Einheitszelle UC entlang der zweiten horizontalen Richtung hd2 sein.
  • In 25 ist eine beispielhafte Struktur nach dem Herstellen einer zweidimensionalen Matrix von Speicherzellen 99 über der Isoliermaterialschicht 635 gezeigt. Es können verschiedene weitere metallische Interconnect-Strukturen (632, 668) in der Isoliermaterialschicht 635, der isolierenden Matrixschicht 40 und den dielektrischen Obere-Ebene-Materialschichten (70, 80, 90) hergestellt werden. Die weiteren metallischen Interconnect-Strukturen (632, 668) können zum Beispiel zweite metallische Durchkontaktierungsstrukturen 632 sein, die durch die Isoliermaterialschicht 635 und die isolierende Matrixschicht 40 auf einer Oberseite einer jeweiligen der zweiten metallischen Leitungsstrukturen 628 hergestellt werden können. Außerdem können die weiteren metallischen Interconnect-Strukturen (632, 668) zum Beispiel metallische Leitungsstrukturen sein, die in oberen Teilen der dielektrischen Kondensatorebene-Materialschicht 90 hergestellt werden und hier als sechste metallische Leitungsstrukturen 668 bezeichnet werden.
  • Anschließend können weitere dielektrische Interconnect-Ebene-Materialschichten und weitere metallische Interconnect-Strukturen hergestellt werden. Zum Beispiel können eine siebente dielektrische Interconnect-Ebene-Materialschicht 670, die siebente metallische Leitungsstrukturen 678 einbettet, und sechste metallische Durchkontaktierungsstrukturen 672 über der dielektrischen Kondensatorebene-Materialschicht 90 hergestellt werden. Die vorliegende Erfindung wird zwar anhand einer Ausführungsform beschrieben, bei der sieben Ebenen von metallischen Leitungsstrukturen verwendet werden, aber es werden hier ausdrücklich auch Ausführungsformen in Betracht gezogen, bei denen eine kleinere oder größere Anzahl von Interconnect-Ebenen verwendet wird.
  • In der Regel können die Feldeffekttransistoren 701, die auf dem Substrat 8 angeordnet sind, mit verschiedenen Knoten der Feldeffekttransistoren elektrisch verbunden werden, die in der isolierenden Matrixschicht 40 angeordnet sind. Eine Teilmenge der Feldeffekttransistoren 701 kann mit einem oder mehreren Knoten der Dünnschichttransistoren elektrisch verbunden werden, die mindestens einen der Drainbereiche 56, der unteren Gateelektroden 15 (falls vorhanden), der Gateelektroden 35 und der Sourcebereiche 52 aufweisen.
  • In 26 zeigt ein Ablaufdiagramm allgemeine Bearbeitungsschritte zum Herstellen einer Halbleitervorrichtung der vorliegenden Erfindung.
  • In einem Schritt 2610 und in den 1 bis 5D und 17A bis 25 der vorliegenden Erfindung können ein Sourcestreifen 52S und ein Drainstreifen 56S in einem oberen Teil einer isolierenden Matrixschicht 40 hergestellt werden. Der Sourcestreifen 52S und der Drainstreifen 56S können entlang einer ersten horizontalen Richtung hd1 seitlich voneinander beabstandet sein.
  • In einem Schritt 2620 und in den 6A bis 6D und 17A bis 25 kann ein Kanalhohlraum 23 durch Entfernen eines Teils der isolierenden Matrixschicht 40 erzeugt werden, der sich zwischen dem Sourcestreifen 52S und dem Drainstreifen 56S erstreckt.
  • In einem Schritt 2630 und in den 7A bis 7D und 17A bis 25 können eine Kanalmaterialschicht 20L und eine dielektrische Gateschicht 30L über physisch freiliegenden Oberflächen des Kanalhohlraums 23 hergestellt werden.
  • In einem Schritt 2640 und in den 8A bis 8D, 9A bis 9D und 10A bis 10F sowie 17A bis 25 können die Kanalmaterialschicht 20L, die dielektrische Gateschicht 30L, die Sourcestreifen 52S und die Drainstreifen 56S dadurch strukturiert werden, dass Isolationsgräben 29 so erzeugt werden, dass sie sich entlang der ersten horizontalen Richtung hd1 erstrecken. Eine Kombination aus einem Sourcebereich 52, einem Drainbereich 56, einer U-förmigen Kanalplatte 20 und einem U-förmigen Gatedielektrikum 30 kann zwischen jedem benachbarten Paar von Isolationsgräben 29 hergestellt werden.
  • In einem Schritt 2650 und in den 11A bis 11F und 17A bis 25 kann eine dielektrische Isolationsschicht 60 in den Isolationsgräben 29 und in Volumina des Kanalhohlraums 23 hergestellt werden, die nicht mit den U-förmigen Kanalplatten 20 und den U-förmigen Gatedielektrika 30 gefüllt sind.
  • In einem Schritt 2660 und in den 12A bis 25 können zumindest erste Teile der dielektrischen Isolationsschicht 60 in den U-förmigen Kanalplatten 20 durch Gateelektroden 35 ersetzt werden, sodass Feldeffekttransistoren entstehen.
  • In allen Zeichnungen und gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung wird eine Halbleitervorrichtung bereitgestellt, die einen Feldeffekttransistor aufweist. Der Feldeffekttransistor kann Folgendes aufweisen: einen Sourcebereich 52 und einen Drainbereich 56, die in einer isolierenden Matrixschicht 40 angeordnet sind; eine U-förmige Kanalplatte 20, die einen ersten sich vertikal erstreckenden Teil, der eine Seitenwand des Sourcebereichs 52 kontaktiert, einen zweiten sich vertikal erstreckenden Teil, der eine Seitenwand des Drainbereichs 56 kontaktiert, und einen sich horizontal erstreckenden Teil aufweist, der untere Enden des ersten und des zweiten sich vertikal erstreckenden Teils verbindet und eine Unterseite hat, die sich auf oder unter einer horizontalen Ebene befindet, die Unterseiten des Sourcebereichs 52 und des Drainbereichs 56 enthält; ein U-förmiges Gatedielektrikum 30, das innere Seitenwände des ersten und des zweiten sich vertikal erstreckenden Teils sowie eine Oberseite des sich horizontal erstreckenden Teils kontaktiert; und eine Gateelektrode 35, die innere Seitenwände des U-förmigen Gatedielektrikums 30 und eine Oberseite eines sich horizontal erstreckenden unteren Teils des U-förmigen Gatedielektrikums 30 kontaktiert.
  • Bei einer Ausführungsform kann sich eine Oberseite des U-förmigen Gatedielektrikums 30 auf oder unter einer horizontalen Ebene befinden, die Oberseiten des Sourcebereichs 52 und des Drainbereichs 56 enthält. Bei einer Ausführungsform sind Oberseiten des ersten und des zweiten sich vertikal erstreckenden Teils der U-förmigen Kanalplatte 20 auf oder unter der horizontalen Ebene angeordnet, die die Oberseiten des Sourcebereichs 52 und des Drainbereichs 56 enthält. Bei einer Ausführungsform kann die Halbleitervorrichtung weiterhin eine dielektrische Isolationsschicht 60 über dem Sourcebereich 52 und dem Drainbereich 56 aufweisen, wobei eine Oberseite der Gateelektrode 35 in einer horizontalen Ebene liegen kann, die eine Oberseite der dielektrischen Isolationsschicht 60 enthält. Bei einer Ausführungsform kann sich eine Oberseite des U-förmigen Gatedielektrikums 30 unter der horizontalen Ebene befinden, die die Oberseite der dielektrischen Isolationsschicht 60 enthält. Bei einer Ausführungsform umschließt die dielektrische Isolationsschicht 60 den Sourcebereich 52 und den Drainbereich 56 seitlich und kontaktiert Seitenwände des Sourcebereichs 52 und des Drainbereichs 56. Bei einer Ausführungsform können der Sourcebereich 52 und der Drainbereich 56 entlang einer ersten horizontalen Richtung hd1 seitlich voneinander beabstandet sein; ein Teil der Gateelektrode 35, der sich zwischen dem ersten und dem zweiten sich vertikal erstreckenden Teil befindet, hat eine erste Gatelänge entlang der ersten horizontalen Richtung hd1; und ein Teil der Gateelektrode 35, der sich in einer Draufsicht seitlich außerhalb eines Bereichs des U-förmigen Gatedielektrikums 30 erstreckt, hat entlang der ersten horizontalen Richtung hd1 eine zweite Gatelänge, die größer als die erste Gatelänge ist. Bei einer Ausführungsform hat der Teil der Gateelektrode 35, der sich zwischen dem ersten und dem zweiten sich vertikal erstreckenden Teil befindet, eine erste Gatetiefe entlang einer vertikalen Richtung; und der Teil der Gateelektrode 35, der sich in der Draufsicht seitlich außerhalb des Bereichs des U-förmigen Gatedielektrikums 30 erstreckt, hat entlang der vertikalen Richtung eine zweite Gatetiefe, die größer als die erste Gatetiefe ist. Bei einer Ausführungsform befindet sich die Unterseite des sich horizontal erstreckenden Teils der U-förmigen Kanalplatte 20 unter der horizontalen Ebene, die die Unterseiten des Sourcebereichs 52 und des Drainbereichs 56 enthält, und sie kontaktiert eine Oberseite einer unteren dielektrischen Gateschicht 10, die sich über einer unteren Gateelektrode 15 befindet. Bei einer Ausführungsform kontaktiert die Unterseite des sich horizontal erstreckenden Teils der U-förmigen Kanalplatte 20 eine Oberseite einer dielektrischen Ätzstoppschicht 110. Bei einer Ausführungsform kontaktiert das U-förmige Gatedielektrikum 30 eine Gesamtheit von Oberseiten der U-förmigen Kanalplatte 20, wobei das U-förmige Gatedielektrikum 30 sich horizontal erstreckende obere Gatedielektrikumteile aufweisen kann, die sich über peripheren Teilen des Sourcebereichs 52 und des Drainbereichs 56 befinden. Bei einer Ausführungsform kann die Halbleiterstruktur weiterhin eine erste Kondensatorplatte 92, ein Knotendielektrikum 94 und eine zweite Kondensatorplatte 96 aufweisen, wobei die erste Kondensatorplatte 92 elektrisch mit dem Sourcebereich 52 verbunden sein kann.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtung bereitgestellt, die eine zweidimensionale Matrix von Feldeffekttransistoren aufweist. Jeder der Feldeffekttransistoren kann Folgendes aufweisen: einen Sourcebereich 52 und einen Drainbereich 56, die in einer isolierenden Matrixschicht 40 angeordnet sind; eine U-förmige Kanalplatte 20, die Seitenwände des Sourcebereichs 52 und des Drainbereichs 56 kontaktiert und eine Unterseite hat, die sich auf oder unter einer horizontalen Ebene befindet, die Unterseiten des Sourcebereichs 52 und des Drainbereichs 56 enthält; ein U-förmiges Gatedielektrikum 30, das innere Seitenwände der U-förmigen Kanalplatte 20 kontaktiert; und eine Gateelektrode 35, die innere Seitenwände des U-förmigen Gatedielektrikums 30 kontaktiert. Die Feldeffekttransistoren sind seitlich durch eine dielektrische Isolationsschicht 60 voneinander beabstandet, die über jedem der Sourcebereiche 52 und der Drainbereiche 56 angeordnet ist und Seitenwände der Sourcebereiche 52 und der Drainbereiche 56 kontaktiert.
  • Bei einer Ausführungsform kann die zweidimensionale Matrix von Feldeffekttransistoren als eine rechteckige Matrix angeordnet werden, die sich entlang einer ersten und einer zweiten horizontalen Richtung erstreckt. Jede Gruppe von Gateelektroden 35, die entlang der zweiten horizontalen Richtung angeordnet sind, kann zu einer jeweiligen Gateelektrodenleitung verschmolzen sein, die sich zusammenhängend entlang der zweiten horizontalen Richtung erstreckt. Bei einer Ausführungsform kann die Halbleitervorrichtung weiterhin eine zweidimensionale Matrix von Kondensatorstrukturen 198 aufweisen, wobei jede der Kondensatorstrukturen 198 Folgendes aufweist: eine erste Kondensatorplatte 92, 192, die mit einem Sourcebereich 52 eines jeweiligen der Feldeffekttransistoren in der zweidimensionalen Matrix von Feldeffekttransistoren elektrisch verbunden sein kann; ein Knotendielektrikum 94; und eine zweite Kondensatorplatte 96.
  • Die verschiedenen Ausführungsformen der vorliegenden Erfindung können Transistoren (z. B. TFTs) bereitstellen, in denen eine U-förmige Kanalplatte 20, ein U-förmiges Gatedielektrikum 30 und eine Gateelektrode 35 zu einem benachbarten Paar aus einem Sourcebereich 52 und einem Drainbereich 56 selbstjustiert sind. Die vertikalen Abmessungen der sich vertikal erstreckenden Teile der U-förmigen Kanalplatte 20 können so angepasst werden, dass mit ihnen eine effektive Kanallänge zwischen dem Sourcebereich 52 und dem Drainbereich 56 gesteuert werden kann, d. h., die tatsächliche Strecke, die Ladungsträger benötigen, um sich von dem Sourcebereich 52 bis zu dem Drainbereich 56 zu bewegen. Bei einer Ausführungsform kann die effektive Kanallänge größer als der seitliche Abstand zwischen dem Sourcebereich 52 und dem Drainbereich 56 sein. Eine Vorrichtungsvariabilität, die mit einer Versetzung einer Gateelektrode von dem Sourcebereich und/oder dem Drainbereich assoziiert ist, kann bei den Transistoren der vorliegenden Erfindung aufgrund der Selbstjustierung der U-förmigen Kanalplatte 20, des U-förmigen Gatedielektrikums 30 und der Gateelektrode 35 zu der Kombination aus dem Sourcebereich 52 und dem Drainbereich 56 beseitigt werden. Die erfindungsgemäßen Transistoren können in einer Anordnungsumgebung als Zugriffstransistoren, wie etwa als Zugriffstransistoren für eine Speichermatrix, verwendet werden.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung mit einem Feldeffekttransistor, wobei der Feldeffekttransistor Folgendes aufweist: einen Sourcebereich und einen Drainbereich, die in einer isolierenden Matrixschicht angeordnet sind; eine U-förmige Kanalplatte, die einen ersten sich vertikal erstreckenden Teil, der eine Seitenwand des Sourcebereichs kontaktiert, einen zweiten sich vertikal erstreckenden Teil, der eine Seitenwand des Drainbereichs kontaktiert, und einen sich horizontal erstreckenden Teil aufweist, der untere Enden des ersten sich vertikal erstreckenden Teils und des zweiten sich vertikal erstreckenden Teils verbindet und eine Unterseite hat, die sich auf oder unter einer horizontalen Ebene befindet, die Unterseiten des Sourcebereichs und des Drainbereichs enthält; ein U-förmiges Gatedielektrikum, das innere Seitenwände des ersten sich vertikal erstreckenden Teils und des zweiten sich vertikal erstreckenden Teils sowie eine Oberseite des sich horizontal erstreckenden Teils kontaktiert; und eine Gateelektrode, die innere Seitenwände des U-förmigen Gatedielektrikums und eine Oberseite eines sich horizontal erstreckenden unteren Teils des U-förmigen Gatedielektrikums kontaktiert.
  2. Halbleitervorrichtung nach Anspruch 1, wobei sich eine Oberseite des U-förmigen Gatedielektrikums auf oder unter einer horizontalen Ebene befindet, die Oberseiten des Sourcebereichs und des Drainbereichs enthält.
  3. Halbleitervorrichtung nach Anspruch 2, wobei Oberseiten des ersten und des zweiten sich vertikal erstreckenden Teils der U-förmigen Kanalplatte auf oder unter der horizontalen Ebene angeordnet sind, die die Oberseiten des Sourcebereichs und des Drainbereichs enthält.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin eine dielektrische Isolationsschicht über dem Sourcebereich und dem Drainbereich aufweist, wobei eine Oberseite der Gateelektrode in einer horizontalen Ebene liegt, die eine Oberseite der dielektrischen Isolationsschicht enthält.
  5. Halbleitervorrichtung nach Anspruch 4, wobei sich eine Oberseite des U-förmigen Gatedielektrikums unter der horizontalen Ebene befindet, die die Oberseite der dielektrischen Isolationsschicht enthält.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei die dielektrische Isolationsschicht den Sourcebereich und den Drainbereich seitlich umschließt und Seitenwände des Sourcebereichs und des Drainbereichs kontaktiert.
  7. Halbleitervorrichtung nach Anspruch 5 oder 6, wobei: der Sourcebereich und der Drainbereich entlang einer ersten horizontalen Richtung seitlich voneinander beabstandet sind, ein Teil der Gateelektrode, der sich zwischen dem ersten sich vertikal erstreckenden Teils und dem zweiten sich vertikal erstreckenden Teil befindet, eine erste Gatelänge entlang der ersten horizontalen Richtung hat, und ein Teil der Gateelektrode, der sich in einer Draufsicht seitlich außerhalb eines Bereichs des U-förmigen Gatedielektrikums erstreckt, entlang der ersten horizontalen Richtung eine zweite Gatelänge hat, die größer als die erste Gatelänge ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei: der Teil der Gateelektrode, der sich zwischen dem ersten sich vertikal erstreckenden Teils und dem zweiten sich vertikal erstreckenden Teil befindet, eine erste Gatetiefe entlang einer vertikalen Richtung hat, und der Teil der Gateelektrode, der sich in der Draufsicht seitlich außerhalb des Bereichs des U-förmigen Gatedielektrikums erstreckt, entlang der vertikalen Richtung eine zweite Gatetiefe hat, die größer als die erste Gatetiefe ist.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Unterseite des sich horizontal erstreckenden Teils der U-förmigen Kanalplatte sich unter der horizontalen Ebene befindet, die die Unterseiten des Sourcebereichs und des Drainbereichs enthält, und eine Oberseite einer unteren dielektrischen Gateschicht kontaktiert, die sich über einer unteren Gateelektrode befindet.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Unterseite des sich horizontal erstreckenden Teils der U-förmigen Kanalplatte eine Oberseite einer dielektrischen Ätzstoppschicht kontaktiert.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das U-förmige Gatedielektrikum eine Gesamtheit von Oberseiten der U-förmigen Kanalplatte kontaktiert, und das U-förmige Gatedielektrikum sich horizontal erstreckende obere Gatedielektrikumteile aufweist, die über peripheren Teilen des Sourcebereichs und des Drainbereichs angeordnet sind.
  12. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin eine Kondensatorstruktur mit einer ersten Kondensatorplatte, einem Knotendielektrikum und einer zweiten Kondensatorplatte aufweist, wobei die erste Kondensatorplatte elektrisch mit dem Sourcebereich verbunden ist.
  13. Halbleitervorrichtung mit einer zweidimensionalen Matrix von Feldeffekttransistoren, wobei jeder der Feldeffekttransistoren Folgendes aufweist: einen Sourcebereich und einen Drainbereich, die in einer isolierenden Matrixschicht angeordnet sind; eine U-förmige Kanalplatte, die Seitenwände des Sourcebereichs und des Drainbereichs kontaktiert und eine Unterseite hat, die sich auf oder unter einer horizontalen Ebene befindet, die Unterseiten des Sourcebereichs und des Drainbereichs enthält; ein U-förmiges Gatedielektrikum, das innere Seitenwände der U-förmigen Kanalplatte kontaktiert; und eine Gateelektrode, die innere Seitenwände des U-förmigen Gatedielektrikums kontaktiert, wobei die Feldeffekttransistoren durch eine dielektrische Isolationsschicht seitlich voneinander beabstandet sind, die über jedem der Sourcebereiche und der Drainbereiche angeordnet ist und Seitenwände jedes der Sourcebereiche und der Drainbereiche kontaktiert.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die zweidimensionale Matrix von Feldeffekttransistoren als eine rechteckige Matrix angeordnet ist, die sich entlang einer ersten horizontalen Richtung und einer zweiten horizontalen Richtung erstreckt, und jede Gruppe von Gateelektroden, die entlang der zweiten horizontalen Richtung angeordnet sind, zu einer jeweiligen Gateelektrodenleitung verschmolzen ist, die sich zusammenhängend entlang der zweiten horizontalen Richtung erstreckt.
  15. Halbleitervorrichtung nach Anspruch 13 oder 14, die weiterhin eine zweidimensionale Matrix von Kondensatorstrukturen aufweist, wobei jede der Kondensatorstrukturen Folgendes aufweist: eine erste Kondensatorplatte, die mit einem Sourcebereich eines jeweiligen der Feldeffekttransistoren in der zweidimensionalen Matrix von Feldeffekttransistoren elektrisch verbunden ist; ein Knotendielektrikum; und eine zweite Kondensatorplatte.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen eines Sourcestreifens und eines Drainstreifens in einem oberen Teil einer isolierenden Matrixschicht, wobei der Sourcestreifen und der Drainstreifen entlang einer ersten horizontalen Richtung seitlich voneinander beabstandet sind; Erzeugen eines Kanalhohlraums durch Entfernen eines Teils der isolierenden Matrixschicht, der sich zwischen dem Sourcestreifen und dem Drainstreifen befindet; Herstellen einer Kanalmaterialschicht und einer dielektrischen Gateschicht über physisch freiliegenden Oberflächen des Kanalhohlraums; Strukturieren der dielektrischen Gateschicht, der Kanalmaterialschicht, des Sourcestreifens und des Drainstreifens durch Erzeugen von Isolationsgräben so, dass sie sich seitlich entlang der ersten horizontalen Richtung erstrecken, wobei eine Kombination aus einem Sourcebereich, einem Drainbereich, einer U-förmigen Kanalplatte und einem U-förmigen Gatedielektrikum zwischen jedem benachbarten Paar der Isolationsgräben hergestellt wird; Herstellen einer dielektrischen Isolationsschicht in den Isolationsgräben und in Volumina des Kanalhohlraums, die nicht mit den U-förmigen Kanalplatten und den U-förmigen Gatedielektrika gefüllt sind; und Ersetzen zumindest von ersten Teilen der dielektrischen Isolationsschicht in den U-förmigen Kanalplatten durch Gateelektroden, wodurch Feldeffekttransistoren gebildet werden.
  17. Verfahren nach Anspruch 16, das weiterhin Folgendes umfasst: Erzeugen eines Gatehohlraums durch Entfernen der ersten Teile der dielektrischen Isolationsschicht und von zweiten Teilen der dielektrischen Isolationsschicht, die sich zwischen benachbarten Paaren der ersten Teile der dielektrischen Isolationsschicht befinden; und Abscheiden eines Gate-Elektrodenmaterials in dem Gatehohlraum, wodurch eine Gateelektrodenleitung mit den Gateelektroden entsteht.
  18. Verfahren nach Anspruch 17, wobei: die Kanalmaterialschicht mit einem ersten konformen Abscheidungsprozess abgeschieden wird, die dielektrische Gateschicht mit einem zweiten konformen Abscheidungsprozess abgeschieden wird, die dielektrische Isolationsschicht mit einer planaren horizontalen Fläche ausgebildet wird, und der Gatehohlraum wie folgt erzeugt wird: Aufbringen und Strukturieren einer Fotoresistschicht so, dass die ersten Teile und die zweiten Teile der dielektrischen Isolationsschicht nicht von der Fotoresistschicht maskiert werden; und Ätzen von unmaskierten Teilen der dielektrischen Isolationsschicht selektiv in Bezug auf ein Material der dielektrischen Gateschicht.
  19. Verfahren nach einem der Ansprüche 16 bis 18, das weiterhin Folgendes umfasst: Herstellen eines Ätzmaskenmaterialteils über der dielektrischen Gateschicht, wobei der Ätzmaskenmaterialteil Volumina des Kanalhohlraums füllt, die nach dem Herstellen der dielektrischen Gateschicht ungefüllt geblieben sind; und Entfernen von Teilen der dielektrischen Gateschicht und der Kanalmaterialschicht unter Verwendung des Ätzmaskenmaterialteils als eine Ätzmaske, wodurch Oberseiten des Sourcestreifens und des Drainstreifens physisch freigelegt werden.
  20. Verfahren nach einem der Ansprüche 16 bis 18, das weiterhin ein Herstellen von Kondensatorstrukturen vor oder nach dem Herstellen der Feldeffekttransistoren umfasst, wobei jede der Kondensatorstrukturen eine erste Kondensatorplatte, die mit einem Sourcebereich eines jeweiligen der Feldeffekttransistoren elektrisch verbunden ist, ein Knotendielektrikum und eine zweite Kondensatorplatte aufweist.
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