KR101833107B1 - 스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터 - Google Patents

스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터 Download PDF

Info

Publication number
KR101833107B1
KR101833107B1 KR1020150185208A KR20150185208A KR101833107B1 KR 101833107 B1 KR101833107 B1 KR 101833107B1 KR 1020150185208 A KR1020150185208 A KR 1020150185208A KR 20150185208 A KR20150185208 A KR 20150185208A KR 101833107 B1 KR101833107 B1 KR 101833107B1
Authority
KR
South Korea
Prior art keywords
layer
electrodes
dielectric layer
well region
semiconductor substrate
Prior art date
Application number
KR1020150185208A
Other languages
English (en)
Other versions
KR20170037478A (ko
Inventor
완첸 첸
유쉬엉 왕
한유 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170037478A publication Critical patent/KR20170037478A/ko
Application granted granted Critical
Publication of KR101833107B1 publication Critical patent/KR101833107B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L27/11563—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 개시는, 스플릿 게이트 플래시 메모리 셀과 함께 형성될 수 있으며 단위 면적당 높은 커패시턴스를 제공하는 인터디지테이티드(inter-digitated) capacitor) 및 형성 방법에 관한 것이다. 일부 실시예에서, 인터디지테이티드 커패시터는 반도체 기판의 상부 표면 내에 배치된 웰 영역을 갖는다. 복수의 트렌치들이 반도체 기판의 상부 표면으로부터 웰 영역 내의 위치로 수직으로 연장한다. 하부 전극들이 복수의 트렌치들 내에 배열된다. 하부 전극들은 복수의 트렌치들의 내부 표면들을 따라 배열된 전하 트랩 유전체 층에 의해 웰 영역으로부터 분리된다. 복수의 상부 전극들이, 전하 트랩 유전체 층에 의해 하부 전극들로부터 측방으로 분리되며 제1 유전체 층에 의해 웰 영역으로부터 수직으로 분리된 위치에 반도체 기판 위에 배열된다.

Description

스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터{INTERDIGITATED CAPACITOR IN SPLIT-GATE FLASH TECHNOLOGY}
본 발명은 스플릿 게이트(split-gate) 플래시 기술에서의 인터디지테이티드(interdigitated) 커패시터에 관한 것이다.
플래시 메모리는, 전기적으로 삭제 및 재프로그램될 수 있는 전자 비휘발성 컴퓨터 저장 매체이다. 이는 광범위하고 다양한 전자 디바이스 및 기기(예를 들어, 가전 제품, 자동차 등)에 사용되고 있다. 일반적인 유형의 플래시 메모리 셀은 적층형(stacked) 게이트 메모리 셀 및 스플릿 게이트 메모리 셀을 포함한다. 스플릿 게이트 메모리 셀은, 더 낮은 전력 소비, 더 높은 주입 효율, 단채널 효과에 대한 더 적은 민감도, 및 과소거 방지(over-erase immunity)와 같이, 적층형 게이트 메모리 셀 이상으로 여러 이점들을 갖는다.
본 개시는, 스플릿 게이트 플래시 메모리 셀과 함께 형성될 수 있으며 단위 면적당 높은 커패시턴스를 제공하는 인터디지테이티드(inter-digitated) capacitor) 및 형성 방법에 관한 것이다. 일부 실시예에서, 인터디지테이티드 커패시터는 반도체 기판의 상부 표면 내에 배치된 웰 영역을 갖는다. 복수의 트렌치들이 반도체 기판의 상부 표면으로부터 웰 영역 내의 위치로 수직으로 연장한다. 하부 전극들이 복수의 트렌치들 내에 배열된다. 하부 전극들은 복수의 트렌치들의 내부 표면들을 따라 배열된 전하 트랩 유전체 층에 의해 웰 영역으로부터 분리된다. 복수의 상부 전극들이, 전하 트랩 유전체 층에 의해 하부 전극들로부터 측방으로 분리되며 제1 유전체 층에 의해 웰 영역으로부터 수직으로 분리된 위치에 반도체 기판 위에 배열된다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 개시된 인터디지테이티드 커패시터를 포함하는 집적 칩의 일부 실시예를 예시한다.
도 2는 개시된 인터디지테이티드 커패시터를 포함하는 집적 칩의 일부 추가적인 실시예를 예시한다.
도 3은 개시된 인터디지테이티드 커패시터 및 스플릿 게이트 플래시 메모리 셀을 포함하는 집적 칩의 일부 추가적인 실시예를 예시한다.
도 4는 개시된 인터디지테이티드 커패시터, 스플릿 게이트 플래시 메모리 셀, 및 로직 디바이스를 포함하는 집적 칩의 일부 대안의 실시예를 예시한다.
도 5 내지 도 16은 개시된 인터디지테이티드 커패시터를 포함하는 집적 칩을 형성하는 방법을 도시한 단면도들의 일부 실시예를 예시한다.
도 17은 개시된 인터디지테이티드 커패시터를 포함하는 집적 칩을 형성하는 방법의 일부 실시예를 예시한다.
도 18은 개시된 인터디지테이티드 커패시터를 포함하는 집적 칩을 형성하는 방법의 일부 추가적인 실시예를 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
내장형 메모리(embedded memory)는 현대 집적 칩에 있어서 보편화되었다. 내장형 메모리는, 로직 기능(예를 들어, 프로세서 또는 ASIC)과 동일한 집적 칩 다이 상에 위치되는 전자 메모리이다. 내장형 메모리의 하나의 일반적인 유형은 내장형 플래시 메모리이다. 내장형 플래시 메모리 셀은, 플래시 메모리 셀의 제1 및 제2 소스/드레인 영역 사이에 배열된 선택 게이트를 포함한다. 플래시 메모리 셀은 또한, 선택 게이트에 나란히 배열된 제어 게이트를 포함한다. 제어 게이트는, 전하 트랩(charge trapping) 유전체 층에 의해 선택 게이트로부터 분리된다.
선택 게이트에 그리고 제어 게이트에 전압을 인가함으로써 데이터가 이러한 플래시 메모리 셀에 기록될 수 있다. 현대 플래시 메모리는 통상적으로, 삭제 및 프로그램 동작을 구현하도록 높은 전압(예를 들어, 대략 14V 이상의 전압)을 필요로 한다. 이러한 높은 전압을 달성하도록, 통합된 전하 펌프(charge pump)가 사용될 수 있다. 통합된 전하 펌프는, 전하를 저장하고 그 다음 전하를 방출하여 높은 전압을 달성하도록 커패시터를 사용한다. 통상적으로, PIP(poly-interpoly-poly) 커패시터, MIM(metal-insulator-metal), 또는 MoM(metal-oxide-metal) 커패시터와 같은 평면 커패시터가 통합된 전하 펌프 회로에 사용된다. 그러나, 이러한 커패시터의 형성은 추가의 마스크 및 추가의 프로세스 단계를 사용하며, 이는 플래시 기술에 있어서 더 높은 비용을 들인다.
일부 실시예에서, 본 개시는, 스플릿 게이트 플래시 메모리 셀과 함께 형성될 수 있고 단위 면적 당 높은 커패시턴스를 제공하는 인터디지테이티드 커패시터, 및 형성 방법에 관한 것이다. 일부 실시예에서, 인터디지테이티드 커패시터는, 반도체 기판의 상부 표면 내에 배치된 웰 영역을 포함한다. 복수의 트렌치들이 반도체 기판의 상부 표면으로부터 웰 영역 내의 위치로 수직으로 연장한다. 하부 전극들이 복수의 트렌치들 내에 배열된다. 하부 전극들은, 복수의 트렌치들의 내부 표면을 따라 배열된 전하 트랩 유전체 층에 의해 웰 영역으로부터 분리된다. 복수의 상부 전극들이, 전하 트랩 유전체 층에 의해 하부 전극으로부터 측방으로 분리되며 제1 유전체 층에 의해 웰 영역으로부터 수직으로 분리된 위치에서 반도체 기판 위에 배열된다.
도 1은 개시된 인터디지테이티드 커패시터(101)를 포함하는 집적 칩(100)의 일부 실시예를 예시한다.
집적 칩(100)은 반도체 기판(102)의 상부 표면(102u) 내에 배치된 웰 영역(104)을 포함한다. 웰 영역(104)은 반도체 기판(102)보다 더 높은 도핑 농도를 갖는다. 일부 실시예에서, 웰 영역(104)은 제1 도핑 타입(예를 들어, n 타입)을 가질 수 있는 반면, 반도체 기판(102)은 제1 도핑 타입과 상이한 제2 도핑 타입(예를 들어, p 타입)을 가질 수 있다. 제1 유전체 층(106)이 웰 영역(104) 위에 배열된다. 일부 실시예에서, 제1 유전체 층(106)은 웰 영역(104)의 상부 표면과 직접 접촉한다.
복수의 상부 전극들(112)이 반도체 기판(102) 위에 배열된다. 복수의 상부 전극들(112)은 제1 유전체 층(106)에 의해 웰 영역(104)으로부터 수직으로 분리된다. 복수의 하부 전극들(108)이 복수의 상부 전극들(112) 사이에 측방으로 인터리브(inter-leaved)된다. 복수의 하부 전극들(108)은 반도체 기판(102)의 상부 표면(102u) 위로부터 웰 영역(104) 안으로 연장하는 트렌치들 내로 수직으로 연장하며, 그리하여 복수의 하부 전극들(108)이 웰 영역(104) 내에 매립된다.
전하 트랩 유전체 층(110)이 웰 영역(104)으로부터 복수의 하부 전극들(108)을 분리한다. 전하 트랩 유전체 층(110)은 웰 영역(104) 내로부터 복수의 상부 전극들(112)의 측벽들을 따른 위치로 수직으로 연장하며, 그리하여 전하 트랩 유전체 층(110)은 복수의 상부 전극들(112)로부터 복수의 하부 전극들(108)을 측방으로 분리한다. 일부 실시예에서, 상부 전극들(112), 하부 전극들(108), 및 전하 트랩 유전체 층(110)은 수직으로 정렬되어 있는 평면 상부 표면들을 가질 수 있다(예를 들어, 라인(114)을 따라).
복수의 하부 전극들(108)은 함께 전기적으로 연결되고, 복수의 상부 전극들(112)은 웰 영역(104)에 전기적으로 연결되어, 복수의 하부 전극들(108)과 복수의 상부 전극들(112) 및 웰 영역(104) 사이에 전위 차를 형성한다. 복수의 하부 전극들(108)이 웰 영역(104) 내에 매립된 위치로 연장하기 때문에, 복수의 하부 전극들은 높은 종횡비(예를 들어, 높이 대 폭(height to width) 비가 큼)를 달성하며 이는 인터디지테이티드 커패시터(101)가 단위 면적당 높은 커패시턴스를 제공할 수 있게 한다.
도 2는 개시된 인터디지테이티드 커패시터(201)를 포함하는 집적 칩(200)의 일부 대안의 실시예를 예시한다.
집적 칩(200)은 반도체 기판(102) 내에 배치된 웰 영역(104)을 포함한다. 일부 실시예에서, 하나 이상의 격리 구조물들(202)이 웰 영역(104)에 인접한 반도체 기판(102) 내에 배열될 수 있다. 하나 이상의 격리 구조물들(202)은 예를 들어 산화물과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 하나 이상의 격리 구조물들(202)은 반도체 기판(102)의 상부 표면으로부터 밖으로 돌출하는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역들을 포함할 수 있다.
제1 유전체 층(106)이 웰 영역(104) 위에 반도체 기판(102) 위로 배치된다. 일부 실시예에서, 제1 유전체 층(106)은 산화물을 포함할 수 있다. 복수의 상부 전극들(112)이 제1 유전체 층(106) 위에 배치된다. 일부 실시예에서, 복수의 상부 전극들(112)은 제1 유전체 층(106)의 상부 표면과 직접 접촉할 수 있다. 복수의 하부 전극들(108)이 복수의 상부 전극들(112) 사이에 측방으로 배열된다. 복수의 하부 전극들(108)은 복수의 상부 전극들(112) 사이로부터 웰 영역(104) 내에 매립된 위치로 수직으로 연장한다. 일부 실시예에서, 복수의 하부 전극들(108)은 라운드된(rounded) 하부 표면을 갖는다. 일부 실시예에서, 복수의 상부 전극들(112) 및 복수의 하부 전극들(108)은 예를 들어 도핑된 폴리실리콘 또는 금속(예를 들어, 알루미늄)과 같은 전도성 재료를 포함할 수 있다.
복수의 상부 전극들(112)은 외부 전극들(112a 및 112c) 사이에 측방으로 배열된 하나 이상의 내부 전극들(112b)을 포함한다. 일부 실시예에서, 측벽 스페이서들(206)이 외부 전극들(112a 및 112c)의 제1 측벽을 따라 배열된다. 전하 트랩 유전체 층(204)이 외부 전극들(112a, 및 112c)의 제2 측벽을 따라 그리고 하나 이상의 내부 전극들(112b)의 대향 측벽을 따라 배열되며, 그리하여 전하 트랩 유전체 층(204)은 복수의 하부 전극들(108)로부터 복수의 상부 전극들(112)을 측방으로 분리한다. 전하 트랩 유전체 층(204)은 또한 복수의 하부 전극들(108)의 측벽 및 하부 표면을 따라 배열되며, 그리하여 전하 트랩 유전체 층(204)은 웰 영역(104)으로부터 복수의 하부 전극들(108)을 분리한다. 일부 실시예에서, 복수의 상부 전극들(112), 전하 트랩 유전체 층(204), 측벽 스페이서들(206), 및 복수의 하부 전극들(108)은 수직으로 정렬되어 있는 평면 상부 표면들을 갖는다.
일부 실시예에서, 전하 트랩 유전체 층(204)은 삼층(tri-layer) 구조물을 포함할 수 있다. 일부 실시예에서, 삼층 구조물은, 제1 산화물 층(204a), 제1 산화물 층(204a)과 접촉하는 질화물 층(204b), 및 질화물 층(204b)과 접촉하는 제2 산화물 층(204c)을 갖는 ONO 구조물을 포함할 수 있다. 다른 실시예에서, 삼층 구조물은, 제1 산화물 층, 제1 산화물 층과 접촉하는 복수의 양자점들(quantum dots), 및 제1 산화물 층과 복수의 양자점들과 접촉하는 제2 산화물 층을 갖는 ONCO(oxide-nano-crystal-oxide) 구조물을 포함할 수 있다.
하부 실리사이드 층(208)이 제1 유전체 층(106)과 측방으로 접하는 위치에서 웰 영역(104) 위에 배열된다. 상부 실리사이드 층(210)이 복수의 하부 전극들(108) 위에 그리고 복수의 상부 전극들(112) 위에 배열된다. 일부 실시예에서, 상부 실리사이드 층(210)은 전하 트랩 유전체 층(204)에 따라 이격 형성되어 있는 복수의 세그먼트들(segment)을 포함할 수 있다. 일부 실시예에서, 하부 실리사이드 층(208) 및 상부 실리사이드 층(210)은 니켈 실리사이드를 포함한다.
일부 실시예에서, 컨택 에칭 정지 층(214)은 측벽 스페이서(206)를 따라 수직으로 연장하고, 하부 실리사이드 층(208)과 격리 구조물(202) 위에 측방으로 연장한다. 제1 층간 유전체(ILD; inter-level dielectric) 층(216)이 컨택 에칭 정지 층(214) 위에 배열된다. 컨택 에칭 정지 층(214)은 측벽 스페이서(206)로부터 제1 ILD 층(216)을 측방으로 분리하고 하부 실리사이드 층(208) 및 격리 구조물(202)로부터 제1 ILD 층(216)을 수직으로 분리한다. 일부 실시예에서, 제2 유전체 층(212)이 컨택 에칭 정지 층(214)과 격리 구조물(202) 사이에 배열될 수 있다. 일부 실시예에서, 제2 유전체 층(212)은 제1 유전체 층(106)과 동일한 재료일 수 있다.
복수의 하부 전극들(108)은 제1 전위 V1에 전기적으로 접속되며, 복수의 상부 전극들(112) 및 웰 영역(104)은 제2 전위 V2에 전기적으로 접속된다. 제1 전위 V1와 제2 전위 V2 간의 차이는 복수의 하부 전극들(108)과 복수의 상부 전극들(112) 및 웰 영역(104) 사이에 전위차를 발생한다. 전위차는 전하 트랩 유전체 층(204)에 걸쳐 연장하는 전기장을 발생한다. 전기장은 제1 부호를 갖는 전하(예를 들어, 양의 전하)를 복수의 하부 전극들(108) 상에 모이게 하고 반대의 제2 부호를 갖는 전하(예를 들어, 음의 전하)를 복수의 상부 전극들(112) 및 웰 영역(104) 상에 모이게 할 것이다. 전하의 전위는 인터디지테이티드 커패시터(201)에 에너지를 저장한다.
도 3은 개시된 인터디지테이티드 커패시터(201)를 포함하는 집적 칩(300)의 일부 대안의 실시예를 예시한다.
집적 칩(300)은 격리 구조물(202)에 의해 커패시터 영역(302b)으로부터 분리된 내장형 플래시 메모리 영역(302a)을 포함한다. 커패시터 영역(302b)은 복수의 상부 전극들(112) 사이에 측방으로 인터리브된 복수의 하부 전극들(108)을 갖는 인터디지테이티드 커패시터(201)를 포함한다. 복수의 하부 전극들(108)은 전하 트랩 유전체 층(204)에 의해 복수의 상부 전극들(112)로부터 그리고 웰 영역(104)으로부터 분리된다. 측벽 스페이서(304)는 복수의 하부 전극들(108)과 격리 구조물들(202) 사이에 배열되어 있는 복수의 상부 전극들(112)의 외부 측벽을 따라 배치된다. 일부 실시예에서, 측벽 스페이서(304)는 제1 측벽 스페이서(304a) 및 제2 측벽 스페이서(304b)를 포함할 수 있다. 제1 측벽 스페이서(304a) 및 제2 측벽 스페이서(304b)는 예를 들어 질화물(예를 들어, SiN)을 포함할 수 있다.
내장형 플래시 메모리 영역(302a)은, 격리 구조물(202)에 의해 인터디지테이티드 커패시터(201)로부터 측방으로 분리된 하나 이상의 스플릿 게이트 플래시 메모리 셀들(306a, 306b)을 포함한다. 일부 실시예에서, 내장형 플래시 메모리 영역(302a)은, 제1 스플릿 게이트 플래시 메모리 셀(306a) 및 제2 스플릿 게이트 플래시 메모리 셀(306b)을 갖는 한 쌍의 스플릿 게이트 플래시 메모리 셀을 포함한다. 일부 실시예에서, 제1 스플릿 게이트 플래시 메모리 셀(306a) 및 제2 스플릿 게이트 플래시 메모리 셀(306b)은 대칭 축을 중심으로 서로의 미러 이미지이다.
스플릿 게이트 플래시 메모리 셀들(306a, 306b)은 각각, 반도체 기판(102) 내에 배치된 복수의 소스/드레인 영역들(308) 사이에 측방으로 배열된 제어 게이트 전극(312) 및 선택 게이트 전극(310)을 포함한다. 복수의 소스/드레인 영역들(308)은, 반도체 기판(102) 내에서 커패시터 영역(302b)의 웰 영역(104)의 깊이 dW보다 작은 깊이 dS/D로 수직으로 연장한다. 게이트 유전체 층(314)이 반도체 기판(102)과 제어 게이트 전극(312) 사이에 수직으로 배열된다. 제어 게이트 전극(312)은 측방 컴포넌트 및 수직 컴포넌트를 포함하는 'L' 형상을 갖는 추가적인 전하 트랩 유전체 층(204')(예를 들어, ONO 층)에 의해 선택 게이트 전극(310)으로부터 측방으로 분리된다. 추가적인 전하 트랩 유전체 층(204')의 측방 컴포넌트는 반도체 기판(102)으로부터 제어 게이트 전극(312)을 수직으로 분리한다. 일부 실시예에서, 추가적인 전하 트랩 유전체 층(204')의 측방 컴포넌트는 게이트 유전체 층(314)에 의해 반도체 기판(102)으로부터 분리될 수 있다.
추가적인 측벽 스페이서(304')가 선택 게이트 전극(310)에 대향하여 제어 게이트 전극(312)의 측벽을 따라 위치된다. 추가적인 측벽 스페이서(304')는 제어 게이트 전극(312)의 상부 표면으로부터 게이트 유전체 층(314)으로 수직으로 연장한다. 일부 실시예에서, 측벽 스페이서(304)는 제1 측벽 스페이서(304a) 및 제2 측벽 스페이서(304b)를 포함할 수 있다.
하부 실리사이드 층(208)이 소스/드레인 영역(308) 위에 배열된다. 하부 실리사이드 층(208)은 게이트 유전체 층(314)과 측방으로 접한다. 상부 실리사이드 층(210)이 제어 게이트 전극(312) 및 선택 게이트 전극(310) 위에 배열된다. 일부 실시예에서, 컨택 에칭 정지 층(214)은 하부 실리사이드 층(208) 위에 그리고 추가적인 측벽 스페이서(304')를 따라 측방으로 배열되며, 제1 층간 유전체(ILD) 층(216)이 컨택 에칭 정지 층(214) 위에 배열된다. 일부 실시예에서, 제1 ILD 층(216)은 로우 k(low-k) 유전체 층, 초저k(ultra low-k) 유전체 층, 극저k(extreme low-k) 유전체 층, 및/또는 실리콘 이산화물 층을 포함할 수 있다. 일부 실시예에서, 제1 ILD 층(216)은 상부 실리사이드 층(210) 아래에 있는 평면 상부 표면을 갖는다. 일부 실시예에서, 제1 ILD 층(216)의 평면 상부 표면은 복수의 하부 전극들(108), 복수의 상부 전극들(112), 제어 게이트 전극(312) 및 선택 게이트 전극(310)의 상부 표면들과 수직으로 정렬된다.
제2 층간 유전체(ILD) 층(316)이 제1 ILD 층(216) 위에 위치된다. 일부 실시예에서, 제2 ILD 층(316)은 로우 k 유전체 층, 초저k 유전체 층, 극저k 유전체 층, 및/또는 실리콘 이산화물 층을 포함할 수 있다 전도성 재료를 포함하는 복수의 컨택들(318)이 하부 실리사이드 층(208) 및 상부 실리사이드 층(610)과 접하도록 제2 ILD 층(316)을 통해 수직으로 연장한다. 일부 실시예에서, 복수의 컨택들(318)은 텅스텐, 구리, 및/또는 알루미늄과 같은 금속을 포함할 수 있다.
도 4는 개시된 인터디지테이티드 커패시터(201)를 포함하는 집적 칩(400)의 일부 대안의 실시예를 예시한다.
집적 칩(400)은 내장형 플래시 메모리 영역(302a)과 로직 영역(402) 사이에 배열된 커패시터 영역(302b)을 포함한다. 커패시터 영역(302b)은 반도체 기판(102) 내에 배열된 하나 이상의 격리 구조물(202)에 의해 내장형 플래시 메모리 영역(302a)으로부터 그리고 로직 영역(402)으로부터 분리된다. 내장형 플래시 메모리 영역(302a)은 상기 기재된 복수의 스플릿 게이트 플래시 메모리 셀들(306)을 포함한다. 커패시터 영역(302b)은 상기 기재된 인터디지테이티드 커패시터(201)를 포함한다.
로직 영역(402)은 복수의 트랜지스터 디바이스들(403a, 403b)을 포함한다. 복수의 트랜지스터 디바이스들(403a, 403b)은 각각, 반도체 기판(102) 내에 위치된 소스/드레인 영역들(404) 사이에 측방으로 배열된 게이트 구조물(407)을 포함한다. 측벽 스페이서(412)가 게이트 구조물(407)의 대향측에 배열된다. 일부 실시예에서, 측벽 스페이서(412)는 제1 측벽 스페이서(412a) 및 제2 측벽 스페이서(412b)를 포함할 수 있다. 일부 실시예에서, 반도체 기판(102) 내에 배열된 드레인 연장 영역(406)이 소스/드레인 영역(404)으로부터 밖으로 측벽 스페이서(412) 아래로 돌출할 수 있다.
일부 실시예에서, 로직 영역(402)은 NMOS 트랜지스터 디바이스(403a)를 갖는 NMOS 영역(402a) 및/또는 PMOS 트랜지스터 디바이스(403b)를 갖는 PMOS 영역(402b)을 포함할 수 있다. 일부 실시예에서, NMOS 트랜지스터 디바이스(403a)는 하이 k 게이트 유전체 층(408) 및 위의 NMOS 금속 게이트 전극(410a)을 갖는 하이 k 금속 게이트 트랜지스터를 포함한다. 일부 실시예에서, PMOS 트랜지스터 디바이스(403b)는 하이 k 게이트 유전체 층(408) 및 위의 PMOS 금속 게이트 전극(410b)을 갖는 하이 k 금속 게이트 트랜지스터를 포함한다. NMOS 금속 게이트 전극(410a)은 PMOS 금속 게이트 전극(410b)과 상이한 일함수를 갖는다. 일부 실시예에서, 하이 k 게이트 유전체 층(408)은, 예를 들어 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 또는 하프늄 탄탈 산화물(HfTaO)을 포함할 수 있다. 일부 실시예(도시되지 않음)에서, 하이 k 유전체 층(408)은 하부 고온 산화물 층 및 위의 하이 k 유전체 층을 포함할 수 있다.
도 5 내지 도 16은 인터디지테이티드 커패시터를 갖는 집적 칩을 형성하는 방법을 도시한 단면도들(500-1600)의 일부 실시예를 예시한다.
도 5의 단면도(500)에 도시된 바와 같이, 반도체 기판(102)이 제공된다. 다양한 실시예에서, 반도체 기판(102)은, 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등) 뿐만 아니라, 그 위에 형성되고/형성되거나 달리 그와 연관된 임의의 다른 유형의 반도체 및/또는 에피텍셜 층을 포함할 수 있다.
제1 유전체 층(502)(예를 들어, SiO2)이 반도체 기판(102) 위에 형성된다. 일부 실시예에서, 제1 유전체 층(502)은 열 프로세스에 의해 또는 성막 프로세스(예를 들어, 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition) 등)에 의해 형성된 산화물(예를 들어, SiO2)을 포함한다. 제1 마스킹 층(504)이 제1 유전체 층(502) 위에 형성된다. 일부 실시예에서, 제1 마스킹 층(504)은 실리콘 질화물 층을 포함할 수 있다. 반도체 기판(102)은 격리 트렌치들을 형성하도록 제1 마스킹 층(504)에 따라 선택적으로 에칭되며, 나중에 격리 트렌치들은 반도체 기판(102) 내에 하나 이상의 격리 구조물들(202)을 형성하도록 절연 재료로 채워진다. 격리 구조물들(202)은 내장형 플래시 메모리 영역(302a), 커패시터 영역(302b), 및 로직 영역(402)을 측방으로 분리한다.
도 6의 단면도(600)에 도시된 바와 같이, 제1 주입 프로세스가 수행된다. 제1 주입 프로세스는 제2 마스킹 층(604)에 따라 반도체 기판(102) 안으로 제1 도펀트 종(602)(예를 들어, 붕소, 인 등)을 선택적으로 주입한다. 일부 실시예에서, 제2 마스킹 층(604)은 제1 유전체 층(504)을 포함할 수 있다. 다른 실시예에서, 제2 마스킹 층(604)은 포토레지스트 층을 포함할 수 있다. 제1 도펀트 종(602)은 반도체 기판(102) 내에 웰 영역(606)을 형성한다. 일부 실시예에서, 제1 주입 프로세스가 완료된 후에, 반도체 기판(102)을 상승된 온도에 노출시킴으로써 도펀트 종(602)이 반도체 기판(102) 안으로 주입될 수 있다. 웰 영역(606)이 형성된 후에, 제1 유전체 층(502)이 제거될 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 제2 유전체 층(701)(예를 들어, 산화물)이 반도체 기판(102) 위에 형성된다. 제1 전극 층(702)이 제2 유전체 층(701) 위에 형성되고 하드 마스크 층(704)이 제1 전극 층(702) 위에 형성된다. 일부 실시예에서, 제1 전극 층(702)은 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 하드 마스크 층(704)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 전극 층(702) 및 하드 마스크 층(704)은 그 후에 복수의 선택 게이트 스택들(708) 및 복수의 상부 전극 스택들(710)을 정의하도록 패터닝된다. 일부 실시예에서, 하드 마스크 층(704)은 포토리소그래피 프로세스에 따라 패터닝될 수 있다. 이러한 실시예에서, 제1 전극 층(702)은 복수의 선택 게이트 스택들(708) 및 복수의 상부 전극 스택들(710)을 형성하도록 하드 마스크 층(704)에 의해 마스킹되지 않은 영역에서 에천트에 선택적으로 노출된다.
복수의 선택 게이트 스택들(708)은 각각, 선택 게이트 전극(310) 및 위의 하드 마스크 층(704)을 포함한다. 복수의 상부 전극 스택들(710)은 각각, 상부 전극(112) 및 위의 하드 마스크 층(704)을 포함한다. 패터닝 후에, 산화물 층(706)이 복수의 선택 게이트 스택들(708) 및 복수의 상부 전극 스택들(710)의 외부 표면에 성장될 수 있다. 일부 실시예에서, 산화물 층(706)은 성막 프로세스(예를 들어, CVD, PVD, ALD 등)에 의해 성장될 수 있다. 산화물 층(706)은 후속 에칭 프로세스 동안 복수의 상부 전극 스택들(710)을 보호하도록 구성된다.
도 8의 단면도(800)에 도시된 바와 같이, 제3 마스킹 층(802)이 반도체 기판(102) 위에 형성된다. 일부 실시예에서, 제3 마스킹 층(802)은 포토레지스트 층을 포함할 수 있다. 제3 마스킹 층(802)이 형성된 후에, 제1 에칭 프로세스가 수행된다. 제1 에칭 프로세스는, 상부 전극들(112) 사이의 웰 영역(104) 안으로 연장하는 복수의 트렌치들(806)을 형성하기 위해, 제2 유전체 층(701) 및 웰 영역(104)을 에칭하도록 구성된 제1 에천트(810)에 웰 영역(104)을 노출시킨다.
도 9의 단면도(900)에 도시된 바와 같이, 전하 트랩 유전체 층(902)이 형성된다. 내장형 플래시 메모리 영역(302a) 내에, 전하 트랩 유전체 층(902)이 선택 게이트 스택(708)의 대향측에 형성된다. 일부 실시예에서, 내장형 플래시 메모리 영역(302a) 내의 전하 트랩 유전체 층(902)은 제2 유전체 층(701)과 직접 접촉하는 측방 세그먼트를 갖는 'L' 형상을 가질 수 있다. 커패시터 영역(302b) 내에서, 전하 트랩 유전체 층(902)은 복수의 상부 전극 스택들(710)의 대향측에 형성된다. 일부 실시예에서, 전하 트랩 유전체 층(902)은 상부 전극 스택들(710)과 격리 구조물들(202) 사이에 'L' 형상을 그리고 인접한 상부 전극 스택들(710) 사이에 'U' 형상을 가질 수 있다. 전하 트랩 유전체 층(902)은 복수의 트렌치들(806)의 내부 표면을 라이닝한다.
제2 전극 층(904)이 전하 트랩 유전체 층(902)의 측방 표면에 형성된다. 내장형 플래시 메모리 영역(302a) 내에서, 제2 전극 층(904)은 제어 게이트 전극들(312)을 형성한다. 커패시터 영역(302b) 내에서, 제2 전극 층(904)은 복수의 트렌치들(806) 안으로 연장하는 하부 전극들(108)을 형성한다. 일부 실시예에서, 제2 전극 층(904)은 성막 프로세스(예를 들어, CVD, PVD, ALD 등)에 의해 형성된 도핑된 폴리실리콘 또는 금속을 포함할 수 있다. 하드 마스크 층(906)이 제2 전극 층(904) 위에 형성될 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 제2 에칭 프로세스가 수행된다. 제2 에칭 프로세스는, 전하 트랩 유전체 층(902), 제2 전극 층(904), 및 하드 마스크 층(906)을 제2 에천트(1002)에 선택적으로 노출시킨다. 내장형 플래시 메모리 영역(302a) 내에서, 제2 에천트(1002)는 제1 제어 게이트 스택(708a)과 제2 제어 게이트 스택(708b) 사이의 전하 트랩 유전체 층(902), 제2 전극 층(904), 및 하드 마스크 층(906)을 제거한다. 커패시터 영역(302b) 내에서, 제2 에천트(1002)는 상부 전극들(112)과 격리 구조물들(202) 사이의 전하 트랩 유전체 층(902), 제2 전극 층(904), 및 하드 마스크 층(906)을 제거한다. 다양한 실시예에서, 제2 에천트(1002)는 건식 에칭(예를 들어, CF4, SF6, NF3 등을 이용한 플라즈마 에칭)을 포함한다.
도 11의 단면도(1100)에 도시된 바와 같이, 제4 마스킹 구조물(1102)이 내장형 플래시 메모리 영역(302a)에서 그리고 커패시터 영역(302b)에서 반도체 기판(102) 위에 형성된다. 일부 실시예에서, 제4 마스킹 구조물(1102)은 스핀 코팅 또는 기타 적합한 기술을 통해 반도체 기판(102) 위에 형성된 하부 반사 방지 코팅(BARC; bottom anti-reflective coating)을 포함할 수 있다. 다른 실시예에서, 제4 마스킹 구조물(1102)은 포토레지스트 층을 포함할 수 있다.
제4 마스킹 구조물(1102)이 형성된 후에, 제3 에칭 프로세스가 수행된다. 제3 에칭 프로세스는 제1 전극 층(도 10의 702) 및 하드 마스크 층(도 10의 704)을 제3 에천트(1104)에 선택적으로 노출시킨다. 제3 에천트(1104)는 희생 게이트 스택들(1106a 및 1106b)을 정의하기 위해 로직 영역(402) 내의 제1 전극 층(도 10의 702) 및 하드 마스크 층(도 10의 704)의 부분들을 선택적으로 제거하도록 구성된다. 희생 게이트 스택들(1106a 및 1106b)은 각각, 희생 폴리실리콘 층(1108) 및 위의 희생 하드 마스크 층(1110)을 포함한다. 제1 측벽 스페이서 층(1112)이 희생 게이트 스택들(1106a 및 1106b)의 측벽을 따라 형성될 수 있다. 일부 실시예에서, 제1 측벽 스페이서 층(1112)은 성막 프로세스에 의해 형성된 산화물(예를 들어, SiO2) 또는 질화물(예를 들어, SiN)을 포함할 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제2 측벽 스페이서 층(1202)은 선택 게이트 스택들(708) 및 상부 전극 스택들(710)의 측벽을 따라 형성될 수 있다. 그 후에, 제3 측벽 스페이서 층(1204)이 선택 게이트 스택들(708), 상부 전극 스택들(710), 및 희생 게이트 스택들(1106a 및 1106b)의 측벽을 따라 형성될 수 있다. 일부 실시예에서, 제2 측벽 스페이서 층(1202) 및 제3 측벽 스페이서 층(1204)은 성막 프로세스에 의해 형성된 산화물(예를 들어, SiO2) 또는 질화물(예를 들어, SiN)을 포함할 수 있다.
소스/드레인 영역들(308 및 404)이 그 후에 내장형 플래시 메모리 영역(302a) 내에 그리고 로직 영역(402) 내에 각각 형성된다. 소스/드레인 영역들(308 및 404)은, 예를 들어 반도체 기판(102)에 붕소(B) 또는 인(P)과 같은 도펀트 종(1206)을 선택적으로 주입하는 제2 주입 프로세스에 의해 형성될 수 있다. 도펀트 종(1206)은 나중에 반도체 기판(102) 안으로 주입될 수 있다. 소스/드레인 영역들(308 및 404)은 웰 영역(104)의 깊이보다 적은 깊이로 반도체 기판(102) 안으로 연장한다.
도 13의 단면도(1300)에 도시된 바와 같이, 웰 영역(104) 및 소스/드레인 영역(308 및 404)의 상부 표면 상에 하부 실리사이드 층(208)을 형성하도록 제1 살리사이드화(salicidation) 프로세스가 수행된다. 일부 실시예에서, 제1 살리드화 프로세스는, 니켈 층을 성막하고 그 다음 니켈을 포함하는 하부 실리사이드 층(208)을 형성하도록 열 어닐링 프로세스(예를 들어, 금속 열 어닐)를 수행함으로써 수행될 수 있다.
그 다음, 제1 평탄화 프로세스가 라인(1302)을 따라 수행된다. 제1 평탄화 프로세스는, 제어 게이트 전극(312), 상부 전극(112), 및 희생 폴리실리콘 층(1108)의 수직으로 위에 있는 위치로부터 하드 마스크 층 및 전하 트랩 층을 제거한다. 일부 실시예에서, 제1 평탄화 프로세스는 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스를 포함할 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 컨택 에칭 정지 층(1402)이 반도체 기판(102) 위에 형성되고, 제1 층간 유전체(ILD) 층(1404)이 컨택 에칭 정지 층(1402) 위에 형성된다. 일부 실시예에서, 컨택 에칭 정지 층(1402)은 성막 프로세스(예를 들어, CVD, PVD 등)에 의해 형성된 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 제1 ILD 층(1404)은 성막 프로세스(예를 들어, CVD, PVD 등)에 의해 형성된 로우 k 유전체 층을 포함할 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 제2 평탄화 프로세스가 라인(1502)을 따라 수행된다. 제2 평탄화 프로세스는, 제어 게이트 전극(312), 상부 전극(112), 및 희생 폴리실리콘 층(도 14의 1108)의 수직으로 위에 있는 위치로부터 컨택 에칭 정지 층(214) 및 제1 ILD 층(216)의 부분들을 제거한다. 일부 실시예에서, 제2 평탄화 프로세스는 예를 들어 화학 기계적 연마(CMP) 프로세스를 포함할 수 있다.
그 후에 교체 게이트 프로세스가 수행된다. 교체 게이트 프로세스는 희생 폴리실리콘 층을 제거하고, 성막 기술(예를 들어, 화학적 기상 증착, 물리적 기상 증착 등)을 사용하여 희생 폴리실리콘 층을 교체하는 위치에 하이 k 게이트 유전체 층(408)을 형성한다. 금속 게이트 전극(410)이 성막 기술을 사용하여 하이 k 게이트 유전체 층(408) 위에 성막된다. 일부 실시예에서, NMOS 영역(402a) 내에 NMOS 트랜지스터 디바이스를 형성하도록 NMOS 금속 게이트 전극(410a)이 하이 k 게이트 유전체 층(410) 위에 형성될 수 있다. 일부 실시예에서, PMOS 영역(402b) 내에 PMOS 트랜지스터 디바이스를 형성하도록 PMOS 금속 게이트 전극(410b)이 하이 k 게이트 유전체 층(410) 위에 형성될 수 있다. NMOS 금속 게이트 전극(410a)은 PMOS 금속 게이트 전극(410b)과 상이한 일함수를 갖는다.
그 다음, 제어 게이트 전극(312), 선택 게이트 전극(310), 상부 전극(112), 및 하부 전극(108)의 상부 표면 상에 상부 실리사이드 층(210)을 형성하도록, 제2 살리사이드화 프로세스가 수행된다. 일부 실시예에서, 제2 살리사이드화 프로세스는, 니켈 층을 성막하고, 그 다음 니켈을 포함하는 상부 실리사이드 층(210)을 형성하도록 열 어닐링 프로세스(예를 들어, 급속 열 어닐)를 수행함으로써 수행될 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 컨택들(318)이 제1 ILD 층(216)을 덮는 제2 층간 유전체(ILD) 층(316) 내에 형성된다. 컨택들(318)은, 개구를 형성하도록 제2 ILD 층(316)을 선택적으로 에칭함으로써 그리고 그 후에 개구 내에 전도성 재료를 성막함으로써 형성될 수 있다. 일부 실시예에서, 전도성 재료는 예를 들어 텅스텐(W) 또는 티타늄 질화물(TiN)을 포함할 수 있다.
도 17은 인터디지테이티드 커패시터를 갖는 집적 칩을 형성하는 방법(1700)의 일부 실시예의 흐름도를 예시한다.
개시된 방법(예를 들어, 방법 1700 및 1800)은 일련의 동작들 또는 이벤트들로서 여기에 예시되고 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서가 한정하는 의미로 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 별개인 다른 동작 또는 이벤트와 동시에 그리고/또는 다른 순서로 일어날 수 있다. 또한, 예시된 모든 동작들이 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는 데 요구되는 것은 아닐 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
1702에서, 웰 영역이 반도체 기판 내에 형성된다.
1704에서, 복수의 상부 전극이 웰 영역 위에 형성된다.
1706에서, 웰 영역은 복수의 상부 전극들을 측방으로 분리하는 하나 이상의 트렌치들을 형성하도록 복수의 상부 전극들에 따라 선택적으로 에칭된다.
1708에서, 하나 이상의 트렌치들 내에 그리고 상부 전극들의 측벽을 따라 전하 트랩 유전체 층이 형성된다.
1710에서, 하부 전극들이 하나 이상의 트렌치들 내에 형성된다. 하부 전극들은 전하 트랩 유전체 층에 의해 웰 영역으로부터 그리고 상부 전극들로부터 분리된다.
도 18은 인터디지테이티드 커패시터를 갖는 집적 칩을 형성하는 방법(1800)의 일부 추가적인 실시예의 흐름도를 예시한다. 방법(1800)이 도 5 내지 도 16에 관련하여 기재되지만, 방법(1800)이 이러한 구조에 한정되지 않으며, 대신 구조에 독립적인 방법으로서 분리될 수 있다는 것을 알 것이다.
1802에서, 내장형 플래시 메모리 영역 및 로직 영역으로부터 커패시터 영역을 분리하도록 격리 구조물들이 반도체 기판 내에 형성된다. 도 5는 동작 1802에 대응하는 단면도(500)의 일부 실시예를 예시한다.
1804에서, 웰 영역이 커패시터 영역 내에 형성된다. 도 6은 동작 1804에 대응하는 단면도(600)의 일부 실시예를 예시한다.
1806에서, 제1 전극 층 및 하드 마스크 층이 반도체 기판 위에 형성된다. 도 7은 동작 1806에 대응하는 단면도(700)의 일부 실시예를 예시한다.
1808에서, 제1 전극 층 및 하드 마스크 층은 내장형 플래시 메모리 영역 내의 복수의 상부 전극 스택들 및 내장형 플래시 메모리 영역 내의 선택 게이트 스택들을 정의하도록 패터닝된다. 복수의 상부 전극 스택들은 상부 전극 및 위의 하드 마스크 층을 포함한다. 복수의 선택 게이트 스택들은 선택 게이트 전극 및 위의 하드 마스크 층을 포함한다. 도 7은 동작 1808에 대응하는 단면도(700)의 일부 실시예를 예시한다.
1810에서, 반도체 기판은 하나 이상의 트렌치들을 형성하도록 커패시터 영역 내에서 선택적으로 에칭된다. 하나 이상의 트렌치들은 측방으로 복수의 상부 전극 스택들 사이에 있고 웰 영역 내에서 수직으로 연장한다. 도 8은 동작 1810에 대응하는 단면도(800)의 일부 실시예를 예시한다.
1812에서, 전자 트랩 유전체 층이 하나 이상의 트렌치들 내에 그리고 선택 게이트 스택들 및 상부 전극 스택들의 측벽을 따라 형성된다. 도 9는 동작 1812에 대응하는 단면도(900)의 일부 실시예를 예시한다.
1814에서, 제어 게이트들 및 하부 전극들이 형성된다. 제어 게이트들은 선택 게이트들로부터 분리된 위치에 형성되고 상부 전극들은 하나 이상의 트렌치들 내에 형성된다. 도 9 및 도 10은 동작 1814에 대응하는 단면도(900)의 일부 실시예를 예시한다.
1816에서, 제1 전극 층 및 하드 마스크 층은 희생 게이트 스택들을 정의하도록 로직 영역 내에서 패터닝된다. 희생 게이트 스택들은 선택 게이트 전극 및 위의 하드 마스크 층을 포함한다. 도 11은 동작 1816에 대응하는 단면도(1100)의 일부 실시예를 예시한다.
1818에서, 소스/드레인 영역들이 내장형 플래시 메모리 영역 및 로직 영역 내에 형성된다. 도 12는 동작 1818에 대응하는 단면도(1200)의 일부 실시예를 예시한다.
1820에서, 하부 실리사이드화 층이 웰 영역 위에 그리고 소스/드레인 영역들 위에 형성된다. 도 13은 동작 1820에 대응하는 단면도(1300)의 일부 실시예를 예시한다.
1822에서, 하드 마스크 층을 제거하도록 제1 평탄화 프로세스가 수행된다. 도 13은 동작 1822에 대응하는 단면도(1300)의 일부 실시예를 예시한다.
1824에서, 컨택 에칭 정지 층 및 제1 층간 유전체(ILD) 층이 반도체 기판 위에 형성된다. 도 14는 동작 1822에 대응하는 단면도(1400)의 일부 실시예를 예시한다.
1826에서, 컨택 에칭 정지 층 및 제1 ILD 층의 일부를 제거하도록 제2 평탄화 프로세스가 수행된다. 도 15는 동작 1826에 대응하는 단면도(1500)의 일부 실시예를 예시한다.
1828에서, 상부 실리사이드화 층이 하부 전극, 선택 게이트, 및 제어 게이트 위에 형성된다. 도 15는 동작 1828에 대응하는 단면도(1500)의 일부 실시예를 예시한다.
1830에서, 제1 ILD 층 위에 형성된 제2 층간 유전체(ILD) 층 내에 컨택들이 형성된다. 도 16은 동작 1830에 대응하는 단면도(1500)의 일부 실시예를 예시한다.
따라서, 본 개시는, 스플릿 게이트 플래시 메모리 셀과 함께 형성될 수 있고 단위 면적당 높은 커패시턴스를 제공하는 인터디지테이티드 커패시터 및 형성 방법에 관한 것이다.
일부 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은 반도체 기판의 상부 표면 내에 배치된 웰 영역을 포함한다. 제1 유전체 층에 의해 반도체 기판으로부터 수직으로 분리된 위치에 반도체 기판 위에 복수의 상부 전극들이 배열된다. 복수의 상부 전극들 사이로부터 웰 영역 내에 매립된 위치로 하나 이상의 하부 전극들이 수직으로 연장한다. 반도체 기판과 하나 이상의 하부 전극들 사이에 그리고 복수의 상부 전극들과 하나 이상의 하부 전극들 사이에 전하 트랩 유전체 층이 배열된다.
다른 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은 반도체 기판의 상부 표면 내에 배치된 웰 영역을 포함한다. 제1 유전체 층에 의해 반도체 기판으로부터 수직으로 분리된 위치에 반도체 기판 위에 복수의 상부 전극들이 배열된다. 하나 이상의 하부 전극들이 복수의 상부 전극들 사이에 인터리브되고 웰 영역 안으로 연장하는 트렌치들 내에 배열된다. 삼층(tri-layer) 구조물을 갖는 전하 트랩 유전체 층이, 웰 영역으로부터 그리고 복수의 상부 전극들로부터 하나 이상의 하부 전극들을 분리한다. 복수의 상부 전극들, 전하 트랩 유전체 층, 및 하나 이상의 하부 전극들은 수직으로 정렬되어 있는 상부 표면들을 갖는다.
또 다른 실시예에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 방법은 반도체 기판 내에 웰 영역을 형성하는 단계를 포함한다. 방법은, 웰 영역 위에 복수의 상부 전극들을 형성하는 단계를 더 포함한다. 방법은, 복수의 상부 전극들을 측방으로 분리하는 하나 이상의 트렌치들을 형성하도록 복수의 상부 전극들에 따라 웰 영역을 선택적으로 에칭하는 단계를 더 포함한다. 방법은 하나 이상의 트렌치들 내에 그리고 복수의 상부 전극들의 측벽들을 따라 전하 트랩 유전체 층을 형성하는 단계를 포함한다. 방법은 하나 이상의 트렌치들 내에 하나 이상의 하부 전극들을 형성하는 단계를 포함하고, 하나 이상의 하부 전극들은 전하 트랩 유전체 층에 의해 웰 영역으로부터 그리고 복수의 상부 전극들로부터 분리된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.
삭제

Claims (10)

  1. 집적 칩에 있어서,
    반도체 기판의 상부 표면 내에 배치된 웰(well) 영역;
    제1 유전체 층에 의해 상기 반도체 기판으로부터 수직으로 분리된 위치에 상기 반도체 기판 위에 배열된 복수의 상부 전극들;
    상기 복수의 상부 전극들 사이로부터 상기 웰 영역 내에 매립된 위치로 수직으로 연장하는 하나 이상의 하부 전극들; 및
    상기 반도체 기판과 상기 하나 이상의 하부 전극들 사이에 그리고 상기 복수의 상부 전극들과 상기 하나 이상의 하부 전극들 사이에 배열된 전하 트랩(charge trapping) 유전체 층으로서, 상기 전하 트랩 유전체 층은 공간적으로 이격된 최외곽 측벽들을 갖는 복수의 개별 세그먼트들을 포함하고, 상기 복수의 개별 세그먼트들은 각각 상기 하나 이상의 하부 전극들 중 어느 하나의 하부 표면과 측벽들을 라이닝하는 것인, 상기 전하 트랩 유전체 층;
    을 포함하고,
    상기 하나 이상의 하부 전극들은 각각 상기 전하 트랩 유전체 층과 접촉하는 라운드된 하부 표면을 포함하는 집적 칩.
  2. 청구항 1에 있어서, 상기 전하 트랩 유전체 층은,
    제1 산화물 층;
    상기 제1 산화물 층과 접촉하는 질화물 층; 및
    상기 질화물 층과 접촉하는 제2 산화물 층을 포함하는 것인 집적 칩.
  3. 청구항 1에 있어서,
    i) 상기 하나 이상의 하부 전극들로부터 측방으로(laterally) 오프셋된 위치에 상기 웰 영역의 상부 표면 위에 배열된 하부 실리사이드 층; 또는
    ii) 상기 복수의 상부 전극들의 상부 표면들 및 상기 하나 이상의 하부 전극들의 상부 표면들 위에 배열되고, 이들과 접촉하는 상부 실리사이드 층
    중 적어도 하나를 더 포함하는 집적 칩.
  4. 청구항 1에 있어서,
    상기 복수의 상부 전극들에 의해 상기 하나 이상의 하부 전극들로부터 측방으로 분리된 측벽 스페이서들을 더 포함하는 집적 칩.
  5. 청구항 1에 있어서,
    격리 구조물에 의해 상기 복수의 상부 전극들로부터 측방으로 분리된 스플릿 게이트(split-gate) 플래시 메모리 셀을 더 포함하고, 상기 스플릿 게이트 플래시 메모리 셀은, 게이트 유전체 층에 의해 상기 반도체 기판으로부터 수직으로 분리되며 추가적인 전하 트랩 층에 의해 제어 게이트 전극으로부터 측방으로 분리된 선택 게이트 전극을 포함하는 것인 집적 칩.
  6. 청구항 5에 있어서,
    상기 선택 게이트 전극의 대향측에 상기 반도체 기판 내에 배치된 복수의 소스/드레인 영역들을 더 포함하고,
    상기 복수의 소스/드레인 영역들은 제1 깊이로 상기 반도체 기판 안으로 수직으로 연장하고,
    상기 웰 영역은 상기 제1 깊이보다 더 큰 제2 깊이로 상기 반도체 기판 안으로 연장하는 것인 집적 칩.
  7. 청구항 1에 있어서,
    상기 웰 영역 위에 배열된 컨택 에칭 정지 층; 및
    상기 컨택 에칭 정지 층 위에 배열된 제1 층간 유전체(ILD; inter-level dielectric) 층을 더 포함하고,
    상기 컨택 에칭 정지 층, 상기 제1 ILD 층, 상기 복수의 상부 전극들, 및 상기 하나 이상의 하부 전극들은 공면인 상부 표면들을 갖는 것인 집적 칩.
  8. 청구항 1에 있어서, 상기 하나 이상의 하부 전극들은 함께 전기적으로 연결되고, 상기 복수의 상부 전극들은 상기 웰 영역에 전기적으로 연결되는 것인 집적 칩.
  9. 집적 칩에 있어서,
    반도체 기판의 상부 표면 내에 배치된 웰 영역;
    제1 유전체 층에 의해 상기 반도체 기판으로부터 수직으로 분리된 위치에 상기 반도체 기판 위에 배열된 복수의 상부 전극들;
    상기 복수의 상부 전극들 사이에 인터리브(interleave)되고 상기 웰 영역 안으로 연장하는 트렌치들 내에 배열된 하나 이상의 하부 전극들;
    상기 웰 영역으로부터 그리고 상기 복수의 상부 전극들로부터 상기 하나 이상의 하부 전극들을 분리하는 삼층(tri-layer) 구조물을 갖는 전하 트랩 유전체 층;
    상기 웰 영역 위에 배열된 컨택 에칭 정지 층;
    상기 컨택 에칭 정지 층 위에 배열된 제1 층간 유전체(ILD; inter-level dielectric) 층
    을 포함하고,
    상기 컨택 에칭 정지 층, 상기 제1 ILD 층, 상기 복수의 상부 전극들, 상기 전하 트랩 유전체 층, 및 상기 하나 이상의 하부 전극들은 공면인 상부 표면들을 갖는 것인 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    반도체 기판 내에 웰 영역을 형성하는 단계;
    상기 웰 영역 위에 복수의 상부 전극들을 형성하는 단계;
    상기 반도체 기판 내부로 연장하며 상기 복수의 상부 전극들을 측방으로 분리하는 하나 이상의 트렌치들을 형성하도록 상기 복수의 상부 전극들에 따라 상기 웰 영역을 선택적으로 에칭하는 단계;
    상기 하나 이상의 트렌치들 내에 그리고 상기 복수의 상부 전극들의 측벽들을 따라 전하 트랩 유전체 층을 형성하는 단계;
    상기 하나 이상의 트렌치들 내에 하나 이상의 하부 전극들을 형성하는 단계로서, 상기 하나 이상의 하부 전극들은 각각 상기 전하 트랩 유전체 층과 접촉하는 라운드된 하부 표면을 포함하는 것인, 상기 하부 전극들을 형성하는 단계; 및
    상기 복수의 상부 전극들과, 상기 전하 트랩 유전체 층 및 상기 하나 이상의 하부 전극들의 상부 표면들을 공면으로 제공하기 위해 평탄화 프로세스를 수행하는 단계
    를 포함하고,
    상기 하나 이상의 하부 전극들은 상기 전하 트랩 유전체 층에 의해 상기 웰 영역으로부터 그리고 상기 복수의 상부 전극들로부터 분리되는 것인 집적 칩의 형성 방법.
KR1020150185208A 2015-09-25 2015-12-23 스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터 KR101833107B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/865,179 2015-09-25
US14/865,179 US9691780B2 (en) 2015-09-25 2015-09-25 Interdigitated capacitor in split-gate flash technology

Publications (2)

Publication Number Publication Date
KR20170037478A KR20170037478A (ko) 2017-04-04
KR101833107B1 true KR101833107B1 (ko) 2018-02-27

Family

ID=58281676

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150185208A KR101833107B1 (ko) 2015-09-25 2015-12-23 스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터

Country Status (6)

Country Link
US (5) US9691780B2 (ko)
JP (1) JP6338631B2 (ko)
KR (1) KR101833107B1 (ko)
CN (1) CN107026174B (ko)
DE (1) DE102015118176B4 (ko)
TW (1) TWI600145B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691780B2 (en) 2015-09-25 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor in split-gate flash technology
US10038079B1 (en) * 2017-04-07 2018-07-31 Taiwan Semicondutor Manufacturing Co., Ltd Semiconductor device and manufacturing method thereof
JP6885779B2 (ja) * 2017-04-28 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置
DE102018117235A1 (de) 2017-07-26 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Grenzbereichsentwurf zur reduzierung des cmp-vertiefungseffekts an speichermatrixrändern
US10515977B2 (en) 2017-07-26 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Boundary design to reduce memory array edge CMP dishing effect
KR102578576B1 (ko) * 2017-12-01 2023-09-15 실리콘 제너시스 코포레이션 3차원 집적 회로
FR3093591B1 (fr) * 2019-03-06 2021-04-02 St Microelectronics Rousset Procédé de fabrication d’un élément capacitif haute tension, et circuit intégré correspondant
US11183503B2 (en) * 2019-07-31 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having top and bottom electrodes defining recesses
WO2021022403A1 (en) * 2019-08-02 2021-02-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
US11387242B2 (en) * 2020-03-03 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
US11211362B2 (en) * 2020-03-20 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D trench capacitor for integrated passive devices
KR20220031774A (ko) 2020-09-03 2022-03-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
JP2022094651A (ja) * 2020-12-15 2022-06-27 キオクシア株式会社 半導体装置および半導体装置の製造方法
US20230197808A1 (en) * 2021-12-16 2023-06-22 Ememory Technology Inc. Memory cell of charge-trapping non-volatile memory
CN116259614B (zh) * 2023-01-13 2024-03-08 上海功成半导体科技有限公司 一种mosfet集成芯片及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090090948A1 (en) * 2007-10-05 2009-04-09 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US20120289021A1 (en) * 2009-03-04 2012-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal structure for system-on-chip technology

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07111312A (ja) * 1993-10-12 1995-04-25 Rohm Co Ltd 半導体容量素子
US5429978A (en) * 1994-06-22 1995-07-04 Industrial Technology Research Institute Method of forming a high density self-aligned stack in trench
US6936887B2 (en) 2001-05-18 2005-08-30 Sandisk Corporation Non-volatile memory cells utilizing substrate trenches
KR100600681B1 (ko) * 2001-08-10 2006-07-13 가부시끼가이샤 도시바 반도체 기억 장치 및 그 제조 방법
TW564552B (en) 2002-10-21 2003-12-01 Nanya Technology Corp A trench type stacked gate flash memory and the method to fabricate the same
JP3947135B2 (ja) * 2003-05-30 2007-07-18 株式会社東芝 不揮発性半導体記憶装置
DE10335100B4 (de) * 2003-07-31 2008-06-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung verkürzter Seitenwandabstandselemente für eine Polysiliziumleitung und Verfahren zur Herstellung eines Feldeffekttransistors
US20050156208A1 (en) * 2003-09-30 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple silicide types and a method for its fabrication
US20060046378A1 (en) * 2004-08-26 2006-03-02 Samsung Electronics Co., Ltd. Methods of fabricating MIM capacitor employing metal nitride layer as lower electrode
KR100629356B1 (ko) * 2004-12-23 2006-09-29 삼성전자주식회사 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법
US8148223B2 (en) * 2006-05-22 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. 1T MIM memory for embedded ram application in soc
JP5013050B2 (ja) * 2006-06-14 2012-08-29 富士通セミコンダクター株式会社 半導体装置の製造方法
US7838920B2 (en) 2006-12-04 2010-11-23 Micron Technology, Inc. Trench memory structures and operation
WO2008088654A1 (en) 2007-01-12 2008-07-24 Sandisk Corporation Nand memory with dual control gates having fixed charge layer below control gates
CN101534610B (zh) * 2008-03-12 2012-03-28 欣兴电子股份有限公司 埋入式电容元件电路板及其制造方法
JP2010040797A (ja) * 2008-08-06 2010-02-18 Renesas Technology Corp 半導体装置およびその製造方法
US7939911B2 (en) * 2008-08-14 2011-05-10 International Business Machines Corporation Back-end-of-line resistive semiconductor structures
JP2009071325A (ja) * 2008-11-25 2009-04-02 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
KR20100076227A (ko) * 2008-12-26 2010-07-06 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP5507287B2 (ja) * 2010-02-22 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US8779526B2 (en) * 2011-10-28 2014-07-15 United Microelectronics Corp. Semiconductor device
CN103311247B (zh) * 2012-03-14 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法
CN103021867B (zh) * 2012-12-21 2016-11-16 上海华虹宏力半导体制造有限公司 沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法
US9111867B2 (en) * 2013-08-30 2015-08-18 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9129855B2 (en) * 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
KR102150252B1 (ko) 2013-11-12 2020-09-02 삼성전자주식회사 반도체 장치 제조방법
US9559178B2 (en) * 2015-01-23 2017-01-31 Nxp Usa, Inc. Non-volatile memory (NVM) cell and device structure integration
US9691780B2 (en) * 2015-09-25 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor in split-gate flash technology
JP2017139336A (ja) * 2016-02-03 2017-08-10 渡辺　浩志 フラッシュメモリの構造とその動作法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090090948A1 (en) * 2007-10-05 2009-04-09 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US20120289021A1 (en) * 2009-03-04 2012-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal structure for system-on-chip technology

Also Published As

Publication number Publication date
DE102015118176B4 (de) 2017-11-09
CN107026174B (zh) 2019-12-27
US20170092650A1 (en) 2017-03-30
KR20170037478A (ko) 2017-04-04
US10297608B2 (en) 2019-05-21
US10535676B2 (en) 2020-01-14
DE102015118176A1 (de) 2017-03-30
TWI600145B (zh) 2017-09-21
US11088159B2 (en) 2021-08-10
TW201712810A (zh) 2017-04-01
US9691780B2 (en) 2017-06-27
US20190273091A1 (en) 2019-09-05
US20210343738A1 (en) 2021-11-04
US20170213841A1 (en) 2017-07-27
CN107026174A (zh) 2017-08-08
US11832448B2 (en) 2023-11-28
JP6338631B2 (ja) 2018-06-06
US20200144280A1 (en) 2020-05-07
JP2017063188A (ja) 2017-03-30

Similar Documents

Publication Publication Date Title
KR101833107B1 (ko) 스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터
US11923427B2 (en) Semiconductor device
CN107591403B (zh) 集成电路及其形成方法
US9812460B1 (en) NVM memory HKMG integration technology
CN107437550B (zh) Nvm存储器hkmg集成技术
US9679909B2 (en) Method for manufacturing a finger trench capacitor with a split-gate flash memory cell
US9842848B2 (en) Embedded HKMG non-volatile memory
TWI732236B (zh) 積體晶片及形成積體晶片的方法
US9842850B2 (en) High-K-last manufacturing process for embedded memory with silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
CN111211127B (zh) 记忆体元件及其制造方法
US9876021B2 (en) Embedded HKMG non-volatile memory
CN108807414B (zh) 半导体元件及其制作方法
CN106952924B (zh) 具有高耦合比率的闪存器件
KR102611247B1 (ko) 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
US20130146954A1 (en) Method Of Memory Array And Structure Form
US20210225855A1 (en) Integrated circuit and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant