TWI669818B - 半導體元件及其製造方法 - Google Patents

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Abstract

在一種使用取代閘極技術製造半導體元件的方法中，形成一由複數介電材料部分所構成的閘極空間，一半導體鰭片通道層係暴露於此閘極空間中。此些介電材料部分之複數表面會被形成為疏水的。一第一介電層係形成於此半導體鰭片通道層上，並保持此些介電材料部分之此些表面疏水。此形成的第一介電層之一表面親水。一第一導電層係形成於此第一介電層上方，並保持此些介電材料部分之此些表面疏水。一第二導電層係形成於此第一導電層上方與此些介電材料部分之此些疏水表面上，以填充此閘極空間。

Description

半導體元件及其製造方法
本揭露關於半導體積體電路，且特別係關於一種具有金屬閘極結構之半導體元件及其製造方法。
當半導體工業追求更高的元件密度、更高的效能以及更低的成本，而進展至奈米科技製程的節點，製造與設計的挑戰也隨之而來，這樣的挑戰促使例如鰭式場效電晶體(fin field effect transistor；FinFET)之3D設計的發展。鰭式場效電晶體元件一般包括具有高深寬比(aspect ratio)之半導體鰭片。通道和源極/汲極區係形成在半導體鰭片中。閘極係形成於鰭結構之側邊上並沿著側邊形成(例如，包覆鰭結構)。這樣的設計可增加通道與源極/汲極區之表面積，以製造更快速、可靠度更高且控制性更佳之半導體電晶體元件。金屬閘極結構連同具有高介電常數之高k閘極介電質，係時常使用在鰭式場效電晶體元件中且係由取代閘極技術製造。
根據本揭露之一態樣，一種半導體元件包含一 鰭式場效電晶體。此鰭式場效電晶體包含一鰭結構、一閘極結構以及複數側壁間隔物。此鰭結構沿一第一方向延伸，此閘極結構包含一閘極介電層與一閘極電極層。此閘極介電層係設置於此鰭結構上方。此閘極電極層係設置於此閘極介電層上方。此閘極結構沿與此第一方向交叉之一第二方向延伸。此些側壁間隔物係設置於此閘極結構之相對側面上，此些側壁間隔物係由一絕緣材料形成。此閘極電極層接觸此些側壁間隔物，且此閘極電極層與此些側壁間隔物之間沿此第一方向上無設置此閘極介電層。
根據本揭露之其他態樣，一半導體元件包含一第一鰭式場效電晶體與一第二鰭式場效電晶體。此第一鰭式場效電晶體包含一第一鰭結構與一第一閘極結構。此第一鰭結構沿一第一方向延伸。此第一閘極結構包含一第一閘極介電層與一第一閘極電極層。此第一閘極介電層係形成於此第一鰭結構上方。此第一閘極電極層係形成於此第一閘極介電層上方並沿與此第一方向垂直之一第二方向延伸。此第二鰭式場效電晶體包含一第二鰭結構以及一第二閘極結構，此第二鰭結構沿此第一方向延伸，此第二閘極結構包含一第二閘極介電層與一第二閘極電極層，此第二閘極介電層係形成於此第二鰭結構上方，此第二閘極電極層係形成於此第二閘極介電層上方並沿此第二方向延伸，此第一閘極結構與此第二閘極結構係沿此第二方向對齊。此第一閘極結構與此第二閘 極結構係由一分離插塞所分隔，此分離插塞係由一絕緣材料形成，此第一閘極電極層接觸此分離插塞之一側壁，此第一閘極電極層與此分離插塞之間不設置此第一閘極介電層，且複數硫原子係設置於此第一閘極電極層與此分離插塞之此側壁之間的一界面上。
根據本揭露之另一態樣，在一種使用取代閘極技術製造半導體元件的方法中，形成一由複數介電材料部分所構成之閘極空間，一半導體鰭片通道層係暴露於此閘極空間中。使此些介電材料部分之複數表面疏水，在此半導體鰭片通道層上形成一第一介電層，並保持此些介電材料部分之此些表面疏水，並保持此形成的第一介電層之一表面親水，於此第一介電層上方形成一第一導電層，並保持此些介電材料部分之此些表面疏水，以及於此第一導電層上方與此些介電材料部分之此些疏水表面上形成一第二導電層，以填充此閘極空間。
10‧‧‧基材
20‧‧‧鰭結構
30‧‧‧閘極介電層
40‧‧‧閘極電極
50‧‧‧隔離絕緣層
70‧‧‧層間介電層
72‧‧‧絕緣層
80‧‧‧側壁絕緣層
100‧‧‧硬遮罩圖案
105‧‧‧虛設閘極絕緣層
106‧‧‧氧化物墊層
107‧‧‧氮化矽遮罩層
110‧‧‧虛設閘極層
110A、110B‧‧‧分割的虛設閘極層
200‧‧‧分離插塞
210‧‧‧閘極空間
220‧‧‧自聚集單分子層
225‧‧‧自聚集單分子層之殘餘物
230‧‧‧界面層
235‧‧‧高k介電層
240‧‧‧導電底層
242‧‧‧第一導電層
244‧‧‧第二導電層
246‧‧‧第三導電層
248‧‧‧第四導電層
250‧‧‧主要電極層
1A‧‧‧第一元件區
1B‧‧‧第二元件區
A‧‧‧圈起部分
B‧‧‧圈起部分
H1‧‧‧高度
W1、W2、W3、W4‧‧‧寬度
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個樣態。需留意的是，圖式中的多個特徵並未依照該業界領域之標準作法繪製實際比例。事實上，所述之特徵的尺寸可以任意的增加或減少以利於討論的清晰性。
第1A至1D圖為根據本揭露之部分實施例之半導體元 件之示例圖，第1A圖為示例俯視圖，第1B圖為示例立體圖，而第1C圖與第1D圖為示例剖面圖；第2圖為根據本揭露之部分實施例之循序的半導體元件製造過程中，某一階段之示例剖面圖；第3圖為根據本揭露之部分實施例之循序的半導體元件製造過程中，某一階段之示例剖面圖；第4圖為根據本揭露之部分實施例之循序的半導體元件製造過程中，某一階段之示例剖面圖；第5A至5C圖為根據本揭露之部分實施例之循序的半導體元件製造過程中某一階段之示例圖，第5A圖為示例剖面圖，第5B圖為示例俯視圖，而第5C圖為示例立體圖；第6A圖與第6B圖為根據本揭露之部分實施例之循序的半導體元件製造過程中某一階段之示例圖，第6A圖為示例剖面圖且第6B圖為示例俯視圖；第7A圖與第7B圖為根據本揭露之部分實施例之循序的半導體元件製造過程中某一階段之示例剖面圖，第7A圖為示例剖面圖且第7B圖為示例俯視圖；第8A圖與第8B圖為根據本揭露之部分實施例之循序的半導體元件製造過程中某一階段之示例剖面圖，第8A圖與第8C圖為示例剖面圖，而第8B圖為示例俯視圖；第9A圖與第9B圖為根據本揭露之部分實施例之循序的半導體元件製造過程中，某一階段之示例剖面圖；第10A圖與第10B圖為根據本揭露之部分實施例之循序的半導體元件製造過程中，某一階段之示例剖面圖； 第11A圖為自主裝單層之示例圖；第11B圖與第11C圖顯示親水性界面和疏水界面之間的差異；第12圖顯示用於自聚集單分子層之化合物的範例；第13A圖與第13B圖為根據本揭露之部分實施例之循序的半導體元件製造過程中，某一階段之示例剖面圖；第14A圖與第14B圖為根據本揭露之部分實施例之循序的半導體元件製造過程中，某一階段之示例剖面圖；以及第15A圖與第15B圖為根據本揭露之部分實施例之循序的半導體元件製造過程中，某一階段之示例剖面圖。
以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。舉例而言，敘述「第一特徵形成於第二特徵上方或上」，於實施例中將包含第一特徵及第二特徵具有直接接觸；且也將包含第一特徵和第二特徵為非直接接觸，具有額外的特徵形成於第一特徵和第二特徵之間。此外，本揭露在多個範例中將重複使用元件標號以和/或文字。重複的目的在於簡化與釐清，而其本身並不會決定多個實施例以和/或所討論的配置之間的關係。
此外，方位相對詞彙，如「在…之下」、「下面」、「下」、「上方」或「上」或類似詞彙，在本文中為 用來便於描述繪示於圖式中的一個元件或特徵至另外的元件或特徵之關係。方位相對詞彙除了用來描述裝置在圖式中的方位外，其包含裝置於使用或操作下之不同的方位。當裝置被另外設置(旋轉90度或者其他面向的方位)，本文所用的方位相對詞彙同樣可以相應地進行解釋。
第1A至1D圖顯示根據本揭露之部分實施例之半導體元件之示例圖。第1A圖為示例俯視圖，第1B圖為示例立體圖，第1C圖為沿著第1A圖之X1-X1剖線之示例剖面圖且第1D圖為沿著第1A圖之Y1-Y1剖線之示例剖面圖，第1B圖相當於第1A圖中之圈起部分A。
如第1A至1D圖所示，例如鰭式場效電晶體之半導體元件包含第一元件區1A與第二元件區1B。第一元件區1A包含一或多個第一鰭式場效電晶體，而第二元件區1B包含一或多個第二鰭式場效電晶體。第一鰭式場效電晶體之通道類型相同或相異於第二鰭式場效電晶體之通道類型。
在部分實施例中，第一元件區1A包含p型金屬氧化物半導體場效電晶體，而第二元件區1B包含n型金屬氧化物半導體場效電晶體。在其他實施例中，第一與第二元件區包含p型金屬氧化物半導體場效電晶體、第一與第二元件區包含n型金屬氧化物半導體場效電晶體、或第一與第二元件區皆包含p型與n型金屬氧化物半導體場效電晶體兩者。
鰭式場效電晶體還包含基材10、鰭結構20、閘 極介電層30以及閘極電極40。在部分實施例中，基材10可為矽基材。或者，基材10可包含另一元素半導體(例如鍺)、化合物半導體(包括第四族化合物半導體(例如碳化矽(SiC)、矽鍺(SiGe))、第三五族化合物半導體(例如砷化鎵(GaAs)、磷化鎵(GaP)、氮化鎵(GaN)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、磷砷化鎵(GaAsP)、氮化鋁鎵(AlGaN)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或砷磷化鎵銦(GaInAsP)))、或以上之組合。非晶基材(例如非晶矽或非晶碳化矽)或絕緣材料(例如氧化矽)亦可做為基材10使用。基材10可包含已適當地摻有雜質(例如p型或n型電性)之各種區域。
鰭結構20係設置於基材10上方，鰭結構20可由與基材10相同之材料形成且可由基材10連續地延伸。在部分實施例中，鰭結構20係由矽形成。鰭結構20中的矽層可為本徵的(intrinsic)或適當地摻有n型雜質或p型雜質。
在第1A至1C圖中，兩個鰭結構20係分別設置於第一元件區1A中與第二元件區1B中。然而，鰭結構20的數目不限定為二(或四)個而可為一、二、三、五個或更多個。此外，一或多個虛設(dummy)鰭結構可設置在鄰近於鰭結構20之兩側，以助於提升圖案化製程中的圖案保真度(pattern fidelity)。在部分實施例中，鰭結構20的寬度W1 為約5奈米至約40奈米，而在某些實施例中則為約7奈米至約15奈米。在部分實施例中，鰭結構20的高度為約100奈米至約300奈米，而在另一些實施例中則為約50奈米至約100奈米。
進一步地，複數鰭結構20之間的空間及/或於基材10上方所形成之一鰭結構與另一元件之間的空間係以包含絕緣材料之隔離絕緣層50(或稱之為淺溝槽隔離(shallow trench isolation；STI)層)填充，且層間介電層70係設置於隔離絕緣層50上方。隔離絕緣層50與層間介電層70之絕緣材料可包含氧化矽、氮化矽、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、摻雜氟的矽酸鹽玻璃(fluorosilicate glass；FSG)或是低k介電材料。隔離絕緣層50與層間介電層70之絕緣材料可相同或相異。
在閘極電極40下方的鰭結構20之底部係稱為井層，且鰭結構20之頂部係稱為通道層或通道區。在閘極電極40下方，井層係嵌設於隔離絕緣層50，且通道層從隔離絕緣層50突出。通道層之底部亦可嵌設於隔離絕緣層50至約1奈米至5奈米之深度。
在部分實施例中，井層的高度為約60奈米至約100奈米，而通道層的高度為約為40奈米至約60奈米。
從隔離絕緣層50突出之鰭結構20中的通道層係被閘極介電層30覆蓋，且閘極介電層30係進一步被閘極 電極40覆蓋。未被閘極電極40覆蓋的部分通道層當作金屬氧化物半導體場效電晶體之源極及/或汲極(如第1B圖)使用。鰭結構20沿第一方向延伸而閘極電極40沿與第一方向垂直之第二方向延伸。
在某些實施例中，閘極介電層30包含界面層230與高k介電層235。舉例而言，界面層230係由氧化矽形成。高k介電層235為由一或多層的二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鑭(La2O3)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁合金(HfO2-Al2O3)或其他適合的高k介電材料所形成。
閘極電極40包含主要電極層250與一或多個導電底層240。主要電極層250包含以下元素一或多層的鋁、銅、鈦、鉭、鎢、鈷、鉬、鎳、以上組合之合金或其他適合的導電材料。
一或多層導電底層240包含一或多個功函數調整層、一或多個阻障層、一或多個黏著層及/或一或多個襯墊層。功函數調整層由一或多層的鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、銣(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、銅(Cu)、鎢(W)、錸(Re)、銥(Ir)、鈷(Co)、鎳(Ni)或其他適合的導 電材料所形成。在部分實施例中，功函數調整層可包含適於p型通道鰭式場效電晶體(例如於第一元件區1A中)之第一金屬材料與適於n型通道鰭式場效電晶體(例如於第二元件區1B中)之第二金屬材料。功函數調整層可由原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)、電子束蒸鍍(e-beam evaporation)或是其他適合的製程所形成。進一步地，n型通道鰭式場效電晶體中的功函數調整層與p型通道鰭式場效電晶體中的功函數調整層可使用不同的金屬層且可分開形成。
一或多個阻障層、黏著層及/或襯墊層包含鈦、氮化鈦、鉭及/或氮化鉭。
源極與汲極區亦係形成於未被閘極電極40覆蓋之鰭結構中，源極與汲極區可經由於源極與汲極區中適當地摻入雜質及/或經由形成一或多個磊晶層而形成。由矽或鍺與金屬(例如鈷、鎳、鎢、鈦或鉭)組成之合金可形成於源極與汲極區上。
進一步地，複數側壁絕緣層80係設置於閘極電極40之相對側面上。閘極電極40與源極/汲極區被層間介電層70覆蓋，且必要的線路及/或導通孔/接觸孔係設置於半導體元件中以完成半導體元件。
在部分實施例中，閘極電極40之寬度W2為約20奈米至約40奈米。在部分實施例中，當複數閘極電極40沿寬度方向排列(如第1B圖)，複數閘極電極40之間距為約60奈米至約100奈米。
如第1A至1C圖所示，相鄰複數閘極電極40係以由絕緣材料所形成的分離插塞200彼此分隔。在部分實施例中，分離插塞200具有頂部尺寸(寬度)小於底部尺寸(寬度)的錐形形狀。在其他實施例中，分離插塞200具有頂部尺寸(寬度)大於底部尺寸(寬度)的倒錐形形狀。
在某些實施例中，分離插塞200頂部的寬度W3小於約20奈米且在部分實施例中可為約5奈米至約15奈米。在某些實施例中，分離插塞200底部的寬度W4小於約35奈米且在部分實施例中可為約10奈米至約30奈米。在部分實施例中，分離插塞200之頂部對應閘極電極40之頂面，而分離插塞200之底部對應閘極介電層30之底部或是隔離絕緣層50與層間介電層70之間的界面，分離插塞200之絕緣材料可包含氧化矽、氮化矽、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、摻雜氟的矽酸鹽玻璃(FSG)或低k介電材料，且分離插塞200之絕緣材料與隔離絕緣層50及/或層間介電層70之絕緣材料的材料可相同或相異。在部分實施例中，分離插塞200係由以氮化矽為基礎的材料形成，例如氮化矽、氮氧化矽、氮碳化矽或氮碳氧化矽。
如第1C圖與第1D圖所示，硫、氮-氫鍵(N-H)、碳-氫鍵(C-H)以及矽原子(非構成分離插塞200之矽原子)之至少一者係設置於主要電極層250與分離插塞200之間的界面(如第1C圖)及/或主要電極層250與側壁間隔物80之間的界面(如第1D圖)，以做為自聚集單分子層(self-assembled monolayer；SAM)殘餘物225。
第2至10B圖與第13A至15B圖為根據本揭露之部分實施例來顯示製造鰭式場效電晶體之示例循序過程。可理解的是，在本方法之其他實施例中，於第2至10B圖與第13A至15B圖所繪示之製程之前、之中、之後可有其他的步驟，而一些下述之步驟則可被取代或移除。步驟/製程之順序可能可以互換。
遮罩層係形成於基材10(例如半導體晶圓)上方，以製造鰭結構。舉例而言，遮罩層係以熱氧化(thermal oxidation)製程及/或化學氣相沉積製程形成。舉例而言，基材為雜質濃度在約1x1015cm-3至約5x1015cm-3的p型矽基材。在其他實施例中，基材10為雜質濃度在約1x1015cm-3至約5x1015cm-3的n型矽基材。基材10可包含已適當地摻有雜質(例如p型或n型電性)之各種區域。
在部分實施例中，舉例而言，遮罩層包含氧化物(例如氧化矽)墊層與氮化矽遮罩層。氧化物墊層可藉由使用熱氧化或化學氣相沉積製程形成。氮化矽遮罩層可藉由物 理氣相沉積(例如濺鍍法(sputtering method))、化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)、大氣壓力化學氣相沉積(atmospheric pressure chemical vapor deposition；APCVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDPCVD)、原子層沉積、及/或其他製程所形成。
在部分實施例中，氧化物墊層之厚度為約2奈米至約15奈米，而氮化矽遮罩層之厚度為約2奈米至約50奈米。遮罩圖案進一步地形成於遮罩層上方。舉例而言，遮罩圖案為藉由光微影形成之光阻圖案。
如第2圖所示，氧化物墊層106與氮化矽遮罩層107兩者所形成之硬遮罩圖案100係藉由使用遮罩圖案做為蝕刻遮罩而形成。
藉由使用硬遮罩圖案做為蝕刻遮罩，基材10係藉由使用乾式蝕刻(dry etching)法及/或濕式蝕刻(wet etching)法之溝渠蝕刻(trench etching)而被圖案化成鰭結構20。
在部分實施例中，基材10上方設置的鰭結構20可由與基材10相同之材料所形成且連續地從基材10延伸。 鰭結構20可為本徵半導體或適當地摻有n型雜質或p型雜質。
在第2圖中，四個鰭結構20被設置並用於p型鰭式場效電晶體及/或n型鰭式場效電晶體。鰭結構之數目不限定為四個而可為至少一個或多於四個。除此之外，一或多個虛設鰭結構可設置於鄰近於鰭結構20之兩側，以在圖案化製程中提升圖案保真度。在部分實施例中，鰭結構20之寬度W1為約5奈米至約40奈米，且在某些實施例中為約7奈米至約20奈米。在部分實施例中，鰭結構20之高度H1為約100奈米至約300奈米，且在另一些實施例中為約50奈米至約100奈米。當鰭結構20的高度不均勻時，可由鰭結構20之平均高度所對應的平面而測得從基材10起的高度。
如第3圖所示，形成隔離絕緣層的絕緣材料層50係形成於基材10上方，以完全覆蓋鰭結構20。
舉例而言，隔離絕緣層50之絕緣材料係以藉由低壓化學氣相沉積、電漿化學氣相沉積或可流動式化學氣相沉積(flowable chemical vapor deposition)所形成之二氧化矽所形成。於可流動式化學氣相沉積中，可流動介電材料會被沉積，而非氧化矽。正如其名，可流動介電材料在沉積過程中可「流動」，以填滿具有高深寬比的空隙或空間。一般而言，各種化學物質可添加在含矽先驅物中，以使沉積的薄膜流動。在部分實施例中，氮-氫鍵可被添加。可流動 介電先驅物，特別是可流動氧化矽先驅物之例子包含矽酸鹽、矽氧烷、甲基倍半矽氧烷(methyl silsesquioxane；MSQ)、氫倍半矽氧烷(hydrogen silsesquioxane；HSQ)、甲基倍半矽氧烷與氫倍半矽氧烷的混合物(MSQ/HSQ)、全氫矽氮烷(perhydrosilazane；TCPS)、全氫化聚矽氮烷(perhydro-polysilazane；PSZ)、四乙氧基矽烷(tetraethyl orthosilicate；TEOS)或如三矽烷基胺(trisilylamine；TSA)之矽烷基胺(silyl-amine)。這些可流動氧化矽材料係形成於多重操作製程中。在可流動薄膜沉積後，先進行固化再進行退火將不想要的元素移除，以形成氧化矽。當不想要的元素被移除，可流動薄膜緻密化並收縮。在部分實施例中，執行多重退火製程。可流動薄膜係經過大於一次之固化及退火。隔離絕緣層50可為旋轉塗佈玻璃(spin on glass；SOG)、氧化矽(SiO)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)或摻雜氟的矽酸鹽玻璃(FSG)。隔離絕緣層50可摻有硼及/或磷。
在隔離絕緣層50形成後，進行平坦化步驟以移除隔離絕緣層50頂部與包含氧化物墊層106與氮化矽遮罩層107之遮罩層100。然後，如第4圖所示，將隔離絕緣層50進一步地移除，因此，鰭結構20頂部係暴露且成為通道區。
將隔離絕緣層50形成後，可選擇性地進行例如 退火製程之熱製程，以提升隔離絕緣層50的品質。在某些實施例中，熱製程係藉由使用快速熱退火(rapid thermal annealing；RTA)進行，此快速熱退火為在惰性氣體環境中於溫度範圍介於約900℃至約1050℃之間進行約1.5秒至約10秒，舉例而言，惰性氣體可為氮氣(N2)、氬氣(Ar)或氦氣(He)氣體。
在鰭結構20之頂部從隔離絕緣層50暴露後，虛設閘極絕緣層105於與多晶矽層形成於隔離絕緣層50上方與暴露出的鰭結構20上方。接著，如第5A至5C圖所示，進行圖案化步驟，以得到由多晶矽所形成的虛設閘極層110。虛設閘極絕緣層105可為藉由化學氣相沉積、物理氣相沉積、原子層沉積、電子束蒸鍍或是其他適合的製程所形成的氧化矽。在部分實施例中，多晶矽層之厚度為約5奈米至約100奈米。在此實施例所描述的取代閘極技術中，虛設閘極絕緣層105與虛設閘極層110被實質移除。
將多晶矽層圖案化後，側壁絕緣層80(側壁間隔物)亦形成於閘極層110之兩側面上。側壁絕緣層80係由一或多層由氧化矽或氮化矽為基礎的材料形成，例如氮化矽(SiN)、氮碳化矽(SiCN)、氮氧化矽(SiON)或氮碳氧化矽(SiOCN)。在部分實施例中，氮化矽係用於側壁絕緣層80。
在部分實施例中，在側壁絕緣層80形成後，做為接觸蝕刻停止層(contact-etch stop layer；CESL)之絕 緣層72係形成於多晶矽層110上方與側壁絕緣層80上方。接觸蝕刻停止層72可為一或多層由氧化矽或氮化矽為基礎的材料例如氮化矽(SiN)、氮碳化矽(SiCN)、氮氧化矽(SiON)或氮碳氧化矽(SiOCN)所形成。在部分實施例中，氮化矽係用於接觸蝕刻停止層。
進一步地，層間介電層70(interlayer dielectric layer；ILD)係形成於具有側壁絕緣層80的複數閘極層110之間的空間中的接觸蝕刻停止層72上與閘極層110上方。層間介電層70可包含氧化矽、氮化矽、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、摻雜氟的矽酸鹽玻璃(FSG)或是低k介電材料且可藉由化學氣相沉積或其他適合的製程所形成。隔離絕緣層50之絕緣材料可相同或相異於層間介電層70之絕緣材料。
進行平坦化步驟例如回蝕刻製程及/或化學機械研磨(chemical mechanical polishing；CMP)製程，以得到第5A至5C圖中的結構。
第5B圖與第5C圖分別為在虛設閘極層110與層間介電層70形成之後的鰭式場效電晶體元件之俯視圖(上視圖)與立體圖。第2至4圖與第5A圖相當於第5B圖中沿剖線X1-X1之橫截面。第5C圖相當於第5B圖中之圈起部分B。
如第5B圖及5C圖所示，複數虛設閘極層110係 以固定的間距間隔性地排列，並沿一方向(X方向)延伸。複數虛設閘極層110可沿不同方向間隔性的排列，並沿與X方向垂直之另一方向(Y方向)延伸。
虛設閘極層110覆蓋與具有鰭結構20的鰭式場效電晶體之通道區。也就是說，虛設閘極層110係形成於通道區上方。未被閘極層覆蓋之鰭結構20將藉由適當的源極/汲極製造步驟而成為源極/汲極區。
接著，如第6A圖與第6B圖所示，在以平坦化步驟使閘極層110之頂面暴露後，虛設閘極層110與虛設閘極絕緣層105(例如虛設層)係藉由圖案化處理例如微影處理與蝕刻處理而分割，因此形成分割的虛設閘極層110A與分割的虛設閘極層110B。在部分實施例中，硬遮罩係用在虛設閘極電極層的蝕刻處理中，且硬遮罩可留在第一與第二分割的虛設閘極電極層之頂部。如第6A圖與第6B圖所示，開口115係形成於第一與第二分割的虛設閘極層110A與110B之間。
接著，如第7A圖與第7B圖所示，分離插塞200係形成於開口115中。分離插塞200之形成係藉由化學氣相沉積或原子層沉積以將絕緣材料之毯覆層(blanket layer)形成於開口115中、虛設閘極電極層110A、110B上方與層間介電層70上方，然後進行平坦化步驟例如化學機械研磨。如第7A圖與第7B圖所示，化學機械研磨可被執行以使 虛設閘極電極層110A、110B之頂面暴露，分離插塞200係藉由此平坦化步驟而形成。舉例而言，分離插塞200係由氧化矽或氮化矽為基礎之材料例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)或任何其他適合的介電材料所形成。
接著，如第8A至8C圖所示，虛設閘極電極層110A、110B與虛設閘極絕緣層105係藉由使用乾式蝕刻及/或濕式蝕刻而被移除，因此使閘極空間210形成。通道層20(鰭結構之頂部)係藉由將虛設閘極絕緣層105移除而暴露於閘極空間210中。
閘極空間210係由包含分離插塞200、側壁間隔物80與隔離絕緣層50的介電材料部分所構成或圍繞。
在其他實施例中，在虛設閘極電極110形成之後，虛設閘極電極層110係被分割為第一與第二虛設閘極電極層110A、110B，然後，側壁間隔物80與層間介電層70係形成。在這樣的實施例中，分離插塞係由部分側壁間隔物與層間介電層所形成。進一步地，閘極空間210係由包含側壁間隔物80與隔離絕緣層50之介電材料部分所構成或圍繞。
第9A至10B圖與第13A至15B圖中，符號「A」相當於第8C圖的區域D，且符號「B」相當於第8A圖的區域C。
第9A圖與第9B圖顯示將虛設閘極絕緣層105移除後的示例剖面圖。在部分實施例中，虛設閘極絕緣層105係藉由使用稀釋氫氟酸(HF)或緩衝氫氟酸而被移除。氫氟酸蝕刻使得通道(鰭)表面帶有氫鍵端而疏水，而介電部分(例如二氧化矽(SiO2)、氮化矽(SiN))之表面維持帶有氫氧鍵(OH-)端而親水。
如第11B圖所示，親水性表面或親水性之意思是指水珠在表面上的接觸角(contact angle)θ 1小於90度。而如第11C圖所示，疏水性表面或疏水性之意思是指水珠在表面上的接觸角θ 2等於或大於90度(且小於180度)。
接著，如第10A圖與第10B圖所示，自聚集單分子層220形成於包含分離插塞200、側壁間隔物80以及隔離絕緣層50的介電材料部分之表面上，因此將親水性表面轉變成疏水性表面。
自聚集單分子層220係由以下所形成：以矽烷為基礎的化合物(例如：苯基乙基三氯矽烷(phenylethyltrichlorosilane；PETS)、硫醇基丙基三甲氧基矽烷(mercaptopropyltrimethoxysilane；MPTMS)、全氟十二烷基三氯矽烷(perfluorodecyltrichlorosilane；FDTS)、氨基丙基三甲氧基矽烷(aminopropyltrimethoxysilane；AMPTS)、十一烷基三氯矽烷(undecyltrichlorosilane；UTS)、氨丙 基三乙氧基矽烷(aminopropyltriethoxysilane；APTES)、氨基乙基氨基丙基三甲氧基矽烷(aminoethylaminopropyltrimethoxysilane；EDA)或(氨基乙基氨基甲基)苯乙基三甲氧基甲矽烷(aminoethylaminomethylphenethyltrimethoxysilane；PEDA))、以硫醇為基礎之化合物(例如：2-甲基-1-丙硫醇(methylpropanethiol；MPT)、十八硫醇(octadecanethiol；ODT)、1-十六烷硫醇(hexadecanethiol；HDT)、1-十一硫醇(undecanethiol；UDT)或十二硫醇(dodecanethiol；DDT))、以酸為基礎之化合物(例如：16-巰基十六烷基酸(mercaptohexadecanoic acid；MHDA)或11-巰基十一烷酸(mercaptoundecanoic acid；MUDA)、以胺為基礎之化合物(例如：半胱胺(cysteamine；CYS)、二乙烯三胺基丙基三甲氧基矽烷(trimethoxysilylpropyldiethylenetriamine；DETA)或三甲基矽烷基二乙胺(tetramethylsilyldiethylamine；TMSDMA))以及其他化合物(例如11-巰基-1-十一醇(mercaptoundecanol；MUDO)或六甲基二矽氮烷(hexamethyldisilazane；HMDS))，這些材料之結構式顯示於第12圖。
第11A圖顯示以硫醇為基礎的自聚集單分子層 之示例結構。頭基包含硫且附著於介電層之表面，而尾基具有甲基(CH3)端之烷鏈。
自聚集單分子層220可藉由濕式製程或乾式製程所形成。在濕式製程中，將待處理的基材浸入自聚集單分子層溶液，自聚集單分子層溶液中的自聚集單分子層化合物由水、醇類(例如：異丙醇(isopropyl alcohol；IPA)、乙醇(ethanol)或甲醇(methanol))或其他有機溶劑(例如：二甲基亞碸(dimethyl sulfoxide；DMSO)、二甲基甲醯胺(dimethylformamide)或碳酸丙烯酯(propylene carbonate；PC))所稀釋。在部分實施例中，自聚集單分子層化合物和稀釋溶液的重量比率為1：0(無稀釋)至1：10000。在部分實施例中，溶液的溫度為約室溫(25℃)至約120℃。酸鹼值(pH value)可藉由添加酸類(例如：鹽酸、氫氟酸或檸檬酸)及/或鹼類(例如：氨水、四甲基氫氧化銨(tetramethylammonium；TMAH)來調整。在部分實施例中，自聚集單分子層溶液的酸鹼值為約6.0至約8.0。在乾式製程中，汽化的自聚集單分子層材料係於真空腔體中供應給在待處理的基材。在部分實施例中，製程溫度介於約室溫(25℃)至約400℃之間。攜載氣體可採用如氮氣、氬氣、氦氣及/或氫氣等氣體。所形成的自聚集單分子層220之厚度介於約0.2奈米至約1奈米之間，此厚度可取決於自聚集單分子層之材料。
如第10A圖與第10B圖所示，自聚集單分子層220係選擇性地形成於介電/絕緣材料層(分離插塞200、側壁間隔物80以及隔離絕緣層50)之表面。
在形成自聚集單分子層220後，包含通道層20之閘極空間210的內表面會完全疏水。
接著，如第13A圖與第13B圖所示，界面層230係形成於通道層20之表面上。界面層230係藉由濕式化學氧化所形成，濕式化學氧化使用包含硫酸(sulfuric acid；H2SO4)與過氧化氫(hydrogen peroxide；H2O2)(SPM)以及臭氧水之水性溶液、包含氨水與過氧化氫之水性溶液(SC1)或包含鹽酸與過氧化氫之水性溶液(SC2)。表面親水的薄二氧化矽界面層230係藉由濕式化學氧化形成且具有厚度範圍介於約0.2奈米至約2奈米。濕式化學氧化過程中，自聚集單分子層220係穩定地保留。
在其他實施例中，通道層20之表面可藉由使用雙氧水蒸汽而調整為具親水性而毋須藉由形成二氧化矽界面層230來調整為具親水性。
一旦形成親水性表面(二氧化矽界面層230)，隨後形成的層可藉由使用原子層沉積而實質上選擇性地形成於親水性表面上。在部分實施例中，層係藉由調整原子層沉積之製程溫度而選擇性地只設置於親水性表面上。
如第14A圖與第14B圖所示，在界面層230形成 後，具有厚度為約1奈米至約20奈米之高k介電層235係選擇性地形成於界面層230上。高k介電層235實質上不形成於側壁間隔物80之側面上(除了高k介電層235之側端面之外)，也實質上不形成於分離插塞200之表面上。因此，高k介電層235具有實質上均勻之厚度(與平均厚度之誤差在±0.5奈米之內)且不具有沿Y方向之U形橫截面。
在此，U型橫截面具有厚的端部與薄的中央部。如果側壁間隔物80之表面具親水性而非疏水性，高k介電層235會共形地形成不僅於界面層230上且於側壁間隔物80上(層間介電層70之頂部)而形成U型。U型橫截面會使閘極空間210更小。然而，在本實施例中，因高k介電層235係實質上不形成於側壁間隔物80之側面上，閘極空間210之尺寸的縮小可被最小化。同樣地，因高k介電層235係實質上不形成於分離插塞200之表面上，閘極空間210沿X方向之尺寸的縮小可被最小化。進一步來說，分離插塞200與最靠近分離插塞200之通道20之間的距離的縮小可被最小化。
接著，一或多個導電底層240係藉由原子層沉積形成於高k介電層235上。高k介電層235係由金屬氧化物形成，所以高k介電層235之表面亦為親水性。因此，一或多個導電底層240係可選擇性地形成於高k介電層235上而不形成於疏水性的側壁間隔物80上(除了一或多個導電底 層240之側端面)與分離插塞200之疏水性表面。
在部分實施例中，導電底層240包含第一導電層242、第二導電層244、第三導電層246以及第四導電層248。各個一或多個導電底層240具有實質上均勻之厚度(與平均厚度之誤差在±0.5奈米之內)且不具有沿Y方向之U型橫截面。在部分實施例中，第一導電層242係由氮化鈦形成之阻障層，第二導電層244係由鈦形成之黏著層，第三導電層246為功函數調整層，而第四導電層248為後續所形成的主要電極層250之黏著層，導電底層240的數目不限定於四個且最小可為一個或大於四個。
進一步地，如第14B圖所示，無任何高k介電層235與導電底層240係形成於分離插塞200之疏水性表面上。
接下來，如第15A圖與第15B圖所示，主要電極層250係形成於一或多個導電底層240上。主要電極層250可藉由適合的薄膜形成法例如化學氣相沉積、物理氣相沉積、原子層沉積或電鍍而形成。接著進行平坦化步驟例如化學機械研磨。
在部分實施例中，將主要電極層250形成前，將自聚集單分子層220移除。自聚集單分子層220可藉由加熱基材至約400℃至600℃或藉由電漿處理而被移除。在部分實施例中，自聚集單分子層220係被全部移除。在其他實 施例中，自聚集單分子層220之殘餘物225留下。在某些實施例中，自聚集單分子層220之頭部留下成為自聚集單分子層之殘餘物225。自聚集單分子層之殘餘物225可包含以下至少一者：硫、氮氫鍵化合物、碳氫鍵化合物以及Si原子，且自聚集單分子層之殘餘物225係設置於主要電極層250與側壁間隔物80之間的界面及/或主要電極層250與分離插塞200之間的界面。
如第15B圖所示，無任何高k介電層235與一或多個導電底層240係形成於分離插塞200之表面，因此，主要電極層250直接接觸隔離絕緣層50之表面於分離插塞200與最靠近分離插塞200之通道20之間的區域中以及在兩相鄰通道20之間的區域中(如第1C圖)。
若側壁間隔物80之表面具親水性而非疏水性，一或多個導電底層240會共形地形成於不僅是高k介電層235(且與之前剛形成的導電層)上而且形成於側壁間隔物80(且與層間介電層70之頂部)上而形成U型。U型橫截面會使閘極空間210變小。然而，在本實施例中，因無任何一或多個導電底層240係形成於側壁間隔物80之側面上，閘極空間210之尺寸的縮小可被最小化。同樣地，因無任何一或多個導電底層240係形成於分離插塞200之表面，閘極空間210沿X方向之尺寸的縮小可被最小化，進一步來說，分離插塞200與最靠近分離插塞200之通道20之間的距離的縮 小可被最小化。
可理解的是，第15A圖與第15B圖所示的結構藉由進一步進行互補式金屬氧化物半導體(CMOS)製程以形成各種特徵(例如：互連導通孔、互連金屬層與鈍化層等)。
此處所描述的各種實施例或例子提供數個相較於先前技術的優點。在上述實施例中，藉由使用自聚集單分子層，形成於其上的後續層的表面的疏水性獲得控制。可藉由使介電部分之表面疏水，實質上使得後續層形成在疏水表面之上。藉由這樣的技術，閘極空間之尺寸的縮小可因而最小化。因此，體積更大的主要電極層可被填充於閘極空間中，使閘極電極之電阻降低。進一步地，分離插塞與鄰近於分離插塞之通道層之間的距離可被降低。可理解的是，並非所有優點都必要在此討論，並非全部的實施例或例子毋都需要特定的優點，其他實施例或例子可能提供不同優點。
以上概述數個實施例或例子的特徵，使所屬領域中具有通常知識者可以從各個方面更加瞭解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到在此介紹的實施例或例子相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未悖離本揭露的揭露精神與範圍。在不悖離本揭露的精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (9)

  1. 一種半導體元件包含一鰭式場效電晶體(fin field-effect transistor；FinFET)，該鰭式場效電晶體包含：一鰭結構，沿一第一方向延伸；一閘極結構，包含一閘極介電層與一閘極電極層，該閘極介電層係設置於該鰭結構上方，該閘極電極層係設置於該閘極介電層上方，該閘極結構沿與該第一方向交叉之一第二方向延伸；以及複數側壁間隔物，設置於該閘極結構之相對側面上，該些側壁間隔物係由一絕緣材料形成，該閘極電極層接觸該些側壁間隔物，且該閘極電極層與該些側壁間隔物之間沿該第一方向上無設置該閘極介電層，其中具有硫及碳-氫鍵之至少一者之一殘餘物設置於該閘極電極層與該些側壁間隔物之間之一界面。
  2. 如請求項1所述之半導體元件，其中複數硫原子係設置於該閘極電極層與該些側壁間隔物之間之該界面。
  3. 一種半導體元件，包含：一第一鰭式場效電晶體，包含一第一鰭結構以及一第一閘極結構，該第一鰭結構沿一第一方向延伸，該第一閘極結構包含一第一閘極介電層與一第一閘極電極層，該第一閘極介電層係形成於該第一鰭結構上方，該第一閘極電極層係形成於該第一閘極介電層上方並沿與該第一方向垂直之一第二方向延伸；以及一第二鰭式場效電晶體，包含一第二鰭結構以及一第二閘極結構，該第二鰭結構沿該第一方向延伸，該第二閘極結構包含一第二閘極介電層與一第二閘極電極層，該第二閘極介電層係形成於該第二鰭結構上方，該第二閘極電極層係形成於該第二閘極介電層上方並沿該第二方向延伸，其中：該第一閘極結構與該第二閘極結構係沿該第二方向對齊，該第一閘極結構與該第二閘極結構係由一分離插塞所分隔，該分離插塞係由一絕緣材料形成，該第一閘極電極層接觸該分離插塞之一側壁，該第一閘極電極層與該分離插塞之間不設置該第一閘極介電層，且複數硫原子係設置於該第一閘極電極層與該分離插塞之該側壁之間的一界面上。
  4. 如請求項3所述之半導體元件，其中該第一閘極電極層包含一或多個底層與一主要金屬電極層，該主要金屬電極層接觸該分離插塞之該側壁，且無任何該一或多個底層接觸該分離插塞之該側壁。
  5. 如請求項4所述之半導體元件，更包含：一隔離絕緣層，該第一及該第二鰭結構之複數底部嵌設於該隔離絕緣層，其中在該第一鰭結構與該分離插塞之間，該第一閘極電極層直接接觸該隔離絕緣層之一表面。
  6. 一種使用取代閘極技術製造半導體元件的方法，該方法包含：形成一由複數介電材料部分所構成之閘極空間，其中一半導體鰭片通道層係暴露於該閘極空間中；使該些介電材料部分之複數表面疏水；在該半導體鰭片通道層上形成一第一介電層，並保持該些介電材料部分之該些表面疏水，並保持該第一介電層之一表面親水；於該第一介電層上方形成一第一導電層，並保持該些介電材料部分之該些表面疏水；以及於該第一導電層上方與該些介電材料部分之該些表面上形成一第二導電層，以填充該閘極空間。
  7. 如請求項6所述之方法，其中該些介電材料部分之該些表面藉由於該些介電材料部分之該些表面上方形成一自聚集單分子層而具疏水性。
  8. 如請求項7所述之方法，其中該自聚集單分子層之複數殘留原子或分子存在於該第二導電層與該些介電材料部分之該些表面之至少一部分之間。
  9. 如請求項7所述之方法，更包含：將該第一導電層形成之前，於該第一介電層上形成一第二介電層，其中該第一導電層包含一或多個導電底層，且該第二介電層、該一或多個導電底層以及該第二導電層之至少一層係藉由一原子層沉積法形成，以在一親水表面上選擇性地形成該至少一層。
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