CN115831859A - 制造半导体器件的方法 - Google Patents

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张竞予
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陈哲明
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    • H01L21/321—After treatment
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Abstract

公开了制造半导体器件的方法以及由该方法形成的半导体器件。在实施例中，方法包括在半导体衬底上方形成第一介电层；在第一介电层上方形成第一硬掩模层；蚀刻第一硬掩模层以形成暴露第一介电层的顶表面的第一开口；对第一介电层的顶表面和第一硬掩模层的顶表面执行等离子体处理工艺；在执行等离子体处理工艺之后，在第一硬掩模层的侧表面上选择性地沉积间隔件，在选择性地沉积间隔件之后，第一介电层的顶表面和第一硬掩模层的顶表面没有间隔件；以及将间隔件用作掩模来蚀刻第一介电层。

Description

制造半导体器件的方法
技术领域
本发明的实施例涉及制造半导体器件的方法。
背景技术
将半导体器件用于各种电子应用，例如，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。
半导体行业通过不断减小最小部件尺寸来不断改善各个电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。
发明内容
本发明的一些实施例提供了一种制造半导体器件的方法包括：在半导体衬底上方形成第一介电层；在第一介电层上方形成第一硬掩模层；蚀刻第一硬掩模层以形成暴露第一介电层的顶表面的第一开口；对第一介电层的顶表面和第一硬掩模层的顶表面执行等离子体处理工艺；在执行等离子体处理工艺之后，在第一硬掩模层的侧表面上选择性地沉积间隔件，其中，在选择性地沉积间隔件之后，第一介电层的顶表面和第一硬掩模层的顶表面没有间隔件；以及将间隔件用作掩模来蚀刻第一介电层。
本发明的另一些实施例提供了一种制造半导体器件的方法包括：在第一介电层上方沉积芯轴层；形成延伸穿过芯轴层至第一介电层的第一开口；在第一介电层的顶表面和芯轴层的顶表面上方沉积选择性改善层，其中，与第一开口相邻的芯轴层的侧表面没有选择性改善层；以及在芯轴层的侧表面上选择性地沉积间隔件，其中，间隔件的第一高度小于芯轴层的第二高度。
本发明的又一些实施例提供了一种制造半导体器件的方法，包括：在半导体衬底上方沉积第一掩模层；蚀刻第一掩模层以形成延伸穿过第一掩模层的第一开口；对第一掩模层的顶表面执行选择性修改工艺以形成修改的顶表面；使用原子层沉积在与第一开口相邻的第一掩模层的侧表面上方沉积间隔件，其中，在沉积间隔件之后，修改的顶表面没有间隔件；以及去除第一掩模层。
本发明的再一些实施例提供了图案化的半导体器件和方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A和图12B示出了根据一些实施例的制造半导体器件的中间阶段的截面图和俯视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了在半导体器件中图案化目标层的改进的方法和由该方法形成的半导体器件。该方法包括对图案化的层和下面的介电层执行选择性增加工艺，以及沿着图案化的层的侧壁选择性地沉积间隔件。选择性增加工艺可以包括对图案化的层和下面的介电层的表面执行等离子体处理，在图案化的层和下面的介电层上方形成自组装单层(self-assembled monolayer(SAM))等。在选择性增加工艺之后，可以沿着未经历选择性增加工艺的图案化的层的表面选择性地沉积间隔件，而没有沿着经历选择性增加工艺的图案化的层的表面沉积间隔件。具体地，可以对图案化的层和下面的介电层的顶表面执行选择性增加工艺，并且可以沿着图案化的层的侧壁选择性地沉积间隔件。通过选择性沉积工艺形成的间隔件允许消除蚀刻工艺，这降低了成本并防止对下面的介电层和其他下面的层的损坏。这降低了器件缺陷。
图1A至图12B示出了根据一些实施例的在半导体器件101的目标层102中形成部件的中间阶段的截面图和俯视图。在图1A至图12B中，以“A”标志结尾的图示出了沿着图1B中所示的参考截面A-A，并且以“B”标志结尾的图以俯视图的形式示出。目标层102是将形成多个图案的层。在一些实施例中，半导体器件101可以作为较大晶圆的部分进行处理。在这些实施例中，在形成半导体器件101的各种部件(例如，有源器件、互连结构等)之后，可以对晶圆的划线区域施加切割工艺，以便将单个半导体管芯与晶圆分离(也称为切割)。
图1A和图1B示出了形成在半导体衬底100上方的多层膜堆叠件150。多层膜堆叠件150可以包括目标层102、蚀刻停止结构152、第一介电层110、第二介电层112、第一硬掩膜层114、第三介电层116和第二硬掩膜层118。蚀刻停止结构152、第一介电层110、第二介电层112、第一硬掩膜层114和第三介电层116可以是可选层，在一些实施例中可以省略其中任何一个。根据一些实施例，多层膜堆叠件150的层可以以任意期望的顺序堆叠、可以复制，或者可以以其他方式重复。
导体衬底100可以由掺杂或未掺杂的半导体材料(例如硅)或绝缘体上半导体(SOI)衬底的有源层形成。半导体衬底100可以包括其他半导体材料，诸如锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；它们的组合等。还可以使用其他衬底，诸如多层或梯度衬底。诸如晶体管、二极管、电容器、电阻器等的器件可以形成在半导体衬底100的有源表面中和/或半导体衬底100的有源表面上。在一些实施例中，目标层102可以是半导体衬底。例如，在一些实施例中，目标层102可以是用于形成鳍式场效应晶体管(FINFET)、纳米结构场效应晶体管(nano FET)等的半导体衬底。在这些实施例中，可以省略半导体衬底100。
目标层102可以是其中要形成图案的层。在一些实施例中，目标层102可以是导电层、介电层、半导体层等。在目标层102是导电层的实施例中，目标层可以是金属层、多晶硅层等。可以通过物理气相沉积(PVD)、化学气相沉积(CVD)(例如，毯式沉积等)等沉积目标层102。可以根据以下描述的工艺图案化导电层，以形成金属栅极(例如，在切割金属栅极工艺中)、导电线、导电通孔、伪栅极(例如，用于FinFET、纳米FET等中的替换栅极)等。
在目标层102是介电层的实施例中，目标层102可以是金属间介电层、层间介电层、钝化层等。目标层102可以是具有低介电常数的材料(例如，低k材料)。例如，目标层102可以具有低于3.8、低于3.0或低于2.5的介电常数。目标层102可以是具有高介电常数的材料，诸如介电常数高于3.8。可以通过CVD、原子层沉积(ALD)等沉积目标层102。可以根据以下描述的工艺在目标层102中图案化一个或多个开口(诸如开口130，以下关于图8A和图8B讨论)，并且可以在目标层102中的开口中形成导电线、导电通孔等。
在目标层102是半导体材料的实施例中，目标层102可以由硅、硅锗等形成。在一些实施例中，目标层102可以由晶体半导体材料形成，诸如晶体硅、晶体碳化硅、晶体硅锗、晶体III-V族化合物等。在一些实施例中，可以根据以下描述的工艺在目标层102中图案化开口(诸如开口130，以下关于图8A和图8B讨论)，并且可以位于目标层102中的开口中形成浅沟隔离(STI)区域。半导体鳍可以从相邻的STI区域之间突出，并且源极/漏极区可以形成在半导体鳍中。半导体鳍可以包括在目标层102中形成开口后剩余的目标层102的材料。可以在半导体鳍中的沟道区上方形成栅极介电层和栅电极，从而形成诸如FinFET、纳米FET等半导体器件。
尽管图1A和图1B示出了目标层102与半导体衬底100物理接触，但是可以在目标层102和半导体衬底100之间设置任意数量的中间层。这种中间层可以包括可以包含低k电介质并且可以包含形成于其中的接触插塞的层间介电(ILD)层；具有形成在其中的导电线和/或通孔的其他金属间介电(IMD)层；一个或多个中间层(例如，蚀刻停止层、粘合层等)；它们的组合等。在一些实施例中，蚀刻停止层可以设置在目标层102正下方。蚀刻停止层可以充当用于随后对目标层102执行的蚀刻工艺的停止(例如，以下关于图8A和图8B描述的蚀刻工艺)。用于形成蚀刻停止层的材料和工艺可以取决于目标层102的材料。在一些实施例中，蚀刻停止层可以由氮化硅、SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他电介质、它们的组合等形成。可以通过CVD、ALD、等离子体增强化学气相沉积(PECVD)、低压CVD(LPCVD)、PVD等沉积蚀刻停止层。
在目标层102上方形成蚀刻停止结构152。蚀刻停止结构152可以包括介电材料，诸如氮化物、硅碳基材料、碳掺杂的氧化物或含金属的电介质。在一些实施例中，蚀刻停止结构152可以包括SiCN、SiOCN、SiOC、AlOx、AlN、AlCN、它们的组合或多层等。可以通过CVD、ALD、PVD等来沉积蚀刻停止结构152。蚀刻停止结构152可以是由均质材料形成的单层，或者是包括多个介电子层的复合层。在图1A和图1B所示的实施例中，蚀刻停止结构152包括第一蚀刻停止层104、第二蚀刻停止层106和第三蚀刻停止层108。在一些实施例中，第一蚀刻停止层104可以包括氮化铝(AlN)，第二蚀刻停止层106可以包括氧掺杂的碳化硅(ODC)，并且第三蚀刻停止层108可以包括氧化铝(AlOx)。
在蚀刻停止结构152上方形成第一介电层110。在一些实施例中，第一介电层110可以是抗反射涂层(ARC)，其可以在上面的光刻胶层的图案化期间帮助上面的光刻胶层的曝光和聚焦。第一介电层110可以是具有低于3.8、低于3.0、低于2.5等的介电常数(k值)的低k介电材料。在一些实施例中，第一介电层110可以包括SiOCH；其他碳掺杂的氧化物；诸如多孔碳掺杂的二氧化硅的极低k介电材料；氧化硅；氮化硅；SiON；诸如聚酰亚胺的聚合物；它们的组合或多层等。在一些实施例中，第一介电层110可以基本上不含氮，并且可以被称为无氮ARC(NFARC)。可以通过诸如旋涂、CVD等工艺来沉积第一介电层110。
在第一介电层110上方形成第二介电层112。第二介电层112可以由氧化硅材料制成。在一些实施例中，第二介电层112可以是氧化物材料，诸如使用诸如正硅酸乙酯(TEOS)的前体形成的氧化硅；其他氧化物；氮化硅；其他氮化物；它们的组合或多层等。可以通过CVD、ALD、PVD、旋涂等来沉积第二介电层112。可以使用其他工艺和材料。在一些实施例中，第二介电层112可以是诸如NFARC的ARC，并且第二介电层112可以由以上描述的用于第一介电层110的任意材料形成。
在第二介电层112上方形成第一硬掩模层114。第一硬掩模层114可以由包括金属(例如氮化钛、钛、氮化钽、钽、掺杂金属的碳化物(例如碳化钨)等)；类金属(metalloid)(例如氮化硅、氮化硼、碳化硅等)；硅；它们的组合或多层等的材料形成。在一些实施例中，可以选择第一硬掩模层114的材料组成以提供对于下面的层的高蚀刻选择性，例如关于第二介电层112、第一介电层110和/或目标层102。可以通过CVD、PVD、ALD等来沉积第一硬掩模层114。在后续处理步骤中，使用典型的图案化工艺在第一硬掩模层114上形成图案。然后，将第一硬掩模层114用作蚀刻下面的层的蚀刻掩模，其中第一硬掩模层114的图案被转移至下面的层。
在第一硬掩模层114上方形成第三介电层116。第三介电层116可以由氧化硅材料形成。在一些实施例中，第三介电层116可以是诸如使用诸如TEOS的前体形成的氧化硅的氧化物材料；其他氧化物；氮化硅；其他氮化物；它们的组合或多层等。可以通过CVD、ALD、PVD、旋涂等来沉积第三介电层116。可以使用其他工艺和材料。在一些实施例中，第三介电层116可以是诸如NFARC的ARC，并且第三介电层116可以由以上描述的用于第一介电层110的任意材料形成。第一硬掩模层114和第三介电层116可以具有不同的材料组成，从而使得第一硬掩模层114和第三介电层116都可以被选择性地蚀刻。
在第三介电层116上方形成第二硬掩模层118。在一些实施例中，第二硬掩模层118可以包括可图案化的材料，诸如沉积并随后被图案化的非晶硅(a-Si)。第二硬掩模层118可以被称为芯轴层，并且可以随后被图案化以形成芯轴。在一些实施例中，第二硬掩模层118可以包括氮化硅、氧化硅等。可以通过CVD、PVD、ALD等来沉积第二硬掩模层118。第二硬掩模层118可以具有范围为约10nm至约50nm的厚度T1。形成具有在以上描述的范围内的厚度的第二硬掩模层118提供了足够的材料，以在第二硬掩模层118上选择性地沉积间隔件(诸如间隔件126，以下参考图4A和图4B讨论)，而没有对第二硬掩模层118的后续蚀刻产生负面影响。
在多层膜堆叠件150上方形成图案化的光刻胶154，在第二硬掩模层118上。图案化的光刻胶154可以是单层光刻胶、三层光刻胶等。图案化的光刻胶154可以直接形成在(例如，接触)第二硬掩模层118上。可以通过旋涂等来形成图案化的光刻胶154，并且可以将图案化的光刻胶154暴露于诸如图案化光的图案化的能量以用于图案化。在一些实施例中，图案化的光刻胶154包括底部抗反射涂层(BARC)或吸收层，从而使得只有图案化的光刻胶154暴露于图案化的能量，而多层膜堆叠件150的下面的层不暴露于图案化的能量或者不被显影。可以将图案化的光刻胶154暴露于显影剂以形成延伸穿过图案化的光刻胶154并且暴露第二硬掩模层118的开口120。在一些实施例中，开口120可以具有彼此不同的尺寸。
在图2A和图2B中，通过将图案化的光刻胶154(见图1A和图1B)的图案转移至第二硬掩模层118来图案化第二硬掩模层118。可以使用图案化的光刻胶154作为蚀刻掩模，通过诸如干蚀刻的可接受的蚀刻工艺来图案化第二硬掩模层118。在一些实施例中，干蚀刻是可以用诸如O2中的CF4气体的蚀刻剂来执行的等离子体蚀刻。图案化形成延伸穿过第二硬掩模层118以暴露第三介电层116的开口122。在一些实施例中，开口122可以具有彼此不同的尺寸。蚀刻工艺可以是各向异性的，使从而使得延伸穿过第二硬掩模层118的开口122具有与延伸穿过图案化的光刻胶154的开口120基本相同的尺寸和形状。蚀刻工艺可以包括诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等工艺。在一些实施例中，可以使用其他蚀刻技术。一旦完成第二硬掩模层118的图案化，可以通过例如蚀刻工艺、灰化工艺、它们的组合等来去除图案化的光刻胶154的剩余部分。
在图3A和图3B中，在第二硬掩模层118和第三介电层116上方形成选择性改善层124。可以将包括选择性改善层124的第二硬掩模层118和第三介电层116的顶表面称为修改的顶表面。如图3A和图3B所示，可以在第二硬掩模层118的顶表面和第三介电层116的暴露顶表面上选择性地沉积选择性改善层124。可以通过对第二硬掩模层118的顶表面和第三介电层116的暴露顶表面执行等离子体处理工艺来形成选择性改善层124。在一些实施例中，等离子体处理工艺可以包括氧等离子体处理工艺，在范围为约100℃至约400℃的温度下、在范围为约1托至约4托的压力下、在范围为约50W至约1000W的等离子体功率和范围为约10V至约100V的偏置电压下执行该氧等离子体处理工艺。可以将等离子体处理用于氧化第二硬掩模层118的顶表面和第三介电层116的暴露的顶表面。在等离子体处理之后，第二硬掩模层118的顶表面和第三介电层116的暴露顶表面可以包括OH终端的的氧化硅。在等离子体处理后，未暴露于等离子体处理的第二硬掩模层118的侧表面可以包括H终端的硅。可以以基本垂直于第二硬掩模层118的顶表面和第三介电层116的暴露顶表面的注入角度来执行等离子体处理，以防止第二硬掩模层118的侧表面暴露于等离子体处理。
然后，在第二硬掩模层118的顶表面和第三介电层116的暴露顶表面上方选择性地沉积选择性改善层124。在一些实施例中，选择性改善层124可以由自组装单层(SAM)形成。在一些实施例中，选择性改善层124可以包括具有极性头部和大的烷基链(例如，具有6到24个碳原子)的SAM。例如，在一些实施例中，可以由诸如十八烷基三氯硅烷(CH3(CH2)17SiCl3，ODTS)、1-十八硫醇(CH3(CH2)17)SH)、它们的组合等前体形成选择性改善层124。在一些实施例中，前体的官能团，诸如使用ODTS的实施例中的三氯硅烷基团，可以与第二硬掩膜层118的顶表面和第三介电层116的暴露顶表面中的羟基基团反应，以在第二硬掩膜层118的顶表面和第三介电层116的暴露顶表面上形成选择性改善层124。可以将选择性改善层124沉积至范围为约1nm至约10nm的厚度T2。如图3A和图3B所示，在第二硬掩模层118的顶表面和第三介电层116的暴露顶表面上选择性地沉积选择性改善层124，而没有沉积在第二硬掩模层118的侧表面上。
在第二硬掩模层118的顶表面和第三介电层116的暴露顶表面上方形成选择性改善层124，增加了随后执行的沉积工艺的选择性，以在第二硬掩模层118的侧表面上形成间隔件。这允许消除对间隔件执行的蚀刻工艺，这降低了成本并且防止对诸如第三介电层116的下面的层的损坏。这降低了器件缺陷，并且改善了器件性能。
在图4A和图4B中，在开口122中沿着第二硬掩模层118的侧表面形成间隔件126。第二硬掩模层118的侧表面可以与开口122相邻。选择性改善层124对用于沉积间隔件126的沉积工艺不反应，从而使得间隔件126沿着第二硬掩模层118的侧表面被选择性沉积，没有在选择性改善层124上，并且间隔件126没有沿着选择性改善层124(例如，沿着第二硬掩模层118的顶表面和第三介电层116的暴露顶表面)沉积。具体地，可以沿着第二硬掩模层118的H终端的硅侧表面选择性地沉积间隔件126，而不沿着OH终端的第三介电层116的暴露顶表面和第三硬掩模层118的顶表面沉积间隔件。
间隔件126可以由诸如金属氧化物、金属氮化物等的含金属的材料形成。在一些实施例中，间隔件126可以由氧化钛(TiO2)、氮化钛、氧化铝(Al2O3)等形成。可以通过ALD工艺来沉积间隔件126，在该ALD工艺中，将第一前体和第二前体交替地供应至半导体器件101。第一前体可以包括氯化钛(TiCl4，TC)、二乙氧基二氯化钛(TiCl2(OC2H5)2，TDD)、乙醇钛(Ti(OC2H5)4，TE)、四(二甲基酰胺基)钛(TDMAT，((CH3)2N)4Ti)、其他含钛前体、含铝前体、它们的组合等。第二前体可以包括水、臭氧、过氧化氢、异丙醇、它们的组合等。可以将间隔件126沉积至范围为约1nm至约10nm的厚度T3。在图4A和图4B所示的实施例中，间隔件126可以具有小于第二硬掩模层118的高度的高度(例如，厚度T1)。在一些实施例中，间隔件126可以具有基本上等于第二硬掩模层118的高度的高度。间隔件126可以具有范围为约10nm至约50nm的高度H1。如图4A和图4B所示，可以通过选择性改善层124将间隔件126与第三介电层116分隔开。
由于仅沿着第二硬掩模层118的侧壁选择性地沉积间隔件126，可以省略用于限定间隔件126的蚀刻工艺。这降低了成本并且降低了对诸如第三介电层116的下面的层的损坏。这进一步降低了器件缺陷，并且改善了器件性能。
在图5A和图5B中，在间隔件126和选择性改善层124上方形成第二图案化的光刻胶156。第二图案化的光刻胶156可以是单层光刻胶、三层光刻胶等。第二图案化的光刻胶156可以直接(例如，接触)形成在间隔件126和选择性改善层124上。第二图案化的光刻胶156可以通过旋涂等形成第二图案化的光刻胶156，并且可以将第二图案化的光刻胶156暴露于诸如图案化的光的图案化的能量来用于图案化。在一些实施例中，第二图案化的光刻胶156包括底部抗反射涂层(BARC)或吸收层，使得只有第二图案化的光刻胶156暴露于图案化的能量，而下面的层不暴露于图案化的能量或者被显影。可以将第二图案化的光刻胶156暴露于显影剂以形成延伸穿过第二图案化的光刻胶156并且暴露间隔件126和选择性改善层124的开口128。在一些实施例中，开口128可以具有彼此不同的尺寸。
在图6A和图6B中，通过将第二图案化的光刻胶156(见图5A和图5B)的图案转移到第二硬掩模层118和选择性改善层124来图案化第二硬掩模层118和选择性改善层124。可以使用第二图案化的光刻胶156作为蚀刻掩模，通过诸如干蚀刻的可接受的蚀刻工艺来图案化第二硬掩模层118和选择性改善层124。在一些实施例中，干蚀刻是可以用诸如O2中的CF4气体的蚀刻剂来执行的等离子体蚀刻。图案化形成开口130，开口130延伸穿过第二硬掩模层118、选择性改善层124和间隔件126以暴露第三介电层116。在一些实施例中，开口130可以具有彼此不同的尺寸。蚀刻工艺可以是各向异性的，从而使得延伸穿过第二硬掩模层118、选择性改善层124和间隔件126的开口130具有与延伸穿过第二图案化的光刻胶156的开口128基本相同的尺寸和形状。蚀刻工艺可以包括诸如RIE、NBE等工艺。在一些实施例中可以使用其他蚀刻技术。一旦完成第二硬掩模层118和选择性改善层124的图案化，可以通过例如蚀刻工艺、灰化工艺、它们的组合等去除第二图案化的光刻胶156的剩余部分。
在图7A和图7B中，通过将间隔件126、选择性改善层124和第二硬掩模层118的图案转移到第三介电层116来图案化第三介电层116。可以将间隔件126、选择性改善层124和第二硬掩模层118用作蚀刻掩模，通过诸如干蚀刻的可接受的蚀刻工艺来图案化第三介电层116。在一些实施例中，干蚀刻是等离子体蚀刻。图案化延伸开口130来穿过第三介电层116以暴露第一硬掩模层114。蚀刻工艺可以是各向异性的，使得延伸穿过第三介电层116的开口130具有与延伸穿过间隔件126、选择性改善层124和第二硬掩模层118的开口130基本相同的尺寸和形状。蚀刻工艺可以包括诸如RIE、NBE等的工艺。在一些实施例中可以使用其他蚀刻技术。
图8A和图8B示出了在进一步处理后的图7A和图7B的中间结构。将第三介电层116的图案转移到下面的层(例如，第一硬掩膜层114、第二介电层112、第一介电层110、蚀刻停止结构152和目标层102)，以延伸开口130以穿过目标层102。可以将一个或多个蚀刻工艺用于延伸开口130来穿过第一硬掩模层114、第二介电层112、第一介电层110、蚀刻停止结构152和目标层102。例如，由于第一硬掩模层114、第二介电层112、第一介电层110、蚀刻停止结构152和目标层102之间不同的蚀刻选择性，可以使用不同的蚀刻化学剂以将第三介电层116的图案转移到第三介电层116下面的不同的单独层或子层。在将开口130延伸穿过目标层102之后，尽管在图8A和图8B中示出为第三介电层116以及第一硬掩膜层114、第二介电层112、第一介电层110和蚀刻停止结构152中的每个保留在目标层102之上，用于将第三介电层116的图案转移到目标层102的各个蚀刻工艺可以至少部分地消耗第三介电层116、第一硬掩膜层114、第二介电层112、第一介电层110和/或蚀刻停止结构152。一个或多个蚀刻工艺可以是各向异性蚀刻工艺，诸如干蚀刻工艺等。
图9A和图9B示出了在进一步处理之后的图8A和图8B的中间结构。可以将各个蚀刻工艺和/或平坦化工艺用于去除保留在目标层102上方的第三介电层116、第一硬掩模层114、第二介电层112、第一介电层110和/或蚀刻停止结构152中的任意一个。在一些实施例中，可以通过诸如一个或多个化学机械平坦化(CMP)工艺的平坦化工艺来去除第三介电层116、第一硬掩模层114、第二介电层112、第一介电层110和/或蚀刻停止结构152。在一些实施例中，可以通过诸如可以是各向同性的的湿蚀刻工艺的蚀刻工艺来去除第三介电层116、第一硬掩模层114、第二介电层112、第一介电层110和/或蚀刻停止结构152。
在第二硬掩模层118和第三介电层116上方形成选择性改善层124有助于仅沿着第二硬掩模层118的侧表面选择性地沉积间隔件126，而不沿着第二硬掩模层118或第三介电层116的顶表面沉积间隔件126。这允许用降低的蚀刻工艺数量来形成间隔件126，这降低了成本并且防止对下面的第三介电层116的损坏。这降低了器件缺陷并改善了器件性能。
图10A至图12B示出了对第二硬掩模层118和第三介电层116执行等离子体处理，以提高间隔件136(图11A和图11B中所示)的沉积的选择性，而不是使用选择性改善层124的实施例。图10A和图10B示出了进一步处理之后的图2A和图2B的中间结构。
在图10A和图10B中，在第二硬掩模层118和第三介电层116上方形成处理的表面层134。可以将包括处理的表面层134的第二硬掩模层118和第三介电层116的顶表面称为修改的顶表面。如图10A和图10B所示，可以在第二硬掩模层118的顶表面和第三介电层116的暴露顶表面上选择性地沉积处理的表面层134。可以通过对第二硬掩模层118的顶表面和第三介电层116的暴露顶表面执行等离子体处理工艺来形成处理的表面层134。在一些实施例中，等离子体处理工艺可以包括由氟碳化合物气体形成的等离子体。氟碳化合物气体可以具有化学式CxFy，诸如CF2、C4F6、C3F8、CH3F、CHF3等。可以在范围为约100℃至约400℃的温度、范围为约1托至约4托的压力下、用范围为约50W至约1000W的等离子体功率以及用范围为约10V至约100V的偏置电压下执行等离子体处理工艺。等离子体处理可以在第二硬掩模层118的顶表面和第三介电层116的暴露顶表面上形成处理的表面层134。处理的表面层134可以包括具有范围为约1nm至约3nm的厚度T4的氟碳化合物膜。
在图11A和图11B中，在开口122中沿着第二硬掩模层118的侧表面形成间隔件136。第二硬掩模层118的侧表面可以与开口122相邻。处理的表面层134与用于沉积间隔件136的沉积工艺不反应，使得间隔件136沿着第二硬掩模层118的没有处理的表面层134的侧表面选择性地沉积，而没有沿着处理的表面层134(例如，沿着第二硬掩模层118的顶表面和第三介电层116的暴露顶表面)沉积间隔件136。具体地，可以沿着第二硬掩模层118的H终端的硅侧表面选择性沉积间隔件136，而没有沿着处理的表面层134沉积间隔件136。
间隔件136可以由诸如金属氧化物、金属氮化物等的含金属的材料形成。在一些实施例中，间隔件136可以由氧化钛(TiO2)、氮化钛、氧化铝(Al2O3)等形成。可以通过ALD工艺来沉积间隔件136，在该ALD工艺中，将第一前体和第二前体交替地供应至半导体器件101。第一前体可以包括氯化钛(TiCl4，TC)、二乙氧基二氯化钛(TiCl2(OC2H5)2，TDD)、乙醇钛(Ti(OC2H5)4，TE)、四(二甲基酰胺基)钛(TDMAT，((CH3)2N)4Ti)、其他含钛前体、含铝前体、它们的组合等。第二前体可以包括水、臭氧、过氧化氢、它们的组合等。可以将间隔件136沉积至范围为约1nm至约10nm的厚度T5。在图10A和图10B所示的实施例中，间隔件136可以具有等于第二硬掩模层118的高度的高度(例如，厚度T1)。在一些实施例中，间隔件136可以具有小于第二硬掩模118的高度的高度。间隔件136可以具有范围为约10nm至约50nm的高度H2。如图10A和图10B所示，可以通过处理的表面层134将间隔件126与第三介电层116分隔开。
因为仅沿着第二硬掩模层118的侧壁选择性地沉积间隔件136，可以省略用于限定间隔件136的蚀刻工艺。这降低了成本并且降低了对诸如第三介电层116的下面的层的损坏。这进一步降低了器件缺陷，并且改善了器件性能。
图12A和图12B示出了在执行了与以上关于图5A至图9B描述的工艺相同或类似的工艺之后的图11A和图11B的中间结构。图12A和图12B的结构可以与图9A和图9B的结构基本类似。
实施例可以实现各种优势。例如，仅沿着第二硬掩模层118的侧壁选择性地沉积间隔件126/136允许省略用于限定间隔件136的蚀刻工艺。这降低了成本并且降低了对诸如第三介电层116的下面的层的损坏。这进一步降低了器件缺陷，并且改善了器件性能。
根据实施例，一种方法包括在半导体衬底上方形成第一介电层；在第一介电层上方形成第一硬掩模层；蚀刻第一硬掩模层以形成暴露第一介电层的顶表面的第一开口；对第一介电层的顶表面和第一硬掩模层的顶表面执行等离子体处理工艺；在执行等离子体处理工艺之后，在第一硬掩模层的侧表面上选择性地沉积间隔件，在选择性地沉积间隔件之后，第一介电层的顶表面和第一硬掩模层的顶表面没有间隔件；以及将间隔件用作掩模来蚀刻第一介电层。在实施例中，等离子体处理工艺包括基于氟碳化合物的等离子体处理。在实施例中，等离子体处理工艺包括基于氧的等离子体处理。在实施例中，方法还包括在执行等离子体处理工艺之后并且在选择性地沉积间隔件之前，在第一介电层的顶表面和第一硬掩模层的顶表面上方形成自组装单层。在实施例中，用于自组装单层的前体包括十八烷基三氯硅烷。在实施例中，第一介电层包括氧化硅，第一硬掩模层包括非晶硅，并且间隔件包括二氧化钛。
根据另一实施例，一种方法包括在第一介电层上方沉积芯轴层；形成延伸穿过芯轴层至第一介电层的第一开口；在第一介电层的顶表面和芯轴层的顶表面上方沉积选择性改善层，与第一开口相邻的芯轴层的侧表面没有选择性改善层；以及在芯轴层的侧表面上选择性地沉积间隔件，间隔件的第一高度小于芯轴层的第二高度。在实施例中，方法还包括在沉积选择性改善层之前，对第一介电层的顶表面和芯轴层的顶表面执行基于氧的等离子体处理。在实施例中，选择性改善层包括自组装单层。在实施例中，用于自组装单层的前体包括十八烷基三氯硅烷。在实施例中，选择性改善层包括氟碳化合物膜。在实施例中，在第一介电层的顶表面和芯轴层的顶表面上方沉积选择性改善层包括对第一介电层的顶表面和芯轴层的顶表面执行等离子体处理，并且用于等离子体处理的前体包括氟碳化合物。在实施例中，方法还包括将间隔件用作掩模蚀刻第一介电层。在实施例中，间隔件包括氧化钛，并且芯轴层包括非晶硅。
根据又一实施例，方法包括在半导体衬底上方沉积第一掩模层；蚀刻第一掩模层以形成延伸穿过第一掩模层的第一开口；对第一掩模层的顶表面执行选择性修改工艺以形成修改的顶表面；使用原子层沉积在与第一开口相邻的第一掩模层的侧表面上方沉积间隔件，在沉积间隔件之后，修改的顶表面没有间隔件；以及去除第一掩膜层。在实施例中，选择性修改工艺包括将第一掩模层的顶表面暴露于等离子体，并且该等离子体由包括氟碳化合物的第一前体形成。在实施例中，选择性修改工艺包括将第一掩模层的顶表面暴露于等离子体，并且该等离子体由氧形成。在实施例中，选择性修改工艺还包括在将第一掩模层的顶表面暴露于等离子体之后，在第一掩模层的顶表面上形成自组装单层。在实施例中，自组装单层由包括十八烷基三氯硅烷的前体形成。在实施例中，间隔件包括氧化钛，并且第一掩模层包括非晶硅。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在半导体衬底上方形成第一介电层；
在所述第一介电层上方形成第一硬掩模层；
蚀刻所述第一硬掩模层以形成暴露所述第一介电层的顶表面的第一开口；
对所述第一介电层的所述顶表面和所述第一硬掩模层的顶表面执行等离子体处理工艺；
在执行所述等离子体处理工艺之后，在所述第一硬掩模层的侧表面上选择性地沉积间隔件，其中，在选择性地沉积所述间隔件之后，所述第一介电层的所述顶表面和所述第一硬掩模层的所述顶表面没有所述间隔件；以及
将所述间隔件用作掩模来蚀刻所述第一介电层。
2.根据权利要求1所述的方法，其中，所述等离子体处理工艺包括基于氟碳化合物的等离子体处理。
3.根据权利要求1所述的方法，其中，所述等离子体处理工艺包括基于氧的等离子体处理。
4.根据权利要求3所述的方法，还包括在执行所述等离子体处理工艺之后并且在选择性地沉积所述间隔件之前，在所述第一介电层的所述顶表面和所述第一硬掩模层的所述顶表面上方形成自组装单层。
5.根据权利要求4所述的方法，其中，用于所述自组装单层的前体包括十八烷基三氯硅烷。
6.根据权利要求1所述的方法，其中，所述第一介电层包括氧化硅，其中，所述第一硬掩模层包括非晶硅，并且其中所述间隔件包括二氧化钛。
7.一种制造半导体器件的方法，包括：
在第一介电层上方沉积芯轴层；
形成延伸穿过所述芯轴层至所述第一介电层的第一开口；
在所述第一介电层的顶表面和所述芯轴层的顶表面上方沉积选择性改善层，其中，与所述第一开口相邻的所述芯轴层的侧表面没有所述选择性改善层；以及
在所述芯轴层的所述侧表面上选择性地沉积间隔件，其中，所述间隔件的第一高度小于所述芯轴层的第二高度。
8.根据权利要求7所述的方法，还包括在沉积所述选择性改善层之前，对所述第一介电层的所述顶表面和所述芯轴层的所述顶表面执行基于氧的等离子体处理。
9.根据权利要求7所述的方法，其中，所述选择性改善层包括自组装单层。
10.一种制造半导体器件的方法，包括：
在半导体衬底上方沉积第一掩模层；
蚀刻所述第一掩模层以形成延伸穿过所述第一掩模层的第一开口；
对所述第一掩模层的顶表面执行选择性修改工艺以形成修改的顶表面；
使用原子层沉积在与所述第一开口相邻的所述第一掩模层的侧表面上方沉积间隔件，其中，在沉积所述间隔件之后，所述修改的顶表面没有所述间隔件；以及
去除所述第一掩模层。
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