TW202215494A - 半導體結構的製造方法 - Google Patents

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Abstract

一種方法，包括沉積一硬遮罩於一目標層上方。沉積硬遮罩包括沉積具有一第一密度的一第一硬遮罩層以及沉積一第二硬遮罩層於第一硬遮罩層上方，其中第二硬遮罩層的第二密度大於第一密度。方法更包括形成複數個心軸於硬遮罩上方；沉積一間隔物層於心軸的側壁上方並沿著心軸的側壁；圖案化間隔物層以提供複數個間隔物於心軸的側壁上；在圖案化間隔物層之後，移除心軸；轉移間隔物的一圖案至硬遮罩；以及圖案化目標層，其中使用硬遮罩作為一遮罩。

Description

半導體圖案化及所產生的結構
無
隨著半導體裝置的縮小尺寸的增加，多種處理技術（例如光微影）適於允許製造尺寸越來越小的裝置。舉例而言，隨著閘極密度的增加，裝置中多個特徵的製造製程（例如上覆的互連特徵）將與裝置特徵的整體縮小兼容。然而，隨著半導體製程的製程窗口越來越小，這些裝置的製造已經接近甚至超過了光微影設備的理論極限。隨著半導體裝置的不斷縮小，裝置的元件之間的期望間隔（即間距）小於使用傳統的光學遮罩與光微影設備所能製造的間距。
無
以下揭示提供多個不同實施方式或實施例，以實現所提供之申請標的不同特徵。以下敘述之成份與排列方式的特定實施例是為了簡化本揭示內容。當然，此等僅僅為實施例，並不旨在限制本揭示內容。舉例而言，在隨後描述中的在第二特徵之上或在第二特徵上形成第一特徵可包括形成直接接觸的第一特徵與第二特徵之實施例，還可以包括在第一特徵與第二特徵之間形成額外特徵，從而使第一特徵與第二特徵不直接接觸之實施例。另外，本揭示內容的各實施例中可重複元件符號及／或字母。此重複係出於簡化及清楚之目的，且本身不指示所論述各實施例及／或構造之間的關係。
此外，本文中使用空間性相對用詞，例如「下方（beneath）」、「之下（below）」、「下（較低的）」、「之上 （above）」、「上（upper）」及其類似用語，係利於敘述圖式中一個元件或特徵與另一個元件或特徵的關係。這些空間性相對用詞本意上涵蓋除了圖中所繪示的位向之外，也涵蓋使用或操作中之裝置的不同位向。裝置也可被轉換成其他位向（旋轉90度或其他位向），因此本文中使用的空間性相對描述以應做類似的解釋。
針對具體的一個圖案化製程（即自對準雙圖案化（self-aligned double patterning，SADP）製程）敘述了多個實施方式，其中對心軸進行圖案化，沿著心軸的側壁形成間隔物，接著移除心軸而留下間隔物，以在心軸的間距的一半處界定圖案。然而，多個實施方式可以指其他圖案化製程，例如自對準四重圖案化（self-aligned quadruple patterning，SAQP）及其類似。
根據一些實施方式提供了半導體裝置與方法。特別地，執行自對準的雙重圖案化製程以圖案化半導體裝置中的目標層中的特徵（例如半導體鰭、閘極結構、導線、或其類似）。圖案化的特徵的間距至少是使用光微影製程可以獲得的最小間距的一半。在多個實施方式中，在圖案化製程期間，在目標層上方使用多層氧化物作為硬遮罩。多層氧化物硬遮罩可包括第一氧化物層與第二氧化物層，第二氧化物層位於第一氧化物層上方。第二氧化物層的密度可以大於第一氧化物層。使用實施方式的多層硬遮罩可以實現優點。舉例而言，相對緻密的第二氧化物層可以幫助減少圖案化期間的氧化物損失，並改善臨界尺寸（critical dimension，CD）的控制。此外，在採用雙重圖案化製程以對半導體鰭進行圖案化的實施方式中，亦可獲得缺陷的減少（例如遮罩層中的翹曲較少）與改進的鰭輪廓控制（例如更均勻的輪廓）。此外，相較於較緻密的第二氧化物層，由於第一氧化物層的沉積時間較快，因此使用較不緻密的第一氧化物層可以降低成本並提高產率。
第1圖至第10圖示出了根據一些示例性實施方式之在半導體裝置100的目標層104中特徵之形成的中間階段的橫截面圖。根據本揭示的實施方式，目標層104是其內將形成複數個圖案的一個層。在一些實施方式中，半導體裝置100以作為一個較大的晶圓的一部分受到處理。在這些實施方式中，在形成半導體裝置100的多個特徵（例如主動裝置、互連結構、及其類似）之後，可以對晶圓的劃線區域施加分離（singulation）製程以將個別半導體晶粒從晶圓分開（也稱為分離）。
在一些實施方式中，目標層104是半導體基板。半導體基板可包含摻雜或未摻雜的矽，或絕緣體上半導體（SOI）基板的主動層。目標層104可包括其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及／或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及／或GaInAsP；或其組合。也可以使用其他基板，例如多層或漸變（gradient）基板。可以利用一實施方式的製程對半導體基板進行圖案化，並且可以使用後續的製程步驟在基板中形成淺溝槽隔離（shallow trench isolation，STI）區域。半導體鰭可以從所形成的STI區域之間突出。可以在半導體鰭中形成源極／汲極區，並且可以在鰭的通道區上方形成閘極介電質與電極層，從而形成半導體裝置，半導體裝置例如為鰭式場效電晶體（fin field effect transistor, finFET）。
在一些實施方式中，目標層104是導電層，例如金屬層或多晶矽層，其係毯覆式（blanket）地沉積。可以將實施方式的圖案化製程應用於目標層104以圖案化finFET的半導體閘極及／或虛擬閘極。透過使用實施方式的製程以圖案化導電性的目標層104，能夠減小相鄰的閘極之間的間隔並且可以增加閘極密度。在這些實施方式中，舉例而言，目標層104可以形成在如上所述的半導體基板上方。
在一些實施方式中，目標層104是金屬間介電質（inter-metal dielectric，IMD）層。在這些實施方式中，目標層104包含低介電常數介電材料，其具有例如低於3.8、低於約3.0、或低於約2.5的介電常數（k值）。在替代實施方式中，目標層104是IMD層，其包含k值高於3.8的高介電常數介電材料的層。可以透過實施方式的製程在目標層104中以圖案化方式獲得開口，並且可以在開口中形成導電線及／或導孔。在這些實施方式中，目標層可形成於半導體基板（例如上述的半導體基板）上方，而裝置（例如電晶體、二極體、電容器、電阻器等）可形成在半導體基板的主動表面中及／或形成在半導體基板的主動表面上。
黏著層102沉積於目標層104上方。可以透過物理氣相沉積（physical vapor deposition，PVD），化學氣相沉積（chemical vapor deposition, CVD），原子層沉積（atomic layer deposition, ALD）或其類似方式來沉積黏著層102。在一些實施方式中，黏著層102可以在隨後的鰭形成期間作為黏著層並且可以用作蝕刻停止層。雖然第1圖示出黏著層102物理性地接觸目標層104，但是黏著層102與目標層104之間可設置任何數量的中介層。
膜堆疊更包括硬遮罩層106，其中硬遮罩層106形成於黏著層102上方。硬遮罩層106可以由相較於黏著層102而言能夠選擇性地被蝕刻的材料來形成。舉例而言，在黏著層102包含氧化物的實施方式中，硬遮罩層106可以是氮化物，例如氮化矽或其類似。可透過例如PVD、CVD、ALD、或其類似來沉積硬遮罩層106。在一些實施方式中，硬遮罩層106可具有例如約200Å至約300Å的範圍。
膜堆疊更包括多層的硬遮罩108，其中多層的硬遮罩108位於硬遮罩層106上方。多層的硬遮罩108可包括第一硬遮罩層108A與位於第一硬遮罩層108A上方的第二硬遮罩層108B。在一些實施方式中，多層的硬遮罩108可包含相較於硬遮罩層106而言能夠選擇性地被蝕刻的材料。舉例而言，在硬遮罩層106包含氮化物的實施方式中，多層的硬遮罩108可包含氧化物。具體地，在一些實施方式中，第一硬遮罩層108A與第二硬遮罩層108B各包含矽氧化物（例如SiO 2或其類似）、矽氮氧化物（SiON）、碳氮氧化矽（SiOCN）、其組合、或其類似。
在多個實施方式中，第二硬遮罩層108B的密度高於第一硬遮罩層108A的密度。舉例而言，第一硬遮罩層108A的密度在約1.6 g/cm 3至約1.8 g/cm 3的一範圍內，而第二硬遮罩層108B的密度在約1.8 g/cm 3至約2.3 g/cm 3的一範圍內。在多個實施方式中，第二硬遮罩層108B的密度為至少約1.8 g/cm 3。透過在多層的硬遮罩108中使用相對緻密的（例如在上述範圍內）頂層，第二硬遮罩層108B可以在隨後的圖案化步驟中保護底下的特徵部（例如第一硬遮罩層108A）並減少製造缺陷。舉例而言，較緻密的材料較不易被蝕刻，並且可以實現多層的硬遮罩108的氧化物損失，從而獲得遮罩翹曲控制的改善、臨界尺寸控制的改善、以及目標層104中的圖案化特徵（例如鰭）的輪廓的改善。
在一些實施方式中，使用CVD（例如電漿增強CVD（plasma enhanced CVD, PECVD）來沉積第一硬遮罩層108A與第二硬遮罩層108B兩者。第二硬遮罩層108B可以與第一硬遮罩層108A原位沉積（例如在連續真空環境中的同一製程室內）。在第一硬遮罩層108A與第二硬遮罩層108B兩者的沉積期間使用的前驅物可包括含矽氣體（例如SiH 4）與含氧氣體（例如N 2O）。在沉積期間也可能存在其他氣體，例如載體氣體。在一些實施方式中，可以在相較於第一硬遮罩108A較高的電漿功率及／或較低的沉積速率來執行第二硬遮罩層108B的沉積，以使第二硬遮罩層108B的密度可大於第一硬遮罩層108A。舉例而言，沉積第二硬遮罩層108B時施加的電漿功率可以在約400W至約800W的一範圍內，而沉積第一硬遮罩層108A時施加的電漿功率可以在約200W至約400W的一範圍內。作為另一示例，第二硬遮罩層108B的沉積速率可以在約10 Å/s至約30 Å/s的一範圍內，而第一硬遮罩層108A的沉積速率可以在約30 Å/s至約60 Å/s的一範圍內。
在其他實施方式中，可以透過CVD（例如使用上述的製程參數）來沉積第一硬遮罩層108A，並且可以透過與第一硬遮罩層108A異位（ex-situ）執行（例如在不同的製程室中）的不同製程來沉積第二硬遮罩層108B。舉例而言，可以透過原子層沉積（ALD）來沉積第二硬遮罩層108B。在一些實施方式中，ALD製程可包括使含矽的前驅物（例如H 2Si[N(C 2H 5) 2] 2、SAM 24、或其類似）與含氧的前驅物（例如氧電漿或其類似）流動至製程室中以沉積第二硬遮罩層108B。在沉積期間也可能存在其他氣體，例如載體氣體。
在所產生的結構中，第二硬遮罩層108B薄於第一硬遮罩層108A。舉例而言，第一硬遮罩層108A可具有厚度T1，其中厚度T1在約400Å至約1000Å的一範圍內，而第二硬遮罩層108B可具有厚度T2，厚度T2在約50Å至約150Å的一範圍內。此外，厚度T2與厚度T1的一比值可在約1:6至約1:4的一範圍內。已觀察到當第一硬遮罩層108A的厚度T1小於或大於上述範圍時，用以沉積硬遮罩108的處理時間可能太久，並且製造成本可能是無法接受地高。此外已經觀察到當厚度T2小於上述範圍時，在圖案化期間，第二硬遮罩層108B可能沒有充分保護底下的第一硬遮罩層108A，從而造成無法接受地的高水平的氧化物損失與製造缺陷。
膜堆疊更包括形成在硬遮罩108上方的心軸層112。心軸層112可包含矽（例如非晶矽）或其類似。可以使用任何合適的製程來沉積心軸層112，例如ALD、CVD、PVD、或其類似。
三層光阻120形成於心軸層112上方的膜堆疊上。三層光阻120包括下方層114、位於下方層114上方的中間層116，以及位於中間層116上方的上方層118。下方層114與上方層118可以由包括有機材料的光阻（例如光敏材料）形成。在一些實施方式中，下方層114亦可以是底部抗反射塗層（anti-reflective coating，BARC）。中間層116可包含無機材料，其可以是氮化物（例如氮化矽）、氧氮化物（例如氧氮化矽）、氧化物（例如氧化矽）、或其類似。相對於上方層118與下方層114，中間層116具有高蝕刻選擇性。可以使用例如旋轉塗佈製程順序地毯覆式沉積三層光阻120的多個層。雖然在此討論一個三層光阻120，然而在其他實施方式中，光阻120可以是單層或雙層光阻（例如僅包括下方層114與上方層118，而沒有中間層116）。所使用的光阻類型（例如單層、雙層或三層）可能取決於用以圖案化心軸層112的光微影製程。舉例而言，在高階極紫外（extreme ultraviolet，EUV）微影製程中，可以使用單層或雙層光阻120。
在一些實施方式中，使用光微影製程對上方層118進行圖案化。接著，上方層118用作中間層116的圖案化時的蝕刻遮罩（見第2圖）。中間層116接著用作下方層114的圖案化時的蝕刻遮罩，而下方層114接著用以圖案化心軸層112（見第3圖與第4圖）。已經觀察到透過使用三層光阻（例如三層光阻120）蝕刻目標層（例如心軸層112），可以獲得目標層（例如心軸層112）中精細間距的圖案的解析度的改善。
使用任何合適的光微影製程將上方層118圖案化以在其中形成開口122。作為上方層118中的圖案化開口122的示例，可以在上方層118上方設置光罩。上方層118可接著暴露於輻射束，輻射束包括紫外線（ultraviolet，UV）或準分子雷射，例如來自氟化氪（KrF）準分子雷射的248 nm束，來自氟化氬（ArF）準分子雷射的193 nm束，或來自F 2準分子雷射的157 nm束，或其類似，而光罩遮蔽上方層118的區域。可以使用浸沒式微影系統進行頂部光阻層的曝光，以增加解析度並減小可獲得的最小間距。可以執行烘烤或固化操作以硬化上方層118，並可使用顯影劑以移除上方層118的曝光部分或未曝光部分，取決於使用的是正型或負型光阻。僅使用光微影製程可以使開口122的間距P1成為可獲得的最小間距。舉例而言，在一些實施方式中，開口122的間距P1為約80 nm或以下，或甚至約為28nm或以下。也考量了開口122的其他間距P1。
在上方層118的圖案化之後，上方層118的圖案在蝕刻製程中被轉移到中間層116。蝕刻製程是各向異性的，因此上方層118中的開口122延伸穿過中間層116，並且中間層116中的開口與上方層118中的開口具有大致相同的尺寸。所產生的結構如第2圖所示。
可選地，可以執行修整製程以增加中間層116中的開口122的大小。在一實施方式中，修整製程是各向異性的電漿蝕刻製程，其製程氣體包括O 2、CO 2、N 2/H 2、H 2、其類似、其一組合、或任何其他適合修整中間層116的氣體。修整可以增加開口122的寬度W 1並且減小開口122之間的中間層116的部分的寬度W 2。舉例而言，在一些實施方式中，在修整之後，寬度W 2可以是20nm或以下。可以執行修整製程，以便獲得所需的寬度W 1與寬度W 2的比值，以使隨後定義的結構均勻地間隔。在其他實施方式中，首先將中間層116圖案化以具有所需的寬度W 1與寬度W 2的比值，而可以省略修整製程。
在第3圖中，執行蝕刻製程以將中間層116的圖案轉移至下方層114，從而使開口122延伸穿過下方層114。下方層114的蝕刻製程是各向異性的，使得中間層116中的開口122延伸穿過下方層114，並且中間層116中的開口與下方層114中的開口具有大致相同的尺寸。作為蝕刻下方層114的一部分，可能會消耗上方層118（見第1圖與第2圖）。
在第4圖中，使用蝕刻製程將下方層114（見第3圖）的圖案轉移到心軸層112。心軸層112的蝕刻製程是各向異性的，使得下方層114中的開口122延伸穿過心軸層112。開口122在心軸層112中與在下方層114中具有約相同的寬度。蝕刻可以是乾蝕刻（例如電漿蝕刻）或其類似。
當對心軸層112進行圖案化時，可以將緊接在心軸層112（例如硬遮罩108）底下的一個層用作蝕刻停止層。具體地，蝕刻製程可以使用一蝕刻劑，此蝕刻劑選擇性地蝕刻心軸層112，且沒有顯著地蝕刻第二硬遮罩層108A。舉例而言，在心軸層112包含矽而硬遮罩層包含矽氧化物的實施方式中，蝕刻製程可以使用HBr、CF 4、Cl 2、NF 3、或其類似作為蝕刻劑。
故此，心軸124由心軸層112的殘餘部分（例如位於開口122之間的心軸層112的部分）所定義。心軸124具有間距P1（亦見第1圖）。在一些實施方式中，間距P1是使用光微影製程可以實現的最小間距。此外，每個心軸112具有一寬度W 2，寬度W 2可以是20nm或以下。在一些實施方式中。在蝕刻心軸層112期間，中間層116被消耗，且下方層114可能至少部分地被消耗。
在蝕刻心軸層112時未完全消耗下方層114的實施方式中，可執行灰化製程以移除下方層114的剩餘殘留物。灰化製程可包含氧電漿脫除，其中使心軸124暴露至氧電漿。
在第5圖中，間隔物層126形成在心軸124的側壁的上方並沿著心軸124的側壁延伸。間隔物層126可以進一步沿著開口122中的硬遮罩108的頂表面延伸。間隔物層126的材料選擇為相較於硬遮罩108與心軸124而言具有高蝕刻選擇性的材料。舉例而言，間隔物層126可以包含SiN、SiCON、SiON、金屬、金屬合金、及其類似，並且可以使用任何合適的製程來沉積，例如ALD、CVD、或其類似。在一些實施方式中，間隔物層126的沉積製程是共形的，使得間隔物層126在心軸124的側壁上的厚度基本上等於（例如在製造公差範圍內）間隔物層126在心軸124的頂表面與開口122的底表面上的厚度。
在第6圖中，對間隔物層126進行圖案化以移除間隔物層126的側向部分，同時在心軸124的側壁上留下間隔物128。蝕刻間隔物層126暴露出心軸124與心軸124底下的層的部分（例如硬遮罩108）。圖案化間隔物層126可包括乾蝕刻製程，其可選擇性地以較高的速率蝕刻間隔物層126，相較於蝕刻心軸124。蝕刻間隔物層126的示例性蝕刻劑可包括氟反應性氣體，例如CF 4、NF 3、HCl、HBr、或其類似。可以結合使用其他製程氣體與蝕刻劑，例如氧氣（O 2）、氮氣（N 2）、氬氣（Ar）、其組合、或其類似。乾蝕刻製程可以是各向異性的，並蝕刻暴露出的間隔物層126的側向部分，同時在心軸124上留下間隔物層126的垂直部分（間隔物128）。
在第7A圖中，使用蝕刻製程移除心軸124。由於心軸124與間隔物128在相同的蝕刻製程中具有不同的蝕刻選擇性，因此可以在沒有移除間隔物128的情況下移除心軸124。蝕刻心軸124暴露出底下的硬遮罩108，其中硬遮罩108可以作為蝕刻停止層。在一些實施方式中，蝕刻心軸124可以減小間隔物128的高度，且沒有移除間隔物128。移除心軸124可包含一乾蝕刻製程，此乾蝕刻製程相似於如上在第4圖中所述的用以圖案化心軸124的製程。
在移除心軸124之後，間隔物128可具有間距P2。在使用如上所述SADP製程的實施方式中，間距P2是光微影製程可獲得的最小間距（例如間距P1）的一半。間隔物128定義用於硬遮罩108的圖案。在一些實施方式中，間隔物128對應於隨後被圖案化到目標層104中的半導體鰭或閘極結構的一圖案。
第7B圖示出了第7A圖的區域100'的詳細視圖。如第7B圖中所示，在移除心軸124時，形成間隔物128（見第6圖）時與圖案化心軸124（見第4圖）時，第二硬遮罩層108B覆蓋並保護底下的第一硬遮罩層108A不受蝕刻。由於第二硬遮罩層108B相對緻密，所以第二硬遮罩層108B比第一硬遮罩層108A更不容易被蝕刻。因此可以減少氧化物的損失。舉例而言，由於移除心軸124、形成間隔物128並圖案化心軸124，第二硬遮罩層108B中可蝕刻出凹槽130，且凹槽130的深度D1可小於約3nm，例如在約1nm至約2nm的一範圍內。已經觀察到當底下的硬遮罩108的氧化物損失在上述範圍內（例如小於3nm），間隔物128是相對筆直的，同時避免了不希望的翹曲，並且可以控制間隔物128的立足點（footing）（例如間隔物128周圍的硬遮罩108的輪廓）。因此，當隨後對目標層104進行圖案化時，可以減少製造缺陷並改善輪廓／臨界尺寸控制。
在第8圖中，使用間隔物128作為蝕刻遮罩來蝕刻硬遮罩108。故此，硬遮罩108可具有與間隔物128相同的圖案與間距。在一些實施方式中，蝕刻硬遮罩108包含各向異性乾蝕刻及／或濕蝕刻。舉例而言，可以透過乾蝕刻（例如使用CF 4、NF 3、HCl、HBr、或其類似）對硬遮罩108進行圖案化，隨後的濕蝕刻（例如使用稀釋的氟化氫（diluted hydrogen fluoride，DHF）、過氧化硫混合物（sulfur peroxide mix, SPM）、或其類似）以除去副產物，以及清潔製程（例如標準清潔（standard clean 1，SC-1）或其類似）以清潔顆粒。蝕刻硬遮罩108可能消耗間隔物128，消耗第二硬遮罩層108B，並部分消耗第一硬遮罩層108A。因此，在蝕刻硬遮罩108之後，僅第一硬遮罩層108A可以保留，而間隔物128與第二硬遮罩層108B可以被移除。
接著，在第9圖中，使用硬遮罩108作為蝕刻遮罩以圖案化目標層104中的開口120，其中開口120可定義鰭142。蝕刻目標層104可包含各向異性乾蝕刻製程及／或濕蝕刻製程。目標層104的殘餘部分可具有與第7A圖的間隔物128相同的圖案。圖案化目標層104可能會進一步消耗硬遮罩108，而第一硬遮罩層108A的高度可能減少。在多個實施方式中，可以透過使用具有不同密度的兩個不同的層的硬遮罩108來改善鰭142的輪廓。具體地，第二硬遮罩層108B是相對緻密的，以允許減小氧化物損失，並允許所產生的待圖案化的鰭142的寬度具有改進的均勻性。
可以在結構100應用額外的製程步驟以形成鰭式場效電晶體（FinFET）裝置。舉例而言，可以在鰭142周圍沉積隔離區，接著可以對隔離區進行凹槽化以暴露鰭142的上部分。鰭142的上部分中可圖案化出開口，且可在開口中生長磊晶源極／汲極區。此外，閘極結構可形成於鰭142的上部分的側壁上方並沿著鰭142的上部分的側壁。第10圖以三維圖示出根據一些實施方式之FinFET的一個示例。FinFET包含鰭142，可以根據以上第1圖至第9圖中敘述的製程對鰭142進行圖案化。鰭142從相鄰的隔離區56之上與之間突出。閘極介電層92沿著側壁並位於鰭142的頂表面上方，而閘極電極94位於閘極介電層92上方。源極／汲極區82設置於鰭142的相對側，相對於閘極介電層92與閘極電極94。
上述實施方式中的目標層104是單層材料。在其他實施方式中，目標層104可具有多層結構。舉例而言，第10圖與第11圖示出了另一實施方式，其中目標層104包含交替的半導體層104A與104B。半導體層104A可包含第一半導體材料，而半導體層104B可包含第二半導體材料，其中相較於第一半導體材料，第二半導體材料可以選擇性地被蝕刻。舉例而言，半導體層104A可包含矽，而半導體層104B可包含矽鍺。可接著移除半導體層104B，並且可以對半導體層104A進行圖案化以形成奈米結構電晶體裝置的通道區。在一些實施方式中，奈米結構電晶體可以是奈米線電晶體、奈米片電晶體、閘極全圍繞電晶體、或其類似。
第11圖示出了類似於第1圖的結構100的初始結構150，其中相似的參考標號係指使用相似的製程而形成的相似元件。舉例而言，硬遮罩108可包括第一硬遮罩層108A與第二硬遮罩層108B，第二硬遮罩層108B位於第一硬遮罩層108A上方。第二硬遮罩層108A可以是相對緻密的。第12圖示出了在使用如上參照第1圖至第8圖所述的相似製程對目標層（包括半導體層104A與104B）進行圖案化以界定鰭之後的一個實施方式。由於使用多層的硬遮罩108，因此可以在圖案化後的目標層104中獲得改善的輪廓。
可以在結構100應用額外的製程步驟以形成奈米結構電晶體裝置。舉例而言，可以在鰭周圍沉積隔離區，接著可以對隔離區進行凹槽化以暴露鰭的上部分。鰭的上部分中可圖案化出開口，且可在開口中生長磊晶源極／汲極區。此外，可移除半導體層104A，且可對半導體層104B進行圖案化以界定通道區。可形成圍繞通道區的閘極結構。
第13圖在三維圖中示出了根據一些實施方式之奈米結構電晶體的示例。奈米結構電晶體包含奈米結構55（例如奈米片、奈米線或其類似），奈米結構55位於基板50（例如半導體基板）上的鰭上方，其中奈米結構55作為用於奈米結構電晶體的通道區。可透過圖案化半導體層104A形成奈米結構55。奈米結構55可包括p型奈米結構、n型奈米結構或其一組合。隔離區域68設置在相鄰的鰭66之間，其中鰭66可以突出於相鄰的隔離區域68之上或從相鄰的隔離區域68之間突出。雖然隔離區域68被敘述／圖示為與基板50分離，但是如本文所使用的，術語「基板」可以指半導體基板本身或半導體基板與隔離區的組合。另外，雖然鰭66的底部被示為與基板50具有單一連續的材料，然而鰭66及／或基板50的底部可包含單個材料或複數個材料。在本文中，鰭66是指在相鄰的隔離區域68之間延伸的部分。
閘極介電層96位於鰭66的頂表面上方，並且沿著奈米結構55的頂表面、側壁與底表面。閘極電極98位於閘極介電層96上方。磊晶源極／汲極區90設置在鰭66上，鰭66位於閘極介電層96與閘極電極98的相對側上。
根據一些實施方式提供了半導體裝置與方法。特別地，執行自對準的雙重圖案化製程以圖案化半導體裝置中的目標層中的特徵（例如半導體鰭、閘極結構、導線、或其類似）。圖案化的特徵的間距至少是使用光微影製程可以獲得的最小間距的一半。在多個實施方式中，在圖案化製程期間，在目標層上方使用多層氧化物作為硬遮罩。多層氧化物硬遮罩可包括第一氧化物層與第二氧化物層，第二氧化物層位於第一氧化物層上方。第二氧化物層的密度可以大於第一氧化物層。使用實施方式的多層硬遮罩可以實現優點。舉例而言，相對緻密的第二氧化物層可以幫助減少圖案化期間的氧化物損失，並改善臨界尺寸的控制。此外，在採用雙重圖案化製程以對半導體鰭進行圖案化的實施方式中，亦可獲得缺陷的減少（例如遮罩層中的翹曲較少）與改進的鰭輪廓控制（例如更均勻的輪廓）。此外，相較於較緻密的第二氧化物層，由於第一氧化物層的沉積時間較快，因此使用較不緻密的第一氧化物層可以降低成本並提高產率。
在一些實施方式中，方法包括沉積一硬遮罩於一目標層上方，其中沉積硬遮罩包含：沉積一第一硬遮罩層，該第一硬遮罩層具有一第一密度；以及沉積一第二硬遮罩層於該第一硬遮罩層上方，該第二硬遮罩層具有一第二密度，該第二密度大於該第一密度。方法進一步包括形成複數個心軸於該硬遮罩上方；沉積一間隔物層於該些心軸的側壁上方並沿著該些心軸的側壁；圖案化該間隔物層以提供複數個間隔物於該些心軸的該些側壁上；在圖案化該間隔物層之後，移除該些心軸；轉移該些間隔物的一圖案至該硬遮罩；以及圖案化該目標層，其中使用該硬遮罩作為一遮罩。可選地，在一些實施方式中，該第一硬遮罩層與該第二硬遮罩層各包含矽氧化物。可選地，在一些實施方式中，該第一硬遮罩層包含矽氧化物，且其中該第二硬遮罩層包含矽氮氧化物，碳氮氧化矽，或其一組合。可選地，在一些實施方式中，沉積該第二硬遮罩層包含原位沉積該第二硬遮罩層與該第一硬遮罩層。可選地，在一些實施方式中，沉積該第一硬遮罩層包含一化學氣相沉積（CVD）製程，且其中沉積該第二硬遮罩層包含一原子層沉積（ALD）製程，該原子層沉積（ALD）製程相對於該化學氣相沉積製程異位（ex-situ）進行。可選地，在一些實施方式中，該第一硬遮罩層具有一第一厚度，其中該第二硬遮罩層具有一第二厚度，且其中該第二厚度與該第一厚度的一比值在1:6至1:4的一範圍內。可選地，在一些實施方式中，該第二厚度在約50Å至約150Å的一範圍內，且其中該第一厚度在約400Å至約1000Å的一範圍內。可選地，在一些實施方式中，該目標層為一半導體基板，且其中圖案化該目標層使用該硬遮罩包含圖案化該半導體基板中的多個半導體鰭。
在一些實施方式中，方法包括沉積一第一氧化物硬遮罩層於一目標層上方；沉積一第二氧化物硬遮罩層於該第一氧化物硬遮罩層上方，其中該第二氧化物硬遮罩層具有一密度，該密度大於該第一氧化物硬遮罩層的一密度；沉積一心軸層於該第二氧化物硬遮罩層上方；蝕刻該心軸層以界定複數個心軸；形成間隔物於該些心軸的多個側壁上；移除該些心軸以在該些間隔物之間界定多個開口；使用該些間隔物作為一遮罩以圖案化該第一氧化物硬遮罩層；以及使用該第一氧化物硬遮罩層作為一遮罩以圖案化該目標層。可選地，在一些實施方式中，移除該些心軸蝕刻一凹槽至該第二氧化物硬遮罩層中。可選地，在一些實施方式中，該凹槽的一深度小於3nm。可選地，在一些實施方式中，使用該些間隔物作為該遮罩以圖案化該第一氧化物硬遮罩層包含在圖案化該第一氧化物硬遮罩層時移除該第二氧化物硬遮罩層。可選地，在一些實施方式中，使用該第一氧化物硬遮罩層作為該遮罩以圖案化該目標層包含移除該第一氧化物硬遮罩層的多個上部分。可選地，在一些實施方式中，沉積該第二氧化物硬遮罩層包含沉積該第二氧化物硬遮罩層在與沉積該第一氧化物硬遮罩層相同的一製程室中。可選地，在一些實施方式中，沉積該第二氧化物硬遮罩層包含沉積該第二氧化物硬遮罩層在與沉積該第一氧化物硬遮罩層不同的一製程室中。
在一些實施方式中，方法包含：沉積一第一氧化物層於一半導體層上方，並沉積一第二氧化物層於該第一氧化物層上方。該第二氧化物層具有一密度，該密度大於該第一氧化物層的一密度，且其中該第二氧化物層薄於該第一氧化物層。方法進一步包括形成複數個心軸於該第二氧化物層上方；形成多個間隔物於該些心軸的多個側壁上；移除該些心軸以在該些間隔物之間界定多個開口，其中移除該些心軸蝕刻該第二氧化物層中的多個凹槽；使用該些間隔物作為一遮罩以圖案化該第一氧化物層；以及使用該第一氧化物層作為一遮罩以圖案化該半導體層。可選地，在一些實施方式中，該第二氧化物層的一厚度與該第一氧化物層的一厚度的一比值在1:6至1:4的一範圍內。可選地，在一些實施方式中，該些凹槽的每一者的個別的一深度小於3nm。可選地，在一些實施方式中，該第二氧化物層包含矽氧化物、矽氮氧化物、碳氮氧化矽、或其一組合。可選地，在一些實施方式中，在移除該些心軸時，該第二氧化物層完全地覆蓋該第一氧化物層。
前述內容概述若干實施例或實例之特徵，以使得熟習此項技術者可較佳理解本揭示之態樣。熟習此項技術者應理解，他們可容易地使用本揭示作為設計或修改用於執行本文所介紹之實施方式相同目的及／或達成相同優點的其他製程及結構之基礎。熟習此項技術者應同時認識到，這些的等效構造並不偏離本揭示之精神及範疇，且其可在不偏離本揭示之精神及範疇之情況下於本文中進行各種變化、替換及變更。
50:基板 55:奈米結構 56:隔離區 66:鰭 68:隔離區域 82:源極／汲極區 90:磊晶源極／汲極區 92:閘極介電層 94:閘極電極 96:閘極介電層 98:閘極電極 100:結構 100':區域 102:黏著層 104:目標層 104A:半導體層 104B:半導體層 106:硬遮罩層 108:硬遮罩 108A:第一硬遮罩層 108B:第二硬遮罩層 112:心軸層 114:下方層 116:中間層 118:上方層 120:三層光阻 122:開口 124:心軸 126:間隔物層 128:間隔物128 130:凹槽 142:鰭 150:初始結構 D1:深度 P1:間距 P2:間距 T1:厚度 T2:厚度 W 1:寬度 W 2:寬度
本揭示的態樣可由以下的詳細敘述結合附圖閱讀來獲得最佳的理解。應強調，根據工業標準實務，各特徵並未按比例繪製，並且僅用於示意的目的。事實上，為了論述的清楚性，各特徵的大小可任意地增加或縮小。 第1圖、第2圖、第3圖、第4圖、第5圖、第6圖、第7A圖、第7B圖、第8圖、第9圖、與第10圖示出根據多個實施方式之製造半導體裝置的多個中間階段的橫截面圖與透視圖。 第11圖至第13圖示出根據多個其他實施方式之製造半導體裝置的多個中間階段的橫截面圖與透視圖。
國內寄存資訊（請依寄存機構、日期、號碼順序註記） 無 國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記） 無
100:結構
102:黏著層
104:目標層
106:硬遮罩層
108A:第一硬遮罩層
142:鰭

Claims (20)

  1. 一種方法，包含： 沉積一硬遮罩於一目標層上方，其中沉積該硬遮罩包含： 沉積一第一硬遮罩層，該第一硬遮罩層具有一第一密度；以及 沉積一第二硬遮罩層於該第一硬遮罩層上方，該第二硬遮罩層具有一第二密度，該第二密度大於該第一密度； 形成複數個心軸於該硬遮罩上方； 沉積一間隔物層於該些心軸的側壁上方並沿著該些心軸的側壁； 圖案化該間隔物層以提供複數個間隔物於該些心軸的該些側壁上； 在圖案化該間隔物層之後，移除該些心軸； 轉移該些間隔物的一圖案至該硬遮罩；以及 圖案化該目標層，其中使用該硬遮罩作為一遮罩。
  2. 如請求項1所述的方法，其中該第一硬遮罩層與該第二硬遮罩層各包含矽氧化物。
  3. 如請求項1所述的方法，其中該第一硬遮罩層包含矽氧化物，且其中該第二硬遮罩層包含矽氮氧化物、碳氮氧化矽、或其一組合。
  4. 如請求項1所述的方法，其中沉積該第二硬遮罩層包含原位沉積該第二硬遮罩層與該第一硬遮罩層。
  5. 如請求項1所述的方法，其中沉積該第一硬遮罩層包含一化學氣相沉積（CVD）製程，且其中沉積該第二硬遮罩層包含一原子層沉積（ALD）製程，該原子層沉積（ALD）製程相對於該化學氣相沉積製程異位（ex-situ）進行。
  6. 如請求項1所述的方法，其中該第一硬遮罩層具有一第一厚度，其中該第二硬遮罩層具有一第二厚度，且其中該第二厚度與該第一厚度的一比值在1:6至1:4的一範圍內。
  7. 如請求項6所述的方法，其中該第二厚度在約50Å至約150Å的一範圍內，且其中該第一厚度在約400Å至約1000Å的一範圍內。
  8. 如請求項6所述的方法，其中該目標層為一半導體基板，且其中圖案化該目標層使用該硬遮罩包含圖案化該半導體基板中的多個半導體鰭。
  9. 一種方法，包含： 沉積一第一氧化物硬遮罩層於一目標層上方； 沉積一第二氧化物硬遮罩層於該第一氧化物硬遮罩層上方，其中該第二氧化物硬遮罩層具有一密度，該密度大於該第一氧化物硬遮罩層的一密度； 沉積一心軸層於該第二氧化物硬遮罩層上方； 蝕刻該心軸層以界定複數個心軸； 形成間隔物於該些心軸的多個側壁上； 移除該些心軸以在該些間隔物之間界定多個開口； 使用該些間隔物作為一遮罩以圖案化該第一氧化物硬遮罩層；以及 使用該第一氧化物硬遮罩層作為一遮罩以圖案化該目標層。
  10. 如請求項9所述的方法，其中移除該些心軸蝕刻一凹槽至該第二氧化物硬遮罩層中。
  11. 如請求項10所述的方法，其中該凹槽的一深度小於3nm。
  12. 如請求項9所述的方法，其中使用該些間隔物作為該遮罩以圖案化該第一氧化物硬遮罩層包含在圖案化該第一氧化物硬遮罩層時移除該第二氧化物硬遮罩層。
  13. 如請求項9所述的方法，其中使用該第一氧化物硬遮罩層作為該遮罩以圖案化該目標層包含移除該第一氧化物硬遮罩層的多個上部分。
  14. 如請求項9所述的方法，其中沉積該第二氧化物硬遮罩層包含在相同於沉積該第一氧化物硬遮罩層的一製程室中沉積該第二氧化物硬遮罩層。
  15. 如請求項14所述的方法，其中沉積該第二氧化物硬遮罩層包含在不同於沉積該第一氧化物硬遮罩層的一製程室中沉積該第二氧化物硬遮罩層。
  16. 一種方法，包含： 沉積一第一氧化物層於一半導體層上方； 沉積一第二氧化物層於該第一氧化物層上方，其中該第二氧化物層具有一密度，該密度大於該第一氧化物層的一密度，且其中該第二氧化物層薄於該第一氧化物層； 形成複數個心軸於該第二氧化物層上方； 形成多個間隔物於該些心軸的多個側壁上； 移除該些心軸以在該些間隔物之間界定多個開口，其中移除該些心軸蝕刻該第二氧化物層中的多個凹槽； 使用該些間隔物作為一遮罩以圖案化該第一氧化物層；以及 使用該第一氧化物層作為一遮罩以圖案化該半導體層。
  17. 如請求項16所述的方法，其中該第二氧化物層的一厚度與該第一氧化物層的一厚度的一比值在1:6至1:4的一範圍內。
  18. 如請求項16所述的方法，其中該些凹槽的每一者個別的一深度小於3nm。
  19. 如請求項16所述的方法，其中該第二氧化物層包含矽氧化物、矽氮氧化物、碳氮氧化矽、或其一組合。
  20. 如請求項16所述的方法，其中在移除該些心軸時，該第二氧化物層完全地覆蓋該第一氧化物層。
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