DE102021101467A1 - Halbleiterstrukturierung und resultierende strukturen - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 58
- 238000000034 method Methods 0.000 claims abstract description 108
- 125000006850 spacer group Chemical group 0.000 claims abstract description 65
- 238000000151 deposition Methods 0.000 claims abstract description 54
- 238000000059 patterning Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 238000000231 atomic layer deposition Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000011066 ex-situ storage Methods 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 238000007373 indentation Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 341
- 239000011295 pitch Substances 0.000 description 21
- 239000000463 material Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000002955 isolation Methods 0.000 description 11
- 230000008021 deposition Effects 0.000 description 10
- 239000002086 nanomaterial Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 238000009966 trimming Methods 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- -1 SiO 2 or the like) Chemical compound 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000002243 precursor Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000002070 nanowire Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VZPPHXVFMVZRTE-UHFFFAOYSA-N [Kr]F Chemical compound [Kr]F VZPPHXVFMVZRTE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000000671 immersion lithography Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
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Abstract
Ein Verfahren umfasst Abscheiden einer Hartmaske über einer Zielschicht. Abscheiden der Hartmaske umfasst Abscheiden einer ersten Hartmaskenschicht, die eine erste Dichte aufweist, und Abscheiden einer zweiten Hartmaskenschicht über der ersten Hartmaskenschicht, wobei die zweite Hartmaskenschicht eine zweite Dichte aufweist, die höher als die erste Dichte ist. Das Verfahren umfasst weiter Bilden einer Vielzahl von Dornen über der Hartmaske; Abscheiden einer Abstandhalterschicht über und entlang Seitenwänden der Vielzahl von Dornen; Strukturieren der Abstandhalterschicht, um eine Vielzahl von Abstandhaltern an den Seitenwänden der Vielzahl von Dornen bereitzustellen; nach Strukturieren der Abstandhalterschicht, Entfernen der Vielzahl von Dornen; Übertragen einer Strukturierung der Vielzahl von Abstandhaltern auf die Hartmaske; und Strukturieren der Zielschicht unter Verwendung der Hartmaske als eine Maske.
Description
- PRIORITÄT
- Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr.
63/085,202 - STAND DER TECHNIK
- Mit der zunehmenden Abwärtsskalierung von Halbleiterbauelementen werden unterschiedliche Verarbeitungstechniken (z.B. Fotolithografie) angepasst, um die Herstellung von Bauelementen mit zunehmend kleineren Abmessungen zu ermöglichen. Zum Beispiel, wenn die Dichte der Gates zunimmt, werden die Herstellungsprozesse unterschiedlicher Merkmale in dem Bauelement (z.B. darüberliegende Interconnect-Merkmale) angepasst, um mit der Abwärtsskalierung von Bauelementmerkmalen insgesamt kompatibel zu sein. Da Halbleiterprozesse zunehmend kleinere Prozessfenster aufweisen, hat sich jedoch die Herstellung dieser Bauelemente den theoretischen Grenzen von Fotolithografieausrüstung angenähert und diese sogar überschritten. Da Halbleiterbauelemente fortlaufend kleiner werden, ist der gewünschte Abstand zwischen Elementen (d.h. der Pitch) eines Bauelements geringer als der Pitch, der unter Verwendung herkömmlicher optischer Masken und Fotolithografieausrüstung hergestellt werden kann.
- Figurenliste
- Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
-
1 ,2 ,3 ,4 ,5 ,6 ,7A ,7B ,8 ,9 und10 veranschaulichen Querschnitt- und perspektivische Ansichten unterschiedlicher Zwischenstufen der Herstellung eines Halbleiterbauelements gemäß unterschiedlicher Ausführungsformen. -
11 bis13 veranschaulichen Querschnitt- und perspektivische Ansichten unterschiedlicher Zwischenstufen der Herstellung eines Bauelements gemäß unterschiedlicher anderer Ausführungsformen. - AUSFÜHRLICHE BESCHREIBUNG
- Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt begrenzend zu sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
- Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
- Unterschiedliche Ausführungsformen werden in Bezug auf einen spezifischen Strukturierungsprozess beschrieben, nämlich einen selbstausgerichteten Doppelstrukturierungsprozess (SADP-Prozess), wo Dorne (engl.: Mandrels) strukturiert werden, Abstandhalter entlang von Seitenwänden der Dorne gebildet werden und die Dorne entfernt werden, was die Abstandhalter überlasst, um eine Struktur bei einem halben Pitch der Dorne zu definieren. Unterschiedliche Ausführungsformen können jedoch auf andere Strukturierungsprozesse ausgerichtet sein, wie selbstausgerichtete Vierfachstrukturierung (SAQP) und dergleichen.
- Ein Halbleiterbauelement und Verfahren werden in Übereinstimmung mit manchen Ausführungsformen bereitgestellt. Insbesondere wird ein selbstausgerichteter Doppelstrukturierungsprozess durchgeführt, um Merkmale (z.B. Halbleiterfinnen, Gate-Strukturen, leitfähige Leitungen oder dergleichen) in eine Zielschicht in einem Halbleiterbauelement zu strukturieren. Die strukturierten Merkmale weisen einen Pitch auf, der mindestens eine Hälfte eines minimalen Pitches ist, der unter Verwendung fotolithografischer Prozesse erzielbar ist. In unterschiedlichen Merkmalen wird ein mehrschichtiges Oxid als eine Hartmaske über der Zielschicht während des Strukturierungsprozesses verwendet. Die mehrschichtige Oxidhartmaske kann eine erste Oxidschicht und eine zweite Oxidschicht über der ersten Oxidschicht aufweisen. Eine Dichte der zweiten Oxidschicht kann höher als die erste Oxidschicht sein. Vorteile können unter Verwendung einer Ausführungsform mehrschichtiger Hartmasken erzielt werden. Zum Beispiel kann die relativ dichte, zweite Oxidschicht dabei helfen, Oxidverlust während Strukturierung zu reduzieren und die Kontrolle über das kritische Ausmaß (CD) zu verbessern. Weiter können in Ausführungsformen, wo der Doppelstrukturierungsprozess zur Strukturierung von Halbleiterfinnen verwendet wird, auch reduzierte Defekte (z.B. weniger Biegung in der Maskenschicht) und verbesserte Finnenprofilkontrolle (z.B. ein einheitlicheres Profil) erzielt werden. Weiter kann die Verwendung einer relativ weniger dichten ersten Oxidschicht Kosten reduzieren und den Ertrag durch die schnellere Abscheidungszeit der ersten Oxidschicht verglichen mit der dichteren zweiten Oxidschicht, erhöhen.
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1 bis10 veranschaulichen Querschnittansichten von Zwischenstufen bei der Bildung von Merkmalen in einer Zielschicht 104 eines Halbleiterbauelements 100 in Übereinstimmung mit manchen beispielhaften Ausführungsformen. Die Zielschicht 104 ist eine Schicht, in der eine Vielzahl von Strukturen in Übereinstimmung mit Ausführungsformen der vorliegenden Offenbarung zu bilden ist. In manchen Ausführungsformen wird Halbleiterbauelement 100 als Teil eines größeren Wafers verarbeitet. In manchen Ausführungsformen kann, nachdem unterschiedliche Merkmale des Halbleiterbauelements 100 gebildet sind (z.B. aktive Bauelemente, Interconnect-Strukturen und dergleichen), ein Vereinzelungsprozess angewendet werden, um Liniengebiete des Wafers anzureißen, um individuelle Halbleiter-Dies von dem Wafer zu trennen (auch als Vereinzelung bezeichnet). - In manchen Ausführungsformen ist die Zielschicht 104 ein Halbleitersubstrat. Das Halbleitersubstrat kann Silizium, dotiert oder undotiert, oder eine aktive Schicht aus einem Halbleiter-auf-Isolator-Substrat (SOI-Substrat) aufweisen. Die Zielschicht 104 kann andere Halbleitermaterialien enthalten, wie Germanium; einen Verbindungshalbleiter, enthaltend Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, enthaltend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie mehrschichtige oder abgestufte Substrate, können auch verwendet werden. Das Halbleitersubstrat kann mit einem Ausführungsprozess strukturiert werden und nachfolgende Prozessschritte können verwendet werden, um Grabenisolationsgebiete (STI-Gebiete) in dem Substrat zu bilden. Halbleiterfinnen können zwischen den gebildeten STI-Gebieten vorragen. Source/Drain-Gebiete können in den Halbleiterfinnen gebildet sein und Gate-Dielektrikum- und Elektrodenschichten können über Kanalgebieten der Finnen gebildet werden, wodurch Halbleiterbauelemente wie Finnenfeldeffekttransistoren (FinFETs) gebildet werden.
- In manchen Ausführungsformen ist die Zielschicht 104 eine leitfähige Schicht, wie eine Metallschicht oder eine Polysiliziumschicht, die als Decke abgeschieden wird. Strukturierungsprozess der Ausführungsform können auf die Zielschicht 104 angewendet werden, um Halbleiter-Gates und/oder Dummy-Gates von FinFETs zu strukturieren. Indem Ausführungsformprozesse verwendet werden, um eine leitfähige Zielschicht 104 zu strukturieren, kann ein Abstand zwischen angrenzenden Gates reduziert werden und Gate-Dichte kann erhöht werden. In solchen Ausführungsformen kann die Zielschicht 104 über einem Halbleitersubstrat gebildet werden, z.B. wie zuvor beschrieben.
- In manchen Ausführungsformen ist die Zielschicht 104 eine Zwischenmetalldielektrikum-Schicht (IMD-Schicht). In solchen Ausführungsformen enthält die Zielschicht 104 ein Low-k-Dielektrikum-Material, das zum Beispiel eine Dielektrizitätskonstante (k-Wert) niedriger als 3,8, niedriger als etwa 3,0 oder niedriger als etwa 2,5 aufweist. In alternativen Ausführungsformen ist die Zielschicht 104 eine IMD-Schicht, die High-k-Dielektrikum-Material enthält, das einen k-Wert größer als 3,8 aufweist. Öffnungen können in der Zielschicht 104 mit den Ausführungsformprozessen strukturiert werden und leitfähige Leitungen und/oder Durchkontaktierungen können in den Öffnungen gebildet werden. In solchen Ausführungsformen kann die Zielschicht über einem Halbleitersubstrat (z.B. wie zuvor beschrieben) gebildet werden und Bauelemente, wie Transistoren, Dioden, Kondensatoren, Widerstände usw., können in und/oder auf einer aktiven Oberfläche vom Halbleitersubstrat gebildet werden.
- Eine Haftschicht 102 ist über der Zielschicht 104 abgeschieden. Die Haftschicht 102 kann durch physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), Atomschichtabscheidung (ALD) oder dergleichen abgeschieden werden. In manchen Ausführungsformen kann die Haftschicht 102 als Haftschicht fungieren und kann während nachfolgender Finnenbildung als eine Ätzstoppschicht fungieren. Obwohl
1 Haftschicht 102 veranschaulicht, in physischem Kontakt mit Zielschicht 104 zu sein, kann eine beliebige Zahl dazwischenliegender Schichten zwischen Haftschicht 102 und Zielschicht 104 angeordnet sein. - Der Filmstapel kann weiter eine Hartmaskenschicht 106 über der Haftschicht 102 gebildet aufweisen. Die Hartmaskenschicht 106 kann aus einem Material gebildet sein, das verglichen mit der Haftschicht 102 wahlweise geätzt werden kann. Zum Beispiel kann in Ausführungsformen, wo die Haftschicht 102 ein Oxid enthält, die Hartmaskenschicht 106 Nitrid sein, wie Siliziumnitrid oder dergleichen. Die Hartmaskenschicht 108 kann zum Beispiel durch PVD, CVD, ALD oder dergleichen abgeschieden sein. In manchen Ausführungsformen kann die Hartmaskenschicht 106 zum Beispiel eine Spanne von etwa 200 Å bis etwa 300 Å aufweisen.
- Der Filmstapel weist weiter eine mehrschichtige Hartmaske 108 über der Hartmaskenschicht 106 auf. Die Mehrschichthartmaske 108 kann eine erste Hartmaskenschicht 108A und eine zweite Hartmaskenschicht 108B über der ersten Hartmaskenschicht 108A aufweisen. In manchen Ausführungsformen kann die mehrschichtige Hartmaske 108 ein Material enthalten, das verglichen mit der Hartmaskenschicht 106 selektiv geätzt werden kann. Zum Beispiel kann in Ausführungsformen, wo die Hartmaskenschicht 106 ein Nitrid enthält, die mehrschichtige Hartmaske 108 ein Oxid enthalten. Insbesondere enthalten in manchen Ausführungsformen die erste Hartmaskenschicht 108A und die zweite Hartmaskenschicht 108B jeweils Siliziumoxid (z.B. Si02 oder dergleichen), Siliziumoxynitrid (SiON), Siliziumoxycarbonitrid (SiOCN), Kombinationen davon oder dergleichen.
- In unterschiedlichen Ausführungsformen weist die zweite Hartmaskenschicht 108B eine höhere Dichte als die erste Hartmaskenschicht 108A auf. Zum Beispiel weist die erste Hartmaskenschicht 108A eine Dichte in einem Bereich von etwa 1,6 g/cm3 bis etwa 1,8 g/cm3 auf, während die zweite Hartmaskenschicht 108B eine Dichte in einem Bereich von etwa 1,8 g/cm3 bis etwa 2,3 g/cm3 aufweist. In unterschiedlichen Ausführungsformen weist die zweite Hartmaskenschicht 108B eine Dichte von mindestens etwa 1,8 g/cm3 auf. Indem eine relativ dichte (z.B. in den genannten Bereichen) Oberseitenschicht in der mehrschichtigen Hartmaske 108 verwendet wird, kann die zweite Hartmaskenschicht 108B darunterliegende Merkmale (z.B. die erste Hartmaskenschicht 108A) während nachfolgenden Strukturierungsschritten schützen und Herstellungsdefekte reduzieren. Zum Beispiel sind dichtere Materialien weniger anfällig auf Ätzen und Oxidverlust der mehrschichtigen Hartmaske 108 kann erzielt werden, was in verbesserter Maskenbiegungskontrolle, verbesserter Kontrolle über das kritische Ausmaß und ein verbessertes Profil der strukturierten Merkmale (z.B. Finnen) in dem Ziel 104 resultiert.
- In manchen Ausführungsformen sind sowohl die erste Hartmaskenschicht 108A als auch die zweite Hartmaskenschicht 108B unter Verwendung von CVD (z.B. wie plasmaverstärkte CVD (PECVD)) abgeschieden. Die zweite Hartmaskenschicht 108B kann in-situ (z.B. innerhalb einer selben Prozesskammer in einer fortlaufenden Vakuumumgebung) mit der ersten Hartmaskenschicht 108A abgeschieden werden. Vorprodukte, die während der Abscheidung sowohl der ersten Hartmaskenschicht 108A als auch der zweiten Hartmaskenschicht 108B verwendet werden, können ein siliziumhaltiges Gas (z.B. SiH4) und ein sauerstoffhaltiges Gas (z.B. N20) enthalten. Andere Gase, wie Trägergase, können auch während Abscheidung vorhanden sein. In manchen Ausführungsformen kann Abscheiden der zweiten Hartmaskenschicht 108B bei einer höheren Plasmaleistung und/oder bei einer niedrigeren Abscheidungsrate als der ersten Hartmaske 108A durchgeführt werden, sodass eine Dichte der zweiten Hartmaskenschicht 108B höher als die der ersten Hartmaskenschicht 108A sein kann. Zum Beispiel kann eine während Abscheidung der zweiten Hartmaskenschicht 108B angewendete Plasmaleistung in einem Bereich von etwa 400W bis etwa 800W sein und eine während Abscheidung der ersten Hartmaskenschicht 108A angewendete Plasmaleistung kann in einem Bereich von etwa 200W bis etwa 400W sein. Als ein anderes Beispiel kann eine Abscheidungsrate der zweiten Hartmaskenschicht 108B in einem Bereich von etwa 10 Å/s bis etwa 30 Å/s sein und eine Abscheidungsrate der ersten Hartmaskenschicht 108A kann in einem Bereich von etwa 30 Å/s bis etwa 60 Å/s sein.
- In anderen Ausführungsformen kann die erste Hartmaskenschicht 108A durch CVD (z.B. unter Verwendung der zuvor beschriebenen Verarbeitungsparameter) abgeschieden werden, während die zweite Hartmaskenschicht 108B unter Verwendung eines verschiedenen Prozesses, der ex-situ (z.B. in einer verschiedenen Prozesskammer) durchgeführt wird, als die erste Hartmaskenschicht 108A abgeschieden wird. Zum Beispiel kann die zweite Hartmaskenschicht 108B durch Atomschichtabscheidung (ALD) abgeschieden werden. In manchen Ausführungsformen kann der ALD-Prozess umfassen, ein siliziumhaltiges Vorprodukt (z.B. H2Si[N(C2H5)2]2, SAM 24 oder dergleichen) und ein sauerstoffhaltiges Vorprodukt (z.B. ein Sauerstoffplasma oder dergleichen) in die Prozesskammer fließen zu lassen, um die zweite Hartmaskenschicht 108B abzuscheiden. Andere Gase, wie Trägergase, können auch während Abscheidung vorhanden sein.
- In der resultierenden Struktur ist die zweite Hartmaskenschicht 108B dünner als die erste Hartmaskenschicht 108A. Zum Beispiel kann die erste Hartmaskenschicht 108A eine Dicke T1 in einem Bereich von etwa 400 Å bis etwa 1000 Å aufweisen und die zweite Hartmaskenschicht 108B kann eine Dicke T2 in einem Bereich von etwa 50 Å bis etwa 150 Å aufweisen. Weiter kann ein Verhältnis der Dicke T2 zu der Dicke T1 in einem Bereich von etwa 1:6 bis etwa 1:4 sein. Es wurde beobachtet, dass wenn die Dicke T1 der ersten Hartmaskenschicht 108A niedriger oder höher als der obige Bereich ist, eine Verarbeitungszeit, um die Maskenschicht 108 abzuscheiden, zu groß sein kann und Herstellungskosten inakzeptabel hoch sein können. Weiter wurde beobachtet, dass wenn die Dicke T2 niedriger als der obige Bereich ist, die zweite Hartmaskenschicht 108B die darunterliegende erste Hartmaskenschicht 108A während Strukturierung nicht ausreichend schützen könnte, was in einem inakzeptabel hohen Grad an Oxidverlust und Herstellungsdefekten resultiert.
- Der Filmstapel weist weiter eine Dornschicht 112 über der Hartmaske 108 gebildet auf. Die Dornschicht 112 kann Silizium (z.B. amorphes Silizium) oder dergleichen enthalten. Die Dornschicht 112 kann unter Verwendung eines beliebigen geeigneten Prozesses abgeschieden werden, wie ALD, CVD, PVD oder dergleichen.
- Ein Dreischichtfotolack 120 ist auf dem Filmstapel über der Dornschicht 112 gebildet. Der Dreischichtfotolack 120 weist eine Bodenschicht 114, eine Mittelschicht 116 über der Bodenschicht 114 und eine obere Schicht 118 über der Mittelschicht 116 auf. Die Bodenschicht 114 und obere Schicht 118 können aus Fotolacken (z.B. lichtempfindlichen Materialien) gebildet sein, die organische Materialien enthalten. In manchen Ausführungsformen kann die Bodenschicht 114 auch eine Bodenentspiegelungsbeschichtungsschicht (BARC-Schicht) sein. Die Mittelschicht 116 kann ein anorganisches Material enthalten, das ein Nitrid (wie Siliziumnitrid), ein Oxynitrid (wie Siliziumoxynitrid), ein Oxid (wie Siliziumoxid) oder dergleichen sein kann. Die Mittelschicht 116 weist eine hohe Ätzselektivität relativ zu der oberen Schicht 118 und der Bodenschicht 114 auf. Die unterschiedlichen Schichten des Dreischichtfotolacks 120 können als Decke nacheinander unter Verwendung zum Beispiel von Spin-on-Prozessen abgeschieden werden. Obwohl ein Dreischichtfotolack 120 hierin besprochen wird, kann in anderen Ausführungsformen der Fotolack 120 ein Einschicht- oder ein Zweischicht- (z.B. nur die Bodenschicht 114 und die obere Schicht 118 ohne der Mittelschicht 116 aufweisend) Fotolack sein. Der Typ von verwendetem Fotolack (z.B. Einschicht, Zweischicht oder Dreischicht) kann von dem Fotolithografieprozess abhängen, der verwendet wird, um die Dornschicht 112 zu strukturieren. Zum Beispiel kann in fortschrittlichen Extremultraviolett-Lithografieprozessen (EUV-Lithografieprozessen) ein Einschicht- oder Zweischichtfotolack 120 verwendet werden.
- In manchen Ausführungsformen wird die obere Schicht 118 unter Verwendung eines fotolithografischen Prozesses strukturiert. Nachfolgend wird die obere Schicht 118 als eine Ätzmaske zum Strukturieren der Mittelschicht 116 verwendet (siehe
2 ). Die Mittelschicht 116 wird dann als eine Ätzmaske zum Strukturieren der Bodenschicht 114 verwendet und die Bodenschicht 114 wird dann verwendet, um die Dornschicht 112 zu strukturieren (siehe3 und4 ). Es wurde beobachtet, dass indem ein Dreischichtfotolack (z.B. Dreischichtfotolack 120) verwendet wird, um eine Zielschicht (z.B. Dornschicht 112) zu ätzen, eine verbesserte Abgrenzung in Strukturen mit kleinen Pitches in der Zielschicht (z.B. Dornschicht 112) erzielt werden kann. - Die obere Schicht 118 wird unter Verwendung eines geeigneten Fotolithografieprozesses strukturiert, um Öffnungen 122 darin zu bilden. Als ein Beispiel von Strukturierungsöffnungen 122 in der oberen Schicht 118 kann eine Fotomaske über der oberen Schicht 118 angeordnet werden. Die obere Schicht 118 kann dann einem Strahlungsbündel ausgesetzt werden, das einen ultravioletten (UV) oder einen Excimer-Laser wie einen 248 nm-Strahl von einem Kryptonfluorid-Excimer-Laser (KrF-Excimer-Laser), einen 193 nm Strahl von einem Argonfluorid-Excimer-Laser (ArF-Excimer-Laser) oder einen 157 nm Strahl von einem F2-Excimer-Laser oder dergleichen aufweist, während die Fotomaske Bereiche der oberen Schicht 118 maskiert. Belichten der oberen Fotolackschicht kann unter Verwendung eines Immersionslithografiesystems durchgeführt werden, um Auflösung zu erhöhen und den minimalen erzielbaren Pitch zu verringern. Ein Back- oder Aushärtungsbetrieb kann durchgeführt werden, um die obere Schicht 118 auszuhärten, und ein Entwickler kann verwendet werden, um entweder die freigelegten oder nichtfreigelegten Abschnitte der oberen Schicht 118 abhängig davon zu entfernen, ob ein positiver oder negativer Lack verwendet wird. Der Pitch P1 der Öffnungen 122 kann der minimale Pitch sein, der unter Verwendung von fotolithografischen Prozessen allein erzielbar ist. Zum Beispiel ist in manchen Ausführungsformen der Pitch P1 der Öffnungen 122 etwa 80 nm oder weniger oder sogar etwa 28 nm oder weniger. Andere Pitches P1 der Öffnungen 122 werden auch in Erwägung gezogen.
- Nach der Strukturierung der oberen Schicht 118 wird die Struktur der oberen Schicht 118 in einem Ätzprozess an die Mittelschicht 116 übertragen. Der Ätzprozess ist anisotrop, sodass sich die Öffnungen 122 in der oberen Schicht 118 durch die Mittelschicht 116 erstrecken und etwa dieselben Größen in der Mittelschicht 116 aufweisen wie in der oberen Schicht 118. Die resultierende Struktur ist in
2 veranschaulicht. - Optional kann ein Trimmprozess durchgeführt werden, um die Größe der Öffnungen 122 in der Mittelschicht 116 zu erhöhen. In einer Ausführungsform ist der Trimmprozess ein anisotroper Plasmaätzprozess mit Prozessgasen, umfassend O2, CO2, N2/H2, H2, dergleichen, eine Kombination davon oder beliebige andere Gase, die zum Trimmen der Mittelschicht 116 geeignet sind. Das Trimmen kann die Breite W1 der Öffnungen 122 erhöhen und die Breite W2 der Abschnitte der Mittelschicht 116 zwischen den Öffnungen 122 verringern. Zum Beispiel kann in manchen Ausführungsformen die Breite W2 nach dem Trimmen 20 nm oder weniger sein. Der Trimmprozess kann durchgeführt werden, um ein gewünschtes Verhältnis der Breite W1 zu der Breite W2 zu erzielen, sodass nachfolgend definierte Strukturen einheitlich beabstandet sind. In anderen Ausführungsformen wird die Mittelschicht 116 anfänglich strukturiert, um ein gewünschtes Verhältnis der Breite W1 zu der Breite W2 aufzuweisen und der Trimmprozess kann ausgelassen werden.
- In
3 wird ein Ätzprozess durchgeführt, um die Struktur der Mittelschicht 116 auf die Bodenschicht 114 zu übertragen, wodurch sich die Öffnungen 122 durch die Bodenschicht 114 erstrecken. Der Ätzprozess der Bodenschicht 114 ist anisotrop, sodass sich die Öffnungen 122 in der Mittelschicht 116 durch die Bodenschicht 114 erstrecken und etwa dieselben Größen in der Mittelschicht 116 aufweisen wie in der Bodenschicht 114. Als Teil des Ätzens der Bodenschicht 114 kann die obere Schicht 118 (siehe1 und2 ) verbraucht werden. - In
4 wird die Struktur der Bodenschicht 114 (siehe3 ) auf die Dornschicht 112 unter Verwendung eines Ätzprozesses übertragen. Der Ätzprozess der Dornschicht 1112 ist anisotrop, sodass sich die Öffnungen 122 in der Bodenschicht 114 durch die Dornschicht 112 erstrecken. Die Öffnungen 122 weisen etwa dieselben Breiten in der Dornschicht 112 auf wie in der Bodenschicht 114. Das Ätzen kann ein Trockenätzen (z.B. ein Plasmaätzen) oder dergleichen sein. - Eine Schicht, die unmittelbar unter der Dornschicht 112 liegt (z.B. die Hartmaskenschicht 108), kann als eine Ätzstoppschicht verwendet werden, wenn die Dornschicht 112 strukturiert wird. Insbesondere kann der Ätzprozess ein Ätzmittel verwenden, das die Dornschicht 112 selektiv ätzt, ohne die zweite Hartmaskenschicht 108A signifikant zu ätzen. Zum Beispiel kann in Ausführungsformen, wo die Dornschicht 112 Silizium enthält und die Hartmaskenschicht Siliziumoxid enthält, der Ätzprozess HBr, CF4, Cl2, NF3 oder dergleichen als ein Ätzmittel verwenden.
- Daher sind Dorne 124 von restlichen Abschnitten der Dornschicht 112 definiert (z.B. Abschnitte von Dornschicht 112 zwischen Öffnungen 122). Die Dorne 124 weisen einen Pitch P1 auf (siehe auch
1 ). In manchen Ausführungsformen ist Pitch P1 ein minimaler Pitch, der unter Verwendung von fotolithografischen Prozessen erzielbar ist. Weiter weist jeder Dorn 112 eine Breite W2 auf, die in manchen Ausführungsformen 20 nm oder weniger sein kann. Während Ätzens der Dornschicht 112 wird die Mittelschicht 116 verbraucht und Bodenschicht 114 kann mindestens teilweise verbraucht werden. - In Ausführungsformen, wenn die Bodenschicht 114 nicht vollständig verbraucht wird, während die Dornschicht 112 geätzt wird, kann ein Veraschungsprozess durchgeführt werden, um Restbestand der Bodenschicht 114 zu entfernen. Der Veraschungsprozess kann einen Sauerstoffplasmastreifen aufweisen, der die Dorne 124 Sauerstoffplasma aussetzt.
- In
5 wird eine Abstandhalterschicht 126 über und entlang Seitenwänden der Dorne 124 gebildet. Die Abstandhalterschicht 126 kann sich weiter entlang von Oberseitenoberflächen der Hartmaske 108 in den Öffnungen 122 erstrecken. Das Material der Abstandhalterschicht 126 ist ausgewählt, um eine hohe Ätzselektivität mit der Hartmaskenschicht 108 und den Dorne 124 aufzuweisen. Zum Beispiel kann die Abstandhalterschicht 126 SiN, SiCON, SiON, Metalle, Metalllegierungen und dergleichen enthalten und kann unter Verwendung eines beliebigen geeigneten Prozesses wie ALD, CVD oder dergleichen abgeschieden werden. In manchen Ausführungsformen ist der Abscheidungsprozess der Abstandhalterschicht 126 so konform, dass eine Dicke der Abstandhalterschicht 126 an Seitenwänden der Dorne 124 im Wesentlichen gleich (z.B. innerhalb von Herstellungstoleranzen) einer Dicke der Abstandhalterschicht 126 an der Oberseitenoberfläche von Dornen 124 und Bodenoberflächen der Öffnungen 122 ist. - In
6 wird die Abstandhalterschicht 126 strukturiert, um Seitenabschnitte der Abstandhalterschicht 126 zu entfernen, während Abstandhalter 128 an Seitenwänden der Dorne 124 verbleiben. Die Abstandhalterschicht 126 zu ätzen, legt die Dorne 124 und Abschnitte der Schicht, die unter den Dornen 124 liegt (z.B. die Hartmaske 108) frei. Die Abstandhalterschicht 126 zu strukturieren, kann einen Trockenätzprozess umfassen, der die Abstandhalterschicht 126 selektiv bei einer höheren Rate als die Dorne 124 ätzt. Beispielhafte Ätzmittel zum Ätzen der Abstandhalterschicht 126 können ein fluorinreaktives Gas, wie CF, NF3, HCl, HBr oder dergleichen, enthalten. Andere Prozessgase können in Kombination mit den Ätzmitteln verwendet werden, wie Sauerstoff (02), Stickstoff (N2), Argon (Ar), Kombinationen davon oder dergleichen. Der Trockenätzprozess kann anisotrop sein und freigelegte Seitenabschnitte der Abstandhalterschicht 126 ätzen, während vertikale Abschnitte der Abstandhalterschicht 126 (der Abstandhalter 128) auf den Dornen 124 verbleiben. - In
7A werden die Dorne 124 unter Verwendung eines Ätzprozesses entfernt. Weil die Dorne 124 und die Abstandhalter 128 Ätzselektivität relativ zu einem selben Ätzprozess aufweisen, können die Dorne 124 entfernt werden, ohne die Abstandhalter 128 zu entfernen. Die Dorne 124 zu ätzen, legt die darunterliegende Hartmaske 108 frei, die als eine Ätzstoppschicht agieren kann. In manchen Ausführungsformen kann die Dorne 124 zu ätzen eine Höhe der Abstandhalter 128 reduzieren, ohne die Abstandhalter 128 zu entfernen. Die Dorne 124 zu entfernen, kann einen Trockenätzprozess ähnlich dem Prozess umfassen, der verwendet wird, um die Dorne 124 wie zuvor in4 beschrieben zu strukturieren. - Nachdem die Dorne 124 entfernt sind, können die Abstandhalter 127 einen Pitch P2 aufweisen. In Ausführungsformen, wo ein SADP-Prozess wie zuvor beschrieben eingesetzt wird, ist Pitch P2 eine Hälfte eines minimalen Pitches, der durch Fotolithografieprozesse erzielbar ist (z.B. der Pitch P1). Die Abstandhalter 128 definieren eine Struktur für die Hartmaske 108. In manchen Ausführungsformen entsprechen die Abstandhalter 128 einer Struktur von Halbleiterfinnen oder Gate-Strukturen, die nachfolgend in die Zielschicht 104 strukturiert werden.
-
7B veranschaulicht eine detaillierte Ansicht von Gebiet 100' von7A . Wie in7B veranschaulicht, deckt die zweite Hartmaskenschicht 108B die darunterliegende erste Hartmaskenschicht 108A ab und schützt sie vor Ätzen, während die Dorne 124 entfernt werden, die Abstandhalter 128 (siehe6 ) gebildet werden und die Dorne 124 (siehe4 ) strukturiert werden. Weil die zweite Hartmaskenschicht 108B relativ dicht ist, ist sie weniger anfällig auf Ätzen als die erste Hartmaskenschicht 108A. Als ein Resultat kann Oxidverlust reduziert werden. Zum Beispiel können Vertiefungen 130 als ein Resultat vom Entfernen der Dorne 124, Bilden der Abstandhalter 128 und Strukturieren der Dorne 124 in die zweite Hartmaskenschicht 108B geätzt werden und eine Tiefe D1 der Vertiefungen 130 kann geringer als etwa 3 nm sein, wie in einem Bereich von etwa 1 nm bis etwa 2 nm. Es wurde beobachtet, dass wenn Oxidverlust der darunterliegenden Maskenschicht 108 in dem obigen Bereich liegt (z.B. geringer als 3 nm), die Abstandhalter 128 relativ gerade sind und unerwünschte Biegung vermieden wird und eine Basis der Abstandhalter 128 (z.B. Profil der Hartmaske 108 um die Abstandhalter 128) kontrolliert werden kann. Als ein Resultat können weniger Herstellungsdefekte und verbesserte Profil/CD-Kontrolle erzielt werden, wenn die Zielschicht 104 nachfolgend strukturiert wird. - In
8 wird die Hartmaske 108 unter Verwendung der Abstandhalter 128 als eine Ätzmaske geätzt. Daher kann die Hartmaske 108 eine selbe Struktur und einen selben Pitch wie die Abstandhalter 128 aufweisen. In manchen Ausführungsformen umfasst Ätzen der Hartmaske 108 ein anisotropes Trockenätzen und/oder Nassätzen. Zum Beispiel kann die Hartmaske 108 durch Trockenätzen (z.B. unter Verwendung von CF4, NF3, HCl, HBr oder dergleichen), ein nachfolgendes Nassätzen (z.B. unter Verwendung von verdünntem Wasserstofffluorid (DHF), Schwefelperoxidgemisch (SPM) oder dergleichen) zur Nebenproduktentfernung und einen Reinigungsprozess (z.B. Standardreinigung 1 (SC-1) oder dergleichen) für Partikelreinigung strukturiert werden. Ätzen der Hartmaske 108 kann die Abstandhalter 128 verbrauchen, die zweite Hartmaskenschicht 108B verbrauchen und teilweise die erste Hartmaskenschicht 108A verbrauchen. Als ein Resultat kann, nachdem die Hartmaskenschicht 108 geätzt ist, nur die erste Hartmaskenschicht 108A verbleiben und die Abstandhalter 128 und die zweite Hartmaskenschicht 108B können entfernt werden. - Nachfolgend wird in
9 die Hartmaske 108 als eine Ätzmaske verwendet, um Öffnungen 140 in der Zielschicht 104 zu strukturieren, die Finnen 142 definieren können. Die Zielschicht 104 zu ätzen kann einen anisotropen Trockenätzprozess und/oder einen Nassätzprozess umfassen. Verbleibende Abschnitte der Zielschicht 104 können eine selbe Struktur wie die Abstandhalter 128 von7A aufweisen. Strukturierung der Zielschicht 104 kann weiter die Hartmaske 108 verbrauchen und eine Höhe der ersten Hartmaskenschicht 108A kann reduziert werden. In unterschiedlichen Ausführungsformen kann ein Profil der Finnen 142 verbessert werden, indem eine Hartmaske 108 verwendet wird, die zwei individuelle Schichten verschiedener Dichten aufweist. Insbesondere ist die zweite Hartmaskenschicht 108B relativ dicht, was reduzierten Oxidverlust gestattet und dass die Breiten der resultierenden Finnen 142 mit verbesserter Einheitlichkeit strukturiert werden. - Zusätzliche Prozessschritte können an Struktur 100 angewendet werden, um Finnenfeldeffekttransistor-Bauelemente (FinFET-Bauelemente) zu bilden. Zum Beispiel können Isolationsgebiete um die Finnen 142 abgeschieden werden und die Isolationsgebiete können dann vertieft werden, um obere Abschnitte der Finnen 142 freizulegen. Öffnungen können in den oberen Abschnitten der Finnen 142 strukturiert werden und epitaktische Source/Drain-Gebiete können in den Öffnungen wachsen gelassen werden. Weiter können Gate-Strukturen über und entlang von Seitenwänden von oberen Abschnitten der Finnen 142 gebildet werden.
10 veranschaulicht ein Beispiel eines FinFET in einer dreidimensionalen Ansicht in Übereinstimmung mit manchen Ausführungsformen. Der FinFET weist eine Finne 142 auf, die gemäß den zuvor in1-9 beschriebenen Prozessen strukturiert werden kann. Die Finne 142 ragt über und zwischen benachbarten Isolationsgebieten 56 vor. Eine Gate-Dielektrikum-Schicht 92 ist entlang von Seitenwänden und über einer Oberseitenoberfläche der Finne 52 und eine Gate-Elektrode 94 ist über der Gate-Dielektrikum-Schicht 92. Source/Drain-Gebiete 82 sind an gegenüberliegenden Seiten der Finne 52 in Bezug auf die Gate-Dielektrikum-Schicht 92 und Gate-Elektrode 94 angeordnet. - Die Zielschicht 104 in den obigen Ausführungsformen ist eine einzelne Schicht von Material. In anderen Ausführungsformen kann die Zielschicht 104 eine mehrschichtige Struktur aufweisen. Zum Beispiel veranschaulichen
10 und11 eine andere Ausführungsform, wo die Zielschicht 104 abwechselnde Halbleiterschichten 104A und 104B aufweist. Die Halbleiterschichten 104A können ein erstes Halbleitermaterial enthalten und die Halbleiterschichten 104B können ein zweites Halbleitermaterial enthalten, das verglichen mit dem ersten Halbleitermaterial selektiv geätzt werden kann. Zum Beispiel können die Halbleiterschichten 104A Silizium enthalten, während die Halbleiterschichten 104B Siliziumgermanium enthalten können. Die Halbleiterschichten 104B können nachfolgend entfernt werden und die Halbleiterschichten 104A können strukturiert werden, um Kanalgebiete eines Nanostrukturtransistorbauelements zu bilden. In manchen Ausführungsformen kann der Nanostrukturtransistor ein Nanodrahttransistor, ein Nanofolientransistor, ein Gate-All-Around-Transistor oder dergleichen sein. -
11 veranschaulicht eine Anfangsstruktur 150 ähnlich der Struktur 100 von1 , wo ähnliche Referenznummern ähnliche Elemente angeben, die unter Verwendung ähnlicher Prozesse gebildet werden. Zum Beispiel kann eine Hartmaske 108 eine erste Hartmaskenschicht 108A und eine zweite Hartmaskenschicht 108B über der ersten Hartmaskenschicht 108A aufweisen. Die zweite Hartmaskenschicht 108A kann relativ dicht sein.12 veranschaulicht eine Ausführungsform, nachdem die Zielschicht (die Halbleiterschichten 104A und 104B aufweisend) strukturiert ist, um Finnen unter Verwendung eines ähnlichen Prozesses wie zuvor in Bezug auf1-8 beschrieben, zu definieren. Weil die mehrschichtige Hartmaske 108 verwendet wird, kann ein verbessertes Profil in der strukturierten Zielschicht 104 erzielt werden. - Zusätzliche Prozessschritte können auf Struktur 100 angewendet werden, um Nanostrukturtransistorbauelemente zu bilden. Zum Beispiel können Isolationsgebiete um die Finnen abgeschieden werden und die Isolationsgebiete können dann vertieft werden, um obere Abschnitte der Finnen freizulegen. Öffnungen können in den oberen Abschnitten der Finnen strukturiert werden und epitaktische Source/Drain-Gebiete können in den Öffnungen wachsen gelassen werden. Weiter können die Halbleiterschichten 104A entfernt werden und die Halbleiterschichten 104B können strukturiert werden, um Kanalgebiete zu definieren. Gate-Strukturen können um die Kanalgebiete gebildet werden.
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13 veranschaulicht ein Beispiel eines Nanostrukturtransistors in einer dreidimensionalen Ansicht in Übereinstimmung mit manchen Ausführungsformen. Die Nanostrukturtransistoren weisen Nanostrukturen 55 (z.B. Nanofolien, Nanodraht oder dergleichen) über Finnen auf einem Substrat 50 (z.B. ein Halbleitersubstrat) auf, wobei die Nanostrukturen 55 als Kanalgebiete für die Nanostrukturtransistoren agieren. Die Nanostrukturen 55 können gebildet werden, indem die Halbleiterschichten 104A strukturiert werden. Die Nanostruktur 55 kann p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon aufweisen. Isolationsgebiete 68 sind zwischen angrenzenden Finnen 66 angeordnet, die über und von zwischen benachbarten Isolationsgebieten 68 vorragen. Obwohl die Isolationsgebiete 68 beschrieben/veranschaulicht sind, separat vom Substrat 50 zu sein, kann sich der Ausdruck „Substrat“ wie hierin verwendet, auf das Halbleitersubstrat allein oder eine Kombination des Halbleitersubstrats und der Isolationsgebiete beziehen. Zusätzlich, obwohl ein Bodenabschnitt der Finnen 66 als einzelnes, mit dem Substrat 50 fortlaufendes Material veranschaulicht ist, können der Bodenabschnitt der Finnen 66 und/oder das Substrat 50 ein einzelnes Material oder eine Vielzahl von Materialien enthalten. In diesem Zusammenhang beziehen sich die Finnen 66 auf den Abschnitt, der sich zwischen den benachbarten Isolationsgebieten 68 erstreckt. - Gate-Dielektrikum-Schichten 96 sind über Oberseitenoberflächen der Finnen 66 und entlang von Oberseitenoberflächen, Seitenwänden und Bodenoberflächen der Nanostrukturen 55. Gate-Elektroden 98 sind über den Gate-Dielektrikum-Schichten 96. Epitaktische Source/Drain-Gebiete 90 sind auf den Finnen 66 an gegenüberliegenden Seiten der Gate-Dielektrikum-Schichten 96 und der Gate-Elektroden 98 angeordnet.
- Halbleiterbauelemente und Verfahren sind in Übereinstimmung mit manchen Ausführungsformen bereitgestellt. Insbesondere wird ein selbstausgerichteter Doppelstrukturierungsprozess durchgeführt, um Merkmale (z.B. Halbleiterfinnen, Gate-Strukturen, leitfähige Leitungen oder dergleichen) in eine Zielschicht in einem Halbleiterbauelement zu strukturieren. Die strukturierten Merkmale weisen einen Pitch auf, der mindestens eine Hälfte eines minimalen Pitches ist, der unter Verwendung fotolithografischer Prozesse erzielbar ist. In unterschiedlichen Ausführungsformen wird ein mehrschichtiges Oxid als eine Hartmaske über der Zielschicht während des Strukturierungsprozesses verwendet. Die mehrschichtige Oxidhartmaske kann eine erste Oxidschicht und eine zweite Oxidschicht über der ersten Oxidschicht aufweisen. Eine Dichte der zweiten Oxidschicht kann höher als die erste Oxidschicht sein. Vorteile können unter Verwendung einer Ausführungsform mehrschichtiger Hartmasken erzielt werden. Zum Beispiel kann die relativ dichte, zweite Oxidschicht dabei helfen, Oxidverlust während Strukturierung zu reduzieren und CD-Kontrolle zu verbessern. Weiter können in Ausführungsformen, wo der Doppelstrukturierungsprozess verwendet wird, um Halbleiterfinnen zu strukturieren, reduzierte Defekte (z.B. weniger Biegung in der Maskenschicht) und verbesserte Finnenprofilkontrolle (z.B. ein einheitlicheres Profil) erzielt werden. Weiter erlaubt eine weniger dichte erste Oxidschicht reduzierte Kosten und erhöhten Ertrag aufgrund der schnelleren Abscheidungszeit der ersten Oxidschicht, verglichen mit der dichteren zweiten Oxidschicht.
- In manchen Ausführungsformen umfasst ein Verfahren Abscheiden einer Hartmaske über einer Zielschicht, wobei Abscheiden der Hartmaske umfasst: Abscheiden einer ersten Hartmaskenschicht, die eine erste Dichte aufweist; und Abscheiden einer zweiten Hartmaskenschicht über der ersten Hartmaskenschicht, wobei die zweite Hartmaskenschicht eine zweite Dichte aufweist, die höher als die erste Dichte ist. Das Verfahren umfasst weiter Bilden einer Vielzahl von Dornen über der Hartmaske; Abscheiden einer Abstandhalterschicht über und entlang Seitenwänden der Vielzahl von Dornen; Strukturieren der Abstandhalterschicht, um eine Vielzahl von Abstandhaltern an den Seitenwänden der Vielzahl von Dornen bereitzustellen; nach Strukturieren der Abstandhalterschicht, Entfernen der Vielzahl von Dornen; Übertragen einer Struktur der Vielzahl von Abstandhaltern auf die Hartmaske; und Strukturieren der Zielschicht unter Verwendung der Hartmaske als eine Maske. Optional enthalten in manchen Ausführungsformen die erste Hartmaskenschicht und die zweite Hartmaskenschicht jeweils Siliziumoxid. Optional enthält in manchen Ausführungsformen die erste Hartmaskenschicht Siliziumoxid und wobei die zweite Hartmaskenschicht Siliziumoxynitrid, Siliziumoxycarbonitrid oder eine Kombination davon enthält. Optional umfasst in manchen Ausführungsformen Abscheiden der zweiten Hartmaskenschicht Abscheiden der zweiten Hartmaskenschicht und der ersten Hartmaskenschicht in-situ. Optional umfasst in manchen Ausführungsformen Abscheiden der ersten Hartmaskenschicht einen chemischen Gasphasenabscheidungsprozess (CVD-Prozess) und wobei Abscheiden der zweiten Hartmaskenschicht einen Atomschichtabscheidungsprozess (ALD-Prozess) umfasst, der ex-situ von dem CVD-Prozess durchgeführt wird. Optional weist in manchen Ausführungsformen die erste Hartmaskenschicht eine erste Dicke auf, wobei die zweite Hartmaskenschicht eine zweite Dicke aufweist und wobei ein Verhältnis der zweiten Dicke zu der ersten Dicke in einem Bereich von 1:6 bis 1:4 ist. Optional ist in manchen Ausführungsformen die zweite Dicke in einem Bereich von etwa 50 Ä bis etwa 150 Å und wobei die erste Dicke in einem Bereich von etwa 400 Å bis etwa 1000 Å ist. Optional ist in manchen Ausführungsformen die Zielschicht ein Halbleitersubstrat und wobei Strukturieren der Zielschicht unter Verwendung der Hartmaske Strukturieren von Halbleiterfinnen in dem Halbleitersubstrat umfasst.
- In manchen Ausführungsformen umfasst ein Verfahren Abscheiden einer ersten Oxidhartmaskenschicht über einer Zielschicht; Abscheiden einer zweiten Oxidhartmaskenschicht der ersten Oxidhartmaskenschicht, wobei die zweite Oxidhartmaskenschicht eine höhere Dichte als die erste Oxidhartmaskenschicht aufweist; Abscheiden einer Dornschicht über der zweiten Oxidhartmaskenschicht; Ätzen der Dornschicht, um eine Vielzahl von Dornen zu definieren; Bilden von Abstandhaltern an Seitenwänden der Vielzahl von Dornen; Entfernen der Vielzahl von Dornen, um Öffnungen zwischen den Abstandhaltern zu definieren; Verwenden der Abstandhalter als eine Maske, um die erste Oxidhartmaskenschicht zu strukturieren; und Verwenden der ersten Oxidhartmaskenschicht als Maske, um die Zielschicht zu strukturieren. Optional ätzt in manchen Ausführungsformen das Entfernen der Vielzahl von Dornen eine Vertiefung in die zweite Oxidhartmaskenschicht. Optional ist in manchen Ausführungsformen eine Tiefe der Vertiefung geringer als 3 nm. Optional umfasst in manchen Ausführungsformen das Verwenden der Abstandhalter als die Maske, um die erste Oxidhartmaskenschicht zu strukturieren, die zweite Oxidhartmaskenschicht zu entfernen, während die erste Oxidhartmaskenschicht strukturiert wird. Optional umfasst in manchen Ausführungsformen das Verwenden der ersten Oxidhartmaskenschicht als die Maske, um die Zielschicht zu strukturieren, obere Abschnitte der ersten Oxidhartmaskenschicht zu entfernen. Optional umfasst in manchen Ausführungsformen das Abscheiden der zweiten Oxidhartmaskenschicht, die zweite Oxidhartmaskenschicht in einer selben Prozesskammer abzuscheiden, wie die erste Oxidhartmaskenschicht abgeschieden wird. Optional umfasst in manchen Ausführungsformen das Abscheiden der zweiten Oxidhartmaskenschicht, die zweite Oxidhartmaskenschicht in einer verschiedenen Prozesskammer abzuscheiden, als die erste Oxidhartmaskenschicht abgeschieden wird.
- In manchen Ausführungsformen umfasst ein Verfahren: Abscheiden einer ersten Oxidschicht über einer Halbleiterschicht und Abscheiden einer zweiten Oxidschicht über der ersten Oxidschicht. Die zweite Oxidschicht weist eine höhere Dichte als die erste Oxidschicht auf und die zweite Oxidschicht ist dünner als die erste Oxidschicht. Das Verfahren umfasst weiter Bilden einer Vielzahl von Dornen über der zweiten Oxidschicht; Bilden von Abstandhaltern an Seitenwänden der Vielzahl von Dornen; Entfernen der Vielzahl von Dornen, um Öffnungen zwischen den Abstandhaltern zu definieren, wobei Entfernen der Vielzahl von Dornen Vertiefungen in die zweite Oxidschicht ätzt; Verwenden der Abstandhalter als eine Maske, um die erste Oxidschicht zu strukturieren; und Verwenden der ersten Oxidschicht als eine Maske, um die Halbleiterschicht zu strukturieren. Optional ist in manchen Ausführungsformen ein Verhältnis einer Dicke der zweiten Oxidschicht zu einer Dicke der ersten Oxidschicht in einem Bereich von 1:6 bis 1:4. Optional ist in manchen Ausführungsformen eine jeweilige Tiefe jeder der Vertiefungen geringer als 3 nm. Optional ist in manchen Ausführungsformen die zweite Oxidschicht Siliziumoxid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder eine Kombination davon. Optional deckt in manchen Ausführungsformen die zweite Oxidschicht die erste Oxidschicht vollständig ab, während die Vielzahl von Dornen entfernt wird.
- Das Vorangehende umreißt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen werden. Fachkundige werden begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis dafür verwenden können, andere Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen zu gestalten oder zu modifizieren. Fachkundige sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- US 63/085202 [0001]
Claims (20)
- Verfahren, umfassend: Abscheiden einer Hartmaske über einer Zielschicht, wobei das Abscheiden der Hartmaske umfasst: Abscheiden einer ersten Hartmaskenschicht, die eine erste Dichte aufweist; und Abscheiden einer zweiten Hartmaskenschicht über der ersten Hartmaskenschicht, wobei die zweite Hartmaskenschicht eine zweite Dichte aufweist, die höher als die erste Dichte ist; Bilden einer Vielzahl von Dornen über der Hartmaske; Abscheiden einer Abstandhalterschicht über und entlang Seitenwänden der Vielzahl von Dornen; Strukturieren der Abstandhalterschicht, um eine Vielzahl von Abstandhaltern an den Seitenwänden der Vielzahl von Dornen bereitzustellen; nach dem Strukturieren der Abstandhalterschicht, Entfernen der Vielzahl von Dornen; Übertragen einer Struktur der Vielzahl von Abstandhaltern auf die Hartmaske; und Strukturieren der Zielschicht unter Verwendung der Hartmaske als eine Maske.
- Verfahren nach
Anspruch 1 , wobei die erste Hartmaskenschicht und die zweite Hartmaskenschicht jeweils Siliziumoxid enthalten. - Verfahren nach
Anspruch 1 oder2 , wobei die erste Hartmaskenschicht Siliziumoxid enthält und wobei die zweite Hartmaskenschicht Siliziumoxynitrid, Siliziumoxycarbonitrid oder eine Kombination davon enthält. - Verfahren nach einem der vorstehenden Ansprüche, wobei das Abscheiden der zweiten Hartmaskenschicht das Abscheiden der zweiten Hartmaskenschicht und der ersten Hartmaskenschicht in-situ umfasst.
- Verfahren nach einem der vorstehenden Ansprüche, wobei das Abscheiden der ersten Hartmaskenschicht einen chemischen Gasphasenabscheidungsprozess (CVD-Prozess) umfasst und das Abscheiden der zweiten Hartmaskenschicht einen Atomschichtabscheidungsprozess (ALD-Prozess) umfasst, der ex-situ von dem CVD-Prozess durchgeführt wird.
- Verfahren nach einem der vorstehenden Ansprüche, wobei die erste Hartmaskenschicht eine erste Dicke aufweist, wobei die zweite Hartmaskenschicht eine zweite Dicke aufweist und wobei ein Verhältnis der zweiten Dicke zu der ersten Dicke in einem Bereich von 1:6 bis 1:4 liegt.
- Verfahren nach
Anspruch 6 , wobei die zweite Dicke in einem Bereich von etwa 50 Å bis etwa 150 Å liegt und wobei die erste Dicke in einem Bereich von etwa 400 Å bis etwa 1000 Å liegt. - Verfahren nach einem der vorstehenden Ansprüche, wobei die Zielschicht ein Halbleitersubstrat ist und wobei das Strukturieren der Zielschicht unter Verwendung der Hartmaske umfasst, Halbleiterfinnen in dem Halbleitersubstrat zu strukturieren.
- Verfahren, umfassend: Abscheiden einer ersten Oxidhartmaskenschicht über einer Zielschicht; Abscheiden einer zweiten Oxidhartmaskenschicht der ersten Oxidhartmaskenschicht, wobei die zweite Oxidhartmaskenschicht eine höhere Dichte als die erste Oxidhartmaskenschicht aufweist; Abscheiden einer Dornschicht über der zweiten Oxidhartmaskenschicht; Ätzen der Dornschicht, um eine Vielzahl von Dornen zu definieren; Bilden von Abstandhaltern an Seitenwänden der Vielzahl von Dornen; Entfernen der Vielzahl von Dornen, um Öffnungen zwischen den Abstandhaltern zu definieren; Verwenden der Abstandhalter als eine Maske, um die erste Oxidhartmaskenschicht zu strukturieren; und Verwenden der ersten Oxidhartmaskenschicht als eine Maske, um die Zielschicht zu strukturieren.
- Verfahren nach
Anspruch 9 , wobei das Entfernen der Vielzahl von Dornen eine Vertiefung in die zweite Oxidhartmaskenschicht ätzt. - Verfahren nach
Anspruch 10 , wobei eine Tiefe der Vertiefung niedriger als 3 nm ist. - Verfahren nach einem der
Ansprüche 9 bis11 , wobei das Verwenden der Abstandhalter als die Maske, um die erste Oxidhartmaskenschicht zu strukturieren, das Entfernen der zweiten Oxidhartmaskenschicht umfasst, während die erste Oxidhartmaskenschicht strukturiert wird. - Verfahren nach einem der
Ansprüche 9 bis12 , wobei das Verwenden der ersten Oxidhartmaskenschicht als die Maske, um die Zielschicht zu strukturieren, das Entfernen oberer Abschnitte der ersten Oxidhartmaskenschicht umfasst. - Verfahren nach einem der
Ansprüche 9 bis13 , wobei das Abscheiden der zweiten Oxidhartmaskenschicht das Abscheiden der zweiten Oxidhartmaskenschicht in einer selben Prozesskammer umfasst, in der die erste Oxidhartmaskenschicht abgeschieden wird. - Verfahren nach
Anspruch 14 , wobei das Abscheiden der zweiten Oxidhartmaskenschicht das Abscheiden der zweiten Oxidhartmaskenschicht in einer anderen Prozesskammer umfasst als die, in der die erste Oxidhartmaskenschicht abgeschieden wird. - Verfahren, umfassend: Abscheiden einer ersten Oxidschicht über einer Halbleiterschicht; Abscheiden einer zweiten Oxidschicht über der ersten Oxidschicht, wobei die zweite Oxidschicht eine höhere Dichte als die erste Oxidschicht aufweist und wobei die zweite Oxidschicht dünner als die erste Oxidschicht ist; Bilden einer Vielzahl von Dornen über der zweiten Oxidschicht; Bilden von Abstandhaltern an Seitenwänden der Vielzahl von Dornen; Entfernen der Vielzahl von Dornen, um Öffnungen zwischen den Abstandhaltern zu definieren, wobei das Entfernen der Vielzahl von Dornen Vertiefungen in der zweiten Oxidschicht ätzt; Verwenden der Abstandhalter als eine Maske, um die erste Oxidschicht zu strukturieren; und Verwenden der ersten Oxidschicht als eine Maske, um die Halbleiterschicht zu strukturieren.
- Verfahren nach
Anspruch 16 , wobei ein Verhältnis einer Dicke der zweiten Oxidschicht zu einer Dicke der ersten Oxidschicht in einem Bereich von 1:6 bis 1:4 liegt. - Verfahren nach
Anspruch 16 oder17 , wobei eine jeweilige Tiefe jeder der Vertiefungen geringer als 3 nm ist. - Verfahren nach einem der
Ansprüche 16 bis18 , wobei die zweite Oxidschicht Siliziumoxid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder eine Kombination davon enthält. - Verfahren nach einem der
Ansprüche 16 bis19 , wobei die zweite Oxidschicht die erste Oxidschicht vollständig abdeckt, während die Vielzahl von Dornen entfernt wird.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US202063085202P | 2020-09-30 | 2020-09-30 | |
US63/085,202 | 2020-09-30 | ||
US17/151,973 | 2021-01-19 | ||
US17/151,973 US11521856B2 (en) | 2020-09-30 | 2021-01-19 | Semiconductor patterning and resulting structures |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102021101467A1 true DE102021101467A1 (de) | 2022-03-31 |
Family
ID=79327353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102021101467.0A Pending DE102021101467A1 (de) | 2020-09-30 | 2021-01-25 | Halbleiterstrukturierung und resultierende strukturen |
Country Status (5)
Country | Link |
---|---|
US (3) | US11521856B2 (de) |
KR (1) | KR102650776B1 (de) |
CN (1) | CN113948371A (de) |
DE (1) | DE102021101467A1 (de) |
TW (1) | TWI815116B (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11521856B2 (en) * | 2020-09-30 | 2022-12-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor patterning and resulting structures |
US11990345B2 (en) * | 2021-03-30 | 2024-05-21 | Changxin Memory Technologies, Inc. | Patterning method and semiconductor structure |
CN115117158A (zh) * | 2022-08-31 | 2022-09-27 | 瑶芯微电子科技(上海)有限公司 | 一种具有空心栅极的vdmos及制备方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20180005832A1 (en) | 2016-06-30 | 2018-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device, Method and Tool of Manufacture |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7151040B2 (en) * | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
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JP5834189B2 (ja) | 2010-10-07 | 2015-12-16 | パナソニックIpマネジメント株式会社 | 半導体装置の製造方法 |
US8603893B1 (en) | 2012-05-17 | 2013-12-10 | GlobalFoundries, Inc. | Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates |
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JP6476177B2 (ja) | 2014-06-13 | 2019-02-27 | 富士フイルム株式会社 | パターン形成方法、感活性光線性又は感放射線性樹脂組成物、感活性光線性又は感放射線性膜及び電子デバイスの製造方法 |
US10658508B2 (en) * | 2017-11-17 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device with low resistance contact |
US11521856B2 (en) * | 2020-09-30 | 2022-12-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor patterning and resulting structures |
-
2021
- 2021-01-19 US US17/151,973 patent/US11521856B2/en active Active
- 2021-01-25 DE DE102021101467.0A patent/DE102021101467A1/de active Pending
- 2021-03-19 KR KR1020210035940A patent/KR102650776B1/ko active IP Right Grant
- 2021-04-19 CN CN202110421104.XA patent/CN113948371A/zh active Pending
- 2021-05-12 TW TW110117139A patent/TWI815116B/zh active
-
2022
- 2022-12-01 US US18/072,896 patent/US11929254B2/en active Active
-
2024
- 2024-02-06 US US18/434,121 patent/US20240177995A1/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20180005832A1 (en) | 2016-06-30 | 2018-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device, Method and Tool of Manufacture |
Also Published As
Publication number | Publication date |
---|---|
CN113948371A (zh) | 2022-01-18 |
TWI815116B (zh) | 2023-09-11 |
KR20220044075A (ko) | 2022-04-06 |
TW202215494A (zh) | 2022-04-16 |
US20220102142A1 (en) | 2022-03-31 |
KR102650776B1 (ko) | 2024-03-22 |
US20240177995A1 (en) | 2024-05-30 |
US20230108424A1 (en) | 2023-04-06 |
US11929254B2 (en) | 2024-03-12 |
US11521856B2 (en) | 2022-12-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication |