DE102021110022A1 - Interconnect-struktur für halbleitervorrichtungen - Google Patents

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Po-Chuan Wang
Guan-Xuan Chen
Chia-Yang Hung
Sheng-Liang Pan
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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung umfasst die folgenden Schritte: Herstellen eines ersten leitfähigen Strukturelements in einer ersten dielektrischen Schicht, die über einem Substrat angeordnet ist; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Ätzen der zweiten dielektrischen Schicht unter Verwendung einer strukturierten Maskenschicht, um in der zweiten dielektrischen Schicht eine Öffnung zu erzeugen, die das erste leitfähige Strukturelement freilegt; nach dem Ätzen Durchführen eines Ablösungsprozesses zum Entfernen der strukturierten Maskenschicht; nach dem Ablösungsprozess Nassreinigen der Öffnung, wodurch ein unterer Teil der Öffnung vergrößert wird; und Füllen der Öffnung mit einem ersten elektrisch leitfähigen Material.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 30. September 2020 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/085.217 und dem Titel „Novel H2/Ar Plasma Treatment to Enlarge Co Recess Profile Beyond 3nm Node,“ („Neuartige H2/Ar-Plasmabehandlung zum Vergrößern eines Co-Aussparungsprofils über einen 3-nm-Knoten hinaus“), die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Hochdichte integrierte Schaltkreise, wie etwa VLSI-Schaltkreise (VLSI: Höchstintegration), werden normalerweise mit mehreren metallischen Interconnects hergestellt, um als dreidimensionale Verdrahtungsleitungsstrukturen zu dienen. Der Zweck der mehreren Interconnects besteht darin, dicht gepackte Vorrichtungen fachgerecht miteinander zu verknüpfen. Mit steigendem Integrationsgrad nimmt auch der Effekt der parasitären Kapazität zwischen den metallischen Interconnects entsprechend zu, der zu RC-Verzögerung und Kreuzkopplung führt. Zum Reduzieren der parasitären Kapazität und zum Erhöhen der Leitungsgeschwindigkeit zwischen den metallischen Interconnects werden meistens dielektrische Low-k-Materialien verwendet, um Zwischenschichtdielektrikum-Schichten (ILD-Schichten) und Zwischenmetall-Dielektrikumschichten (IMD-Schichten) herzustellen.
  • In den IMD-Schichten werden Metallleitungen und Durchkontaktierungen hergestellt. Bei einem Herstellungsprozess kann eine Ätzstoppschicht über ersten leitfähigen Strukturelementen hergestellt werden, und anschließend kann über der Ätzstoppschicht eine dielektrische Low-k-Schicht hergestellt werden. Die dielektrische Low-k-Schicht und die Ätzstoppschicht werden strukturiert, um einen Graben und eine Durchkontaktierungsöffnung zu erzeugen. Der Graben und die Durchkontaktierungsöffnung werden dann mit einem leitfähigen Material gefüllt, und daran schließt sich ein Planarisierungsprozess zum Entfernen von überschüssigem leitfähigem Material an, sodass eine Metallleitung und eine Durchkontaktierung entstehen.
  • Wenn Strukturgrößen bei modernen Halbleiter-Herstellungsverfahren weiter verringert werden, entstehen neue Herausforderungen für die Halbleiterherstellung. Auf dem Fachgebiet besteht eine Nachfrage nach Strukturen und Verfahren für Interconnect-Strukturen, die für moderne Halbleiter-Herstellungsverfahren geeignet sind.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1 bis 3, 4A, 4B und 5 bis 8 zeigen Schnittansichten einer Halbleitervorrichtung auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform.
    • 9 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden. Wenn nicht anders angegeben, bezeichnen in der gesamten Beschreibung gleiche oder ähnliche Bezugszahlen in unterschiedlichen Figuren gleiche oder ähnliche Elemente, die unter Verwendung von gleichen oder ähnlichen Materialien mit dem gleichen oder einem ähnlichen Verfahren hergestellt werden.
  • Gemäß einigen Ausführungsformen werden eine Interconnect-Struktur einer Halbleitervorrichtung und ein Verfahren zu deren Herstellung bereitgestellt. Bei einigen Ausführungsformen wird mit einem anisotropen Plasmaätzprozess eine Öffnung in einer zweiten dielektrischen Schicht erzeugt, wobei die Öffnung ein leitfähiges Strukturelement in einer ersten dielektrischen Schicht unter der zweiten dielektrischen Schicht freilegt. Nach dem Erzeugen der Öffnung wird das leitfähige Strukturelement mit einem Plasmaprozess behandelt, in dem ein oberer Teil des leitfähigen Strukturelements in ein erstes Material umgewandelt wird. Nach dem Plasmaprozess wird ein Mehrschritt-Nassreinigungsprozess unter Verwendung von vollentsalztem Wasser (DIW) zum Reinigen der Öffnung durchgeführt. Das DIW löst und entfernt das erste Material, wodurch ein unterer Teil der Öffnung vergrößert wird. Dann wird ein leitfähiges Material abgeschieden, um die Öffnung zu füllen, sodass eine Durchkontaktierung entsteht. Der vergrößerte untere Teil der hergestellten Durchkontaktierung kann CMP-Schlamm auffangen, der durch Risse zwischen der Durchkontaktierung und der zweiten dielektrischen Schicht nach unten sickert, und er kann ein Aussparen der Oberseite des leitfähigen Strukturelements durch Ätzen des leitfähigen Strukturelements mit dem Schlamm reduzieren.
  • Die 1 bis 3, 4A, 4B und 5 bis 8 zeigen Schnittansichten einer Halbleitervorrichtung 100 auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform. Die Halbleitervorrichtung 100 kann ein Vorrichtungs-Wafer mit aktiven Bereichen (z. B. Transistoren, Dioden oder dergleichen) und/oder passiven Vorrichtungen (z. B. Kondensatoren, Induktoren, Widerständen oder dergleichen) sein. Bei einigen Ausführungsformen ist die Halbleitervorrichtung 100 ein Interposer-Wafer, der aktive Vorrichtungen und/oder passive Vorrichtungen aufweisen kann oder auch nicht. Bei einer noch weiteren Ausführungsform der vorliegenden Erfindung ist die Halbleitervorrichtung 100 ein Package-Substratstreifen, der Package-Substrate mit darin befindlichen Kernen oder kernlose Package-Substrate umfassen kann. In der nachfolgenden Erörterung wird ein Vorrichtungswafer als ein Beispiel für die Halbleitervorrichtung 100 verwendet. Die Grundsätze der vorliegenden Erfindung können auch für Interposer-Wafer, Package-Substrate oder andere Halbleiterstrukturen gelten, wie Fachleute ohne weiteres erkennen dürften.
  • Wie in 1 gezeigt ist, weist die Halbleitervorrichtung 100 ein Halbleitersubstrat 101 (das auch als ein Substrat 101 bezeichnet wird) auf. Das Halbleitersubstrat 101 kann ein Halbleitermaterial, wie etwa Silizium, das dotiert oder undotiert ist, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) sein. Das Halbleitersubstrat 101 kann Folgendes umfassen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden.
  • In oder auf dem Substrat 101 werden elektrische Komponenten, wie etwa Transistoren, Widerstände, Kondensatoren, Induktoren, Dioden oder dergleichen, z. B. in einer FEOL-Bearbeitung (FEOL: Front End of Line) der Halbleiterherstellung hergestellt. In dem Beispiel von 1 werden Halbleiterfinnen 103 (die auch als Finnen bezeichnet werden) so hergestellt, dass sie über das Substrat 101 überstehen. Zwischen den und um die Halbleiterfinnen 103 werden Isolationsbereiche 105, wie etwa STI-Bereiche (STI: flache Grabenisolation) hergestellt. Über den Halbleiterfinnen 103 werden Gatestrukturen 109 hergestellt. Die Gatestrukturen 109 können jeweils eine Metallgatestruktur sein, die eine Gateelektrode, eine oder mehrere Austrittsarbeitsschichten um die Gateelektrode und eine dielektrische Gateschicht um die eine oder die mehreren Austrittsarbeitsschichten aufweist. Einzelheiten der Gatestrukturen 109 sind Fachleuten bekannt und werden daher hier nicht wiederholt. Entlang Seitenwänden der Gatestrukturen 109 werden Gate-Abstandshalter 111 hergestellt. In dem Beispiel von 1 wird über der Gatestruktur 109 eine Verkappungsschicht 115 (z. B. eine Schicht aus Wolfram) hergestellt, und über der Verkappungsschicht 115 wird eine Maskenschicht 116 (z. B. Titannidrid) hergestellt. Auf gegenüberliegenden Seiten der Gatestruktur 109 werden Source/Drainbereiche 107, wie etwa Source/Drain-Epitaxiebereiche, erzeugt.
  • Nachdem elektrische Komponenten (z. B. FinFETs) hergestellt worden sind, wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 117 über dem Halbleitersubstrat 101 und um die Gatestrukturen 109 hergestellt. Die ILD-Schicht 117 kann Zwischenräume zwischen den Gatestrukturen 109 füllen. Bei einigen Ausführungsformen weist die ILD-Schicht 117 Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG) oder dergleichen auf. Die ILD-Schicht 117 kann durch Schleuderbeschichtung, fließfähige chemische Aufdampfung (FCVD), plasmaunterstützte chemische Aufdampfung (PECVD), chemische Aufdampfung bei Tiefdruck (LPCVD) oder dergleichen hergestellt werden.
  • Bleiben wir bei 1. In der ILD-Schicht 117 werden Kontaktstifte 113, wie etwa Source/Drainkontakte, hergestellt, die die Source/Drainbereiche 107 mit später hergestellten leitfähigen Strukturelementen, wie etwa Metallleitungen, Durchkontaktierungen und leitfähigen Säulen, über den Source/Drainbereichen 107 elektrisch verbinden. Es ist zu beachten, dass in der vorliegenden Erfindung ein leitfähiges Strukturelement ein elektrisch leitfähiges Strukturelement bezeichnet und ein leitfähiges Material ein elektrisch leitfähiges Material bezeichnet, wenn nicht anders angegeben. Bei einer beispielhaften Ausführungsform werden die Kontaktstifte 113 aus einem leitfähigen Material wie Cobalt hergestellt, aber es können auch andere geeignete leitfähige Materialien verwendet werden, wie etwa Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannidrid, Tantalnitrid, Legierungen davon und/oder Multischichten davon. Die Herstellung der Kontaktstifte 113 kann wie folgt erfolgen: Erzeugen von Kontaktöffnungen in der ILD-Schicht 117, um den Source/Drainbereich 107 freizulegen; Abscheiden eines oder mehrerer leitfähiger Materialien in den Kontaktöffnungen; und Durchführen eines Planarisierungsprozesses, wie etwa einer chemisch-mechanischen Polierung (CMP), um die Oberseite der Kontaktstifte 113 auf gleiche Höhe mit der Oberseite der ILD-Schicht 117 zu bringen. Eine ähnliche Bearbeitung kann durchgeführt werden, um Gatekontakte (nicht dargestellt) über und in elektrischer Verbindung mit den Gatestrukturen 109 herzustellen. Bei einigen Ausführungsformen werden die Gatekontakte wie folgt hergestellt: Erzeugen von Öffnungen, die sich durch die Maskenschicht 116 und die Verkappungsschicht 115 erstrecken, um die Gateelektrode der Gatestruktur 109 freizulegen; und anschließendes Füllen der Öffnungen mit einem leitfähigen Material, wie etwa Wolfram. Die Gatekontakte brauchen nicht in demselben Querschnitt wie die Source/Drainkontakte 113 zu liegen, und sie sind daher in 1 nicht dargestellt.
  • Dann wird über der ILD-Schicht 117 eine Ätzstoppschicht (ESL) 119 hergestellt. Bei einigen Ausführungsformen weist die ESL 119 Siliziumnitrid auf, das durch PECVD abgeschieden wird, aber alternativ können zum Herstellen der ESL 119 auch andere dielektrische Materialien, wie etwa Nitride, Carbide, Kombinationen davon oder dergleichen, und alternative Verfahren, wie etwa LPCVD, PVD oder dergleichen, verwendet werden. Bei einigen Ausführungsformen wird die ESL 119 weggelassen.
  • Dann wird eine Zwischenmetall-Dielektrikumschicht (IMD-Schicht) 121 über der ESL 119 (falls vorhanden) und über der ILD-Schicht 117 hergestellt. Die IMD-Schicht 121 kann aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxidnitrid oder dergleichen, hergestellt werden. Bei einigen Ausführungsformen wird die IMD-Schicht 121 aus einem dielektrischen Low-k-Material mit einer Dielektrizitätskonstante (k-Wert) von weniger als 3,0, wie etwa von etwa 2,5, etwa 2,0 oder noch kleiner, hergestellt. Die IMD-Schicht 121 kann ein kohlenstoffhaltiges dielektrisches Low-k-Material aufweisen, wie etwa Wasserstoff-Silsesquioxan (HSQ), Methyl-Silsesquioxan (MSQ) oder dergleichen. Die Herstellung der IMD-Schicht 121 kann zum Beispiel durch Abscheiden eines porogenhaltigen dielektrischen Materials über der ILD-Schicht 117 und anschließendes Durchführen eines Härtungsprozesses zum Austreiben des Porogens erfolgen, sodass eine poröse IMD-Schicht 121 entsteht. Es können aber auch andere geeignete Verfahren zum Herstellen der IMD-Schicht 121 verwendet werden.
  • Dann wird in 2 ein dreischichtiges Fotoresist 126, das eine obere Fotoresistschicht 127, eine mittlere Schicht 125 und eine BARC-Schicht 123 (BARC: unterer Antireflexbelag) aufweist, über der IMD-Schicht 121 hergestellt. Die BARC-Schicht 123 des dreischichtigen Fotoresists 126 kann ein organisches oder ein anorganisches Material aufweisen. Die mittlere Schicht 125 kann Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweisen, das eine Ätzselektivität in Bezug auf die obere Fotoresistschicht 127 hat, sodass die obere Fotoresistschicht 127 als eine Maskenschicht zum Strukturieren der mittleren Schicht 125 verwendet werden kann. Die obere Fotoresistschicht 127 kann ein lichtempfindliches Material aufweisen. Zum Herstellen des dreischichtigen Fotoresists 126 kann ein geeignetes Abscheidungsverfahren wie PVD, CVD, Schleuderbeschichtung oder dergleichen oder eine Kombination davon verwendet werden.
  • Nachdem das dreischichtige Fotoresist 126 hergestellt worden ist, werden Strukturen 129 (z. B. Öffnungen) in der oberen Fotoresistschicht 127 erzeugt. Bei einer Ausführungsform wird die obere Fotoresistschicht 127 durch Belichten des lichtempfindlichen Materials in der oberen Fotoresistschicht 127 mit einer strukturierten Energiequelle (z. B. Licht) z. B. durch ein Retikel strukturiert. Durch die Einwirkung der Energie wird eine chemische Reaktion in den Teilen des lichtempfindlichen Materials ausgelöst, die mit der strukturierten Energiequelle belichtet wurden, wodurch die physikalischen Eigenschaften der belichteten Teile des Fotoresists modifiziert werden, sodass die physikalischen Eigenschaften der belichteten Teile der oberen Fotoresistschicht 127 von denen ihrer unbelichteten Teile verschieden sind. Die obere Fotoresistschicht 127 kann dann mit einem Entwickler entwickelt werden, um die belichteten oder die unbelichteten Teile der oberen Fotoresistschicht 127 zu entfernen, je nachdem, ob z. B. ein negatives oder ein positives lichtempfindliches Material für die obere Fotoresistschicht 127 verwendet wird. Die übrigen Teile der oberen Fotoresistschicht 127 bilden eine strukturierte Fotoresistschicht. Dann werden die Strukturen 129 in der oberen Fotoresistschicht 127 durch die mittlere Schicht 125 und die BARC-Schicht 123 verlängert und mit einem geeigneten Verfahren, wie etwa mit einem oder mehreren anisotropen Ätzprozessen, auf die IMD-Schicht 121 übertragen.
  • 3 zeigt eine Schnittansicht der Halbleitervorrichtung 100 nach dem Übertragen der Strukturen der oberen Fotoresistschicht 127 auf die IMD-Schicht 121. Bei einigen Ausführungsformen wird zum Übertragen der Strukturen der oberen Fotoresistschicht 127 ein anisotroper Ätzprozess, wie etwa ein anisotroper Plasmaätzprozess, durchgeführt. Der anisotrope Plasmaätzprozess ist ein reaktiver Ionenätzprozess (RIE-Prozess), der z. B. unter Verwendung eines fluoridhaltigen Gases, wie etwa eines Ätzgases mit Fluorkohlenwasserstoff (CxHyFz, wie etwa CHF3), durchgeführt wird. Wie in 3 gezeigt ist, entstehen in der IMD-Schicht 121 nach dem anisotropen Plasmaätzprozess Öffnungen 122 (die auch als Durchkontaktierungsöffnungen bezeichnet werden können), die sich durch die ESL 119 (falls vorhanden) erstrecken und Oberseiten der darunter befindlichen Kontaktstifte 113 freilegen. Unterseiten der Öffnungen 122 in dem Beispiel von 3 sind auf gleicher Höhe mit der Oberseite der ILD-Schicht 117. Als ein nicht-beschränkendes Beispiel zeigt 3 zwei Öffnungen 122. Es können aber noch weitere Öffnungen erzeugt werden, um Oberseiten anderer Kontaktstifte 113 freizulegen, wie Fachleute problemlos erkennen dürften. Bei einigen Ausführungsformen kann bei dem anisotropen Plasmaätzprozess das Fluorid (F) in dem Ätzgas in die Kontaktstifte 113 implantiert werden, wobei das Fluorid als Fluorid-Dotierungsstoffe in den Kontaktstiften 113 bezeichnet werden kann.
  • Nach dem anisotropen Plasmaätzprozess wird das dreischichtige Fotoresist 126 entfernt. Bei einigen Ausführungsformen wird ein Ablösungsprozess (ein Plasmaprozess) zum Entfernen des dreischichtigen Fotoresists 126 durchgeführt. Der Ablösungsprozess kann unter Verwendung einer Gasquelle durchgeführt werden, die ein Gemisch aus Wasserstoffgas (H2) und einem geeigneten inerten Gas, wie etwa Argon (Ar) oder Helium (He), enthält. Mit anderen Worten, die für den Ablösungsprozess verwendete Gasquelle kann ein Gemisch aus H2 und Ar oder ein Gemisch aus H2 und He sein.
  • Bei einer beispielhaften Ausführungsform wird der Ablösungsprozess unter Verwendung einer Gasquelle durchgeführt, die ein Gemisch aus H2 und Ar enthält. Bei einigen Ausführungsformen wird die Gasquelle (z. B. H2 und Ar) zu einem Plasma für den Ablösungsprozess gezündet. Während des Ablösungsprozesses gelangen H+-Radikale, die von der Gasquelle erzeugt werden, in die Kontaktstifte 113, kollidieren dann mit den Fluorid-Dotierungsstoffen in den Kontaktstiften 113 (die mit dem Plasmaätzprozess erzeugt worden sind, der vorstehend zum Erzeugen der Öffnungen 122 erörtert worden ist) und treiben die Fluorid-Dotierungsstoffe zu den Oberseiten der Kontaktstifte 113. Die zu den Oberseiten der Kontaktstifte 113 getriebenen Fluorid-Dotierungsstoffe reagieren bei der dargestellten Ausführungsform mit dem Material (z. B. Cobalt) der Kontaktstifte 113 z. B. zu Cobaltfluorid (CoxFy, wie etwa CoF2, CoF3). Mit anderen Worten, bei der dargestellten Ausführungsform werden obere Teile der Kontaktstifte 113 (z. B. Teile in der Nähe der Oberseiten der Kontaktstifte 113) in Cobaltfluorid umgewandelt. Es ist zu beachten, dass bei der dargestellten Ausführungsform die Gasquelle für den Ablösungsprozess keinen Stickstoff enthält. Der Grund dafür ist, dass in dem Ablösungsprozess eine Gasquelle, die Stickstoff enthält, die oberen Teile der Kontaktstifte 113 in Cobaltnitrid umwandeln kann und Cobaltnitrid nicht mit dem späteren Nassreinigungsprozess zum Herstellen von vergrößerten unteren Teilen für die Öffnungen 122 entfernt werden könnte.
  • Bei einigen Ausführungsformen ist ein Mischungsverhältnis R (z. B. ein Volumenverhältnis oder ein Durchsatzverhältnis) zwischen dem inerten Gas (z. B. Ar) und H2 in der Gasquelle des Ablösungsprozesses gleich oder kleiner als 2 (d. h., R ≤ 2). Wenn das Mischungsverhältnis R größer als 2 ist, können die H+-Radikale zu stark verdünnt werden und können nicht ausreichend mit den Fluorid-Dotierungsstoffen kollidieren und diese zu den Oberseiten der Kontaktstifte 113 treiben. Wie später unter Bezugnahme auf 4 dargelegt wird, wird das Cobaltfluorid, das durch Reaktion zwischen den Fluorid-Dotierungsstoffen und Cobalt an den Oberseiten der Kontaktstifte 113 entsteht, mit einem nachfolgenden Nassreinigungsprozess entfernt, um Aussparungen in den Oberseiten der Kontaktstifte 113 zu erzeugen, wodurch vergrößerte untere Teile für die Öffnungen 122 entstehen. Ein Mischungsverhältnis R von mehr als 2 beeinträchtigt daher die Effizienz der Behandlung der Kontaktstifte 113 mit H+-Radikalen, und es kann ein Erzeugen von Aussparungen an den Oberseiten der Kontaktstifte 113 verhindern.
  • Bei einigen Ausführungsformen werden Prozessbedingungen für den Ablösungsprozess entsprechend einer Konzentration des Fluorids in den Kontaktstiften 113 so angepasst (d. h. eingestellt), dass eine ausreichende Behandlung der Kontaktstifte 113 mit dem Ablösungsprozess gewährleistet wird. Zum Beispiel kann für eine hohe Fluoridkonzentration (z. B. höher als 15 Atom-%) in den Kontaktstiften 113 die HF-Leistung (z. B. zum Zünden der Gasquelle zu Plasma) des Ablösungsprozesses erhöht werden und/oder die Dauer des Ablösungsprozesses kann verlängert werden. Zusätzlich oder alternativ kann für eine hohe Fluoridkonzentration (z. B. höher als 15 Atom-%) in den Kontaktstiften 113 der Druck des Ablösungsprozesses gesenkt werden. Die höhere Plasmaleistung, die längere Prozessdauer und/oder der verringerte Druck tragen zum Erhöhen der Wahrscheinlichkeit bei, dass die H+-Radikale mit den Fluorid-Dotierungsstoffen kollidieren. Zum Beispiel kann zum Bestimmen der Fluoridkonzentration in den Kontaktstiften 113 kann ein Testwafer mit dem vorstehend erörterten anisotropen Plasmaätzprozess bearbeitet werden, und anschließend wird eine XPS-Messung (XPS: Röntgen-Photoelektronenspektroskopie) zum Bestimmen der Fluoridkonzentration durchgeführt.
  • In 4A wird dann ein Nassreinigungsprozess zum Reinigen der Öffnungen 122 durchgeführt. Bei einigen Ausführungsformen wird der Nassreinigungsprozess in drei aufeinanderfolgenden Schritten durchgeführt. Der erste Reinigungsschritt wird unter Verwendung von vollentsalztem Wasser (DIW) durchgeführt und kann auch als ein DIW-Reinigungsschritt bezeichnet werden. Der DIW-Reinigungsschritt kann z. B. für etwa 50 s durchgeführt werden. Erinnern wir uns daran, dass bei dem Ablösungsprozess die oberen Teile der Kontaktstifte 113 in Cobaltfluorid umgewandelt werden. Bei einigen Ausführungsformen lösen sich die oberen Teile der Kontaktstifte 113, die aus Cobaltfluorid bestehen, in dem DIW auf, und sie werden mit dem DIW-Reinigungsschritt entfernt. Dann wird ein zweiter Reinigungsschritt unter Verwendung einer Säure durchgeführt, wie etwa 4-Methyl-2-(phenylamino)-1,3-thiazol-5-carbonsäure (die auch als MS9600-Säure bezeichnet werden kann). Der zweite Reinigungsschritt kann auch als ein Säure-Reinigungsschritt bezeichnet werden. Der Säure-Reinigungsschritt kann z. B. für 120 s durchgeführt werden. Dann wird ein dritter Reinigungsschritt unter Verwendung von Isopropylalkohol (IPA) durchgeführt, der daher auch als ein IPA-Reinigungsschritt bezeichnet werden kann. Der IPA-Reinigungsschritt kann z. B. für etwa 10 s bis etwa 100 s durchgeführt werden. Es ist zu beachten, dass bei einigen Ausführungsformen das Reinigungsfluid und (gegebenenfalls) Nebenprodukte jedes Reinigungsschritts nach Beendigung jedes Reinigungsschritts und vor Durchführung des nächsten Bearbeitungsschritts (z. B. des nächsten Reinigungsschritts) entfernt werden.
  • Wie vorstehend dargelegt worden ist, werden mit dem Nassreinigungsprozess die oberen Teile der Kontaktstifte 113 entfernt, wodurch die unteren Teile der Öffnungen 122 vergrößert werden. Wie in 4A gezeigt ist, werden mit dem Nassreinigungsprozess die Oberseiten der Kontaktstifte 113 z. B. unter der Oberseite der ILD-Schicht 117 ausgespart. Dadurch erstrecken sich die vergrößerten unteren Teile der Öffnungen 122 in die Kontaktstifte 113 hinein und bilden Unterätzungen unter der IMD-Schicht 121. Mit anderen Worten, der vergrößerte untere Teil jeder der Öffnungen 122 ist breiter als die Öffnung 122, und er erstreckt sich daher seitlich über Seitenwände der IMD-Schicht 121 hinaus, die von der Öffnung 122 freigelegt worden sind. Der vergrößerte untere Teil jeder Öffnung 122 in 4A hat gewölbte Seitenwände und ähnelt Teilen einer ovalen Form. Neben der dargestellten Form sind auch andere Formen für den Querschnitt des vergrößerten unteren Teils der Öffnung 122 möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen.
  • Bei einigen Ausführungsformen wird nach dem Nassreinigungsprozess ein Plasmaprozess zum Entfernen von Nebenprodukten (z. B. kohlenstoffhaltigen Nebenprodukten) durchgeführt, die nach dem Nassreinigungsprozess und/oder nach den vorhergehenden Ätzprozessen zurückgeblieben sind. Der Plasmaprozess kann unter Verwendung einer Gasquelle, die Sauerstoff (02) enthält, durchgeführt werden. Das Sauerstoffgas wird zu Plasma gezündet, und das Plasma wird in die Öffnung 122 eingeleitet, um z. B. die kohlenstoffhaltigen Nebenprodukte zu entfernen. Eine Temperatur des Plasmaprozesses kann z. B. 160 °C betragen.
  • 4B zeigt eine vergrößerte Darstellung eines Bereichs 131 von 4A. Wie in 4B gezeigt ist, hat der vergrößerte untere Teil der Öffnung 122 eine Breite C, die z. B. zwischen gegenüberliegenden Seiten an einem breitesten Teil des vergrößerten unteren Teils gemessen wird, und eine Tiefe A zwischen der Oberseite der ILD-Schicht 117 und einer Unterseite der Öffnung 122. Außerdem hat ein unterätzter Bereich der Öffnung 122 eine Breite B. Mit anderen Worten, der unterätzte Bereich der Öffnung 122 erstreckt sich über eine Seitenwand 121S der IMD-Schicht 121 mit einem Abstand von B hinaus. Bei einigen Ausführungsformen beträgt ein Verhältnis zwischen A und C 0,28 bis 0,32 (d. h., 0,28 ≤ A/C ≤ 0,32). Bei einigen Ausführungsformen beträgt ein Verhältnis zwischen A und B 0,9 bis 1,1 (d. h., 0,9 ≤ A/B ≤ 1,1). Bei einigen Ausführungsformen beträgt ein Verhältnis zwischen B und C 0,28 bis 0,31 (d. h., 0,28 ≤ B/C ≤ 0,31). Bei einigen Ausführungsformen ist eine Differenz zwischen A und B kleiner als 1 nm (d. h., A - B < 1 nm).
  • In 5 wird dann ein leitfähiges Material 133, wie etwa Wolfram, in den Öffnungen 122 abgeschieden, um sie zu füllen. Das leitfähige Material 133 kann die Öffnungen 122 überfüllen und kann sich über der Oberseite der IMD-Schicht 121 erstrecken. Bei einigen Ausführungsformen wird das leitfähige Material 133 mit einem geeigneten Abscheidungsverfahren, wie etwa einem langsamen Atomlagenabscheidungsprozess (SALD-Prozess) selektiv über den Kontaktstiften 113 von unten nach oben abgeschieden, wodurch die Öffnungen 122 besser (z. B. mit weniger oder gar keinen Hohlräumen) als z. B. mit einem Massenabscheidungsverfahren wie CVD oder PVD gefüllt werden können. Wie in 5 gezeigt ist, füllt das leitfähige Material 133 die unterätzten Bereiche der vergrößerten unteren Teile der Öffnung 122, sodass Durchkontaktierungen 133 mit vergrößerten unteren Teilen entstehen. Der vergrößerte untere Teil jeder der Durchkontaktierungen 133 ist breiter als ein darüber befindlicher Teil (z. B. ein Teil zwischen gegenüberliegenden Seitenwänden der IMD-Schicht 121 in der Nähe der Unterseite der IMD-Schicht 121) der Durchkontaktierungen 133. Bei einigen Ausführungsformen erstreckt sich der vergrößerte untere Teil jeder Durchkontaktierung 133 seitlich über gegenüberliegende Seitenwände der IMD-Schicht 121 hinaus, die zu der Durchkontaktierung 133 zeigen.
  • In 6 wird dann eine Sperrschicht 135 über der Oberseite der IMD-Schicht 121 hergestellt. Die Sperrschicht 135 kann Titan, Titannidrid oder dergleichen aufweisen, das mit einem geeigneten Abscheidungsverfahren wie PVD, CVD, ALD oder dergleichen abgeschieden wird. Dann wird ein leitfähiges Material 137 über der Sperrschicht 135 abgeschieden. Bei der dargestellten Ausführungsform ist das leitfähige Material 137 das gleiche Material (z. B. Wolfram) wie das leitfähige Material 133, aber es wird mit einem anderen Abscheidungsverfahren abgeschieden. Zum Beispiel wird das leitfähige Material 137 mit einem Massenabscheidungsverfahren wie CVD, PVD oder Sputtern statt mit dem selektiven Abscheidungsverfahren von unten nach oben für das leitfähige Material 133 abgeschieden. Das Massenabscheidungsverfahren kann zum Verkürzen der Prozessdauer für die Abscheidung des leitfähigen Materials 137 verwendet werden.
  • Dann wird in 7 ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um das leitfähige Material 137 und die Sperrschicht 135 von der Oberseite der IMD-Schicht 121 zu entfernen und eine koplanare Oberseite zwischen der IMD-Schicht 121 und den Durchkontaktierungen 133 zu erzeugen. Bei einigen Ausführungsformen dient eine Grenzfläche zwischen dem leitfähigen Material 137 und der Sperrschicht 135 als eine Ätzstoppschicht für den CMP-Prozess, sodass dieser beendet werden kann, nachdem die Oberseite der IMD-Schicht 121 freigelegt worden ist.
  • Wenn die Strukturgröße bei modernen Bearbeitungsknoten weiter abnimmt, wird es auf Grund des hohen Seitenverhältnisses der Durchkontaktierungsöffnungen immer schwieriger, Durchkontaktierungen 133 herzustellen. Um das Füllen der Durchkontaktierungsöffnungen zu erleichtern, können die Durchkontaktierungen 133 ohne eine Sperrschicht oder eine Haftschicht hergestellt werden. Dadurch kann sich jedoch eine Haftung zwischen den Durchkontaktierungen 133 und den sie umschließenden Schichten (z. B. der IMD-Schicht 121 und der ESL 119) verschlechtern, und es können winzige Risse z. B. zwischen den Durchkontaktierungen 133 und der IMD-Schicht 121 oder der ESL 119 entstehen. Während des CMP-Prozesses kann der bei dem CMP-Prozess verwendete Schlamm (der auch als CMP-Schlamm bezeichnet werden kann) durch die Risse nach unten sickern und die Kontaktstifte 113 erreichen. Der Schlamm kann eine hohe Ätzselektivität (d. h., eine hohe Ätzrate) für das Material (z. B. Cobalt) der Kontaktstifte 113 haben und kann daher ein Aussparen der Oberseiten der Kontaktstifte 113 bewirken, wodurch eine unzuverlässige elektrische Verbindung zwischen den Durchkontaktierungen 133 und den darunter befindlichen Kontaktstiften 113 entsteht. Bei dem offenbarten Verfahren können durch Vergrößern der unteren Teile der Durchkontaktierungsöffnungen Durchkontaktierungen 133 mit vergrößerten unteren Teilen hergestellt werden. Die vergrößerten unteren Teile der Durchkontaktierungen 133 bilden eine bessere Abdichtung um die Risse, z. B. an der Unterseite der ESL 119, sodass die Menge des CMP-Schlamms verringert wird, der durch die ESL 119 sickern kann. Außerdem können die vergrößerten Teile der Durchkontaktierungen 133 auch eine kleine Menge des CMP-Schlamms auffangen, der durch die ESL 119 sickert. Daher kann während des CMP-Prozesses der CMP-Schlamm zwar nach unten durch die Risse (z. B. entlang den Seitenwänden der Durchkontaktierungen 133) zwischen den Durchkontaktierungen 133 und der IMD-Schicht 121 sickern, aber der größte Teil des CMP-Schlamms wird entweder in der ESL 119 durch die vergrößerten unteren Teile der Durchkontaktierungen 133 gestoppt oder wird von den vergrößerten unteren Teilen der Durchkontaktierungen 133 aufgefangen. Dadurch wird die Menge des CMP-Schlamms, der die Kontaktstifte 113 erreicht, teilweise oder sogar auf null reduziert, wodurch das Aussparen der Kontaktstifte 113 reduziert oder verhindert wird. Ein weiterer Vorzug ist ein reduzierter elektrischer Widerstand für die Durchkontaktierungen 133 auf Grund der vergrößerten unteren Teile, die auch die RC-Verzögerung der hergestellten Halbleitervorrichtung reduzieren können.
  • In 8 wird dann eine dielektrische Schicht 139 über der IMD-Schicht 121 hergestellt. Die dielektrische Schicht 139 kann aus demselben oder einem ähnlichen Material wie die IMD-Schicht 121 mit demselben oder einem ähnlichen Herstellungsverfahren hergestellt werden, und daher werden Einzelheiten nicht wiederholt. Dann werden Durchkontaktierungen 141 in der dielektrischen Schicht 139 über und in elektrischer Verbindung mit den darunter befindlichen Durchkontaktierungen 133 hergestellt. Die Durchkontaktierungen 141 können wie folgt hergestellt werden: Erzeugen von Durchkontaktierungsöffnungen in der dielektrischen Schicht 139, um die darunter befindlichen Durchkontaktierungen 133 freizulegen; Füllen der Durchkontaktierungsöffnungen mit einem leitfähigen Material; und Durchführen eines CMP-Prozesses nach dem Füllen der Durchkontaktierungsöffnungen. Bei der dargestellten Ausführungsform werden die Durchkontaktierungen 141 aus demselben Material (z. B. Wolfram) wie die Durchkontaktierungen 133 hergestellt. In dem Beispiel von 8 weisen die Durchkontaktierungen 141 nicht die vergrößerten unteren Teile wie die Durchkontaktierungen 133 auf, da der für den CMP-Prozess verwendete Schlamm eine hohe Ätzrate für das Material (z. B. Cobalt) der Kontaktstifte 113 hat, aber eine niedrige Ätzrate für das Material (z. B. Wolfram) der Durchkontaktierungen 133 hat. Bei anderen Ausführungsformen können die Durchkontaktierungen 141 so hergestellt werden, dass sie vergrößerte untere Teile aufweisen, die den vergrößerten unteren Teilen der Durchkontaktierungen 133 gleichen oder ähneln.
  • An die Bearbeitung von 8 können sich weitere Bearbeitungsschritte anschließen, um die Herstellung der Halbleitervorrichtung 100 fertigzustellen. Zum Beispiel können Durchkontaktierungen 143 über und in elektrischer Verbindung mit den Gatestrukturen 109 hergestellt werden. Die Durchkontaktierungen 143 können so hergestellt werden, dass sie sich durch die IMD-Schicht 121 und die dielektrische Schicht 139 erstrecken, um die Verkappungsschicht 115 (z. B. Wolfram) der Gatestrukturen 109 (z. B. physisch) zu kontaktieren. Über der dielektrischen Schicht 139 können weitere dielektrische Schichten hergestellt werden, und in den weiteren dielektrischen Schichten können leitfähige Strukturelemente (z. B. leitfähige Leitungen und Durchkontaktierungen) hergestellt werden, um Interconnect-Strukturen der Halbleitervorrichtung 100 herzustellen, die die tieferliegenden elektrischen Komponenten miteinander zu funktionellen Schaltungen elektrisch verbinden. Einzelheiten werden hier nicht erörtert.
  • Abwandlungen der offenbarten Ausführungsformen sind möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Zum Beispiel wird das offenbarte Verfahren zwar in Zusammenhang mit der Herstellung einer Durchkontaktierung über einem Source/Drain-Kontaktstift beschrieben, aber der Grundgedanke der Erfindung kann auch zum Herstellen von leitfähigen Strukturelementen (z. B. Durchkontaktierungen) in anderen dielektrischen Schichten der Halbleitervorrichtung über anderen Arten von leitfähigen Strukturelementen (z. B. leitfähigen Leitungen) verwendet werden. Als ein weiteres Beispiel können außer den Durchkontaktierungen 133 auch andere Durchkontaktierungen (z. B. 141), die über den Durchkontaktierungen 133 hergestellt werden, mit vergrößerten unteren Teilen hergestellt werden.
  • Ausführungsformen können Vorzüge erzielen. Mit dem offenbarten Verfahren werden Durchkontaktierungsöffnungen mit vergrößerten unteren Teilen erzeugt, sodass Durchkontaktierungen (z. B. 133) mit vergrößerten unteren Teilen hergestellt werden können. Die vergrößerten unteren Teile der Durchkontaktierungen reduzieren die Menge des CMP-Schlamms, der durch Risse zwischen den Durchkontaktierungen und der dielektrischen Schicht um die Durchkontaktierungen nach unten sickert, wodurch das Aussparen der leitfähigen Strukturelemente (z. B. der Kontaktstifte 113) unter den Durchkontaktierungen reduziert wird und die Zuverlässigkeit der elektrischen Verbindung zwischen den Durchkontaktierungen und den darunter befindlichen leitfähigen Strukturelementen verbessert wird. Weitere Vorzüge sind ein reduzierter elektrischer Widerstand für die Durchkontaktierungen und eine reduzierte RC-Verzögerung für die hergestellte Vorrichtung.
  • 9 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleiterstruktur gemäß einigen Ausführungsformen. Es versteht sich, dass das beispielhafte Verfahren, das in 9 gezeigt ist, lediglich ein Beispiel für zahlreiche mögliche beispielhafte Verfahren ist. Ein Durchschnittsfachmann dürfte zahlreiche Abwandlungen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, die in 9 angegeben sind, hinzugefügt, weggelassen, ersetzt, umgeordnet oder wiederholt werden.
  • In 9 wird in einem Block 1010 ein erstes leitfähiges Strukturelement in einer ersten dielektrischen Schicht hergestellt, die über einem Substrat angeordnet ist. In einem Block 1020 wird eine zweite dielektrische Schicht über der ersten dielektrischen Schicht hergestellt. In einem Block 1030 wird die zweite dielektrische Schicht unter Verwendung einer strukturierten Maskenschicht geätzt, um in der zweiten dielektrischen Schicht eine Öffnung zu erzeugen, die das erste leitfähige Strukturelement freilegt. In einem Block 1040 wird nach der Ätzung ein Ablösungsprozess zum Entfernen der strukturierten Maskenschicht durchgeführt. In einem Block 1050 wird nach dem Ablösungsprozess die Öffnung mit einem Nassreinigungsprozess gereinigt, wodurch ein unterer Teil der Öffnung vergrößert wird. In einem Block 1060 wird die Öffnung mit einem ersten elektrisch leitfähigen Material gefüllt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte: Herstellen eines ersten leitfähigen Strukturelements in einer ersten dielektrischen Schicht, die über einem Substrat angeordnet ist; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Ätzen der zweiten dielektrischen Schicht unter Verwendung einer strukturierten Maskenschicht, um in der zweiten dielektrischen Schicht eine Öffnung zu erzeugen, die das erste leitfähige Strukturelement freilegt; nach dem Ätzen Durchführen eines Ablösungsprozesses zum Entfernen der strukturierten Maskenschicht; nach dem Ablösungsprozess Nassreinigen der Öffnung, wodurch ein unterer Teil der Öffnung vergrößert wird; und Füllen der Öffnung mit einem ersten elektrisch leitfähigen Material. Durch das Nassreinigen wird bei einer Ausführungsform ein oberer Teil des ersten leitfähigen Strukturelements, der von dem Substrat entfernt ist, entfernt, und es werden Unterätzungen unter der zweiten dielektrischen Schicht erzeugt. Bei einer Ausführungsform erstreckt sich nach dem Nassreinigen der untere Teil der Öffnung vertikal in das erste leitfähige Strukturelement, und er erstreckt sich seitlich über Seitenwände der zweiten dielektrischen Schicht hinaus, die von der Öffnung freigelegt worden sind. Bei einer Ausführungsform umfasst das Ätzen der zweiten dielektrischen Schicht ein Ätzen der zweiten dielektrischen Schicht durch Durchführen eines ersten Plasmaprozesses, und das Durchführen des Ablösungsprozesses umfasst ein Durchführen eines zweiten Plasmaprozesses, der von dem ersten Plasmaprozess verschieden ist. Bei einer Ausführungsform wird der erste Plasmaprozess unter Verwendung einer Gasquelle, die ein Fluorid enthält, durchgeführt, und der zweite Plasmaprozess wird unter Verwendung einer Gasquelle durchgeführt, die Wasserstoff enthält. Bei einer Ausführungsform wird das Fluorid mit dem ersten Plasmaprozess in das erste leitfähige Strukturelement implantiert, und das Verfahren umfasst weiterhin ein Einstellen einer HF-Leistung des zweiten Plasmaprozesses, einer Prozessdauer des zweiten Plasmaprozesses oder eines Drucks des zweiten Plasmaprozesses entsprechend einer Konzentration des Fluorids in dem ersten leitfähigen Strukturelement. Bei einer Ausführungsform umfasst das Nassreinigen Folgendes: Durchführen eines ersten Nassreinigungsschritts unter Verwendung von vollentsalztem Wasser; Durchführen eines zweiten Nassreinigungsschritts unter Verwendung einer Säure; und Durchführen eines dritten Nassreinigungsschritts unter Verwendung von Isopropylalkohol. Bei einer Ausführungsform enthält die Gasquelle des ersten Plasmaprozesses CxHyFz, und die Gasquelle des zweiten Plasmaprozesses enthält ein Gemisch aus H2 und einem inerten Gas, wobei das inerte Gas Ar oder He ist. Bei einer Ausführungsform ist ein Mischungsverhältnis zwischen dem inerten Gas und dem H2 in der Gasquelle des zweiten Plasmaprozesses gleich oder kleiner als 2. Bei einer Ausführungsform umfasst das Verfahren nach dem Füllen der Öffnung weiterhin Folgendes: Herstellen einer Sperrschicht über einer Oberseite der zweiten dielektrischen Schicht, die von dem Substrat entfernt ist; Abscheiden eines zweiten elektrisch leitfähigen Materials über der Sperrschicht, wobei das erste elektrisch leitfähige Material und das zweite elektrisch leitfähige Material dasselbe Material umfassen, aber mit unterschiedlichen Abscheidungsverfahren abgeschieden werden; und Durchführen eines Planarisierungsprozesses zum Entfernen der Sperrschicht und des zweiten elektrisch leitfähigen Materials. Bei einer Ausführungsform umfasst das Verfahren nach dem Planarisierungsprozess weiterhin Folgendes: Herstellen einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht; und Herstellen einer Durchkontaktierung in der dritten dielektrischen Schicht über und in elektrischer Verbindung mit dem ersten elektrisch leitfähigen Material.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte: Herstellen eines ersten leitfähigen Strukturelements in einer ersten dielektrischen Schicht; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Erzeugen einer Öffnung in der zweiten dielektrischen Schicht, um eine Oberseite des ersten leitfähigen Strukturelements freizulegen, wobei das Erzeugen der Öffnung ein Durchführen eines anisotropen Plasmaätzprozesses umfasst; nach dem Erzeugen der Öffnung Behandeln des ersten leitfähigen Strukturelements mit einem Plasmaprozess, der von dem anisotropen Plasmaätzprozess verschieden ist; und nach dem Plasmaprozess Reinigen der Öffnung unter Verwendung von vollentsalztem Wasser, wobei durch das Reinigen ein unterer Teil der Öffnung vergrößert wird. Bei einer Ausführungsform wird durch das Reinigen eine Oberseite des ersten leitfähigen Strukturelements, die der zweiten dielektrischen Schicht gegenüberliegt, ausgespart, und es werden Unterätzungen unter der zweiten dielektrischen Schicht erzeugt. Bei einer Ausführungsform umfasst das Verfahren nach dem Reinigen weiterhin ein Füllen der Öffnung mit einem elektrisch leitfähigen Material, wobei das elektrisch leitfähige Material die Unterätzungen füllt. Bei einer Ausführungsform wird der anisotrope Plasmaätzprozess unter Verwendung einer ersten Gasquelle, die CxHyFz enthält, durchgeführt, und der Plasmaprozess wird unter Verwendung einer zweiten Gasquelle durchgeführt, die ein Gemisch aus H2 und Ar oder ein Gemisch aus H2 und He enthält. Bei einer Ausführungsform wird das erste leitfähige Strukturelement aus Cobalt hergestellt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte: Herstellen eines ersten leitfähigen Strukturelements in einer ersten dielektrischen Schicht, die über einem Substrat angeordnet ist; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Ätzen der zweiten dielektrischen Schicht, um eine Öffnung in der zweiten dielektrischen Schicht zu erzeugen, wobei das erste leitfähige Strukturelement an einer Unterseite der Öffnung freigelegt wird; nach dem Ätzen Behandeln des ersten leitfähigen Strukturelements mit einem Plasmaprozess, wobei durch den Plasmaprozess ein oberer Teil des ersten leitfähigen Strukturelements in ein erstes Material umgewandelt wird; nach dem Plasmaprozess Reinigen der Öffnung mit einem Nassreinigungsprozess, wobei der Nassreinigungsprozess einen Nassreinigungsschritt unter Verwendung von vollentsalztem Wasser umfasst, wobei durch das vollentsalzte Wasser das erste Material entfernt wird und der untere Teil der Öffnung vergrößert wird; und nach dem Reinigen Füllen der Öffnung mit einem elektrisch leitfähigen Material. Bei einer Ausführungsform umfasst das Ätzen der zweiten dielektrischen Schicht ein Durchführen eines Plasmaätzprozesses unter Verwendung eines Ätzgases, das ein Fluorid enthält, und der Plasmaprozess wird unter Verwendung einer Gasquelle durchgeführt, die Wasserstoff enthält. Bei einer Ausführungsform erstreckt sich der vergrößerte untere Teil der Öffnung in das erste leitfähige Strukturelement, und er weist Unterätzungen unter der zweiten dielektrischen Schicht auf, wobei nach dem Füllen der Öffnung das elektrisch leitfähige Material die Unterätzungen füllt. Bei einer Ausführungsform wird das erste leitfähige Strukturelement aus Cobalt hergestellt, und das elektrisch leitfähige Material ist Wolfram.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen eines ersten leitfähigen Strukturelements in einer ersten dielektrischen Schicht, die über einem Substrat angeordnet ist; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Ätzen der zweiten dielektrischen Schicht unter Verwendung einer strukturierten Maskenschicht, um in der zweiten dielektrischen Schicht eine Öffnung zu erzeugen, die das erste leitfähige Strukturelement freilegt; nach dem Ätzen Durchführen eines Ablösungsprozesses zum Entfernen der strukturierten Maskenschicht; nach dem Ablösungsprozess Nassreinigen der Öffnung, wodurch ein unterer Teil der Öffnung vergrößert wird; und Füllen der Öffnung mit einem ersten elektrisch leitfähigen Material.
  2. Verfahren nach Anspruch 1, wobei durch das Nassreinigen ein oberer Teil des ersten leitfähigen Strukturelements, der von dem Substrat entfernt ist, entfernt wird und Unterätzungen unter der zweiten dielektrischen Schicht erzeugt werden.
  3. Verfahren nach Anspruch 1 oder 2, wobei sich nach dem Nassreinigen der untere Teil der Öffnung vertikal in das erste leitfähige Strukturelement erstreckt und sich seitlich über Seitenwände der zweiten dielektrischen Schicht hinaus erstreckt, die von der Öffnung freigelegt worden sind.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzen der zweiten dielektrischen Schicht ein Ätzen der zweiten dielektrischen Schicht durch Durchführen eines ersten Plasmaprozesses umfasst, und das Durchführen des Ablösungsprozesses ein Durchführen eines zweiten Plasmaprozesses umfasst, der von dem ersten Plasmaprozess verschieden ist.
  5. Verfahren nach Anspruch 4, wobei der erste Plasmaprozess unter Verwendung einer Gasquelle durchgeführt wird, die ein Fluorid enthält, und der zweite Plasmaprozess unter Verwendung einer Gasquelle durchgeführt wird, die Wasserstoff enthält.
  6. Verfahren nach Anspruch 5, wobei das Fluorid mit dem ersten Plasmaprozess in das erste leitfähige Strukturelement implantiert wird, und das Verfahren weiterhin ein Einstellen einer HF-Leistung (HF: Hochfrequenz) des zweiten Plasmaprozesses, einer Prozessdauer des zweiten Plasmaprozesses oder eines Drucks des zweiten Plasmaprozesses entsprechend einer Konzentration des Fluorids in dem ersten leitfähigen Strukturelement umfasst.
  7. Verfahren nach Anspruch 5 oder 6, wobei das Nassreinigen Folgendes umfasst: Durchführen eines ersten Nassreinigungsschritts unter Verwendung von vollentsalztem Wasser; Durchführen eines zweiten Nassreinigungsschritts unter Verwendung einer Säure; und Durchführen eines dritten Nassreinigungsschritts unter Verwendung von Isopropylalkohol.
  8. Verfahren nach einem der Ansprüche 5 bis 7, wobei die Gasquelle des ersten Plasmaprozesses CxHyFz enthält und die Gasquelle des zweiten Plasmaprozesses ein Gemisch aus H2 und einem inerten Gas enthält, wobei das inerte Gas Ar oder He ist.
  9. Verfahren nach Anspruch 8, wobei ein Mischungsverhältnis zwischen dem inerten Gas und dem H2 in der Gasquelle des zweiten Plasmaprozesses gleich oder kleiner als 2 ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Füllen der Öffnung weiterhin Folgendes umfasst: Herstellen einer Sperrschicht über einer Oberseite der zweiten dielektrischen Schicht, die von dem Substrat entfernt ist; Abscheiden eines zweiten elektrisch leitfähigen Materials über der Sperrschicht, wobei das erste elektrisch leitfähige Material und das zweite elektrisch leitfähige Material dasselbe Material umfassen, aber mit unterschiedlichen Abscheidungsverfahren abgeschieden werden; und Durchführen eines Planarisierungsprozesses zum Entfernen der Sperrschicht und des zweiten elektrisch leitfähigen Materials.
  11. Verfahren nach Anspruch 10, das nach dem Planarisierungsprozess weiterhin Folgendes umfasst: Herstellen einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht; und Herstellen einer Durchkontaktierung in der dritten dielektrischen Schicht über und in elektrischer Verbindung mit dem ersten elektrisch leitfähigen Material.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen eines ersten leitfähigen Strukturelements in einer ersten dielektrischen Schicht; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Erzeugen einer Öffnung in der zweiten dielektrischen Schicht, um eine Oberseite des ersten leitfähigen Strukturelements freizulegen, wobei das Erzeugen der Öffnung ein Durchführen eines anisotropen Plasmaätzprozesses umfasst; nach dem Erzeugen der Öffnung Behandeln des ersten leitfähigen Strukturelements mit einem Plasmaprozess, der von dem anisotropen Plasmaätzprozess verschieden ist; und nach dem Plasmaprozess Reinigen der Öffnung unter Verwendung von vollentsalztem Wasser, wobei durch das Reinigen ein unterer Teil der Öffnung vergrößert wird.
  13. Verfahren nach Anspruch 12, wobei durch das Reinigen eine Oberseite des ersten leitfähigen Strukturelements, die der zweiten dielektrischen Schicht gegenüberliegt, ausgespart wird und Unterätzungen unter der zweiten dielektrischen Schicht erzeugt werden.
  14. Verfahren nach Anspruch 13, das nach dem Reinigen weiterhin ein Füllen der Öffnung mit einem elektrisch leitfähigen Material umfasst, wobei das elektrisch leitfähige Material die Unterätzungen füllt.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei der anisotrope Plasmaätzprozess unter Verwendung einer ersten Gasquelle durchgeführt wird, die CxHyFz enthält, und der Plasmaprozess unter Verwendung einer zweiten Gasquelle durchgeführt wird, die ein Gemisch aus H2 und Ar oder ein Gemisch aus H2 und He enthält.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei das erste leitfähige Strukturelement aus Cobalt hergestellt wird.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen eines ersten leitfähigen Strukturelements in einer ersten dielektrischen Schicht, die über einem Substrat angeordnet ist; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Ätzen der zweiten dielektrischen Schicht, um eine Öffnung in der zweiten dielektrischen Schicht zu erzeugen, wobei das erste leitfähige Strukturelement an einer Unterseite der Öffnung freigelegt wird; nach dem Ätzen Behandeln des ersten leitfähigen Strukturelements mit einem Plasmaprozess, wobei durch den Plasmaprozess ein oberer Teil des ersten leitfähigen Strukturelements in ein erstes Material umgewandelt wird; nach dem Plasmaprozess Reinigen der Öffnung mit einem Nassreinigungsprozess, wobei der Nassreinigungsprozess einen Nassreinigungsschritt unter Verwendung von vollentsalztem Wasser umfasst, wobei durch das vollentsalzte Wasser das erste Material entfernt wird und der untere Teil der Öffnung vergrößert wird; und nach dem Reinigen Füllen der Öffnung mit einem elektrisch leitfähigen Material.
  18. Verfahren nach Anspruch 17, wobei das Ätzen der zweiten dielektrischen Schicht ein Durchführen eines Plasmaätzprozesses unter Verwendung eines Ätzgases umfasst, das ein Fluorid enthält, und der Plasmaprozess unter Verwendung einer Gasquelle durchgeführt wird, die Wasserstoff enthält.
  19. Verfahren nach Anspruch 17 oder 18, wobei der vergrößerte untere Teil der Öffnung sich in das erste leitfähige Strukturelement erstreckt und Unterätzungen unter der zweiten dielektrischen Schicht aufweist, wobei nach dem Füllen der Öffnung das elektrisch leitfähige Material die Unterätzungen füllt.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei das erste leitfähige Strukturelement aus Cobalt hergestellt wird und das elektrisch leitfähige Material Wolfram ist.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11232943B2 (en) * 2019-04-24 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for semiconductor interconnect

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6683002B1 (en) * 2000-08-10 2004-01-27 Chartered Semiconductor Manufacturing Ltd. Method to create a copper diffusion deterrent interface
KR100542031B1 (ko) * 2003-05-30 2006-01-11 피에스케이 주식회사 반도체 제조공정에서의 포토레지스트 제거방법
US7344993B2 (en) * 2005-01-11 2008-03-18 Tokyo Electron Limited, Inc. Low-pressure removal of photoresist and etch residue
KR100791345B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 리세스된 구형 실리사이드 접촉부를 포함하는 반도체 소자및 그 제조 방법
US8749067B2 (en) * 2010-08-18 2014-06-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for forming the same
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US9147767B2 (en) * 2014-02-07 2015-09-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
US10083863B1 (en) * 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US10475702B2 (en) * 2018-03-14 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure using bottom-up filling deposition
US11004794B2 (en) * 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Partial barrier free vias for cobalt-based interconnects and methods of fabrication thereof
US10699944B2 (en) * 2018-09-28 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Surface modification layer for conductive feature formation
US11158518B2 (en) * 2019-09-25 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of etching metals in semiconductor devices

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