DE112008000100T5 - Verfahren zur Bildung von Transistorkontakten und Durchkontaktierungen - Google Patents

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Abstract

Verfahren, umfassend:
Aufbringen einer dielektrischen Schicht auf ein Substrat mit einem Transistor;
Ätzen einer ersten Öffnung in die dielektrische Schicht, die einen Gate-Stapel des Transistors kontaktiert;
Aufbringen eines Opfermaterials in der ersten Öffnung; und
Ätzen einer zweiten und einer dritten Öffnung in die dielektrische Schicht, die eine Source- und eine Drain-Region des Transistors kontaktieren, wobei die zweiten und dritten Öffnungen geätzt werden, nachdem die erste Öffnung geätzt ist.

Description

  • Hintergrund
  • Bei der Herstellung von integrierten Schaltungen werden Einrichtungen bzw. Bauelemente, wie zum Beispiel Transistoren, auf einem Siliziumwafer gebildet und unter Verwendung von mehreren Metallisierungsschichten miteinander verbunden. Die Metallisierungsschichten enthalten Durchkontaktierungen (Vias) und Verdrahtungen (Interconnects), die im Stand der Technik allgemein bekannt sind und als elektrische Leitungen zum Miteinanderverbinden der Einrichtungen bzw. Bauelemente fungieren. Durchkontaktierungen und Verdrahtungen werden allgemein durch Ätzen von Öffnungen und Gräben in dielektrische Schichten und Füllen der Öffnungen und Gräben mit einem Metall gebildet.
  • Transistorkontakte werden herkömmlicherweise durch Aufbringen eines ILD (Interlayer Dielectric) über dem Transistor, Durchführen eines ersten Ätzprozesses zur Bildung von Grabenöffnungen in dem ILD über den Source- und Drain-Regionen des Transistors, Durchführen eines zweiten Ätzprozesses zum Bilden einer Öffnung in dem ILD über dem Transistor-Gate-Stapel und Füllen der Öffnungen mit Metall gebildet. Leider kann dieser Prozess zur Bildung von elektrischen Kontakten, wenn bzw. da die Abmessungen der Einrichtungen abnehmen, an Defekten, wie zum Beispiel Kontakt-Zu-Gate-Kurzschlüssen, leiden. Dies liegt daran, dass die Grabenöffnungen über den Source- und Drain-Regionen zwei Nassreinigungsdurchgängen unterliegen und die Nassreinigung, die nach dem zweiten Ätzprozess erfolgt, diese Grabenöffnungen durch Entfernen von überschüssigem ILD- Material verschlechtern kann. Dies erhöht die kritische Abmessung der Grabenöffnungen und führt zu Defekten.
  • Außerdem leiden herkömmliche Ätzprozesse, die zur Bildung von Durchkontaktierungen verwendet werden, an zusätzlichen Nachteilen. Zum Beispiel kann sich während des Ätzens einer Durchkontaktierung der als eine Maske für den Ätzprozess verwendete Fotolack während der Anwendung eines Hochleistungsplasma verschlechtern, was zu einer schlechten Linienkantenrauheit, Extrusionen an der Kante der Kontakte und Abschnüren bzw. Abquetschen (pinching off) der Kontakte führt. Diese Defekte gehen häufig in einen Ertragsausfall, wie zum Beispiel Kontakt-Zu-Gate-Kurzschlüssen und Durchschläge, über. Dementsprechend werden verbesserte Prozesse zur Bildung von Transistorkontakten und zur Bildung von Durchkontaktierungen benötigt.
  • Kurzbeschreibung der Zeichnungen
  • 1 zeigt ein Verfahren zur Bildung von Kontakten mit einem Transistor gemäß einer Implementierung der Erfindung.
  • 2A bis 2F stellen Strukturen dar, die gebildet werden, wenn das Verfahren von 1 durchgeführt wird.
  • 3 zeigt ein Verfahren zur Bildung einer Durchkontaktierung gemäß einer Implementierung der Erfindung.
  • 4A bis 4F stellen Strukturen dar, die gebildet werden, wenn das Verfahren von 3 durchgeführt wird.
  • Ausführliche Beschreibung
  • Hierin werden Systeme und Verfahren zur Bildung von Gate- und Diffusionskontakten für Transistoren und Durchkontaktierungen für integrierte Schaltungen beschrieben. In der folgenden Beschreibung werden zahlreiche Aspekte der illustrativen Implementierungen unter Verwendung von Begriffen beschrieben werden, die von Fachleuten auf dem Gebiet allgemein verwendet werden, um den Gegenstand von deren Arbeit anderen Fachleuten auf dem Gebiet mitzuteilen. Es wird jedoch für Fachleute auf dem Gebiet verständlich sein, dass die vorliegende Erfindung ohne einige der beschriebenen Aspekte in die Praxis umgesetzt werden kann. Zu Erläuterungszwecken werden spezielle Zahlen, Materialien und Konfigurationen dargelegt, um für ein umfassendes Verständnis der illustrativen Implementierungen zu sorgen. Es wird jedoch für einen Fachmann auf dem Gebiet verständlich sein, dass die vorliegende Erfindung ohne die speziellen Details in die Praxis umgesetzt werden kann. In anderen Beispielen werden allgemein bekannte Merkmale weggelassen oder vereinfacht, um die illustrativen Implementierungen nicht zu verschleiern.
  • Zahlreiche Operationen werden als mehrere diskrete Operationen wiederum in einer Art beschrieben, die für das Verständnis der vorliegenden Erfindung hilfreich ist, jedoch sollte die Reihenfolge der Beschreibung nicht so ausgelegt werden, dass diese Operationen notwendigerweise von der Reihenfolge abhängig sind. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Präsentation durchgeführt werden.
  • 1 zeigt ein Verfahren 100 zur Bildung von Kontakten mit einem Transistor gemäß einer Implementierung der Erfindung. Versehen mit einem auf einem Halbleitersubstrat ausgebildeten Transistor beginnt das Verfahren 100 mit Aufbringen eines ILD (Interlayer Dielectric) auf dem Substrat über dem Transistor (Prozess 102 von 1).
  • Das Halbleitersubstrat kann unter Verwendung eines Blocksiliziums oder einer Silizium-auf-Isolator-Struktur gebildet sein. In anderen Implementierungen kann das Substrat unter Verwendung von alternativen Materialien gebildet sein, die mit Silizium kombiniert sein können oder nicht und, ohne aber darauf beschränkt zu sein, Germanium, Indiumantimonid, Bleitellurid, Indiumarsendid, Indiumphosphid, Galliumarsenid, Galliumantimonid, oder andere Materialien der Gruppen III–V enthalten. Obwohl wenige Beispiele von Materialien, aus denen das Halbleitersubstrat gebildet sein kann, hier beschrieben werden, fällt jedes Material, das als Basis dienen kann, auf der ein Halbleiterbauelement gebaut werden kann, in den Geist und Schutzbereich der vorliegenden Erfindung.
  • Das ILD kann unter Verwendung von Materialien gebildet werden, die für die Anwendbarkeit in dielektrischen Schichten für integrierte Schaltungen bekannt sind, wie zum Beispiel dielektrische Materialien mit niedrigem k. Derartige dielektrische Materialien schließen, ohne aber darauf beschränkt zu sein, Oxide, wie zum Beispiel Siliziumdioxid (SiO2) und kohlenstoffdotiertes Oxid (Carbon Doped Oxide (CDO)), Siliziumnitrid, organische Polymere, wie zum Beispiel Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilicatglas (Fluorsilicate glass (FSG)) und Organosilicate, wie zum Beispiel Silsesquioxan, Siloxan oder Organosilicatglas ein. Die dielektrische Schicht kann Poren oder andere Leerstellen enthalten, um ihre dielektrische Konstante weiter zu reduzieren.
  • Zur Bildung von elektrischen Kontakten mit dem Transistor müssen Öffnungen in dem ILD gebildet werden, die die Diffusionsregionen des Transistors (d. h. die Source- und Drain-Regionen) und den Gate-Stapel des Transistors kontaktieren. Allgemein werden Grabenöffnungen in das ILD geätzt, um Kontakte mit den Diffusionsregionen zu bilden, während entweder eine Grabenöffnung oder eine Durchkontaktierung in dem ILD geätzt wird, um einen Kontakt mit dem Gate-Stapel zu bilden. In der hierin verwendeten Form bezieht sich der Begriff „TCN-Öffnung” auf eine Grabenöffnung, die eine Diffusionsregion kontaktiert, und der Begriff „GCN-Öffnung” auf eine Grabenöffnung (trench opening) oder eine Durchkontaktierung (via opening), die den Gate-Stapel kontaktiert.
  • In Prozessen gemäß dem Stand der Technik werden als erstes TCN-Öffnungen geätzt, gefolgt durch das Ätzen einer GCN-Öffnung. Wie oben erläutert, unterliegen die TCN-Öffnungen zwei Nassreinigungen. Die erste Nassreinigung erfolgt kurz nach Ätzen der TCN-Öffnungen in einem ersten Ätzprozess. Die zweite Nassreinigung erfolgt kurz nach Ätzen der GCN-Öffnung in einem zweiten Ätzprozess. Die Anwendung von zwei Nassreinigungen auf die TCN-Öffnungen in herkömmlichen Prozessen kann die kritische Abmessung der TCN-Öffnungen erhöhen, wodurch verursacht wird, dass die TCN-Öffnungen mit dem Gate-Stapel versehentlich in elektrischen Kontakt kommen und einen Kontakt-zu-Gate-Kurzschluss verursachen. Ein derartiger Kurzschluss macht den Transistor unbrauchbar.
  • Dementsprechend kehren Implementierungen der Erfindung entgegen diesen bekannten Verfahren den Ätzablauf um und bilden die TCN-Öffnung zum Gate-Stapel, bevor die TCN-Öffnungen gebildet werden. Als solches setzt sich das Verfahren 100 nach dem ILD-Aufbringen mit Ätzen einer GCN-Öffnung fort, die einen Gate-Stapel des Transistors kontaktiert (Prozess 104). Zur Bildung der GCN-Öffnung können herkömmliche Ätzprozesse verwendet werden. Zum Beispiel kann ein Fotolackmaterial aufgebracht und mit einem Muster versehen werden, um eine Maske zu bilden, die die GCN-Öffnung definiert, und danach können bekannte Nass- oder Trockenätzverfahren verwendet werden, um das ILD zu ätzen und die GCN-Öffnung zu bilden, die den Gate-Stapel kontaktiert. Die Fotolackmaske kann dann unter Verwendung von herkömmlichen Verfahren entfernt werden.
  • An den Ätzprozess kann sich ein erster Nassreinigungsprozess anschließen, um die GCN-Öffnung zu reinigen (Prozess 106). Dies ist die erste Nassreinigung, die erfolgt, und weist keinen Einfluss auf die TCN-Öffnungen auf, weil sie noch nicht gebildet worden ist. Zum Reinigen der Durchkontaktierung können herkömmliche Nassreinigungschemikalien, die auf dem Gebiet allgemein bekannt sind, und organische Lösungsmittel verwendet werden.
  • Eine Opferschicht kann über dem ILD aufgetragen werden, um die GCN-Öffnung zu füllen (Prozess 108). Die Opferschicht kann aus einem lichtabsorbierenden Opfermaterial (Sacrificial Light-Absorbing Material (SLAM)) oder anderen auf dem Gebiet bekannten Opfermaterialien bestehen. Einige Beispiele für SLAMs, die hier verwendet werden können, schließen, ohne aber darauf beschränkt zu sein, SOG (Spin-On-Glass) oder SOG-ähnliche Materialien, wie zum Beispiel von Honeywell Electronic Materials, Tempe, Arizona, erhältliche DUOTM-Spin-on-Opfermaterialien, ein.
  • Wenn die GCN-Öffnung zum Gate-Stapel gefüllt ist, wird ein zweiter Ätzprozess durchgeführt, um TCN-Öffnungen zu bilden, die die Diffusionsregionen, wie zum Beispiel die Source- und Drain-Regionen, des Transistors kontaktieren (Prozess 110). Zur Bildung der TCN-Öffnungen zu den Diffusionsregionen können wieder herkömmliche Ätzprozesse verwendet werden. Zum Beispiel kann ein Fotolackmaterial aufgebracht und mit einem Muster versehen werden, um eine Maske zu bilden, die die Gräben definiert, und können dann bekannte Nass- oder Trockenätzprozesse verwendet werden, um das ILD zu ätzen und die TCN-Öffnungen zu den Diffusionsregionen zu bilden. Die Maske kann danach unter Verwendung von bekannten Verfahren entfernt werden.
  • Ein zweiter Nassreinigungsprozess kann nun angewendet werden, der sowohl die Opferschicht entfernt als auch die TCN-Öffnungen und die GCN-Öffnung reinigt (Prozess 112). Diese Nassreinigung entfernt die Opferschicht, wie zum Beispiel das SLAM, aus der GCN-Öffnung, nachdem die TCN-Öffnungen gebildet worden sind. Dieser Nassreinigungsprozess ist der erste Nassreinigungsdurchgang für die TCN-Öffnungen und erzeugt somit typischerweise keine Kontakt-zu-Gate-Kurzschlüsse. Obwohl dieser Nassreinigungsprozess der zweite Nassreinigungsdurchgang für den GCN-Kontakt ist, hat außerdem irgendeine Zunahme der kritischen Abmessung der GCN-Öffnung einen minimalen negativen Einfluss und führt sie typischerweise nicht zu Defekten. Es können hier herkömmliche Nassreinigungschemikalien, die auf dem Gebiet allgemein bekannt sind, und organische Lösungsmittel verwendet werden.
  • Schließlich können herkömmliche Prozesse zum Füllen der Grabenöffnungen und Durchkontaktierung mit einem oder mehreren Metall(en) verwendet werden, um Kontakte zu dem Transistor zu bilden (Prozess 114). In einigen Implementierungen kann das in all den Öffnungen verwendete Metall dasselbe Metall oder dieselbe Kombination von Metallen sein. In anderen Implementierungen können unterschiedliche Metalle in den Grabenöffnungen und der Durchkontaktierung verwendet werden. Metalle, die hier verwendet werden können, sind auf dem Gebiet allgemein bekannt und schließen, ohne aber darauf beschränkt zu sein, Kupfer, Aluminium, Wolfram, Kobalt, Silber, Titan, Tantal und deren Legierungen ein.
  • Es gibt mehrere Vorteile, die durch Umkehren des herkömmlichen Prozessablaufs und zuerst Ätzen der GCN-Öffnungen gemäß Implementierungen der Erfindung erzielt werden. Wie oben angegeben, besteht ein Vorteil in der Reduzierung oder Beseitigung von Kontakt-zu-Gate-Kurzschlüssen, die durch Schaden an den TCN-Öffnungen verursacht werden. Ein weiterer Vorteil besteht darin, dass aufgrund des geringen Seitenverhältnisses der GCN-Öffnung das SLAM relativ leicht zu entfernen ist. Im Stand der Technik muss das SLAM in den TCN-Öffnungen während des Ätzens der GCN-Öffnung aufgebracht werden, weil die TCN-Öffnungen als erstes gebildet werden. Da die TCN-Öffnungen ein größeres Seitenverhältnis aufweisen, kann das SLAM schwieriger entfernbar sein.
  • Ein letzter Vorteil ergibt sich, wenn auf der GCN-Öffnungs-Stufe eine Nacharbeit notwendig wird. Wie auf dem Gebiet bekannt ist, bezieht sich Nacharbeit auf Entfernen und erneutes Bemustern des Fotolacks zum Modifizieren einer Öffnung, die Passierkriterien, wie zum Beispiel kritische Abmessung oder Fluchtung, nicht erfüllt. Wenn im Stand der Technik Nacharbeit notwendig war, nachdem die GCN-Öffnung geätzt wurde, würden die TCN-Öffnungen weiteren Nassreinigungen und weiterem Oxidverlust unterliegen. In den Implementierungen der Erfindung hat nun irgendeine Nacharbeit an der GCN-Öffnung keinen Einfluss auf die TCN-Öffnungen, da die TCN-Öffnungen zuletzt gebildet werden. Wenn Nacharbeit an den TCN-Öffnungen notwendig ist, ist ferner der Einfluss auf die GCN-Öffnung minimal, da eine Erhöhung der kritischen Abmessung der GCN-Öffnung nicht typischerweise zu Defekten führt.
  • Die 2A bis 2F stellen die Strukturen dar, die gebildet werden, wenn das Verfahren 100 von 1 durchgeführt wird. Beginnend mit 2A ist dort ein Halbleitersubstrat 200 gezeigt, auf dem ein Transistor 202 gebildet ist. Der Transistor enthält einen Gate-Stapel 202A und Diffusionsregionen 202B. Eine ILD-Schicht 204 ist auf das Substrat 200 und dem Transistor 202 aufgebracht.
  • Nunmehr der 2B zuwendend, wird ein erster Ätzprozess durchgeführt, in dem eine GCN-Öffnung 206 in die ILD-Schicht 204 geätzt wird. Die GCN-Öffnung 206 wird den gesamten Weg zum Gate-Stapel 202A hinab geätzt. Weiter mit 2C fortsetzend, wird eine SLAM-Schicht 208, nachdem die GCN-Öffnung 206 gereinigt ist, über der ILD-Schicht 204 aufgebracht, um die GCN-Öffnung 206 zu füllen.
  • Wie in 2D gezeigt, wird als nächstes ein zweiter Ätzprozess durchgeführt, um TCN-Öffnungen 210 zu den Diffusionsregionen 202B hinab zu bilden. Wie oben erwähnt, neigen die TCN-Öffnungen 210 dazu, Grabenöffnungen zu sein. Unter Bezugnahme auf 2E wird die SLAM-Schicht 208 entfernt, um die GCN-Öffnung 206 freizulegen. Unter Bezugnahme auf 2F werden schließlich die GCN-Öffnung 206 und die TCN-Öffnungen 210 mit einem Metall 212 gefüllt, um elektrische Kontakte zum Transistor 202 zu bilden.
  • Ein weiterer Typ von Defekt, der sich in Durchkontaktierungs- und Grabenbemusterung selbst zeigen kann, bezieht sich auf die Linienkantenrauheit der Öffnung. In herkömmlichen Prozesses wird das Ätzen traditionell unter Verwendung von Fotolack als eine Maske durchgeführt. Leider kann sich der Fotolack bei Hochleistungsplasmaätzen leicht verschlechtern und verformen. Dies verursacht Probleme, wie zum Beispiel schlechte Linienkantenrauheit, Extrusionen an der Kante der Öffnungen und Abschnüren bzw. Abquetschungen der Öffnungen. Diese Defekte gehen in Ertragsausfälle über.
  • 3 beschreibt ein neuartiges Verfahren 300 gemäß einer Implementierung der Erfindung zur Bildung einer Öffnung mit einer geringeren Wahrscheinlichkeit für Defekte. Das Verfahren 300 beginnt mit dem Bereitstellen eines Halbleitersubstrats (302). Beispiele für Halbleitermaterialien, die verwendet werden können, wurden oben geliefert. Das Halbleitersubstrat kann eine Bauelementschicht, die aus Bauelementen, wie zum Beispiel Transistoren, besteht, und mindestens eine ILD-Schicht enthalten, in der die Durchkontaktierung gebildet wird. Die ILD-Schicht kann sich auf der Bauelementschicht befinden oder kann sich auf einer oder mehreren Metallisierungschicht(en) befinden.
  • Als nächstes wird eine SLAM-Schicht über dem ILD des Halbleitersubstrats aufgebracht (304). Beispiele für SLAM-Materialien, die hier verwendet werden können, schließen, ohne aber darauf beschränkt zu sein, SOG oder SOG-ähnliche Materialien, wie zum Beispiel das oben beschrieben DUOTM-Spin-on-Opfermaterial, ein. Die SLAM-Schicht bietet mehrere Funktionen. Die SLAM-Schicht schirmt das Fotolackmuster von darunter befindlichen topografischen Variationen ab. Die SLAM-Schicht fungiert auch als eine harte Maske später in dem Verfahren 300 von 3. In weiteren Ausführungsformen können anstelle der SLAM-Schicht alternative Opfermaterialien verwendet werden. Zum Beispiel können Materialien, die hier verwendet werden können, BARC (Oganic Bottom Anti-Reflective Coating)-Materialien sein, ohne aber darauf beschränkt zu sein.
  • Eine Fotolackschicht wird über der SLAM-Schicht aufgebracht (306). Fotolackmaterialien, die hier verwendet werden können, schließen, ohne aber darauf beschränkt zu sein, Positive-Tone-Fotolacke ein. Die Fotolackschicht wird dann mit einem Muster versehen, um eine Maske für den Durchkontaktierungsätzprozess zu bilden (308). Musterungsprozesse für Fotolackmaterialien sind auf dem Gebiet allgemein bekannt.
  • Als nächstes wird ein Ätzprozess durchgeführt, um die SLAM-Schicht unter Verwendung eines Plasmas und die Fotolackmaske zumindest teilweise zu ätzen (310). Das verwendete Plasma kann ein Niedrigleistungsplasma, wie zum Beispiel ein Einkilowattplasma unter Verwendung von SF6-basierten Chemikalien sein. Das Ätzen der SLAM-Schicht bildet eine gemusterte SLAM-Schicht. In zahlreichen Implementierungen der Erfindung kann die SLAM-Schicht teilweise geätzt werden oder kann die SLAM-Schicht vollständig geätzt werden. Wenn das Plasma durch die SLAM-Schicht vollständig ätzt, kann die darunter befindliche ILD-Schicht auch teilweise geätzt werden.
  • Die darunter befindliche ILD-Schicht wird unter Verwendung der Fotolackmaske nicht vollständig geätzt. Dies liegt daran, dass das in dem Ätzprozess verwendete Hochleistungsplasma das gemusterte Fotolackmaterial beschädigen kann. Wie oben erwähnt, kann ein Schaden an dem Fotolackmaterial zu Defekten in der Durchkontaktierung führen, die gebildet wird. Somit wird nach dem Ätzen der SLAM-Schicht ein In-situ-Veraschungsprozess durchgeführt, um die gemusterte Fotolackschicht zu veraschen und entfernen (312). Der Veraschungsprozess soll dazu dienen, die gemusterte Fotolackschicht zu entfernen, bevor der Fotolack Defekte in der Durchkontaktierung verursachen kann.
  • Nachdem die Fotolackschicht entfernt ist, setzt sich der Plasmaätzprozess nun unter Verwendung der gemusterten SLAM-Schicht als eine harte Maske zum Ätzen einer Durchkontaktierung in dem ILD fort (314). Da die SLAM-Schicht eine harte Maske ist, verschlechtert sie sich unter dem Hochleistungsplasma nicht. Der Plasmaätzprozess setzt sich somit unter Verwendung der harten SLAM-Schicht fort, bis die Durchkontaktierung in dem ILD vollständig geätzt ist. Falls notwendig, kann die SLAM-Schicht entfernt werden (316), nachdem die Durchkontaktierung geätzt ist. Die Durchkontaktierung kann auch einer Nassreinigung unterzogen werden.
  • Dementsprechend führt das Verfahren 300 zur Bildung einer Durchkontaktierung (via opening), die Defekte vermeidet, die aufgrund von Verschlechterung der Fotolackmaske auftreten können. Die 4A bis 4F stellen Strukturen dar, die gebildet werden, wenn das Verfahren 300 durchgeführt wird. Beginnend mit 4A, ist dort ein Halbleitersubstrat 400 gezeigt, das eine ILD-Schicht 402 aufweist, die auf dessen Oberfläche aufgebracht ist. Eine SLAM-Schicht 404 wird dann auf die ILD-Schicht 402 aufgetragen und eine Fotolackschicht 406 wird dann auf die SLAM-Schicht 404 aufgebracht.
  • Wie in 4B gezeigt, wird als nächstes die Fotolackschicht 406 unter Verwendung von auf dem Gebiet bekannten Techniken mit einem Muster versehen. Die Musterbildung in der Fotolackschicht 406 erzeugt eine Fotolackmaske 408.
  • Danach wird eine Niedrigleistungsplasmaätzung eingesetzt, um die Struktur unter Verwendung der Fotolackmaske 408 teilweise zu ätzen, wie in 4D gezeigt. Hier versieht die Teilätzung die SLAM-Schicht 404 mit einem Muster, wodurch eine harte SLAM-Maske 410 gebildet wird, und ätzt einen geringfügigen Abschnitt der ILD-Schicht 402. In alternativen Implementierungen kann nur ein Abschnitt der SLAM-Schicht 404 durch ein Muster versehen werden und kann die ILD-Schicht 402 in diesem Stadium nicht geätzt werden.
  • Unter Bezugnahme auf 4D wird nach der Teilätzung ein Veraschungsprozess durchgeführt, um die Fotolackmaske 408 zu entfernen, wodurch die gemusterte harte SLAM-Maske 410 zurückgelassen wird. Unter Bezugnahme auf 4E setzt sich der Plasmaätzprozess durch Verwendung der harten SLAM-Maske 410 zum Ätzen der ILD 402 und Bilden einer Durchkontaktierung 412 fort. Falls gewünscht, kann schließlich die harte SLAM-Maske 410 entfernt werden, wie in 4F gezeigt.
  • Die obige Beschreibung von dargestellten Implementierungen der Erfindung, einschließlich dessen, was in der Zusammenfassung beschrieben ist, soll nicht als abschließend oder die Erfindung auf die offenbarten genauen Ausführungsformen beschränkend angesehen werden. Während spezielle Implementierungen von und Beispiele für die Erfindung hierin zu Darstellungszwecken beschrieben werden, sind zahlreiche äquivalente Modifikationen innerhalb des Schutzbereiches der Erfindung möglich, wie dies Fachleute auf dem maßgeblichen Gebiet erkennen werden.
  • Diese Modifikationen können im Lichte der obigen ausführlichen Beschreibung vorgenommen werden. Die in den folgenden Ansprüchen verwendeten Begriffe sollten nicht so ausgelegt werden, dass sie die Erfindung auf den in der Beschreibung und in den Ansprüchen offenbarten speziellen Ausführungsformen beschränken. Statt dessen soll der Schutzbereich der Erfindung vollständig durch die beigefügten Ansprüche bestimmt werden, die gemäß den etablierten Lehren von der Interpretation von Ansprüchen ausgelegt werden sollen.
  • Zusammenfassung
  • Ein Verfahren zur Bildung von Kontakten mit einem Transistor umfasst Aufbringen einer dielektrischen Schicht auf ein Substrat mit dem Transistor, Ätzen einer ersten Öffnung in die dielektrische Schicht, die einen Gate-Stapel des Transistors kontaktiert, Aufbringen eines Opfermaterials in der ersten Öffnung und Ätzen einer zweiten und einer dritten Öffnung in die dielektrische Schicht, die eine Source- und eine Drain-Region des Transistors kontaktieren, wobei die zweiten und dritten Öffnungen geätzt werden, nachdem die erste Öffnung geätzt worden ist. Durch als erstes Ätzen der Öffnung zum Gate-Stapel werden Defekte, wie zum Beispiel Kontakt-zu-Gate-Kurzschlüsse, reduziert oder beseitigt.

Claims (15)

  1. Verfahren, umfassend: Aufbringen einer dielektrischen Schicht auf ein Substrat mit einem Transistor; Ätzen einer ersten Öffnung in die dielektrische Schicht, die einen Gate-Stapel des Transistors kontaktiert; Aufbringen eines Opfermaterials in der ersten Öffnung; und Ätzen einer zweiten und einer dritten Öffnung in die dielektrische Schicht, die eine Source- und eine Drain-Region des Transistors kontaktieren, wobei die zweiten und dritten Öffnungen geätzt werden, nachdem die erste Öffnung geätzt ist.
  2. Verfahren nach Anspruch 1, ferner umfassend: Entfernen des Opfermaterials aus der ersten Öffnung; und Aufbringen von einem oder mehreren Metall(en) in der ersten Öffnung, der zweiten Öffnung und der dritten Öffnung.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Substrat einen Halbleiterwafer aufweist und die dielektrische Schicht ein Material aufweist, das aus der Gruppe ausgewählt ist, die aus Siliziumdioxid, kohlenstoffdotiertem Oxid, Siliziumnitrid, Perfluorcyclobutan, Polytetrafluorethylen, Fluorsilicatglas, Silsesquioxan, Siloxan und Organosilicatglas besteht.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Durchführen des ersten Ätzprozesses umfassst: Aufbringen eines Fotolackmaterials auf die dielektrische Schicht; Versehen der Fotolackschicht mit einem Muster, um eine Fotolackmaske zu bilden, die die erste Öffnung definiert; Ätzen der dielektrischen Schicht unter Verwendung der Fotolackmaske; und Entfernen der Fotolackmaske.
  5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Durchführen des zweiten Ätzprozesses umfasst: Aufbringen eines Fotolackmaterials auf die dielektrische Schicht; Versehen der Fotolackschicht mit einem Muster, um eine Fotolackmaske zu bilden, die die zweiten und dritten Öffnungen definiert; Ätzen der dielektrischen Schicht unter Verwendung der Fotolackmaske; und Entfernen der Fotolackmaske.
  6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Opfermaterial SLAM umfasst.
  7. Verfahren nach Anspruch 1, ferner umfassend Anwenden einer ersten Nassreinigung auf das Substrat nach dem Ätzen der ersten Öffnung.
  8. Verfahren nach Anspruch 1, ferner umfassend Anwenden einer zweiten Nassreinigung auf das Substrat nach dem Ätzen der zweiten und dritten Öffnungen, wobei die zweite Nassreinigung das Opfermaterial aus der ersten Öffnung entfernt und die ersten, zweiten und dritten Öffnungen reinigt.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die zweite Nassreinigung Anwenden eines organischen Lösungsmittels auf das Substrat umfasst.
  10. Verfahren, umfassend: Aufbringen einer Opferschicht auf eine dielektrische Schicht; Aufbringen eines Fotolackmaterials auf die Opferschicht; Versehen des Fotolackmaterials mit einem Muster, um eine Fotolackmaske zu bilden; Ätzen zumindest der Opferschicht unter Verwendung der Fotolackmaske, um eine harte Opfermaske zu bilden; Entfernen der Fotolackmaske; und Ätzen der dielektrischen Schicht unter Verwendung der harten Opfermaske, um eine Öffnung in der dielektrischen Schicht zu bilden.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Opferschicht ein SLAM umfasst.
  12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Fotolackmaske unter Verwendung eines Veraschungsprozesses entfernt wird.
  13. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die dielektrische Schicht auf einem Halbleitersubstrat gebildet wird.
  14. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die harte Opfermaske entfernt wird, nachdem die Öffnung in der dielektrischen Schicht gebildet ist.
  15. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Öffnung eine Durchkontaktierung und Grabenöffnung umfasst.
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