KR20220044080A - 반도체 디바이스를 위한 상호연결 구조 - Google Patents

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구안-수안 첸
치아-양 훙
솅-리앙 판
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Abstract

반도체 디바이스를 형성하는 방법은 기판 위에 배치된 제1 유전체 층에 제1 전도성 피처를 형성하는 단계, 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계, 제2 유전체 층에 개구를 형성하기 위해 패터닝 된 마스크 층을 사용하여 제2 유전체 층을 에칭하는 단계-개구는 제1 전도성 피처를 노출시킴-, 에칭 후 패터닝 된 마스크 층을 제거하기 위해 애싱 공정을 수행하는 단계, 애싱 공정 후 개구를 습식 세정하는 단계- 습식 세정은 개구의 바닥부를 확장시킴-, 및 제1 전기 전도성 물질로 개구를 채우는 단계를 포함한다.

Description

반도체 디바이스를 위한 상호연결 구조{INTERCONNECT STRUCTURE FOR SEMICONDUCTOR DEVICES}
우선권 주장 및 상호 참조
본 출원은 2020년 9월 30일에 출원되고 “3nm 노드를 넘어서는 Co 리세스 프로파일을 확장하기 위한 새로운 H2/Ar 플라즈마 처리”라고 제목이 붙여진 미국 특허 가출원 제63/085,217호에 대해 우선권을 주장하며, 그 전체 내용이 본원에 참조로 포함된다.
VLSI(Very Large Scale Integration) 회로와 같은 고밀도 집적 회로는 일반적으로 3차원 배선 구조 역할을 하는 다중 금속 상호연결로 형성된다. 다중 상호연결의 목적은 밀집된 디바이스를 함께 적절하게 연결하는 것이다. 집적 수준이 증가함에 따라 RC 지연 및 크로스 토크로 이어지는 금속 상호연결 사이의 기생 커패시턴스 효과가 이에 따라 증가한다. 기생 커패시턴스를 줄이고 금속 상호연결 사이의 전도 속도를 높이기 위해 저-k(low-k) 유전체 물질이 ILD(Inter-Layer Dielectric) 층과 IMD(Inter-Metal Dielectric) 층을 형성하는 데 일반적으로 사용된다.
IMD 층에는 금속 라인과 비아가 형성된다. 형성 공정은 제1 전도성 피처 위에 에칭 정지 층을 형성하는 단계 및 에칭 정지 층 위에 저-k 유전체 층을 형성하는 단계를 포함할 수 있다. 저-k 유전체 층 및 에칭 정지 층은 트렌치 및 비아 개구를 형성하도록 패터닝된다. 이어서, 트렌치와 비아 개구는 전도성 물질로 채워진 다음 평탄화 공정을 거쳐 과도한 전도성 물질을 제거하여 금속 라인과 비아가 형성된다.
발전된 반도체 제조 공정에서 피처 크기가 계속 축소됨에 따라 반도체 제조에 새로운 과제가 발생한다. 발전된 반도체 제조 공정에 적합한 상호연결 구조를 위한 구조 및 방법이 당 업계에 필요하다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처들이 축척으로 그려지지 않는다는 점에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1-3, 4a, 4b 및 5-8은 일 실시 예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 9는 일부 실시 예에 따라 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
아래의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적인 것으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시 예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시 예를 포함할 수 있다.
또한, “밑”, “아래”, “보다 아래”, “위”, “보다 위” 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90°또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다. 본 명세서의 설명 전체에서, 달리 명시되지 않는 한, 다른 도면에서 동일하거나 유사한 참조 번호는 동일하거나 유사한 물질(들)을 사용하여 동일하거나 유사한 형성 방법에 의해 형성된 동일하거나 유사한 요소를 지칭한다.
일부 실시 예에 따라 반도체 디바이스의 상호연결 구조 및 이를 형성하는 방법이 제공된다. 일부 실시 예에서, 이방성(anisotropic) 플라즈마 에칭 공정이 수행되어 제2 유전체 층에 개구를 형성하고, 여기서 개구는 제2 유전체 층 아래에 있는 제1 유전체 층에서 전도성 피처를 노출시킨다. 개구가 형성된 후, 전도성 피처는 플라즈마 공정으로 처리되고, 플라즈마 공정은 전도성 피처의 상부를 제1 물질로 변환한다. 플라즈마 공정 후, 탈 이온수(Deionized Water ; DIW)를 사용하여 개구를 청소하는 다단계 습식 세정 공정이 수행된다. DIW는 제1 물질을 용해 및 제거하여 개구부의 바닥부를 확장한다. 그 다음, 비아를 형성하기 위해 개구를 채우도록 전도성 물질이 형성된다. 형성된 비아의 확장된 바닥부는 비아와 제2 유전체 층 사이의 균열을 통해 스며드는 CMP 슬러리를 포착할 수 있고, 슬러리에 의한 전도성 피처의 에칭으로 인한 전도성 피처의 상면의 리세스를 감소시킬 수 있다.
도 1-3, 4a, 4b 및 5-8은 일 실시 예에 따른 다양한 제조 단계에서의 반도체 디바이스(100)의 단면도를 도시한다. 반도체 디바이스(100)는 능동 디바이스(예를 들어, 트랜지스터, 다이오드등) 및/또는 수동 디바이스(예를 들어, 커패시터, 인덕터, 저항 등)를 포함하는 디바이스 웨이퍼일 수 있다. 일부 실시 예에서, 반도체 디바이스(100)는 능동 디바이스 및/또는 수동 디바이스를 포함하거나 포함하지 않을 수 있는 인터포저(Interposer) 웨이퍼이다. 본 개시의 또 다른 실시 예에 따르면, 반도체 디바이스(100)는 내부에 코어가 있는 패키지 기판 일 수 있거나 코어가 없는 패키지 기판 일 수 있는 패키지 기판 스트립이다. 후속 논의에서, 디바이스 웨이퍼가 반도체 디바이스(100)의 예로서 사용된다. 본 개시 내용의 교시는 또한 숙련된 기술자가 쉽게 이해하는 바와 같이 인터포저 웨이퍼, 패키지 기판, 또는 다른 반도체 구조에 적용될 수 있다.
도 1에 도시 된 바와 같이, 반도체 디바이스(100)는 반도체 기판(101 ; 기판이라고도 함)을 포함한다. 반도체 기판(101)은 도핑된 또는 도핑되지 않은 실리콘과 같은 반도체 물질, 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함할 수 있다. 반도체 기판(101)은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층(multi-layered) 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다.
트랜지스터, 저항기, 커패시터, 인덕터, 다이오드 등과 같은 전기 컴포넌트는 예를 들어 반도체 제조의 FEOL(front-end-of-line) 처리에서 기판(101) 내부 또는 위에 형성된다. 도 1의 예에서, 반도체 핀(103 ; 핀이라고도 함)은 기판(101) 위에 돌출 형성된다. 얕은 트렌치 분리(shallow-trench isolation ; STI) 영역과 같은 분리 영역(105)은 반도체 핀(103) 사이 또는 주위에 형성된다. 게이트 구조(109)는 반도체 핀(103) 위에 형성된다. 게이트 구조(109) 각각은 예를 들어, 게이트 전극, 게이트 전극 주변의 일 함수(work function) 층(들) 및 일 함수 층(들) 주변의 게이트 유전체 층을 포함하는 금속 게이트 구조일 수 있다. 게이트 구조(109)의 세부 사항은 당업자에게 알려져 있으므로 여기서 반복하지 않는다. 게이트 스페이서(111)는 게이트 구조(109)의 측벽을 따라 형성된다. 도 1의 예에서, 캡 층(115 ; 예를 들어, 텅스텐 층)이 게이트 구조(109) 위에 형성되고 마스크 층(116 ; 예를 들어, 질화 티타늄)이 캡 층(115) 위에 형성된다. 에피택셜(epitaxial) 소스/드레인 영역과 같은 소스/드레인 영역(107)은 게이트 구조(109)의 반대측에 형성된다.
전기 컴포넌트(예를 들어, FinFET)가 형성된 후, ILD(Inter-Layer Dielectric) 층(117)이 반도체 기판(101) 위에 그리고 게이트 구조(109) 주위에 형성된다. ILD 층(117)은 게이트 구조 사이의 공간을 채울 수 있다. 일부 실시 예에 따르면, ILD 층(117)은 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass), FSG(fluorine-doped silicate glass) 등을 포함한다. ILD 층(117)은 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다.
여전히 도 1을 참조하면, 소스/드레인 컨택과 같은 컨택 플러그(113)가 ILD 층(117)에 형성되고, 컨택 플러그(113)는 소스/드레인 영역(107)을 소스/드레인 영역(107) 위의 금속 라인, 비아 및 전도성 필라와 같은 후속적으로 형성된 전도성 피처에 전기적으로 결합한다. 본 개시에서, 달리 명시되지 않는 한, 전도성 피처는 전기 전도성 피처를 지칭하고 전도성 물질은 전기 전도성 물질을 지칭한다는 점에 유의한다. 예시적인 실시 예에서, 컨택 플러그(113)는 코발트와 같은 전도성 물질로 형성되지만, 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 이들의 합금 및/또는 이들의 다중-층과 같은 다른 적절한 전도성 물질도 사용될 수 있다. 컨택 플러그(113)의 형성은 소스/드레인 영역(107)을 노출시키기 위해 ILD 층(117)에 컨택 개구를 형성하고, 컨택 개구에 하나 이상의 전도성 물질(들)을 형성하고, ILD 층(117)의 상면과 컨택 플러그(113)의 상면을 평탄화시키기 위해 화학적 기계적 연마(Chemical Mechanical Polish ; CMP)와 같은 평탄화 공정을 수행하는 것을 포함할 수 있다. 유사한 처리가 게이트 구조(109) 위에 그리고 전기적으로 결합된 게이트 컨택(도시되지 않음)을 형성하기 위해 수행될 수 있다. 일부 실시 예에서, 게이트 컨택은 마스크 층(116) 및 캡 층(115)을 통해 연장되는 개구를 형성하여 게이트 구조(109)의 게이트 전극을 노출시킨 다음, 그 개구를 텅스텐과 같은 전도성 물질로 채움으로써 형성된다. 게이트 컨택은 소스/드레인 컨택(113)과 동일한 단면에 있지 않을 수 있으므로 도 1에 도시되지 않았다.
다음으로, 에칭 정지 층(etch stop layer ; ESL ; 119)이 ILD 층(117) 위에 형성된다. 일부 실시 예에서, ESL(119)은 PECVD에 의해 형성된 실리콘 질화물을 포함하지만, 질화물, 탄화물, 이들의 조합 등과 같은 다른 유전체 물질, 및 LPCVD, PVD 등과 같은 ESL(119)을 형성하는 대안적인 기술이 대안적으로 사용될 수 있다. 일부 실시 예에서, ESL(119)은 생략된다.
다음으로, 금속간 유전체(Inter-Metal Dielectric ; IMD) 층(121)이 ESL(119 ; 형성된 경우) 및 ILD 층(117) 위에 형성된다. IMD 층(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 유전체 물질로 형성될 수 있다. 일부 실시 예에 따르면, IMD 층(121)은 유전 상수(k-값)가 3.0 미만, 예컨대 약 2.5, 약 2.0 또는 그보다 더 낮은 저-k 유전체 물질로 형성된다. IMD 층(121)은 탄소 함유 저-k 유전체 물질, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수 있다. IMD 층(121)의 형성은, 예를 들어, ILD 층(117) 위에 포로겐 함유 유전체 물질을 퇴적한 다음, 포로겐을 제거하기 위한 경화 공정을 수행하여 다공성인 IMD 층(121)을 형성하는 것을 포함할 수 있다. IMD 층(121)을 형성하기 위해 다른 적절한 방법이 또한 사용될 수 있다.
다음으로, 도 2에서, 상부 포토 레지스트 층(127), 중간 층(125) 및 하부 반사 방지 코팅(bottom anti-reflective coating ; BARC) 층(123)을 포함하는 3층 포토 레지스트(126)가 IMD 층(121) 위에 형성된다. 3층 포토 레지스트(126)의 BARC 층(123)은 유기 또는 무기 물질을 포함할 수 있다. 중간 층(125)은 상부 포토 레지스트 층(127)에 대한 에칭 선택성을 갖는 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있어서, 상부 포토 레지스트 층(127)은 중간 층(125)을 패터닝하기 위한 마스크 층으로서 사용될 수 있다. 상부 포토 레지스트 층(127)은 감광성 물질을 포함할 수 있다. PVD, CVD, 스핀 코팅 등 또는 이들의 조합과 같은 임의의 적절한 퇴적 방법이 3층 포토 레지스트(126)를 형성하는 데 사용될 수 있다.
3층 포토 레지스트(126)가 형성되면, 패턴(129 ; 예를 들어, 개구부)이 상부 포토 레지스트 층(127)에 형성된다. 일 실시 예에서, 상부 포토 레지스트 층(127)은 상부 포토 레지스트 층(127) 내의 감광성 물질을 예를 들어, 레티클을 통해 패턴화된 에너지원(예를 들어, 광)에 노출시킴으로써 패턴화된다. 에너지의 영향은 패턴화된 에너지원에 의해 영향을 받은 감광성 물질 부분에서 화학 반응을 일으켜, 상부 포토 레지스트 층(127)의 노출된 부분의 물리적 특성이 상부 포토 레지스트 층(127)의 노출되지 않은 부분의 물리적 특성과 달라지도록 포토 레지스트의 노출된 부분의 물리적 특성을 수정한다. 이어서, 상부 포토 레지스트 층(127)은 예를 들어, 네거티브 감광성 물질 또는 포지티브 감광성 물질이 상부 포토 레지스트 층(127)에 사용되는지에 따라, 상부 포토 레지스트 층(127)의 노출된 부분 또는 상부 포토 레지스트 층(127)의 노출되지 않은 부분을 제거하기 위해 현상액으로 현상될 수 있다. 상부 포토 레지스트 층(127)의 나머지 부분은 패턴화 된 포토 레지스트 층을 형성한다. 다음으로, 상부 포토 레지스트 층(127)의 패턴(129)은 중간 층(125) 및 BARC 층(123)을 통해 연장되고, 하나 이상의 이방성 에칭 공정과 같은 적절한 방법을 사용하여 IMD 층(121)으로 전사된다.
도 3은 상부 포토 레지스트 층(127)의 패턴이 IMD 층(121)으로 전사 된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 실시 예에서, 상부 포토 레지스트 층(127)의 패턴을 전사하기 위해, 이방성 플라즈마 에칭 공정과 같은 이방성 에칭 공정이 수행된다. 이방성 플라즈마 에칭 공정은 일부 실시 예들에서, 예를 들어, 플루오르화 수소 탄소(CHF3와 같은 CxHyFz)를 포함하는 에칭 가스와 같은 플루오르화물 함유 에칭 가스를 사용하여 수행되는 반응성 이온 에칭(reactive-ion etching ; RIE) 공정이다. 도 3에 도시 된 바와 같이, 이방성 플라즈마 에칭 공정 후, 개구(122 ; 비아 개구라고도 함)가 IMD 층(121)에 형성되고 ESL(119 ; 형성된 경우)을 통해 연장되며, 개구(122)는 밑에 있는 컨택 플러그(113)의 상면을 노출시킨다. 도 3의 예에서 개구(122)의 바닥은 ILD 층(117)의 상면과 수평을 이룬다. 도 3은 비 제한적인 예로서 2개의 개구(122)를 도시한다. 숙련된 기술자가 쉽게 이해할 수 있는 바와 같이, 다른 컨택 플러그(113)의 상면을 노출시키기 위해 다른 개구가 형성될 수 있다. 일부 실시 예에서, 에칭 가스의 플루오르화물(F)은 이방성 플라즈마 에칭 공정동안 컨택 플러그(113)에 주입 될 수 있으며, 컨택 플러그(113)에서 플루오르화물 불순물이라고 지칭될 수 있다.
이방성 플라즈마 에칭 공정 후, 3층 포토 레지스트(126)가 제거된다. 일부 실시 예에서, 애싱 공정(플라즈마 공정)이 3층 포토 레지스트(126)를 제거하기 위해 수행된다. 애싱 공정은 수소 가스(H2)와 아르곤(Ar) 또는 헬륨(He)과 같은 적절한 불활성 가스의 혼합물을 포함하는 가스 소스를 사용하여 수행될 수 있다. 즉, 애싱 공정에 사용되는 가스 소스는 H2와 Ar의 혼합물이거나 H2와 He의 혼합물일 수 있다.
예시적인 실시 예에서, 애싱 공정은 H2와 Ar의 혼합물을 포함하는 가스 소스를 사용하여 수행된다. 일부 실시 예에서, 가스 소스(예를 들어, H2 및 Ar)는 애싱 공정을 위해 플라즈마로 점화된다. 애싱 공정 동안, 가스 소스에서 생성된 H+ 라디칼은 컨택 플러그(113)로 들어가 컨택 플러그(113) 내부의 플루오르화물 불순물(전술한 개구(122)를 생성하기 위한 플라즈마 에칭 공정에 의해 생성됨)과 충돌하여 플루오르화물 불순물을 컨택 플러그(113)의 상면으로 유도한다. 예시된 실시 예에서. 컨택 플러그(113)의 상면으로 유도되는 플루오르화물 불순물은 컨택 플러그(113)의 물질(예를 들어, 코발트)과 반응하여 예를 들어 플루오르화 코발트(CoF2, CoF3와 같은 CoxFy)를 형성한다. 즉, 예시된 실시 예에서, 컨택 플러그(113)의 상부(예를 들어, 컨택 플러그(113)의 상면에 근접한 부분)은 플루오르화 코발트로 변환된다. 특히, 예시된 실시 예에서, 애싱 공정을 위한 가스 소스에는 질소가 없다. 이는 질소를 포함하는 가스 소스가 애싱 공정에서 컨택 플러그(113)의 상부를 질화 코발트로 변환할 수 있고, 질화 코발트는 개구(122)를 위한 확장된 바닥부를 형성하는 후속 습식 세정 공정에서 제거할 수 없기 때문이다.
일부 실시 예에서, 애싱 공정의 가스 소스에서 불활성 가스(예를 들어, Ar)와 H2 사이의 혼합비 R(예를 들어, 부피비 또는 유속비)은 2 이하(예를 들어, R≤2)이다. 혼합비 R이 2보다 크면 H+ 라디칼이 너무 많이 희석되어 플루오르화물 불순물과 충분히 충돌하여 불순물을 컨택 플러그(113)의 상면까지 유도하지 못할 수 있다. 도 4를 참조하여 이하에서 논의되는 바와 같이, 컨택 플러그(113)의 상면에서 플루오르화물 불순물과 코발트가 반응하여 형성된 플루오르화 코발트는 후속 습식 세정 공정에 의해 제거되어 컨택 플러그(113)의 상면에 리세스를 형성하여 개구(122)를 위한 확장된 바닥부를 형성한다. 따라서, 혼합비 R이 2보다 크면 컨택 플러그(113)의 H+ 라디칼 처리 효율에 부정적인 영향을 미치고 컨택 플러그(113)의 상면에 리세스가 형성되는 것을 막을 수 있다.
일부 실시 예에서, 애싱 공정에 의한 컨택 플러그(113)의 충분한 처리를 보장하기 위해, 애싱 공정의 공정 조건은 컨택 플러그 내의 플루오르화물 농도에 따라 튜닝(예를 들어, 조정)된다. 예를 들어, 애싱 공정의 RF 전력(예를 들어, 가스 소스를 플라즈마로 점화하기 위한 것임) 및/또는 애싱 공정의 공정 시간은 컨택 플러그(113) 내의 고농도(예를 들어, 15 원자 백분율 초과)의 플루오르화물에 대해 증가될 수 있다. 추가로 또는 대안적으로, 애싱 공정의 압력은 컨택 플러그(113) 내의 플루오르화물의 고농도(예를 들어, 15 원자 백분율 초과)에 대해 감소될 수 있다. 플라즈마 전력 증가, 공정 시간 증가 및/또는 감소된 압력은 H+ 라디칼이 플루오르화물 불순물과 충돌할 가능성을 높이는데 도움이 된다. 컨택 플러그(113)의 플루오르화물 농도를 결정하기 위해, 예를 들어, 테스트 웨이퍼는 전술된 것과 동일한 이방성 플라즈마 에칭 공정에 의해 처리될 수 있으며, 그 다음 X-선 광전자 분광법(X-ray Photoelectron Spectroscopy ; XPS) 측정이 수행되어 플루오르화물의 농도를 결정한다.
다음으로, 도 4a에서, 개구(122)를 세정하기 위해 습식 세정 공정이 수행된다. 일부 실시 예에서, 습식 세정 공정은 3개의 연속 단계로 수행된다. 제1 세정 단계는 탈 이온수(deionized water ; DIW)를 사용하여 수행되며 DIW 세정 단계라고도 한다. DIW 세정 단계는 예를 들어 약 50 초 동안 수행될 수 있다. 애싱 공정은 컨택 플러그(113)의 상부를 플루오르화 코발트로 변환한다는 것을 상기하라. 일부 실시 예에서, 플루오르화 코발트인 컨택 플러그(113)의 상부는 DIW에 용해되고 DIW 세정 단계에 의해 제거된다. 다음으로, 4-메틸-2-(페닐 아미노)-1, 3-티아졸-5-카르복실 산(MS9600 산이라고도 함)과 같은 산을 사용하여 제2 세정 단계를 수행한다. 제2 세정 단계는 또한 산 세정 단계로 지칭될 수 있다. 산 세정 단계는 예를 들어 120 초 동안 수행될 수 있다. 다음으로, 제3 세정 단계는 이소프로필 알코올(isopropyl alcohol ; IPA)을 사용하여 수행되므로 IPA 세정 단계라고도 한다. IPA 세정 단계는 예를 들어 약 10 초 내지 약 100 초 동안 수행될 수 있다. 일부 실시 예에서, 각 세정 단계의 세정 유체 및 부산물(존재하는 경우)은 각 세정 단계가 완료된 후 다음 공정 단계(예를 들어, 다음 세정 단계)가 수행되기 전에 제거된다는 점에 유의한다.
전술한 바와 같이, 습식 세정 공정은 컨택 플러그(113)의 상부를 제거함으로써 개구(122)의 바닥부를 확장한다. 도 4a에 도시 된 바와 같이, 습식 세정 공정은 컨택 플러그(113)의 상면을, 예를 들어 ILD 층(117)의 상면 아래로 리세스한다. 결과적으로, 개구(122)의 확장된 바닥부는 컨택 플러그(113)로 연장되고 IMD 층(121) 아래에 언더컷을 형성한다. 즉, 각각의 개구(122)의 확장된 바닥부는 개구(122)보다 더 넓고, 따라서 개구(122)에 의해 노출된 IMD 층(121)의 측벽을 넘어 측면으로 연장된다. 도 4a에서 각각의 개구(122)의 확장된 바닥부는 곡선 측벽을 가지며 타원형의 일부와 유사하다. 예시된 형상 외에도, 개구(122)의 확장된 바닥부의 단면에 대한 다른 형상도 가능하며, 본 개시의 범위 내에 포함되도록 완전히 의도된다.
일부 실시 예에서, 습식 세정 공정 후에, 습식 세정 공정 및/또는 이전 에칭 공정에 의해 남겨진 부산물(예를 들어, 탄소 함유 부산물)을 제거하기 위해 플라즈마 공정이 수행된다. 플라즈마 공정은 산소(O2)를 포함하는 가스 소스를 사용하여 수행될 수 있다. 산소 가스는 플라즈마로 점화되고, 플라즈마는 예를 들어 탄소 함유 부산물을 제거하기 위해 개구(122)에 공급된다. 플라즈마 공정의 온도는 예를 들어 160ºC 일 수 있다.
도 4b는 도 4a의 영역(131)의 확대 뷰를 도시한다. 도 4b에 도시 된 바와 같이, 개구(122)의 확장된 바닥부는 예를 들어, 확장된 바닥부의 가장 넓은 부분에 있는 대향 측벽 사이에서 측정된 폭 C 및 ILD 층(117)의 상면과 개구(122)의 바닥 사이의 깊이 A를 갖는다. 또한, 개구(122)의 언더컷 부분은 폭 B를 갖는다. 즉, 개구(122)의 언더컷 부분은 B의 거리만큼 IMD 층(121)의 측벽(121S)을 넘어 연장된다. 일부 실시 예에서, A와 C 사이의 비율은 0.28과 0.32 사이이다(예를 들어, 0.28 ≤ A/C ≤ 0.32). 일부 실시 예에서, A와 B 사이의 비는 0.9와 1.1 사이이다(예를 들어, 0.9 ≤ A/B ≤ 1.1). 일부 실시 예에서, B와 C 사이의 비는 0.28와 0.31 사이이다(예를 들어, 0.28 ≤ B/C ≤ 0.31). 일부 실시 예에서, A와 B 사이의 차이는 1 nm 미만이다(예를 들어, A-B <1 nm).
다음으로, 도 5에서, 텅스텐과 같은 전도성 물질(133)이 개구(122)를 채우기 위해 개구(122) 내에 형성된다. 전도성 물질(133)은 개구(122)를 오버필(overfill)하고 IMD 층(121)의 상면 위로 연장될 수 있다. 일부 실시 예에서, 전도성 물질(133)은 적절한 형성 방법(예를 들어, 저속 ALD(SALD) 공정)을 사용하여 컨택 플러그(113) 위에 선택적으로 형성되어, 전도성 물질(133)이 상향식으로 형성됨으로써, 예를 들어, CVD 또는 PVD와 같은 벌크 형성 방법보다 개구(122)를 더 잘(예를 들어, 공극이 더 적거나 전혀 없이) 충전한다. 도 5에 도시 된 바와 같이, 전도성 물질(133)은 개구(122)의 확장된 바닥부의 언더컷 부분을 채우고, 따라서 확장된 바닥부를 갖는 비아(133)를 형성한다. 각각의 비아(133)의 확장된 바닥부는 비아(133)의 위에 놓인 부분(예를 들어, IMD 층(121)의 하부 표면에 근접한 IMD 층(121)의 대향 측벽 사이의 부분)보다 더 넓다. 일부 실시 예에서, 각각의 비아(133)의 확장된 바닥부는 비아(133)를 향하는 IMD 층(121)의 대향 측벽을 넘어 측면으로 연장된다.
다음으로, 도 6에서, IMD 층(121)의 상면 위에 배리어 층(135)이 형성된다. 배리어 층(135)은 PVD, CVD, ALD 등과 같은 적절한 형성 방법에 의해 형성된 티타늄, 티타늄 질화물 등을 포함할 수 있다. 다음으로, 전도성 물질(137)이 배리어 층(135) 위에 형성된다. 예시된 실시 예에서, 전도성 물질(137)은 전도성 물질(133)과 동일한 물질(예를 들어, 텅스텐)이지만, 다른 형성 방법으로 형성된다. 예를 들어, 전도성 물질(133)에 대한 선택적 상향식 형성 방법 대신, 전도성 물질(137)은 CVD, PVD 또는 스퍼터링과 같은 벌크 형성 방법으로 형성된다. 벌크 형성 방법은 전도성 물질(137)을 형성하기 위한 공정 시간을 줄이기 위해 사용될 수 있다.
다음으로, 도 7에서, CMP와 같은 평탄화 공정이 IMD 층(121)의 상면으로부터 전도성 물질(137) 및 배리어 층(135)을 제거하고 IMD 층(121)과 비아(133) 사이의 동일 평면의 상면을 달성하기 위해 수행된다. 일부 실시 예에서, 전도성 물질(137)과 배리어 층(135) 사이의 계면은 CMP 공정을 위한 에칭 정지 마크로서 작용하여, IMD 층(121)의 상면이 노출된 후에 CMP 공정이 정지될 수 있다.
발전된 처리 노드에서 피처 크기가 계속 축소됨에 따라, 비아 개구의 높은 종횡비로 인해 비아(133)를 형성하는 것이 점점 더 어려워진다. 비아 개구를 보다 쉽게 채울 수 있도록 비아(133)는 배리어 층 또는 접착 층 없이 형성될 수 있다. 따라서, 비아(133)와 그 주변 층(예를 들어, IMD 층(121) 및 ESL(119)) 사이의 접착력이 저하될 수 있고, 예를 들어 비아(133) 및 IMD 층(121)/ESL(119) 사이에 작은 균열이 존재할 수 있다. CMP 공정 동안, CMP 공정에 사용된 슬러리(CMP 슬러리라고도 함)는 균열을 통해 스며들어 컨택 플러그(113)에 도달할 수 있다. 슬러리는 컨택 플러그(113)의 물질(예를 들어, 코발트)에 대해 높은 에칭 선택비(예를 들어, 높은 에칭율)를 가질 수 있으며, 따라서 컨택 플러그(113)의 상면이 리세스되어 비아(133)와 밑의 컨택 플러그(113) 사이의 신뢰할 수 없는 전기적 연결을 야기할 수 있다. 개시된 방법은 비아 개구의 바닥부를 확장함으로써, 확장된 바닥부를 갖는 비아(133)가 형성되도록 한다. 비아(133)의 확장된 바닥부는 예를 들어 ESL(119)을 통해 스며들 수 있는 CMP 슬러리의 양을 감소시키기 위해 균열 주변, 예를 들어 ESL(119)의 바닥 표면에서 더 나은 밀봉을 형성한다. 또한, 비아(133)의 확장된 바닥부는 또한 ESL(119)을 통해 스며드는 소량의 CMP 슬러리를 포착할 수 있다. 따라서 CMP 공정 동안, CMP 슬러리는 비아(133)와 IMD 층(121) 사이의 균열(예를 들어, 비아(133)의 측벽을 따라)을 통해 스며들 수 있지만, 대부분의 CMP 슬러리는 비아(133)의 확장된 바닥부에 의해 ESL(119)에서 중단되거나, 비아(133)의 확장된 바닥부에 포착된다. 그 결과, 컨택 플러그(113)에 도달하는 CMP 슬러리의 양이 감소되거나 제거되어 컨택 플러그(113)의 리세스를 줄이거나 방지할 수 있다. 또 다른 이점은 확장된 바닥부로 인해 비아(133)에 대한 전기 저항이 감소되고, 이는 또한 형성된 반도체 디바이스의 RC 지연을 감소시킬 수 있다는 것이다.
다음으로, 도 8에서, 유전체 층(139)이 IMD 층(121) 위에 형성된다. 유전체 층(139)은 동일하거나 유사한 형성 방법에 의해 IMD 층(121)과 동일하거나 유사한 물질로 형성될 수 있으므로 세부 사항은 반복되지 않는다. 다음으로, 비아(141)가 유전체 층(139)에 형성되어 밑의 비아(133) 위에 전기적으로 결합된다. 비아(141)는 유전체 층(139)에 비아 개구를 형성하여 밑의 비아(133)를 노출시키고, 비아 개구를 전도성 물질로 채우고, 비아 개구를 채운 후 CMP 공정을 수행함으로써 형성될 수 있다. 예시된 실시 예에서, 비아(141)는 비아(133)와 동일한 물질(예를 들어, 텅스텐)로 형성된다. 도 8의 예에서, 비아(141)는 비아(133)와 같이 확장된 바닥부를 갖지 않는데, 그 이유는 CMP 공정에 사용된 슬러리는 컨택 플러그(113)의 물질(예를 들어, 코발트)에 대해 높은 에칭율를 갖지만 비아(133)의 물질(예를 들어, 텅스텐)에 대해 낮은 에칭율을 갖기 때문이다. 다른 실시 예에서, 비아(141)는 비아(133)의 확장된 바닥부와 동일하거나 유사한 확장된 바닥부를 갖도록 형성될 수 있다.
추가 처리 단계는 반도체 디바이스(100)의 제조를 완료하기 위해 도 8의 처리를 따를 수 있다. 예를 들어, 비아(143)가 게이트 구조(109) 위에 형성되고 전기적으로 결합될 수 있다. 비아(143)는 게이트 구조(109)의 캡 층(115 ; 예를 들어, 텅스텐)과 접촉(예를 들어, 물리적 접촉)하도록 IMD 층(121) 및 유전체 층(139)을 통해 연장되도록 형성될 수 있다. 유전체 층의 추가 층이 유전체 층(139) 위에 형성될 수 있고, 전도성 피처(예를 들어, 전도성 라인 및 비아)가 유전체 층의 추가 층에 형성되어 반도체 디바이스(100)의 상호연결 구조를 형성할 수 있으며, 상호연결 구조는 밑의 전기 컴포넌트를 전기적으로 상호연결하여 기능적 회로를 형성한다. 자세한 내용은 여기서 설명하지 않는다.
개시된 실시 예에 대한 변형이 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 개시된 방법은 소스/드레인 컨택 플러그 위에 비아를 형성하는 맥락에서 설명되지만, 본 개시의 사상은 다른 유형의 전도성 피처(예를 들어, 전도성 라인) 위에 반도체 디바이스의 다른 유전체 층 내에 전도성 피쳐(예를 들어, 비아)를 형성하기 위해 적용될 수 있다. 다른 예로서, 비아(133) 외에, 비아(133) 위에 형성된 다른 비아(예를 들어, 141)도 확장된 바닥부를 갖도록 형성될 수 있다.
실시 예는 이점을 얻을 수 있다. 개시된 방법은 확장된 바닥부를 갖는 비아 개구를 형성하고, 이는 확장된 바닥부를 갖는 비아(예를 들어, 133)가 형성될 수 있게 한다. 비아의 확장된 바닥부는 비아와 비아 주변의 유전체 층 사이의 균열을 통해 스며드는 CMP 슬러리의 양을 감소시켜 비아 밑의 전도성 피처(예를 들어, 접촉 플러그 113)의 리세스를 줄이고 비아와 밑의 전도성 피처 사이의 전기적 연결의 신뢰성을 향상시킨다. 추가적인 이점으로는 비아에 대한 전기 저항 감소와 형성된 디바이스에 대한 RC 지연 감소가 있다.
도 9는 일부 실시 예에 따라 반도체 구조를 제조하는 방법의 흐름도를 도시한다. 도 9에 도시 된 실시 예 방법은 많은 가능한 실시 예 방법의 예일뿐이라는 것을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 9에 예시된 다양한 단계가 추가, 제거, 교체, 재배열 또는 반복될 수 있다.
도 9를 참조하면, 블록 1010에서, 제1 전도성 피쳐가 기판 위에 배치된 제1 유전체 층에 형성된다. 블록 1020에서, 제2 유전체 층이 제1 유전체 층 위에 형성된다. 블록 1030에서, 제2 유전체 층은 제2 유전체 층에 개구를 형성하기 위해 패터닝 된 마스크 층을 사용하여 에칭되고, 여기서 개구는 제1 전도성 피쳐를 노출시킨다. 블록 1040에서, 에칭 후에 패터닝 된 마스크 층을 제거하기 위해 애싱 공정이 수행된다. 블록 1050에서, 애싱 공정 후 습식 세정 공정에 의해 개구가 세정되고, 여기서 습식 세정 공정은 개구의 바닥부를 확장한다. 블록 1060에서, 개구는 제1 전기 전도성 물질로 채워진다.
본 개시의 일 실시 예에 따르면, 반도체 디바이스를 형성하는 방법은 기판 위에 배치된 제1 유전체 층에 제1 전도성 피처를 형성하는 단계; 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계; 상기 제2 유전체 층에 개구를 형성하기 위해 패터닝 된 마스크 층을 사용하여 상기 제2 유전체 층을 에칭하는 단계-상기 개구는 상기 제1 전도성 피처를 노출시킴-; 상기 에칭 후 상기 패터닝 된 마스크 층을 제거하기 위해 애싱 공정을 수행하는 단계; 상기 애싱 공정 후 상기 개구를 습식 세정하는 단계-상기 습식 세정은 상기 개구의 바닥부를 확장시킴-; 및 제1 전기 전도성 물질로 상기 개구를 채우는 단계를 포함한다. 일 실시 예에서, 상기 습식 세정은 상기 기판으로부터 말단에 있는 상기 제1 전도성 피처의 상부를 제거하고, 상기 제2 유전체 층 아래에 언더컷을 형성한다. 일 실시 예에서, 상기 습식 세정 후, 상기 개구의 상기 바닥부는 상기 제1 전도성 피처 내로 수직으로 연장되고 상기 개구에 의해 노출된 상기 제2 유전체 층의 측벽을 넘어 측면으로 연장된다. 일 실시 예에서, 상기 제2 유전체 층을 에칭하는 단계는 제1 플라즈마 공정을 수행하여 상기 제2 유전체 층을 에칭하는 단계를 포함하고, 상기 애싱 공정을 수행하는 단계는 상기 제1 플라즈마 공정과 다른 제2 플라즈마 공정을 수행하는 단계를 포함한다. 일 실시 예에서, 상기 제1 플라즈마 공정은 플루오르화물을 포함하는 가스 소스를 사용하여 수행되고, 상기 제2 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행된다. 일 실시 예에서, 상기 플루오르화물은 상기 제1 플라즈마 공정에 의해 상기 제1 전도성 피처에 주입되고, 상기 방법은 상기 제1 전도성 피처 내의 플루오르화물의 농도에 따라 상기 제2 플라즈마 공정의 RF 전력, 상기 제2 플라즈마 공정의 공정 시간 또는 상기 제2 플라즈마 공정의 압력을 조정하는 단계를 더 포함한다. 일 실시 예에서, 상기 습식 세정은 탈 이온수를 사용하여 제1 습식 세정 단계를 수행하는 단계; 산을 사용하여 제2 습식 세정 단계를 수행하는 단계; 및 이소프로필 알코올을 사용하여 제3 습식 세정 단계를 수행하는 단계를 포함한다. 일 실시 예에서, 상기 제1 플라즈마 공정의 가스 소스는 CxHyFz를 포함하고, 상기 제2 플라즈마 공정의 가스 소스는 H2와 불활성 가스의 혼합물을 포함하고, 상기 불활성 가스는 Ar 또는 He이다. 일 실시 예에서, 상기 제2 플라즈마 공정의 상기 가스 소스에서 상기 불활성 가스와 H2의 혼합비는 2 이하이다. 일 실시 예에서, 상기 방법은 상기 개구를 채운 후, 상기 기판으로부터 말단에 있는 상기 제2 유전체 층의 상면 위에 배리어 층을 형성하는 단계; 상기 배리어 층 위에 제2 전기 전도성 물질을 형성하는 단계-상기 제1 전기 전도성 물질 및 상기 제2 전기 전도성 물질은 동일한 물질을 포함하지만 상이한 형성 방법을 사용하여 형성됨-; 및 평탄화 공정을 수행하여 상기 배리어 층 및 상기 제2 전기 전도성 물질을 제거하는 단계를 더 포함한다. 일 실시 예에서, 상기 방법은 상기 평탄화 공정 후, 상기 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계; 및 상기 제1 전기 전도성 물질 위에 전기적으로 결합된 상기 제3 유전체 층 내의 비아를 형성하는 단계를 더 포함한다.
본 개시의 일 실시 예에 따르면, 반도체 디바이스를 형성하는 방법은 제1 유전체 층에 제1 전도성 피처를 형성하는 단계; 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계; 상기 제1 전도성 피처의 상면을 노출시키기 위해 상기 제2 유전체 층에 개구를 형성하는 단계-상기 개구를 형성하는 단계는 이방성 플라즈마 에칭 공정을 수행하는 것을 포함함-; 상기 개구를 형성한 후, 상기 이방성 플라즈마 에칭 공정과 다른 플라즈마 공정으로 상기 제1 전도성 피처를 처리하는 단계; 및 상기 플라즈마 공정 후, 탈 이온수를 사용하여 상기 개구를 세정하는 단계-상기 세정은 상기 개구의 바닥부를 확장함-를 포함한다. 일 실시 예에서, 상기 세정하는 단계는 상기 제2 유전체 층을 향하는 상기 제1 전도성 피처의 상면을 리세스하고, 상기 제2 유전체 층 아래에 언더컷을 형성한다. 일 실시 예에서, 방법은 상기 세정 후에 상기 개구를 전기 전도성 물질로 채우는 단계를 더 포함하고, 상기 전기 전도성 물질은 언더컷을 채운다. 일 실시 예에서, 상기 이방성 플라즈마 에칭 공정은 CxHyFz를 포함하는 제1 가스 소스를 사용하여 수행되고, 상기 플라즈마 공정은 H2와 Ar의 혼합물 또는 H2와 He의 혼합물을 포함하는 제2 가스 소스를 사용하여 수행된다. 일 실시 예에서, 상기 제1 전도성 피처는 코발트로 형성된다.
본 개시의 일 실시 예에 따르면, 반도체 디바이스를 형성하는 방법은 기판 위에 배치된 제1 유전체 층에 제1 전도성 피처를 형성하는 단계; 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계; 상기 제2 유전체 층에 개구를 형성하기 위해 상기 제2 유전체 층을 에칭하는 단계-상기 제1 전도성 피처는 상기 개구의 바닥에서 노출됨-; 상기 에칭 후, 상기 제1 전도성 피처를 플라즈마 공정으로 처리하고, 상기 플라즈마 공정은 상기 제1 전도성 피처의 상부를 제1 물질로 변환하는 단계; 상기 플라즈마 공정 후, 습식 세정 공정에 의해 상기 개구를 세정하는 단계-상기 습식 세정 공정은 탈 이온수를 사용하는 습식 세정 단계를 포함하고, 상기 탈 이온수는 상기 제1 물질을 제거하고 상기 개구의 상기 바닥을 확장함-; 및 상기 세정 후, 전기 전도성 물질로 상기 개구를 채우는 단계를 포함한다. 일 실시 예에서, 상기 제2 유전체 층을 에칭하는 단계는 플루오르화물을 포함하는 에칭 가스를 사용하여 플라즈마 에칭 공정을 수행하는 단계를 포함하고, 상기 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행된다. 일 실시 예에서, 상기 개구의 상기 확장된 바닥은 상기 제1 전도성 피처로 연장되고 상기 제2 유전체 층 아래에 언더컷을 포함하고, 상기 개구를 채운 후, 상기 전기 전도성 물질은 상기 언더컷을 채운다. 일 실시 예에서, 상기 제1 전도성 피처는 코발트로 형성되고, 상기 전기 전도성 물질은 텅스텐이다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시 예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 본 명세서에 소개된 실시 예와 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 알아야 한다. 당업자는 또한 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 개조를 행할 수 있음을 또한 인식해야 한다.
<부기>
1. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 배치된 제1 유전체 층에 제1 전도성 피처를 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제2 유전체 층에 개구를 형성하기 위해 패터닝 된 마스크 층을 사용하여 상기 제2 유전체 층을 에칭하는 단계-상기 개구는 상기 제1 전도성 피처를 노출시킴-;
상기 에칭 후 상기 패터닝 된 마스크 층을 제거하기 위해 애싱 공정을 수행하는 단계;
상기 애싱 공정 후 상기 개구를 습식 세정하는 단계-상기 습식 세정은 상기 개구의 바닥부를 확장시킴-; 및
제1 전기 전도성 물질로 상기 개구를 채우는 단계
를 포함하는,
반도체 디바이스를 형성하는 방법.
2. 제1항에 있어서,
상기 습식 세정은 상기 기판으로부터 말단에 있는 상기 제1 전도성 피처의 상부를 제거하고, 상기 제2 유전체 층 아래에 언더컷을 형성하는,
반도체 디바이스를 형성하는 방법.
3. 제1항에 있어서,
상기 습식 세정 후, 상기 개구의 상기 바닥부는 상기 제1 전도성 피처 내로 수직으로 연장되고 상기 개구에 의해 노출된 상기 제2 유전체 층의 측벽을 넘어 측면으로 연장되는,
반도체 디바이스를 형성하는 방법.
4. 제1항에 있어서,
상기 제2 유전체 층을 에칭하는 단계는 제1 플라즈마 공정을 수행하여 상기 제2 유전체 층을 에칭하는 단계를 포함하고,
상기 애싱 공정을 수행하는 단계는 상기 제1 플라즈마 공정과 다른 제2 플라즈마 공정을 수행하는 단계를 포함하는,
반도체 디바이스를 형성하는 방법.
5. 제4항에 있어서,
상기 제1 플라즈마 공정은 플루오르화물을 포함하는 가스 소스를 사용하여 수행되고,
상기 제2 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행되는,
반도체 디바이스를 형성하는 방법.
6. 제5항에 있어서,
상기 플루오르화물은 상기 제1 플라즈마 공정에 의해 상기 제1 전도성 피처에 주입되고,
상기 방법은 상기 제1 전도성 피처 내의 플루오르화물의 농도에 따라 상기 제2 플라즈마 공정의 RF 전력, 상기 제2 플라즈마 공정의 공정 시간 또는 상기 제2 플라즈마 공정의 압력을 조정하는 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
7. 제5항에 있어서,
상기 습식 세정은
탈 이온수를 사용하여 제1 습식 세정 단계를 수행하는 단계;
산을 사용하여 제2 습식 세정 단계를 수행하는 단계; 및
이소프로필 알코올을 사용하여 제3 습식 세정 단계를 수행하는 단계를 포함하는,
반도체 디바이스를 형성하는 방법.
8. 제5항에 있어서,
상기 제1 플라즈마 공정의 가스 소스는 CxHyFz를 포함하고, 상기 제2 플라즈마 공정의 가스 소스는 H2와 불활성 가스의 혼합물을 포함하고, 상기 불활성 가스는 Ar 또는 He인,
반도체 디바이스를 형성하는 방법.
9. 제8항에 있어서,
상기 제2 플라즈마 공정의 상기 가스 소스에서 상기 불활성 가스와 상기 H2의 혼합비는 2 이하인,
반도체 디바이스를 형성하는 방법.
10. 제1항에 있어서,
상기 개구를 채운 후,
상기 기판으로부터 말단에 있는 상기 제2 유전체 층의 상면 위에 배리어 층을 형성하는 단계;
상기 배리어 층 위에 제2 전기 전도성 물질을 형성하는 단계-상기 제1 전기 전도성 물질 및 상기 제2 전기 전도성 물질은 동일한 물질을 포함하지만 상이한 형성 방법을 사용하여 형성됨-; 및
평탄화 공정을 수행하여 상기 배리어 층 및 상기 제2 전기 전도성 물질을 제거하는 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
11. 제10항에 있어서,
상기 평탄화 공정 후,
상기 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계; 및
상기 제1 전기 전도성 물질 위에 전기적으로 결합된 상기 제3 유전체 층 내의 비아를 형성하는 단계를 더 포함하는,
반도체 디바이스를 형성하는 방법.
12. 반도체 디바이스를 형성하는 방법에 있어서,
제1 유전체 층에 제1 전도성 피처를 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제1 전도성 피처의 상면을 노출시키기 위해 상기 제2 유전체 층에 개구를 형성하는 단계-상기 개구를 형성하는 단계는 이방성 플라즈마 에칭 공정을 수행하는 단계를 포함함-;
상기 개구를 형성한 후, 상기 이방성 플라즈마 에칭 공정과 다른 플라즈마 공정으로 상기 제1 전도성 피처를 처리하는 단계; 및
상기 플라즈마 공정 후, 탈 이온수를 사용하여 상기 개구를 세정하는 단계-상기 세정은 상기 개구의 바닥부를 확장함
를 포함하는
반도체 디바이스를 형성하는 방법.
13. 제12항에 있어서,
상기 세정하는 단계는 상기 제2 유전체 층을 향하는 상기 제1 전도성 피처의 상면을 리세스하고, 상기 제2 유전체 층 아래에 언더컷을 형성하는,
반도체 디바이스를 형성하는 방법.
14. 제13항에 있어서,
상기 세정 후에 상기 개구를 전기 전도성 물질로 채우는 단계를 더 포함하고,
상기 전기 전도성 물질은 상기 언더컷을 채우는,
반도체 디바이스를 형성하는 방법.
15. 제12항에 있어서,
상기 이방성 플라즈마 에칭 공정은 CxHyFz를 포함하는 제1 가스 소스를 사용하여 수행되고, 상기 플라즈마 공정은 H2와 Ar의 혼합물 또는 H2와 He의 혼합물을 포함하는 제2 가스 소스를 사용하여 수행되는,
반도체 디바이스를 형성하는 방법.
16. 제15항에 있어서,
상기 제1 전도성 피처는 코발트로 형성되는,
반도체 디바이스를 형성하는 방법.
17. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 배치된 제1 유전체 층에 제1 전도성 피처를 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제2 유전체 층에 개구를 형성하기 위해 상기 제2 유전체 층을 에칭하는 단계-상기 제1 전도성 피처는 상기 개구의 바닥에서 노출됨-;
상기 에칭 후, 상기 제1 전도성 피처를 플라즈마 공정으로 처리하는 단계-상기 플라즈마 공정은 상기 제1 전도성 피처의 상부를 제1 물질로 변환함-;
상기 플라즈마 공정 후, 습식 세정 공정에 의해 상기 개구를 세정하는 단계-상기 습식 세정 공정은 탈 이온수를 사용하는 습식 세정 단계를 포함하고, 상기 탈 이온수는 상기 제1 물질을 제거하고 상기 개구의 상기 바닥을 확장함-; 및
상기 세정 후, 전기 전도성 물질로 상기 개구를 채우는 단계
를 포함하는,
반도체 디바이스를 형성하는 방법.
18. 제17항에 있어서,
상기 제2 유전체 층을 에칭하는 단계는 플루오르화물을 포함하는 에칭 가스를 사용하여 플라즈마 에칭 공정을 수행하는 단계를 포함하고, 상기 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행되는,
반도체 디바이스를 형성하는 방법.
19. 제18항에 있어서,
상기 개구의 상기 확장된 바닥은 상기 제1 전도성 피처로 연장되고 상기 제2 유전체 층 아래에 언더컷을 포함하고, 상기 개구를 채운 후, 상기 전기 전도성 물질은 상기 언더컷을 채우는,
반도체 디바이스를 형성하는 방법.
20. 제18항에 있어서,
상기 제1 전도성 피처는 코발트로 형성되고, 상기 전기 전도성 물질은 텅스텐인,
반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 배치된 제1 유전체 층에 제1 전도성 피처를 형성하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제2 유전체 층에 개구를 형성하기 위해 패터닝 된 마스크 층을 사용하여 상기 제2 유전체 층을 에칭하는 단계-상기 개구는 상기 제1 전도성 피처를 노출시킴-;
    상기 에칭 후 상기 패터닝 된 마스크 층을 제거하기 위해 애싱 공정을 수행하는 단계;
    상기 애싱 공정 후 상기 개구를 습식 세정하는 단계-상기 습식 세정은 상기 개구의 바닥부를 확장시킴-; 및
    제1 전기 전도성 물질로 상기 개구를 채우는 단계
    를 포함하는,
    반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 습식 세정은 상기 기판으로부터 말단에 있는 상기 제1 전도성 피처의 상부를 제거하고, 상기 제2 유전체 층 아래에 언더컷을 형성하는,
    반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 습식 세정 후, 상기 개구의 상기 바닥부는 상기 제1 전도성 피처 내로 수직으로 연장되고 상기 개구에 의해 노출된 상기 제2 유전체 층의 측벽을 넘어 측면으로 연장되는,
    반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 제2 유전체 층을 에칭하는 단계는 제1 플라즈마 공정을 수행하여 상기 제2 유전체 층을 에칭하는 단계를 포함하고,
    상기 애싱 공정을 수행하는 단계는 상기 제1 플라즈마 공정과 다른 제2 플라즈마 공정을 수행하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  5. 제4항에 있어서,
    상기 제1 플라즈마 공정은 플루오르화물을 포함하는 가스 소스를 사용하여 수행되고,
    상기 제2 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행되는,
    반도체 디바이스를 형성하는 방법.
  6. 제5항에 있어서,
    상기 플루오르화물은 상기 제1 플라즈마 공정에 의해 상기 제1 전도성 피처에 주입되고,
    상기 방법은 상기 제1 전도성 피처 내의 플루오르화물의 농도에 따라 상기 제2 플라즈마 공정의 RF 전력, 상기 제2 플라즈마 공정의 공정 시간 또는 상기 제2 플라즈마 공정의 압력을 조정하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  7. 제5항에 있어서,
    상기 습식 세정은
    탈 이온수를 사용하여 제1 습식 세정 단계를 수행하는 단계;
    산을 사용하여 제2 습식 세정 단계를 수행하는 단계; 및
    이소프로필 알코올을 사용하여 제3 습식 세정 단계를 수행하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  8. 제1항에 있어서,
    상기 개구를 채운 후,
    상기 기판으로부터 말단에 있는 상기 제2 유전체 층의 상면 위에 배리어 층을 형성하는 단계;
    상기 배리어 층 위에 제2 전기 전도성 물질을 형성하는 단계-상기 제1 전기 전도성 물질 및 상기 제2 전기 전도성 물질은 동일한 물질을 포함하지만 상이한 형성 방법을 사용하여 형성됨-; 및
    평탄화 공정을 수행하여 상기 배리어 층 및 상기 제2 전기 전도성 물질을 제거하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    제1 유전체 층에 제1 전도성 피처를 형성하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 전도성 피처의 상면을 노출시키기 위해 상기 제2 유전체 층에 개구를 형성하는 단계-상기 개구를 형성하는 단계는 이방성 플라즈마 에칭 공정을 수행하는 단계를 포함함-;
    상기 개구를 형성한 후, 상기 이방성 플라즈마 에칭 공정과 다른 플라즈마 공정으로 상기 제1 전도성 피처를 처리하는 단계; 및
    상기 플라즈마 공정 후, 탈 이온수를 사용하여 상기 개구를 세정하는 단계-상기 세정은 상기 개구의 바닥부를 확장함
    를 포함하는
    반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 배치된 제1 유전체 층에 제1 전도성 피처를 형성하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제2 유전체 층에 개구를 형성하기 위해 상기 제2 유전체 층을 에칭하는 단계-상기 제1 전도성 피처는 상기 개구의 바닥에서 노출됨-;
    상기 에칭 후, 상기 제1 전도성 피처를 플라즈마 공정으로 처리하는 단계-상기 플라즈마 공정은 상기 제1 전도성 피처의 상부를 제1 물질로 변환함-;
    상기 플라즈마 공정 후, 습식 세정 공정에 의해 상기 개구를 세정하는 단계-상기 습식 세정 공정은 탈 이온수를 사용하는 습식 세정 단계를 포함하고, 상기 탈 이온수는 상기 제1 물질을 제거하고 상기 개구의 상기 바닥을 확장함-; 및
    상기 세정 후, 전기 전도성 물질로 상기 개구를 채우는 단계
    를 포함하는,
    반도체 디바이스를 형성하는 방법.

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