KR20180044866A - 반도체 구조물 - Google Patents

반도체 구조물 Download PDF

Info

Publication number
KR20180044866A
KR20180044866A KR1020180046325A KR20180046325A KR20180044866A KR 20180044866 A KR20180044866 A KR 20180044866A KR 1020180046325 A KR1020180046325 A KR 1020180046325A KR 20180046325 A KR20180046325 A KR 20180046325A KR 20180044866 A KR20180044866 A KR 20180044866A
Authority
KR
South Korea
Prior art keywords
region
metal
dielectric
barrier
esl
Prior art date
Application number
KR1020180046325A
Other languages
English (en)
Inventor
잉-주 첸
시엔-웨이 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180044866A publication Critical patent/KR20180044866A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 구조물을 형성하기 위한 기술들 또는 시스템들의 하나 이상의 실시예들이 본원에서 제공된다. 제 1 금속 영역이 제 1 유전체 영역 내에 형성된다. 캡 영역이 상기 제 1 금속 영역 상에 형성된다. 제 2 유전체 영역이 상기 캡 영역 및 상기 제 1 유전체 영역 위에 형성된다. 트렌치 개구부가 상기 제 2 유전체 영역 내에 형성된다. 오버 에칭에 의해서, 비아 개구부가 상기 제 2 유전체 영역, 상기 캡 영역을 통해서, 그리고 상기 제 1 금속 영역의 일부 내에 형성된다. 배리어 영약이 상기 트렌치 개구부 및 상기 비아 개구부 내에 형성된다. 비아 플러그가 상기 비아 개구부 내에 형성되고 그리고 제 2 금속 영역이 상기 트렌치 개구부 내에 형성된다. 비아 플러그는 상기 제 1 금속 영역과 상기 제 2 금속 영역을 전기적으로 연결하고 그리고 테이퍼링형 프로파일을 가진다.

Description

반도체 구조물{SEMICONDUCTOR STRUCTURE}
본 발명은 반도체 구조물에 관한 것이다.
비아 플러그들이 집적 회로(IC)의 금속 영역들을 연결하기 위해서 빈번하게 이용된다. 예를 들어, 비아 플러그는 IC의 제 1 금속 층을 IC의 제 2 금속 층에 연결하기 위해서 이용될 수 있다.
본 발명의 배경이 되는 기술은 미국 특허공보 US 6,955,981 B2에 기재되어 있다.
반도체 구조물을 형성하기 위한 기술들 또는 시스템들의 하나 이상의 실시예들이 본원에서 제공된다. 제 1 금속 영역이 제 1 유전체 영역 내에 형성된다. 캡 영역이 상기 제 1 금속 영역 상에 형성된다. 제 2 유전체 영역이 상기 캡 영역 및 상기 제 1 유전체 영역 위에 형성된다. 트렌치 개구부가 상기 제 2 유전체 영역 내에 형성된다. 오버 에칭에 의해서, 비아 개구부가 상기 제 2 유전체 영역, 상기 캡 영역을 통해서, 그리고 상기 제 1 금속 영역의 일부 내에 형성된다. 배리어 영역이 상기 트렌치 개구부 및 상기 비아 개구부 내에 형성된다. 비아 플러그가 상기 비아 개구부 내에 형성되고 그리고 제 2 금속 영역이 상기 트렌치 개구부 내에 형성된다. 비아 플러그는 상기 제 1 금속 영역과 상기 제 2 금속 영역을 전기적으로 연결하고 그리고 테이퍼링형 프로파일을 가진다.
개시 내용의 양태들은, 첨부 도면과 함께 고려할 때 이하의 구체적인 설명으로부터 이해될 수 있을 것이다. 도면들의 요소들 및/또는 구조물들이 반드시 실척(scale)으로 도시된 것이 아님을 이해할 수 있을 것이다. 따라서, 여러 가지 특징들의 치수들이 명료한 설명을 위해서 임의적으로 확대 및/또는 축소되었다.
도 1은 일부 실시예들에 따른, 반도체 구조물의 횡단면도이다.
도 2는 일부 실시예들에 따른, 반도체 구조물의 횡단면도이다.
도 3은 일부 실시예들에 따른, 반도체 구조물의 횡단면도이다.
도 4는 일부 실시예들에 따른, 반도체 구조물을 형성하기 위한 방법의 흐름도이다.
도 5는 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 6은 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 7은 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 8은 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 9는 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 10은 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 11은 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 12는 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 13은 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 14는 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도 15는 일부 실시예들에 따른, 중간 제조 스테이지 중의 반도체 구조물의 횡단면도이다.
도면들에 도시된 실시예들 또는 예들은 특정 언어를 이용하여 이하에서 설명된다. 그럼에도 불구하고, 실시예들 및 예들이 제한적인 것으로 의도되지 않을 것이다. 개시된 실시예들에서의 임의의 변경들 및 수정들, 그리고 본원 명세서에서 개시된 원리들의 임의의 추가적인 적용들이 소위 당업자에게 일상적으로 안출될 수 있을 것이다.
본원에서 사용된 바와 같이, '층'이 영역을 의미하고 그리고 반드시 균일한 두께를 포함하는 것이 아님을 이해할 수 있을 것이다. 예를 들어, 층은 임의적인 경계들을 포함하는 구역(area)이 된다. 다른 예에서, 층은 적어도 일부의 두께 변동(variation)을 포함하는 영역이 된다.
본원의 도면들 중 일부의 경우에, 도 1의 경계(126)와 같은 경계들은, 예를 들어, 단지 설명 목적들을 위해서 서로에 대해서 상이한 높이들, 폭들, 둘레들, 종횡비들 등을 가지는 것으로 도시되어 있고, 그리고 반드시 실척으로 도시된 것은 아니다. 예를 들어, 쇄선(dashed line) 및 점선들이 상이한 경계들을 나타내기 위해서 사용되기 때문에, 만약 쇄선 및 점선들이 그 중 하나의 상부에서 도시된다면 그들은 도면들에서 구분되지 않을 것이고, 그에 따라 일부 도면들에서 그들을 서로 구분할 수 있도록 서로에 대해서 약간 분리된 또는 상이한 치수들로 도시하였다. 다른 예로서, 경계가 불규칙적인 형상과 연관되는 경우에, 일부 경우들에서, 쇄선, 점선 등으로 도시된 박스와 같은 경계가 반드시 전체 성분을 둘러싸는 것은 아니다. 반대로, 일부 경우들에서, 도시된 박스가 반드시 연관된 성분만을 둘러싸는 것은 아니고, 하나 이상의 다른 성분들의 적어도 일부를 또한 포함할 수 있을 것이다.
첨부된 도면들은, 일부 실시예들에 따른, 반도체 제조 중의 반도체 구조물의 제조를 도시한다. 각각의 도면들이 다른 도면을 참조하여, 예를 들어 이전의 도면을 참조하여 설명될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 도 5-도 15는 일부 실시예들에 따른 반도체 구조물의 중간의 형성 스테이지들을 도시한다.
일반적으로, 집적 회로(IC)의 구리 라인과 같은 금속 영역이 유전체 내에 형성된다. 응력 이동(stress migration)(SM) 및 전자이동(ectromigration)(EM)은 ICs 내에서 빈번하게 발생되는 2가지 공지된 현상들이다. 일반적으로, SM 및 EM 모두는 전도체들 내에서 공극들(voids)을 유도하고, 그러한 공극들은 IC의 성능을 저하시킨다. 예를 들어, EM 내에서, 전도체 내의 전류 유동은 전자들로부터 이온들로 모멘텀이 전달되게 하며, 이는 전도체 내에서 원자들을 이동시키고 공극들을 유도하게 된다. SM에서, 공격자점(vacancy) 이동 및 정수압적 응력 구배(hydrostatic stress gradient)의 결과로서 공극들이 형성된다. 전도체 내의 공극들은 개방 회로들 또는 증대된 저항을 초래하고, 그러한 것들은 IC의 성능을 저하시킨다. 종종, 그와 같은 EM 및 SM을 완화(mitigate)시키기 위해서, 캡 영역이 금속 영역 상에 형성된다. EM 및 SM의 영향들을 제한하는 재료들로 캡 영역이 형성되고, 그에 따라, 예를 들어, 적은 수의 공극들이 형성되는 결과를 초래한다.
본원에서 제공된 일부 실시예들에 따라서, 비아 플러그가 제 1 금속 영역을 제 2 금속 영역에 연결하기 위해서 형성되고, 여기에서 캡 영역이 상기 제 1 금속 영역 위에 형성된다. 따라서, 비아 플러그의 일부가 캡 영역을 통해서 그리고 제 1 금속 영역 내로 연장한다. 비아 플러그가 캡 영역을 통해서 연장하게 하는 것은, 캡 영역에 의해서 부여된 EM 및 SM 이점들(benefits)이 실질적으로 보유될 수 있게 허용하는 한편, 비아 플러그가 캡 영역 내로 랜딩되는 경우에(landed on), 또는 단순히 내부로 연장되는 경우에 발생할 수도 있는 RC 문제들을 감소시킬 수 있게 허용한다. 예를 들어, 캡 영역은 일반적으로 제 1 금속 영역, 비아 플러그 및 제 2 금속 영역과 상이한 재료로 형성된다. 따라서, 제 1 금속 영역과 제 2 금속 영역 사이의 캡 영역의 존재는 제 1 금속 영역과 제 2 금속 영역 사이의 전도성 경로의 비저항(resistivity)을 증가시킨다. 전도성 경로가 단지 제 1 금속 영역을 포함하도록 허용하면, 비아 플러그 및 제 2 전도성 영역은 전도성 경로의 저항을 감소시키고, 이는 다시 IC와 연관된 RC 지연을 감소시킨다.
추가적으로, 일부 실시예들에 따라서, 제 1 금속 영역 내로 연장하는 비아 플러그들의 하단부 부분이 테이퍼링형(tapered) 프로파일을 가지도록 형성된다. 예를 들어, 에칭 프로세스들의 하나 이상의 변수들을 제어함으로써, 변화되는(varying) 테이퍼링량 또는 테이퍼링 정도를 가지도록 테이퍼링형 프로파일이 형성될 수 있다는 것을 이해할 수 있을 것이다. 따라서, 일부 실시예들에서, 테이퍼링형 프로파일이 실질적으로 라운딩처리된다(rounded). 테이퍼링형 프로파일은 비-테이퍼링형 프로파일들보다 유리한 장점들을 제공하는데, 예를 들어 테이퍼링형 비아 플러그가 내부에 형성되는 개구부 내에서 배리어 층 또는 다른 층들이 보다 균일하게 또는 등각적으로(conformally) 형성될 수 있게 허용한다. 또한, 테이퍼링형 프로파일은 비아 플러그가 제 1 금속 영역 내로 형성될 수 있게 허용하는데, 이때, 날카로운 모서리들을 가지는 직사각형 또는 정사각형 형상의 비아 플러그에 비해서, 보다 적은 공극들 그리고 비아 플러그와 제 1 금속 영역 사이의 보다 견고한(sustained) 접촉이 이루어질 수 있을 것이다. 또한, 날카로운 모서리들의 결여는 날카로운 모서리들을 발전시키는 경향이 있는 전자기장들 또는 플럭스 라인들을 완화시키고, 그러한 전자기장들은 전류 유동을 방해할 수 있고 또는 적어도 전류 유동의 균일성 또는 예측가능성을 손상시킬 수 있다. 그러나, 그럼에도 불구하고 비-테이퍼링형 또는 직사각형 프로파일이 본원에서 고려된다는 것을 이해할 수 있을 것이다. 즉, 본원의 범위는 테이퍼링형 프로파일 또는 비-직사각형 프로파일로 제한되지 않는다.
도 1은 일부 실시예들에 따른 반도체 구조물의 횡단면도(100)이다. 제 1 유전체 영역(110)이 반도체 기판(미도시)과 같은 베이스 재료 상에 형성된다. 일부 실시예들에서, 제 1 유전체 영역(110)은 약 500 Å 초과의 두께를 가진다. 일부 실시예들에서, 제 1 유전체 영역(110)은 약 3.8 또는 그 미만의 값과 같은 저(low)유전상수(k 값)을 가진다. 일부 실시예들에서, 제 1 유전체 영역(110)은 약 3.0 또는 그 미만의 k 값을 가진다. 일부 실시예들에서, 제 1 유전체 영역(110)은 약 2.5 또는 그 미만의 k 값을 가진다. 일부 실시예들에서, 제 1 유전체 영역(110)은 초저(ultra low)-K (ULK), 극저(extra low)-K (ELK), 또는 극초저(extreme low)-k (XLK)로서 추가적으로 특성화되거나 분류되며, 그러한 분류는 일반적으로 k 값을 기초로 한다. 예를 들어, ULK 는 일반적으로 k 값이 약 2.7 내지 약 2.4인 재료를 지칭하고, ELK 는 일반적으로 k 값이 약 2.3 내지 약 2.0인 재료를 지칭하며, 그리고 XLK 는 일반적으로 k 값이 약 2.0 미만인 재료를 지칭한다. 일부 실시예들에서, 제 1 유전체 영역(110)은 탄소, 수소, 산소, 또는 이들의 조합들을 포함한다. 추가적인 예로서, 그리고 비제한적으로, 제 1 유전체 영역(110)은 스핀-온 글래스(spin-on glass)(SOG), 불화 실리카 글래스(fluorinated silica glass)(FSG), 오가노실리케이트 글래스(organosilicate glass), 포로젠-함유(porogen-containing) 재료(들), 탄소 도핑된 실리콘 산화물(예를 들어, SiCOH), 블랙 다이아몬드(Black Diamond).RTM.(미국 캘리포니아 산타클라라에 소재하는 Applied Materials), 크세로젤(Xerogel), 에어로젤(Aerogel), 비정질 불화 탄소, 패릴린(Parylene), BCB(bis-benzocyclobutenes), 플레어(Flare), SiLK(미국 미시간주에 소재하는 Dow Chemical), 폴리이미드(polyimide), 기타 적절한 다공성 폴리머계 재료(들), 기타 적절한 유전체 재료(들), 또는 이들의 조합을 포함한다. 일부 실시예들에서, 제 1 유전체 영역(110)은 하나 이상의 도펀트들을 포함한다. 본원에서 제시된 다른 구조물들, 피쳐들(features), 요소들, 층들 등에서와 같이, 제 1 유전체 영역(110)이 스핀-온 코팅, 화학기상증착(CVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HPCVD), 저압 CVD(LPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화(plasma enhanced) CVD(PECVD), 고밀도 플라즈마(HDP) 프로세스, 고종횡비 프로세스(high aspect ratio process)(HARP), 또는 다른 적합한 프로세스들, 또는 이들의 조합과 같은 임의의 적절한 프로세스에 의해서 형성된다. 일부 실시예들에서, 제 1 유전체 영역(110)이 하나 이상의 유전체 재료들 및 부가적인 또는 대안적인 하나 이상의 유전체 층들을 포함한다는 것을 이해할 수 있을 것이다.
제 1 금속 영역(112)이 제 1 유전체 영역(110) 내에 형성된다. 이러한 예에서, 제 1 금속 영역(112)의 상단부 표면이 제 1 유전체 영역(110)의 상단부 표면과 같은 높이가 된다(flush). 일부 실시예들에서, 제 1 금속 영역(112)의 상단부 표면이 제 1 유전체 영역(110)의 상단부 표면과 같은 높이가 되지 않는다는 것을 이해할 수 있을 것이다. 일부 실시예들에서, 제 1 금속 영역(112)은 구리, 구리 합금, 또는 구리 화합물들을 포함한다. 일부 실시예들에서, 제 1 금속 영역(112)은 약 250 Å 내지 약 400 Å의 폭을 가지고 그리고 메탈라이제이션에 의해서 형성된다.
배리어 영역(160)이 제 1 금속 영역(112)과 제 1 유전체 영역(110) 사이에 위치된다. 일부 실시예들에서, 일반적으로, 배리어 영역(160)은 탄탈륨 질화물(TaN)과 같은 탄탈륨계 재료를 포함하고, 그리고 약 10 Å 내지 약 100 Å의 두께를 가진다. 배리어 영역(160)은 스퍼터링, CVD, 또는 원자층 증착(ALD)과 같은 증착 기술들을 이용하여 형성된다. 배리어 영역(160)은 구리와 같은 금속이 제 1 유전체 영역(110)과 같은 이웃 영역들로 확산되는 것을 완화시킨다. 또한, 배리어 영역은 제 1 금속 영역을 제 1 유전체 영역(110)에 부착시키는 역할을 한다.
캡 영역(130)이 제 1 금속 영역(112) 상에 형성된다. 캡 영역(130)은 하나의 영역으로부터 다른 영역으로 구리와 같은 금속이 이동하는 것을 완화시키도록 구성된 재료를 포함한다. 일부 실시예들에서, 캡 영역(130)은 코발트 기반의 또는 코발트 함유 전도성 층이다. 일부 실시예들에 따라서, 예를 들어, 캡 영역(130)이 CoWP을 포함하고, 상기 CoWP는 구리 금속이 제 1 금속 영역(112)으로부터 제 2 유전체 영역(120)으로 확산하는 것을 완화시킨다. 이러한 방식에서, 캡 영역(130)은 구리 확산과 연관된 전자이동을 완화시킨다. 일부 실시예들에서, 캡 영역(130)의 하단부 표면이 제 1 유전체 영역(110)의 상단부 표면과 같은 높이가 된다. 일부 실시예들에서, 일반적으로, 캡 영역(130)은 PVD를 이용하여 형성되고 그리고 약 100 Å 내지 약 300 Å 두께를 가진다. 일부 실시예들에 따라서, 하나 이상의 층들이 캡 영역(130) 및 제 1 유전체 영역(110) 상에 형성된다. 도 1에서, 제 2 유전체 영역(120)이 상기 캡 영역(130) 및 제 1 유전체 영역(110) 상에 형성된다. 제 1 유전체 영역(110)의 성질들, 조성, 형성 등과 관련한 전술한 설명이 제 2 유전체 영역(120)에 대해서도 적용될 수 있을 것이다.
제 2 금속 영역(122)이 제 2 유전체 영역(120) 내에 형성된다. 일부 실시예들에서, 제 2 금속 영역(122)은 구리, 구리 합금들, 또는 구리 화합물들을 포함한다. 비아 플러그(124)는 제 1 금속 영역(112)을 제 2 금속 영역(122)으로 전기적으로 연결한다. 또한, 일부 실시예들에서, 비아 플러그(124)가 구리, 구리 합금들 또는 구리 화합물들을 포함한다. 비록 비아 플러그(124) 및 제 2 금속 영역(122)이 분리된 영역들로서 도시되어 있지만, 일부 실시예들에서 그들이 동시에 형성된다. 예를 들어, 듀얼 다마신(damascene) 프로세스와 같은 다마신 프로세스가 메탈라이제이션 중에 이용되어, 비아 플러그(124) 및 제 2 금속 영역(122)을 포함하는 전도성 라인을 형성하고, 상기 전도성 라인은 하나의, 연속적인 영역이다. 일부 실시예들에서, 제 2 금속 영역(122)은 약 250 Å 내지 약 400 Å의 폭을 가지고, 그리고 일부 실시예들에서, 비아 플러그(124)는 500 Å 초과의 높이를 가진다.
비아 플러그(124)는 제 1 금속 영역(112) 내로 연장하는 또는 제 1 금속 영역(112) 내에 리세스된(recessed) 하단부 부분(126)을 포함한다. 일부 실시예들에서, 비아 플러그(124)의 하단부 부분(126)은 캡 영역(130)과 제 1 금속 영역(112)의 계면(interface) 아래의 비아 리세스 거리(202)와 연관된다. 비아 리세스 거리(202)는, 비아 플러그(124)의 하단부 부분(126)이 제 1 금속 영역(112) 내로 연장하는 거리이다. 일부 실시예들에서, 비아 리세스 거리(202)는 약 100 Å 내지 약 500 Å이다.
제 1 금속 영역(112) 내의 비아 플러그(124)의 구성으로 인해서, 비아 플러그(124) 및 제 1 금속 영역(112)을 통한 전도성 경로가 개선된 전기적 연결성(connectivity)을 나타내고, 그에 따라 개선된 RC 성능을 나타낸다. 다시 말해서, 중간 층으로서의 캡 영역(130)과 접촉하지 않고, 비아 플러그(124)가 제 1 금속 영역(112)과의 전기적 콘택트(contact)를 만들기 때문에, 전도성 경로에 대한 RC 성능이 개선되는 한편, 캡 영역(130)에 의해서 제공되는 EM 및 SM 장점들이 유지된다.
배리어 영역(150)이 비아 플러그(124)와 제 2 유전체 영역(120), 캡 영역(130), 및 제 1 금속 영역(112) 사이에, 그리고 제 2 금속 영역(122)과 제 2 유전체 영역(120) 사이에 형성된다. 일부 실시예들에서, 배리어 영역(150)이 탄탈륨 질화물(TaN), 코발트 등으로 형성되고, 그리고 적어도 약 10 Å 내지 적어도 약 100 Å의 두께를 가진다. 배리어 영역(150)은 스퍼터링, CVD, 또는 ALD와 같은 증착 PVD 기술을 이용하여 형성된다. 배리어 영역(150)은 구리와 같은 금속이 제 1 금속 영역(112) 또는 제 2 유전체 영역(120)과 같은 이웃하는 유전체 영역들 내로 확산되는 것을 완화시킨다. TaN의 배리어 영역(150)을 형성함으로써, 예를 들어, 금속 영역들(112 및 122) 및 비아 플러그(124)로부터의 구리가 제 2 유전체 영역(120) 및 제 1 유전체 영역(110) 내로 확산되는 것을 방지한다.
도 2는 일부 실시예들에 따른 반도체 구조물의 횡단면도(200)이다. 도 2의 반도체 구조물이 제 2 유전체 영역(120)과 캡 영역(130)과 제 1 유전체 영역(110) 사이에 에칭 정지 층(ESL)(210)을 포함한다는 것을 제외하고, 도 2의 반도체 구조물이 도 1의 반도체 구조물과 유사하다는 것을 이해할 수 있을 것이다. 추가적으로, 비아 플러그(124)의 하단부 부분(126)이, 예를 들어, 직사각형 프로파일 대신에, 테이퍼링형 프로파일을 포함한다. 일부 실시예들에서, 비아 플러그의 테이퍼링형 부분이 약 50 Å 내지 약 150 Å의 폭(204)을 가진다. 일부 실시예들에서, 캡 영역(130)이 제 1 유전체 영역(110) 내에 있고, 그에 따라, 도 2의 반도체 구조물에서 도시된 바와 같이, 캡 영역(130)이 제 1 유전체 영역(110)의 상단부 표면과 같은 높이가 된다는 것을 이해할 수 있을 것이다. 다른 실시예들에서, 도 1의 반도체 구조물에서 도시된 바와 같이, 캡 영역(130)이 ESL(210) 내에 또는 제 2 유전체 영역(120) 내에 있게 된다. 일부 실시예들에서, ESL(210)은 탄소, 실리콘, 질소, 또는 이들의 조합을 포함한다. 예를 들어, ESL(210)은 SiN 또는 SiCN을 포함한다. 일부 실시예들에서, ESL(210)은 CVD와 같은 증착 기술에 의해서 형성된다. 일부 실시예들에서, ESL(210)은 약 100 Å 내지 약 300 Å의 두께를 가진다. 일부 실시예들에서, 반도체 구조물은 하나 이상의 부가적인 ESLs를 포함한다.
비아 플러그(124)의 하단부 부분(126)의 테이퍼링형 프로파일은, 특히(among other things), 전류 클라우딩(current clouding)을 완화시키는데, 이는 테이퍼링형 프로파일이, 직사각형 프로파일에서와 같은 날카로운 각도들을 포함하지 않기 때문이라는 것을 이해할 수 있을 것이다. 일반적으로, 전류 클라우딩은, 금속 영역의 날카로운 각도에서와 같이, 높은 전류 밀도가 발견될 때 발생된다. 전류 클라우딩과 연관된 이러한 높은 전류 밀도는, 구조물의 전자이동 및 응력 이동에 영향을 미침으로써, 신뢰성을 저하시킬 수 있을 것이다. 그러나, 전류 클라우딩이 감소되기 때문에, 전자 이동 및 응력 이동이 효과적으로 감소되고, 그에 따라 예를 들어, 도 2의 반도체 구조물 내에서의 공극들의 형성, 저항 증가, 및 회로 단락을 완화시킨다.
도 3은 일부 실시예들에 따른 반도체 구조물의 횡단면도(300)이다. 반도체 구조물의 하단부 부분(126)이 도 2에 도시된 구조물과 상이한 정도(degree)로 테이퍼링된다는 것을 제외하고, 도 3의 반도체 구조물이 도 2의 반도체 구조물과 유사하다는 것을 이해할 수 있을 것이다. 예를 들어, 도 3의 하단부 부분(126)이 도 2에 도시된 것 보다 더 많이 라운딩처리된다. 다른 변수들과 함께 또는 다른 변수들과 조합하여 압력, 온도 또는 화학물질들 중 하나 이상을 조정함으로써, 건식 에칭 프로세스, 습식 에칭 프로세스 또는 다른 패터닝 프로세스 중 하나 이상을 제어하여 희망하는 프로파일을 얻을 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 이하에서 설명하는 바와 같이, 특별한 에칭 선택비(selectivity) 또는 에칭 레이트(rate) 중 하나 이상을 성취하여, 특별한 정도 또는 양의 테이퍼를 만들 수 있을 것이다. 도 3에 도시된 테이퍼링형 프로파일은 도 2와 관련하여 설명된 장점들과 유사한 적어도 일부의 장점들을 제공한다.
도 4는 일부 실시예들에 따른 반도체 구조물을 형성하기 위한 방법의 흐름도이다. 단계(402)에서, 제 1 유전체 영역(110)이 기판과 같은 베이스 재료 상에 형성되고 그리고 약 500 Å 초과의 두께를 가진다. 단계(404)에서, 제 1 금속 영역(112)이 상기 제 1 유전체 영역(110) 내에 형성된다. 일부 실시예들에서, 제 1 금속 영역을 형성하기 위해서, 트렌치 개구부가 건식 에칭 프로세스에 의해서 제 1 유전체 영역(110) 내에 형성된다. 예를 들어, 일부 실시예들에서, 제 1 유전체 영역(110)은 플라즈마 에칭 프로세스에서 반응성 에칭제로서 C4F8 를 이용하여 에칭된다. 일부 실시예들에서, 제 1 금속 영역은 메탈라이제이션에 의해서 제 1 유전체 영역의 트렌치 개구부 내에 형성되고, 그리고 약 250 Å 내지 약 400 Å의 폭을 가진다. 일부 실시예들에서, 제 1 금속 영역(112)의 상단부 표면이 상기 제 1 유전체 영역(110)의 상단부 표면과 같은 높이가 되도록, 제 1 금속 영역이 형성된다. 예로서, 에치-백(etch-back) 평탄화 기술들을 이용하여 제 1 금속 영역의 표면을 평탄화할 수 있고, 그에 따라 제 1 금속 영역(112)의 상단부 표면이 제 1 유전체 영역(110)의 상단부 표면과 같은 높이가 되거나 또는 실질적으로 같은 높이가 된다. 일부 실시예들에서, 상기 제 1 금속 영역(112)을 형성하기에 앞서서, 배리어 층(160)이 트렌치 개구부 내에 형성된다. 배리어 층은 제 1 금속 영역(112)을 제 1 유전체 영역(110)에 부착시키는 역할을 하고 그리고 제 1 금속 영역(112)으로부터 제 1 유전체 영역(110)으로의 구리 확산과 같은 확산을 방지한다.
단계(406)에서, 캡 영역(130)은 제 1 금속 영역(112)의 적어도 일부 상에 형성된다. 일부 실시예들에서, 캡 영역은 CoWP와 같은 코발트를 포함한다. 결과적으로, 제 1 금속 영역(112)으로부터 이웃하는 영역들로의 확산이 완화된다. 이러한 방식에서, 캡 영역(130)은 구리 확산과 연관된 전자 이동의 영향들을 완화시킨다. 일부 실시예들에서, 제 1 금속 영역(112)의 상단부 표면이 제 1 유전체 영역(110)의 상단부 표면과 같은 높이가 되는 것 대신에, 캡 영역(130)의 상단부 표면이 제 1 유전체 영역(110)의 상단부 표면과 같은 높이가 된다. 이러한 실시예들에서, 캡 영역을 형성하기에 앞서서, 제 1 금속 영역이 약 100 Å 내지 약 700 Å로 리세스된다. 일부 실시예들에서, 캡 영역은 증착에 의해서 또는 비전착성(electroless) 프로세스에 의해서 형성된다. 일부 실시예들에서, 캡 영역은 약 100 Å 내지 약 300 Å의 두께를 가진다.
단계(408)에서, 에칭 정지 층(ESL)(210)이 캡 영역(130) 및 제 1 유전체 영역(110) 상에 형성된다. 일부 실시예들에서, ESL(210)이 CVD와 같은 증착 프로세스에 의해서 형성되고, 그리고 일부 실시예들에서, 약 100 Å 내지 약 300 Å의 두께를 가진다.
단계(410)에서, 제 2 유전체 영역(120)이 ESL 상에 형성된다. 일부 실시예들에서, 제 2 유전체 영역(120)은 약 500 Å 초과의 두께를 가진다. 단계(412)에서, 제 1 트렌치 개구부가 제 2 유전체 영역(120) 내에 형성된다. 단계(414)에서, 비아 개구부가 제 2 유전체 영역(120) 내에 형성된다. 일부 실시예들에서, 트렌치 우선 접근방식(trench first approach)이 이용되는 한편, 다른 실시예들에서 비아 우선 접근방식이 이용되며, 이때 비아 개구부는 비아 우선 접근방식에서 트렌치 개구부에 앞서서 형성된다는 것을 이해할 수 있을 것이다. 일부 실시예들에서, 제 1 트렌치 개구부 및 제 1 비아 개구부의 형성 중에, C4F8 를 반응성 가스로서 사용하는 건식 에칭을 이용하여, 제 2 유전체 영역(120) 및 ESL(210) 중 적어도 하나를 에칭한다.
비아 개구부는 ESL(210), 캡 영역(130)을 통해서, 그리고 제 1 금속 영역(112)의 적어도 일부 내로 연장하도록 형성된다는 것을 이해할 수 있을 것이다. 일부 실시예들에서, 약 100 Å 내지 약 400 Å의 비아 리세스 거리(202)가 제 1 금속 영역 내로 에칭되도록, 제 1 비아 개구부가 형성된다. 이하에서 설명하는 바와 같이, 캡 영역(130) 및 제 1 금속 영역(112)을 희망 프로파일에 따라서 패터닝하기 위해서 여러 가지 기술이 이용된다는 것을 이해할 수 있을 것이다.
단계(416)에서, 배리어 영역(150)이 제 1 비아 개구부 및 제 1 트렌치 개구부 내에 형성된다. 일부 실시예들에서, 배리어 영역(150)은 TaN을 포함하고, 그리고 PVD, CVD, 또는 ALD에 의해서 형성된다. 배리어 영역은 구리와 같은 금속이 비아 플러그 또는 금속 영역으로부터 이웃하는 유전체 영역 내로 확산되는 것을 완화시키고, 그에 따라 예를 들어 전자 이동을 완화시킨다.
단계(418)에서, 비아 플러그(124)가 메탈라이제이션에 의해서 제 1 비아 개구부 내에 형성된다. 단계(420)에서, 제 2 금속 영역(122)이 메탈라이제이션에 의해서 제 1 트렌치 개구부 내에 형성된다. 비아 플러그(124) 및 제 2 금속 영역(122)이 일부 실시예들에서 동시에 형성된다는 것을 이해할 수 있을 것이다. 일부 실시예들에서, 제 2 금속 영역(122)은 약 250 Å 내지 약 400 Å의 폭을 가지고, 그리고 일부 실시예들에서, 비아 플러그(124)는 500 Å 초과의 높이 또는 두께를 가진다. 비아 플러그(124)가 제 1 비아 개구부 내에 형성되기 때문에, 그러한 비아 플러그는 제 1 비아 개구부의 프로파일과 합치(conform)된다. 따라서, 일부 실시예들에서, 제 1 비아 개구부가 그에 따라 형성될 때, 비아 플러그(124)의 하단부 부분(126)이 테이퍼링형 프로파일을 포함한다. 이러한 방식에서, 비아 플러그(124)의 하단부 부분(126)이 제 1 금속 영역(112) 내에서 리세스된다. 일부 실시예들에서, 비아 리세스 거리(202)가 약 100 Å 내지 약 500 Å가 된다. 비아 플러그(124)가, 중간 층으로서의 캡 영역(130) 대신에, 제 1 금속 영역(112)과 전기적 콘택트를 만들기 때문에, 제 1 금속 영역(112), 비아 플러그(124), 및 제 2 금속 영역(122)을 포함하는 전도성 경로에 대한 RC 성능이 개선된다.
도 5는 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(500)이다. 제 1 유전체 영역(110)이 기판(미도시) 상에 형성된다.
도 6은 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(600)이다. 트렌치(112A)가 제 1 유전체 영역(110) 내에 형성된다. 일반적으로, 트렌치는, 포토 레지스트(미도시)의 층 또는 하드 마스크(미도시)를 패터닝하고, 포토 레지스트 층 내의 윈도우를 개방하며, 그리고 트렌치(112A)를 에칭하는 것과 같은, 포토리소그래피에 의해서 형성된다. 일부 실시예들에서, C4F8 를 이용하여 제 1 유전체 영역(110) 내에 트렌치(112A)를 에칭한다. 포토 레지스트 및 하드 마스크 층들이 제거되고, 그에 따라 도 5에는 도시되지 않았다. 추가적으로, 배리어 영역(160)이 트렌치 개구부(112A) 냉 형성된다. 일부 실시예들에서, 배리어 영역(160)은 탄탈륨 질화물(TaN) 또는 코발트로 형성된다. 일부 실시예들에서, 배리어 영역(160)은 약 10 Å 내지 약 100 Å의 두께를 가진다. 일부 실시예들에서, 배리어 영역(160)은 스퍼터링, CVD 또는 ALD와 같은 증착 기술들을 이용하여 형성된다. 배리어 영역(160)은 구리와 같은 금속(미도시)이 제 1 유전체 영역(110)과 같은 이웃하는 유전체 영역들로 확산되는 것을 완화시킨다.
도 7은 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(700)이다. 제 1 금속 영역(112)이 도 5의 트렌치(112A) 내에 형성된다. 일부 실시예들에 따라서, 제 1 금속 영역(112)이 메탈라이제이션에 의해서 형성되고, 그리고 제 1 유전체 영역(110)과 같은 높이가 되도록 평탄화된다.
도 8은 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(800)이다. 캡 영역(130)이 제 1 금속 영역(112)의 적어도 일부 상에 형성된다. 일부 실시예들에서, 제 1 금속 영역(112)의 일부가 에치 백되고, 그리고 캡 영역(130)이 제 1 금속 영역(112) 내에 형성된다. 이러한 실시예들에서, 캡 영역(130)이 제 1 유전체 영역(110)과 같은 높이가 되도록, 캡 영역(130)이 평탄화될 수 있을 것이다. 일반적으로, 금속이 제 1 금속 영역(112)으로부터 제 2 유전체 영역(미도시)으로 확산되는 것을 완화시키도록 구성된 재료를 캡 영역(130)이 포함한다.
도 9는 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(900)이다. 에칭 정지 층(ESL)(210)이 캡 영역(130) 및 제 1 유전체 영역(110)의 적어도 일부 상에 형성된다. 일부 실시예들에서, 하나 이상의 부가적인 에칭 정지 층들이 형성된다.
도 10은 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(1000)이다. 제 2 유전체 영역(120)이 ESL(210) 상에 형성된다.
도 11은 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(1100)이다. 도 10은 비아 우선 접근방식을 도시하고, 그러한 비아 우선 접근방식에서는 제 2 유전체 영역(120)을 통해서 ESL(210)까지 에칭함으로써 제 1 비아 개구부(1010A)가 형성된다. 일부 실시예들에 따라서, 제 1 비아 개구부(1010A)는 플라즈마 에칭 프로세스에서 반응성 에칭제로서 C4F8 를 이용하여 약 15초 내지 약 45초 동안, 약 45 ℃ 내지 약 75 ℃의 온도에서 형성된다. 그러나, 일부 실시예들에서, 습식 에칭을 또한 그 대신에 이용된다.
도 12는 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(1200)이다. 제 1 트렌치 개구부(1110)가 제 2 유전체 영역(120) 내에 에칭되어 추후의 금속 영역의 형성을 돕는다. 일부 실시예들에서, 이방성(anisotropic) 에칭을 이용하여 제 2 유전체 영역(120)을 통해서 '굴삭(dig)'하고 그리고 제 1 트렌치 개구부(1110)를 형성한다. 일부 실시예들에서 트렌치 우선 접근방식이 이용된다는 것을 이해할 수 있을 것이고, 이때 제 1 트렌치 개구부(1110)가 제 1 비아 개구부(1010A)의 에칭에 앞서서 에칭된다. 일부 실시예들에서, 제 1 트렌치 개구부(1110)는 플라즈마 에칭 프로세스에서 반응성 에칭제로서 C4F8 를 이용하여 약 15초 내지 약 45초 동안, 약 45 ℃ 내지 약 75 ℃의 온도에서 형성된다. 그러나, 일부 실시예들에서, 습식 에칭을 또한 그 대신에 이용된다. 도 11에서, 제 1 비아 개구부가 '1010B'로서 레이블링되는데(labeled), 이는 제 1 트렌치 개구부(1110)가 도 10의 제 1 트렌치 개구부(1010A)의 일부 '위에(over)' 형성되기 때문이다.
도 13은 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(1300)이다. 도 13의 구조물이 전반적으로 도 2의 구조물에 상응하지만, 도 1 및 도 3의 구조물들이 일부 실시예들에 따라서 형성된다는 것을 이해할 수 있을 것이다. 예를 들어, 압력, 온도, 또는 화학물질들 중 하나 이상 또는 다른 변수들과의 조합을 조정하는 것에 의해서, 건식 에칭 프로세스, 습식 에칭 프로세스 또는 다른 패터닝 프로세스 중 적어도 하나를 제어하여 희망하는 프로파일을 달성할 수 있을 것이다.
도 13에 도시된 구조물과 관련하여, 일부 실시예들에 따라서, C4F8 가 약 15초 내지 약 45초 동안, 및 약 45 ℃ 내지 약 75 ℃ 온도의 플라즈마 에칭 프로세스에서 반응성 에칭제로서 이용되어 ESL을 제거한다. 일부 실시예들에 따라서, 약 5초 내지 약 15초 동안 및 약 30 ℃ 내지 약 60 ℃ 온도에 대해서 3 대 1 비율의 HCl 대 H2O2 을 이용하여 캡 영역(130)을 제거한다. 일부 실시예들에 따라서, 약 5초 내지 약 15초 동안 및 약 30 ℃ 내지 약 60 ℃ 온도에 대해서 1 대 1 비율의 H2O 대 HNO3 을 이용하여 제 1 금속 영역(112)의 일부를 제거한다. 희망하는 프로파일을 달성하기 위해서 추가적인 또는 대안적인 기술들이 일부 실시예들에서 이용된다. 예를 들어, 일부 실시예들에서, 반응성 이온 에칭 또는 이온 충격(ion bombardment) 중 적어도 하나를 이용하여, 도 1 및 도 3에 도시된 구조물들에 대한 것을 포함하는, 특별한 정도 또는 양의 테이퍼링을 가지는 프로파일과 같은, 희망 프로파일을 달성할 수 있을 것이다. 일부 실시예들에 따라서, 이방성(anisotropic) 에칭을 이용하여 도 1의 프로파일을 형성할 수 있을 것이다. 일부 실시예들에 따라서, 등방성(isotropic) 에칭을 이용하여 도 3의 프로파일을 형성할 수 있을 것이다. 일부 실시예들에 따라서, 아르곤을 이용하는 플라즈마 에칭을 이용하여 도 13에 도시된 프로파일을 형성할 수 있을 것이다. 그러나, 다시, 여러 가지 프로파일들을 형성하기 위해서 여러 가지 기술들이 이용될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 습식 에칭, 건식 에칭 또는 다른 패터닝 프로세스 중 적어도 하나를 이용하여 도 1, 도 2, 또는 도 3에 도시된 프로파일들 중 적어도 하나를 형성한다. 일부 실시예들에서, 예를 들어, 압력 또는 온도 또는 다른 변수들을 제어하여, 희망하는 프로파일을 달성하기 위한 특별한 에칭 선택비 또는 에칭 레이트 중 적어도 하나를 성취한다.
비아 개구부(1010C), 또는 그러한 비아 개구부의 테이퍼링형 하단부 부분(138)은 제 1 금속 영역(112) 내에 비아 리세스 거리(202)를 가지도록 형성된다. 일부 실시예들에서, 비아 리세스 거리(202)는 약 100 Å 내지 약 500 Å이다. 비아 개구부(1010C)의 테이퍼링형 하단부 부분(138)은 또한, 비아 개구부(1010C)를 형성하는 비-경사형(non-sloping) 측벽(142)으로부터 제 2 유전체 영역(120)의 비-경사형 하단부(144)까지 측정된 테이퍼 거리(140)를 가진다. 일부 실시예들에 따라서, 테이퍼 거리(140)는 약 50 Å 내지 약 150 Å가 된다. 테이퍼링형 하단부 부분(138)을 형성하는 제 2 유전체 영역(120)의 경사형 또는 테이퍼링형 측벽(148)이 일반적으로 테이퍼 거리(140) 내에 포함된다는 것을 이해할 수 있을 것이다. 일부 실시예들에 따라서, 테이퍼링형 측벽(148)이 제 2 유전체 영역(120)의 비-경사형 하단부(144)에 대해서 약 30°내지 약 60°의 각도(150)로 형성된다.
테이퍼링형 프로파일은 정사각형 또는 직사각형의 비-테이퍼링형 프로파일보다 우수한 장점들을 제공한다는 것을 이해할 수 있을 것이다. 예를 들어, 테이퍼링형 프로파일 내의 날카로운 모서리들의 결여로 인해서, 배리어 층 또는 다른 층들이 비아 개구부(1010C)의 테이퍼링형 하단부 부분(138) 내에서 보다 균일하게 또는 보다 등각적으로 형성될 수 있다. 예를 들어, 정사각형 또는 직사각형 공간의 모서리 영역 내의 층의 두께가 그 공간의 다른 구역들 내의 층의 두께와 상이할 수 있다. 보다 균일하게 형성된 층들이 일반적으로 보다 신뢰성 있고 그리고 예측가능한 거동과 일반적으로 연관된다는 것을 이해할 수 있을 것이다. 추가적으로, 테이퍼링형 프로파일은 그 내부에 형성된 비아 플러그가 그에 상응하는 테이퍼링형 프로파일을 가질 수 있게 하고, 그에 따라, 예를 들어, 날카로운 모서리들에서 발생되는 물리적 현상들에 의해서 유도되는, 전류 클라우딩, 전자 이동 및 응력 이동을 비아 플러그가 보다 적게 경험하게 된다.
도 14는 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(1400)이다. 배리어 영역(150)이 제 1 비아 개구부(1010)와 제 1 트렌치 개구부(1110) 내에 형성된다. 배리어 영역(150)은 TaN, 코발트 등을 포함하고, 그리고, 예를 들어, 비아 플러그(미도시) 및 제 2 금속 영역(미도시)으로부터 제 2 유전체 영역(120)과 같은 주변 영역들 내로 금속이 확산되는 것을 완화시키도록 구성된다. 일부 실시예들에서, 배리어 영역(150)은 PVD, CVD, 또는 ALD에 의해서 형성되고, 그리고 일반적으로 약 10 Å 내지 약 100 Å이 된다.
도 15는 일부 실시예들에 따른 중간 제조 스테이지 중의 반도체 구조물의 횡단면도(1500)이다. 제 1 트렌치 개구부(1110) 및 제 1 비아 개구부(1010)가 구리와 같은 금속으로 충진되어, 제 2 금속 영역(122) 및 비아 플러그(124)를 형성한다. 비록 쇄선이 제 2 금속 영역(122)과 비아 플러그(124) 사이에 그려져 있지만, 듀얼 다마신 접근방식을 이용할 때, 그러한 2개의 영역들이 단일의 연속적인 영역으로서 형성될 수 있을 것이다.
비아 플러그(124)의 하단부 부분(126)이 비아 개구부(1010C)의 테이퍼링형 하단부 부분(138) 내에 형성되기 때문에, 하단부 부분(126)이 하단부 부분(138)과 동일한 또는 유사한 피쳐들 또는 특성들을 가진다는 것을 이해할 수 있을 것이다. 예를 들어, 비아 플러그(124)의 하단부 부분(126)이, 약 100 Å 내지 약 500 Å의, 제 1 금속 영역(112) 내의 플러그 리세스 거리(262)를 가진다. 비아 플러그(124)의 하단부 부분(126)은 약 50 Å 내지 약 150 Å의 플러그 테이퍼 거리(260)를 가진다. 비아 플러그(124)의 하단부 부분(126)은 플러그 테이퍼 거리(260) 내에 일반적으로 포함되는 플러그 경사형 또는 테이퍼링형 측벽(248)을 가진다. 플러그 테이퍼링형 측벽(248)은 제 2 유전체 영역(120)의 비-경사형 하단부(144) 상에 형성된 비아 플러그의 하단부 부분(264)에 대해서 약 30°내지 약 60°의 각도(250)가 된다. 일부 실시예들에 따라서 하단부 부분(126)이 상이한 구성들을 가질 수 있고, 그리고 본원에서 설명된 특별한 예들로 제한되지 않는다는 것을 이해할 수 있을 것이다.
반도체 구조물을 형성하기 위한 기술들 또는 시스템들의 하나 이상의 실시예들이 본원에서 제공된다. 일반적으로, 집적 회로의 금속 영역들이 비아 또는 비아 플러그들에 의해서 연결된다. 금속 영역 상에 형성된 캡 영역이 전자 이동(EM) 및 응력 이동(SM)을 완화시키지만, 캡 영역과 연관된 높은 콘택트 저항으로 인해서 금속 영역들 사이의 전기적 연결성이 종종 문제가 된다. 본원에서 제공된 일부 실시예들에서, 비아 플러그가 제 1 금속 영역 내에서 적어도 약 250 Å 내지 약 400 Å 리세스되도록, 비아 플러그가 제 1 금속 영역 내에 형성된다. 이는, 비아 플러그가, 캡 영역 대신에, 금속 영역들과의 직접적인 콘택트를 가지게 할 수 있다. 일부 실시예들에서, 제 1 금속 영역 내로 연장하는 비아 플러그의 일부가 테이퍼링형 프로파일을 가지며, 이는 비-테이퍼링형 프로파일에 대비한 장점들을 제공한다. 그러한 구성을 성취하기 위해서, 캡 영역을 통해서 비아 개구부를 형성하기 위해서, 오버-에칭(over-etching)이 이용된다. 예를 들어, 이온 충격, 반응성 이온 에칭(RIE), 플라즈마 에칭 등을 이용하여 제 1 금속 영역 위의 캡 영역 및 제 1 금속 영역의 일부를 제거함으로써 제 1 금속 영역 내에서 비아 개구부를 위한 리세스를 생성한다. 일부 실시예들에서, 습식 에칭을 이용하여 에칭 정지 층(ESL), 캡 영역, 또는 제 1 금속 영역의 일부를 제거한다. 예를 들어, 습식 에칭 용액이 H2O 및 HNO3 또는 HCL 및 H2O2 를 포함한다. 이러한 방식에서, 제 1 금속 영역 내의 리세스에 의해서 촉진되는, 비아 플러그와 제 1 금속 영역 사이의 직접적인 콘택트로 인해서, 캡 영역이 EM 및 SM를 완화시키고, 그리고 금속 영역들 사이의 전기적 연결성이 개선된다.
일부 양태들에 따라서, 제 1 금속 영역, 캡 영역, 제 2 금속 영역, 비아 플러그, 및 배리어 영역을 포함하는 반도체 구조물이 제공된다. 제 1 금속 영역은 제 1 유전체 영역의 적어도 일부 내에 위치된다. 캡 영역은 제 1 금속 영역의 적어도 일부 위에 위치된다. 제 2 금속 영역은 제 2 유전체 영역의 적어도 일부 내에 위치되고, 상기 제 2 유전체 영역은 제 1 유전체 영역, 캡 영역, 또는 제 1 금속 영역 중 적어도 하나의 적어도 일부 위에 위치된다. 비아 플러그가 캡 영역을 통해서 연장하고 그리고 제 1 금속 영역 및 제 2 유전체 영역의 적어도 일부 내에 위치된다. 추가적으로, 비아 플러그가 제 2 금속 영역에 전기적으로 연결되고 그리고 제 1 금속 영역 내에서 테이퍼링형 프로파일을 가진다. 배리어 영역이 제 2 금속 영역과 제 2 유전체 영역 사이에 그리고, 비아 플러그와 제 2 유전체 영역, 캡 영역, 및 제 1 금속 영역 사이에 위치된다.
일부 양태들에 따라서, 제 1 유전체 영역, 제 1 금속 영역, 캡 영역, 제 2 유전체 영역, 에칭 정지 층(ESL), 제 2 금속 영역, 비아 플러그, 및 배리어 영역을 포함하는 반도체 구조물이 제공된다. 제 1 금속 영역이 제 1 유전체 영역의 적어도 일부 내에 위치된다. 캡 영역이 제 1 금속 영역의 적어도 일부 위에 위치된다. 제 2 유전체 영역이 제 1 유전체 영역, 캡 영역, 또는 제 1 금속 영역 중 적어도 하나의 적어도 일부 위에 위치된다. ESL이 제 1 유전체 영역과 제 2 유전체 영역 사이에 위치된다. 제 2 금속 영역이 제 2 유전체 영역의 적어도 일부 내에 위치된다. 비아 플러그가 ESL 및 캡 영역을 통해서 연장하고 그리고 제 1 금속 영역 및 제 2 유전체 영역의 적어도 일부 내에 위치된다. 추가적으로, 비아 플러그가 제 2 금속 영역에 전기적으로 연결되고 그리고 제 1 금속 영역 내에서 테이퍼링형 프로파일을 가진다. 배리어 영역이 제 2 금속 영역과 제 2 유전체 영역 사이에 그리고, 비아 플러그와 제 2 유전체 영역, ESL, 캡 영역, 및 제 1 금속 영역 사이에 위치된다.
일부 양태들에 따라서, 반도체 구조물을 형성하기 위한 방법이 제공된다. 그러한 방법은 제 1 유전체 영역의 적어도 일부 내에 제 1 금속 영역을 형성하는 단계를 포함한다. 상기 방법은 상기 제 1 금속 영역의 적어도 일부의 위에 캡 영역을 형성하는 단계를 포함한다. 상기 방법은 상기 캡 영역, 상기 제 1 금속 영역, 또는 상기 제 1 유전체 영역 중 적어도 하나의 적어도 일부의 위에 에칭 정지 층(ESL)을 형성하는 단계를 포함한다. 상기 방법은 상기 제 1 유전체 영역, 캡 영역, 또는 ESL 중 적어도 하나의 적어도 일부 위에 제 2 유전체 영역을 형성하는 단계를 포함한다. 상기 방법은 상기 유전체 영역의 적어도 일부를 제거함으로써 제 1 트렌치 개구부를 형성하는 단계를 포함한다. 상기 방법은 상기 제 2 유전체 영역, 상기 ESL, 상기 캡 영역, 또는 상기 제 1 금속 영역의 적어도 일부를 제거함으로써 상기 제 1 금속 영역 내에 제 1 비아 개구부를 형성하는 단계를 포함한다. 상기 방법은 상기 제 1 트렌치 개구부 및 상기 제 1 비아 개구부 내에 배리어 영역을 형성하는 단계를 포함한다. 상기 방법은 상기 제 1 비아 개구부 내에 비아 플러그를 형성하는 단계를 포함한다. 상기 방법은 상기 제 1 트렌치 개구부 내에 제 2 금속 영역을 형성하는 단계를 포함한다.
청구 대상이 구조적 특징들 또는 방법론적 작용들에 대해서 특정된 언어로 설명되었지만, 첨부된 청구항들의 청구 대상이 앞서서 설명된 특정의 특징들 또는 작용들로 반드시 제한되는 것이 아님을 이해하여야 할 것이다. 오히려, 앞서서 설명된 특정의 특징들 및 작용들이 예시적인 실시예들로서 개시되어 있다.
실시예들의 여러 가지 동작들이 본원에서 제공되어 있다. 일부 또는 모든 동작들이 설명된 순서는, 그러한 동작들이 반드시 순서에 의존하는 것으로 이해되지 않아야 한다. 대안적인 순서가 이러한 설명을 기초로 이해될 수 있을 것이다. 추가적으로, 모든 동작들이 본원에서 제공된 각각의 실시예에서 반드시 나타나는 것이 아님을 이해할 수 있을 것이다.
본원에서 기술된 제 1 유전체 영역, 제 2 유전체 영역, 제 1 금속 영역, 제 2 금속 영역, 에칭 정지 층(ESL), 캡 영역, 비아 플러그, 배리어 영역 등과 같은, 영역들, 피쳐들, 영역들, 요소들 등은, 예를 들어, 단순함 및 이해의 용이성을 위해서, 구조적 치수들 또는 배향들과 같이, 서로에 대해서 특별한 치수들로 설명되었고, 그리고 그러한 것들의 실제 치수들은, 일부 실시예들에서, 본원에서 설명된 것과 실질적으로 상이하다는 것을 이해할 수 있을 것이다. 추가적으로, 예를 들어, 주입 기술들, 에칭 기술들, 도핑 기술들, 스핀 코팅과 같은 스핀-온 기술들, 마그네트론 또는 이온 비임 스퍼터링과 같은 스퍼터링 기술들, 열적 성장과 같은 성장 기술들 또는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 플라즈마 강화 화학적 기상 증착(PECVD), 또는 원자 층 증착(ALD)과 같은 증착 기술들과 같은 다양한 기술들이 본원에서 설명된 영역들, 특징들, 영역들, 요소들 등의 형성을 위해서 존재한다.
또한, 본원에서 사용된 "예시적인"이라는 용어는 예, 사례, 예시 등으로서의 역할을 의미하고, 그리고 반드시 유리한 것을 의미하는 것은 아니다. 본원에서 사용된 바와 같이, "또는"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미한다. 또한, 본원에서 사용된 바와 같은 부정관사("a" 및 "an")는, 단일 형태를 나타내는 다른 명시가 없는 경우에 또는 문맥으로부터 명확하지 않은 경우에, "하나 이상"을 의미하는 것으로 일반적으로 이해될 수 있을 것이다. 또한, A 및 B 중 적어도 하나 등은 A 또는 B, 또는 A 및 B 양자 모두를 일반적으로 의미한다. 또한, "포함하는", "가지는", "구비하는, "함께", 또는 그 변형들이 구체적인 설명 또는 청구항들에서 이용되는 범위까지, 그러한 용어들은 "포괄하는(comprising)"이라는 용어와 유사한 방식으로 포괄적인 것을 의미한다.
또한, 다른 특별한 언급이 없다면, "제 1", 또는 "제 2", 등은 시간적인 양태, 공간적인 양태, 순서 등을 의미하지 않는다. 오히려, 그러한 용어들은 단지 피쳐들, 요소들 품목들 등에 대한 식별자들, 명칭들 등으로서 이용된다. 예를 들어, 제 1 채널 및 제 2 채널은 일반적으로 채널 A 및 채널 B, 또는 2개의 상이한 또는 2개의 동일한 채널들 또는 같은 채널에 상응한다.
또한, 하나 이상의 구현예들에 대해서 개시 내용이 도시되고 설명되었지만, 상세한 설명 및 도면들의 내용 및 이해를 기초로, 균등한 변경들 및 수정들이 안출될 수 있을 것이다. 본원의 개시 내용은 그러한 모든 변경들 및 수정들을 포함하고, 그리고 이하의 청구항들의 범위에 의해서만 제한된다.

Claims (10)

  1. 반도체 구조물에 있어서,
    제 1 유전체 영역의 적어도 일부 내의 제 1 금속 영역;
    상기 제 1 금속 영역과 상기 제 1 유전체 영역 사이의 제 1 배리어 영역으로서, 상기 제 1 배리어 영역은 수직 측벽을 포함하는 것인, 상기 제 1 배리어 영역;
    상기 제 1 금속 영역 위의 전도성 캡 영역;
    제 2 유전체 영역의 적어도 일부 내의 제 2 금속 영역으로서, 상기 제 2 유전체 영역은 상기 제 1 유전체 영역, 상기 전도성 캡 영역, 또는 상기 제 1 금속 영역 중 적어도 하나의 적어도 일부 위에 있는 것인, 상기 제 2 금속 영역;
    상기 제 1 유전체 영역 및 상기 제 2 유전체 영역 사이에 배치된 에칭 정지 층(etch stop layer; ESL)으로서, 상기 ESL의 하부 표면, 상기 제 1 배리어 영역의 상부 표면 및 상기 제 1 유전체 영역의 상부 표면은, 상기 전도성 캡 영역의 상부 표면과 동일한 높이에 있는 것인, 상기 에칭 정지 층(ESL);
    상기 제 1 금속 영역 및 상기 제 2 유전체 영역을 연결하는 비아 플러그로서, 상기 비아 플러그는 상기 제 2 금속 영역으로부터 상기 ESL 및 상기 전도성 캡 영역을 관통하여 상기 제 1 금속 영역으로 연장하는 것인, 상기 비아 플러그; 및
    상기 제 2 금속 영역 및 상기 제 2 유전체 영역 사이와, 상기 비아 플러그 및 상기 제 2 유전체 영역 사이의 제 2 배리어 영역을 포함하고,
    상기 제 2 배리어 영역의 수직 측벽은 상기 제 2 금속 영역, 상기 제 2 유전체 영역 및 상기 비아 플러그와 물리적으로 접촉하고,
    상기 제 2 배리어 영역은 또한, 상기 전도성 캡 영역의 하부 표면 아래로부터 상기 제 1 금속 영역 내에 있는 상기 제 2 배리어 영역의 수평 표면까지 연장하는 테이퍼링형 표면을 포함하고, 상기 수평 표면은 상기 제 2 배리어 영역의 수직 측벽에 수직하며,
    상기 전도성 캡 영역은 상기 제 1 배리어 영역 내에 위치되고, 상기 전도성 캡 영역은 상기 제 2 배리어 영역 및 상기 제 1 배리어 영역의 수직 측벽들과 물리적으로 접촉하는 캡 측벽들을 포함하고, 상기 캡 측벽들은 상기 제 1 금속 영역의 측벽들에 정렬되고, 상기 제 2 배리어 영역은 균일하고 컨포멀한(conformal) 막인 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 ESL은 평탄한 상부 표면을 갖는 것인, 반도체 구조물.
  3. 제1항에 있어서,
    상기 ESL은 탄소, 실리콘, 질소, 또는 산소를 포함하는 것인, 반도체 구조물.
  4. 제1항에 있어서,
    상기 비아 플러그의 하단부 부분은 상기 제 1 금속 영역으로 100Å 내지 500Å 연장하는 것인, 반도체 구조물.
  5. 제1항에 있어서,
    상기 전도성 캡 영역은 CoWP를 포함하는 것인, 반도체 구조물.
  6. 제1항에 있어서,
    상기 비아 플러그의 하단부 부분의 테이퍼링형 측벽은, 상기 비아 플러그의 하부 표면에 대하여 30° 내지 60°의 각도로 연장하는 것인, 반도체 구조물.
  7. 제1항에 있어서,
    상기 비아 플러그의 플러그 테이퍼 거리는 50Å 내지 150Å인 것인, 반도체 구조물.
  8. 반도체 구조물에 있어서,
    제 1 유전체 영역;
    상기 제 1 유전체 영역의 적어도 일부 내의 제 1 금속 영역;
    상기 제 1 금속 영역과 상기 제 1 유전체 영역 사이에 배치된 제 1 배리어 영역으로서, 상기 제 1 배리어 영역은 수직 측벽을 포함하는 것인, 상기 제 1 배리어 영역;
    상기 제 1 금속 영역의 적어도 일부 위의 캡 영역;
    상기 제 1 유전체 영역, 상기 캡 영역, 또는 상기 제 1 금속 영역 중 적어도 하나의 적어도 일부 위의 제 2 유전체 영역;
    상기 제 1 유전체 영역 및 상기 제 2 유전체 영역 사이의 에칭 정지 층(ESL: etch stop layer);
    상기 제 2 유전체 영역의 적어도 일부 내의 제 2 금속 영역;
    상기 제 1 금속 영역 및 상기 제 2 유전체 영역을 연결하는 비아 플러그로서, 상기 비아 플러그는 상기 제 2 금속 영역으로부터 상기 ESL 및 상기 캡 영역을 관통하여 상기 제 1 금속 영역 내로 연장하는 것인, 상기 비아 플러그; 및
    상기 제 2 금속 영역 및 상기 제 2 유전체 영역 사이와, 상기 비아 플러그 및 상기 제 2 유전체 영역 사이의 제 2 배리어 영역을 포함하고,
    상기 제 2 배리어 영역의 테이퍼링형 표면은 상기 캡 영역의 하부 표면 아래로부터 상기 제 2 배리어 영역의 수직 측벽에 수직한 상기 제 1 금속 영역 내의 수평 하부 표면까지 연장하고, 상기 ESL은 단일의 평탄한 하부 표면을 갖고, 상기 캡 영역은 상기 제 1 배리어 영역의 수직 측벽과 상기 제 2 배리어 영역의 수직 측벽 사이에서 연장하고, 상기 ESL은 상기 제 1 금속 영역으로부터 분리되는 것인, 반도체 구조물.
  9. 제8항에 있어서,
    상기 제 1 유전체 영역은 저-k 유전체 재료를 포함하는 것인, 반도체 구조물.
  10. 반도체 구조물을 형성하기 위한 방법에 있어서,
    제 1 유전체 영역의 적어도 일부 내에 제 1 금속 영역을 형성하는 단계;
    상기 제 1 금속 영역과 상기 제 1 유전체 영역 사이에 제 1 배리어 영역을 형성하는 단계;
    전도성 캡 영역, 상기 제 1 배리어 영역 및 상기 제 1 유전체 영역이, 공면(coplanar)인 각자의 상부 표면들을 갖도록, 상기 제 1 금속 영역의 적어도 일부 위에 상기 전도성 캡 영역을 형성하는 단계;
    에칭 정지 층(ESL)이, 상기 제 1 유전체 영역의 상부 표면, 상기 전도성 캡 영역의 상부 표면 및 상기 제 1 배리어 영역의 상부 표면과 동일한 높이에 있는 단일의 평탄한 하부 표면을 갖도록, 상기 전도성 캡 영역, 상기 제 1 금속 영역, 및 상기 제 1 유전체 영역 위에 상기 ESL을 형성하는 단계로서, 상기 ESL은 상기 제 1 금속 영역으로부터 분리되는 것인, 상기 ESL 형성 단계;
    상기 제 1 유전체 영역, 상기 전도성 캡 영역 및 상기 ESL 중 적어도 하나의 적어도 일부 위에 제 2 유전체 영역을 형성하는 단계;
    상기 제 2 유전체 영역의 적어도 일부를 제거함으로써 제 1 트렌치 개구부를 형성하는 단계로서, 상기 제 1 트렌치 개구부는 상기 제 2 유전체 영역, 상기 ESL, 상기 전도성 캡 영역 및 상기 전도성 캡 영역 아래의 상기 제 1 금속 영역의 일부분을 관통하여 연장하는 수직한 프로파일을 갖고, 상기 제 1 트렌치 개구부는 상기 전도성 캡 영역의 하부 표면 아래의 높이로부터 상기 제 1 금속 영역 내로 연장하는 테이퍼링형 프로파일을 가지며, 상기 테이퍼링형 프로파일은 상기 제 1 금속 영역 내에 있는 상기 제 1 트렌치 개구부의 수평 표면에서 끝나는 것인, 상기 제 1 트렌치 개구부 형성 단계;
    상기 제 2 유전체 영역, 상기 ESL, 상기 전도성 캡 영역 또는 상기 제 1 금속 영역의 적어도 일부를 제거함으로써, 상기 제 1 금속 영역 내에 제 1 비아 개구부를 형성하는 단계;
    제 2 배리어 영역의 수직 표면이 상기 제 2 유전체 영역, 상기 ESL, 상기 전도성 캡 영역 및 상기 제 1 금속 영역에 물리적으로 접촉하도록, 상기 제 1 트렌치 개구부 및 상기 제 1 비아 개구부 내에 상기 제 2 배리어 영역을 균일하고 컨포멀하게 형성하는 단계;
    상기 제 1 비아 개구부 내에 비아 플러그를 형성하는 단계; 및
    상기 제 1 트렌치 개구부 내에 제 2 금속 영역을 형성하는 단계를 포함하는 반도체 구조물 형성 방법.
KR1020180046325A 2013-03-15 2018-04-20 반도체 구조물 KR20180044866A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361800401P 2013-03-15 2013-03-15
US61/800,401 2013-03-15
US13/855,812 2013-04-03
US13/855,812 US10032712B2 (en) 2013-03-15 2013-04-03 Semiconductor structure

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170030238A Division KR20170030506A (ko) 2013-03-15 2017-03-09 반도체 구조물

Publications (1)

Publication Number Publication Date
KR20180044866A true KR20180044866A (ko) 2018-05-03

Family

ID=51523946

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020130088678A KR20140113870A (ko) 2013-03-15 2013-07-26 반도체 구조물
KR1020160025425A KR20160030390A (ko) 2013-03-15 2016-03-03 반도체 구조물
KR1020170030238A KR20170030506A (ko) 2013-03-15 2017-03-09 반도체 구조물
KR1020180046325A KR20180044866A (ko) 2013-03-15 2018-04-20 반도체 구조물

Family Applications Before (3)

Application Number Title Priority Date Filing Date
KR1020130088678A KR20140113870A (ko) 2013-03-15 2013-07-26 반도체 구조물
KR1020160025425A KR20160030390A (ko) 2013-03-15 2016-03-03 반도체 구조물
KR1020170030238A KR20170030506A (ko) 2013-03-15 2017-03-09 반도체 구조물

Country Status (2)

Country Link
US (3) US10032712B2 (ko)
KR (4) KR20140113870A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220044080A (ko) * 2020-09-30 2022-04-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 위한 상호연결 구조

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8609540B2 (en) * 2011-06-20 2013-12-17 Tessera, Inc. Reliable packaging and interconnect structures
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US9455220B2 (en) * 2014-05-31 2016-09-27 Freescale Semiconductor, Inc. Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures
US9397045B2 (en) 2014-10-16 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of damascene structure
US9466569B2 (en) 2014-11-12 2016-10-11 Freescale Semiconductor, Inc. Though-substrate vias (TSVs) and method therefor
US9837309B2 (en) 2015-11-19 2017-12-05 International Business Machines Corporation Semiconductor via structure with lower electrical resistance
CN107564850B (zh) * 2016-07-01 2020-07-07 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
CN108573942B (zh) * 2017-03-09 2021-09-14 联华电子股份有限公司 内连线结构及其制作方法
DE102018107387B4 (de) 2017-09-28 2022-08-25 Taiwan Semiconductor Manufacturing Co. Ltd. Metall-isolator-metall-kondensatorstruktur mit hoher kapazität und verfahren zu deren herstellung
US10658455B2 (en) * 2017-09-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal insulator metal capacitor structure having high capacitance
KR102438179B1 (ko) * 2017-11-02 2022-08-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지, 및 상기 반도체 장치의 제조 방법
US10796995B2 (en) * 2017-11-29 2020-10-06 Tohoku University Semiconductor devices including a first cobalt alloy in a first barrier layer and a second cobalt alloy in a second barrier layer
US11037799B2 (en) * 2018-09-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd Metal heterojunction structure with capping metal layer
US11270936B2 (en) 2018-10-31 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including supervia and method of making
US11315829B2 (en) 2019-08-26 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphous layers for reducing copper diffusion and method forming same
US11177162B2 (en) 2019-09-17 2021-11-16 International Business Machines Corporation Trapezoidal interconnect at tight BEOL pitch
US11355435B2 (en) * 2020-04-24 2022-06-07 Nanya Technology Corporation Semiconductor device with air gaps
US11282769B2 (en) * 2020-06-11 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Oversized via as through-substrate-via (TSV) stop layer
US11502000B2 (en) * 2020-08-24 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom lateral expansion of contact plugs through implantation
US20220148954A1 (en) * 2020-11-06 2022-05-12 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243393A (ja) 2002-02-18 2003-08-29 Sony Corp 半導体装置及びその製造方法
US6955981B2 (en) 2002-09-13 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure to prompt excellent bondability for low-k intermetal dielectric layers
JP2004342702A (ja) 2003-05-13 2004-12-02 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
TWI227046B (en) * 2003-11-11 2005-01-21 United Microelectronics Corp Process of metal interconnects
US7122462B2 (en) * 2003-11-21 2006-10-17 International Business Machines Corporation Back end interconnect with a shaped interface
US7259463B2 (en) * 2004-12-03 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene interconnect structure with cap layer
US20060205204A1 (en) * 2005-03-14 2006-09-14 Michael Beck Method of making a semiconductor interconnect with a metal cap
US8264086B2 (en) * 2005-12-05 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure with improved reliability
US20070202689A1 (en) 2006-02-27 2007-08-30 Samsung Electronics Co., Ltd. Methods of forming copper vias with argon sputtering etching in dual damascene processes
US7528066B2 (en) * 2006-03-01 2009-05-05 International Business Machines Corporation Structure and method for metal integration
US8193087B2 (en) * 2006-05-18 2012-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Process for improving copper line cap formation
JP2008060243A (ja) * 2006-08-30 2008-03-13 Nec Electronics Corp 半導体装置およびその製造方法
JP5162869B2 (ja) * 2006-09-20 2013-03-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7816789B2 (en) * 2006-12-06 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium-containing dielectric barrier for low-k process
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures
US7859113B2 (en) * 2007-02-27 2010-12-28 International Business Machines Corporation Structure including via having refractory metal collar at copper wire and dielectric layer liner-less interface and related method
US7846834B2 (en) * 2008-02-04 2010-12-07 International Business Machines Corporation Interconnect structure and method for Cu/ultra low k integration
DE102008021568B3 (de) 2008-04-30 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
US7964966B2 (en) * 2009-06-30 2011-06-21 International Business Machines Corporation Via gouged interconnect structure and method of fabricating same
US7956463B2 (en) 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings
US8796853B2 (en) * 2012-02-24 2014-08-05 International Business Machines Corporation Metallic capped interconnect structure with high electromigration resistance and low resistivity
US8841208B2 (en) * 2012-07-18 2014-09-23 International Business Machines Corporation Method of forming vertical electronic fuse interconnect structures including a conductive cap
US10032712B2 (en) 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220044080A (ko) * 2020-09-30 2022-04-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 위한 상호연결 구조

Also Published As

Publication number Publication date
KR20160030390A (ko) 2016-03-17
KR20140113870A (ko) 2014-09-25
KR20170030506A (ko) 2017-03-17
US20200350245A1 (en) 2020-11-05
US20180315704A1 (en) 2018-11-01
US20140264922A1 (en) 2014-09-18
US12068241B2 (en) 2024-08-20
US10720385B2 (en) 2020-07-21
US10032712B2 (en) 2018-07-24

Similar Documents

Publication Publication Date Title
US12068241B2 (en) Semiconductor structure
US11842962B2 (en) Interconnect structure with air-gaps
US9941199B2 (en) Two step metallization formation
US9287213B2 (en) Integrated circuits with improved contact structures
US7387961B2 (en) Dual damascene with via liner
US7629264B2 (en) Structure and method for hybrid tungsten copper metal contact
CN100546048C (zh) Mim电容器器件及其制造方法
US10741397B2 (en) Liner planarization-free process flow for fabricating metallic interconnect structures
US20060163746A1 (en) Barrier structure for semiconductor devices
US9177858B1 (en) Methods for fabricating integrated circuits including barrier layers for interconnect structures
KR20190062119A (ko) 반도체 상호연결 구조물들을 위한 물리 기상 증착 프로세스
US9761528B2 (en) Interconnection structure
CN105489590B (zh) 嵌入式金属-绝缘体-金属电容器
CN106486416B (zh) 金属互联结构的形成方法
US8119522B1 (en) Method of fabricating damascene structures
US10163688B2 (en) Interconnect structure with kinked profile
US7125791B2 (en) Advanced copper damascene structure
US20240297077A1 (en) Semiconductor device with spacers for self aligned vias
KR100762877B1 (ko) 반도체 소자의 콘택플러그 형성방법
CN118571835A (zh) 一种半导体结构的制造方法及半导体结构

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application