CN111293074A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN111293074A
CN111293074A CN201811506593.3A CN201811506593A CN111293074A CN 111293074 A CN111293074 A CN 111293074A CN 201811506593 A CN201811506593 A CN 201811506593A CN 111293074 A CN111293074 A CN 111293074A
Authority
CN
China
Prior art keywords
layer
dielectric layer
forming
interconnection
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811506593.3A
Other languages
English (en)
Other versions
CN111293074B (zh
Inventor
袁可方
罗杰
黄敬勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201811506593.3A priority Critical patent/CN111293074B/zh
Publication of CN111293074A publication Critical patent/CN111293074A/zh
Application granted granted Critical
Publication of CN111293074B publication Critical patent/CN111293074B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有前层介质层以及位于前层介质层内的前层互连结构，前层介质层露出前层互连结构的顶部；在前层互连结构上形成保护层；在前层介质层上形成层间介质层，层间介质层覆盖保护层；在层间介质层上形成图形化的硬掩膜层；以硬掩膜层为掩膜图形化层间介质层，形成互连开口，贯穿前层互连结构上方的层间介质层；去除硬掩膜层；去除硬掩膜层后，填充互连开口形成互连结构。本发明提高了在填充互连开口之前去除硬掩膜层的可行性，与在保留硬掩膜层的情况下填充互连开口的方案相比，减小互连结构材料所填充空间的深宽比，从而提高互连结构在互连开口内的填充能力。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(back end ofline，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的良率和可靠性。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有前层介质层以及位于所述前层介质层内的前层互连结构，所述前层介质层露出所述前层互连结构的顶部；在所述前层互连结构上形成保护层；在所述前层介质层上形成层间介质层，所述层间介质层覆盖所述保护层；在所述层间介质层上形成图形化的硬掩膜层；以所述硬掩膜层为掩膜图形化所述层间介质层，形成互连开口，所述互连开口贯穿所述前层互连结构上方的层间介质层；去除所述硬掩膜层；去除所述硬掩膜层后，填充所述互连开口形成互连结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底上形成有前层介质层以及位于所述前层介质层内的前层互连结构，所述前层介质层露出所述前层互连结构的顶部；保护层，位于所述前层互连结构上，所述保护层的材料为导电材料；互连结构，位于所述保护层上；层间介质层，位于所述互连结构露出的前层介质层上，所述层间介质层顶部和所述互连结构顶部相齐平。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在前层互连结构上形成保护层，后续以硬掩膜层为掩膜图形化层间介质层以形成互连开口之后，还去除所述硬掩膜层；所述保护层用于对前层互连结构起到保护作用，有效降低前层互连结构在去除硬掩膜层的过程中受损的概率，相应提高了在填充互连开口之前去除硬掩膜层的工艺可行性，与在保留硬掩膜层的情况下填充互连开口的方案相比，减小了互连结构材料所填充空间的深宽比(high aspect ration)，从而提高互连结构在所述互连开口内的填充(gap fill)能力，以保障互连结构的电连接性能，进而提高半导体结构的良率和可靠性。
可选方案中，所述保护层的材料为导电材料，使所述保护层也能起到电连接的作用，相应省去了去除所述保护层的步骤，工艺简单。
可选方案中，在所述前层互连结构上形成所述保护层之前，还包括：去除部分厚度的所述前层互连结构，在所述前层介质层内形成凹槽，形成所述保护层后，所述保护层顶部低于所述前层介质层顶部，相应的，后续所形成膜层覆盖所述保护层露出的凹槽侧壁，从而起到保护凹槽侧壁的作用，以改善横向刻蚀问题，从而降低互连开口底部尺寸变大的概率，进而改善与时间相关的介质击穿(time dependent dielectric breakdown，TDDB)效应。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前，半导体结构的良率和可靠性有待提高。现结合一种半导体结构的形成方法分析其良率和可靠性下降的原因。
参考图1至图6，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底(图未示)，所述基底上形成有前层介质层10以及位于所述前层介质层10内的前层互连结构11，所述前层互连结构11和前层介质层10顶部相齐平；在所述前层介质层10上形成刻蚀停止层20，所述刻蚀停止层20覆盖前层互连结构11；在所述刻蚀停止层20上形成过渡层30；在所述过渡层30上形成层间介质层40；在所述层间介质层40上形成刻蚀缓冲层51；在所述刻蚀缓冲层51上形成图形化的掩膜叠层(未标示)，所述掩膜叠层包括金属硬掩膜层52以及位于所述金属硬掩膜层52上的硬掩膜覆盖层53。
其中，所述前层互连结构11为接触孔插塞，用于分别与所述基底上的栅极结构(图未示)以及所述基底中的源漏掺杂层(图未示)实现电连接。
继续参考图1，在所述掩膜叠层(未标示)露出的刻蚀缓冲层51上形成填充层61，所述填充层61覆盖所述掩膜叠层；在所述填充层61上形成抗反射涂层62；在所述抗反射涂层62上形成图形化的光刻胶层63。
参考图2，以所述光刻胶层63(如图1所示)为掩膜，依次刻蚀所述抗反射涂层62(如图1所示)、填充层61(如图1所示)、刻蚀缓冲层51和部分厚度的层间介质层40，在所述层间介质层40内形成初始通孔71；形成所述初始通孔71之后，去除所述光刻胶层63、抗反射涂层62和填充层61。
参考图3，以所述掩膜叠层(未标示)为掩膜，刻蚀所述刻蚀缓冲层51和层间介质层40，形成贯穿所述层间介质层40和过渡层30的互连开口75，所述互连开口75露出所述刻蚀停止层20。
参考图4，去除暴露出的刻蚀停止层20，使所述互连开口75延伸至所述互连刻蚀停止层20中并露出所述前层互连结构11。
去除所述金属硬掩膜层52的工艺通常为湿法刻蚀工艺，而由于所述互连开口75露出所述前层互连结构11，因此，使所述互连开口70露出所述前层互连结构11后，通常保留所述金属硬掩膜层52，以免该湿法刻蚀工艺所采用的刻蚀溶液对所述前层互连结构11造成腐蚀。
为此，参考图5，向所述互连开口75(如图4所示)内填充导电材料90后，所述导电材料90覆盖所述金属硬掩膜层52。
参考图6，对所述导电材料90(如图5所示)进行平坦化处理，去除高于所述层间介质层40顶部的导电材料90，保留剩余的导电材料90作为互连结构95，且在所述平坦化处理的步骤中，去除位于所述层间介质层40顶部的金属掩硬膜层52(如图5所示)和刻蚀缓冲层51(如图5所示)。
随着特征尺寸的不断缩小，互连结构95的尺寸也需要相应地缩小，导致互连开口70的深宽比变大，这对导电材料90的填充能力更是极大的挑战。
其中，在互连开口75露出前层互连结构11之后保留金属硬掩膜层52的做法，虽然可以显著降低前层互连结构11受损的概率，但是，向所述互连开口75内填充导电材料90时，所述导电材料90还覆盖金属硬掩膜层52，且金属硬掩膜层52的厚度通常较大，这增加了导电材料90所填充空间的深宽比，从而增加了导电材料90在所述互连开口75内的填充难度，容易降低所述导电材料90在互连开口75内的填充能力，从而降低互连结构95的电连接性能，进而影响半导体结构的良率和可靠性。
为了解决所述技术问题，本发明实施例先在前层互连结构上形成保护层，有效降低前层互连结构在去除金属硬掩膜层的过程中受损的概率，相应提高了在填充互连开口之前去除金属硬掩膜层的可行性，与在保留金属硬掩膜层的情况下填充互连开口的方案相比，减小了互连结构材料所填充空间的深宽比，从而提高互连结构材料在所述互连开口内的填充能力。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图7，提供基底100，所述基底100上形成有前层介质层110以及位于所述前层介质层110内的前层互连结构120，所述前层介质层110露出所述前层互连结构120的顶部。
所述基底100用于为半导体结构的形成提供工艺平台。当所形成的半导体结构为平面结构时，所述基底100为平面衬底；当所形成的半导体结构为鳍式场效应管时，所述基底相应包括衬底以及位于衬底上的多个分立的鳍部。
需要说明的是，所述基底100上形成有栅极结构(图未示)，所述栅极结构两侧的基底100内形成有源漏掺杂层(图未示)。其中，所述栅极结构可以为金属栅(metal gate)结构，也可以为多晶硅栅(poly gate)结构。
本实施例中，所述前层介质层110相应形成于所述栅极结构露出的所述基底100上，且所述前层介质层110覆盖所述栅极结构。所述前层介质层110用于对所述栅极结构之间、以及所述前层互连结构120之间起到隔离作用，还用于为后续互连结构的形成提供工艺平台。
本实施例中，所述前层介质层110的材料为氧化硅。在其他实施例中，所述前层介质层的材料还可以为氮化硅或氮氧化硅等绝缘材料。
为此，本实施例中，所述前层互连结构120为接触孔插塞(contact，CT)。
具体地，形成所述前层互连结构120包括：在所述栅极结构上方的前层介质层110内形成第一接触孔插塞121，所述第一接触孔插塞121电连接所述栅极结构；在所述栅极结构两侧的前层介质层110内形成第二接触孔插塞122，所述第二接触孔插塞122电连接所述源漏掺杂层。
本实施例中，所述前层互连结构120的材料为W。在其他实施例中，所述前层互连结构的材料还可以为Al、Cu、Ag或Au等金属材料。
在其他实施例中，前层介质层也可以为金属层间介质层(inter metaldielectric layer，IMD)，前层互连结构相应为后段制程中的前层金属互连结构。
结合参考图8和图9，在所述前层互连结构120上形成保护层140(如图9所示)。
后续制程还包括在所述前层介质层110上形成层间介质层，并以位于层间介质层上的硬掩膜层为掩膜图形化所述层间介质层，从而形成贯穿层间介质层且露出前层互连结构120的互连开口；在形成所述互连开口后，还包括去除所述硬掩膜层的步骤；所述保护层140用于在去除硬掩膜层的过程中对所述前层互连结构120起到保护作用，从而提高了在填充互连开口之前去除所述金属硬掩膜层的工艺可行性，且所述前层互连结构120受损的可能性较低。
在半导体工艺中，通常采用湿法刻蚀工艺去除硬掩膜层，且湿法刻蚀工艺所采用的刻蚀溶液通常包括酸性溶液，为此，所述保护层140具有较强的耐酸性和耐腐蚀性。
本实施例中，所述保护层140的材料为导电材料，所述保护层140的导电性较好。通过选用导电材料的方式，使所述保护层140也能起到电连接的作用，后续相应能够省去去除所述保护层140的步骤，工艺简单。
具体地，所述保护层140的材料为Co。Co的耐酸性和耐腐蚀性较强，以保证其对前层互连结构120的保护作用；而且，Co的稳定性较高，有利于减少保护层140所引起的不良影响。
所述保护层140的厚度T(如图9所示)不宜过小，也不宜过大。如果厚度T过小，相应会降低保护层140对前层互连结构120的保护作用，前层互连结构120在后续去除硬掩膜层的过程中受损的概率变高；如果厚度T过大，则保护层140阻值过大，容易对后续互连结构和前层互连结构120之间的电性连接产生不良影响。为此，本实施例中，所述保护层140的厚度T为
Figure BDA0001899598060000061
至
Figure BDA0001899598060000062
本实施例中，采用电化学沉积(electro chemical deposition，ECP)工艺形成所述保护层140。电化学沉积工艺能够实现选择性沉积的效果，从而选择性地在前层互连结构120顶部形成所述保护层140，省去了图形化的步骤，工艺简单、对其他膜层的影响小。在其他实施例中，根据实际情况，也可以采用其他沉积工艺(例如：物理气相沉积工艺)，相应的，可结合刻蚀工艺去除其他区域的保护层，使刻蚀后的剩余保护层仅位于所述前层互连结构上。
参考图10，形成所述保护层140之后，还包括：形成覆盖所述前层介质层110和保护层140的刻蚀停止层(etch stop layer，ESL)210。
后续在所述刻蚀停止层210上形成层间介质层，所述刻蚀停止层210顶面用于在刻蚀层间介质层的工艺中定义刻蚀工艺的停止位置，从而降低因各区域刻蚀速率不一致而引起刻蚀不足或刻蚀过量问题的概率。
所述刻蚀停止层210为含氮金属层。含氮金属层的稳定性较高，且随着特征尺寸的不断缩小，各膜层的厚度也越来越小，通过选用含氮金属层，在刻蚀层间介质层的工艺中，使层间介质层和刻蚀停止层210之间具有较大的刻蚀选择比，刻蚀所述层间介质层的刻蚀工艺对所述刻蚀停止层210的刻蚀速率较低，从而增大刻蚀工艺的工艺窗口、降低刻蚀工艺对所述前层互连结构120造成过刻蚀的概率。具体地，所述含氮金属层可以为氮化铝或氮化钛。
本实施例中，所述刻蚀停止层210的材料为氮化铝。氮化铝和层间介质层材料的刻蚀选择比较高。
本实施例中，可以采用物理气相沉积工艺或原子层沉积工艺形成所述刻蚀停止层210。
需要说明的是，为了实现后续互连结构和前层互连结构120的电连接，互连开口还延伸至所述刻蚀停止层210中，即后续图形化层间介质层之后，还需去除层间介质层露出的刻蚀停止层210，从而使互连开口露出所述保护层140。
为此，继续参考图8，在形成所述保护层140(如图9所示)之前，还包括：去除部分厚度的所述前层互连结构120，在所述前层介质层110内形成凹槽115。
所述凹槽115用于容纳保护层140，使得保护层140仅形成于前层互连结构110顶部，以减小对前层互连结构110的影响。而且，通过合理设定所述凹槽115的深度H，还能避免所述保护层140凸出于前层介质层110，从而显著降低保护层140和刻蚀停止层210(如图10所示)之间形成缝隙的概率。
具体地，后续去除层间介质层露出的刻蚀停止层210(如图10所示)时，刻蚀工艺不仅对刻蚀停止层210进行纵向刻蚀，还可能对刻蚀停止层210进行横向刻蚀。如果所述保护层140凸出于前层介质层110，在横向刻蚀问题严重的情况下，容易在所述保护层140和刻蚀停止层210之间形成缝隙，所述缝隙还可能露出所述前层介质层110，相应的，后续填充互连开口以形成互连结构时，不仅容易导致互连结构材料的填充质量下降，而且互连结构的材料容易填入该缝隙中，该材料中的易扩散金属离子则容易通过所述缝隙扩散至所述前层介质层110中，从而对半导体结构的良率和可靠性造成不良影响。
本实施例中，采用干法刻蚀工艺，去除部分厚度的所述前层互连结构120。通过选用干法刻蚀工艺，有利于提高刻蚀量的可控性。在其他实施例中，也可以采用湿法刻蚀工艺或者湿法和干法相结合的刻蚀工艺进行刻蚀。
其中，所述凹槽115的深度H不宜过小，也不宜过大。如果所述深度H过小，则为了保证保护层140的厚度T(如图9所示)能够满足工艺需求，所述保护层140凸出于前层介质层110的概率相应变大；如果所述深度H过大，则剩余前层互连结构120的厚度相应过小，容易导致所述前层互连结构120和保护层140的总电阻值难以满足工艺需求，反而会对半导体结构的性能造成不良影响。为此，本实施例中，所述凹槽115的深度H为
Figure BDA0001899598060000081
至
Figure BDA0001899598060000082
因此，如图9所示，形成所述保护层140的步骤中，在所述凹槽115露出的前层互连结构120顶部形成所述保护层140。
本实施例中，通过合理设定所述保护层140的厚度T以及所述凹槽115的深度H(如图8所示)，使得形成所述保护层140后，所述保护层140顶部低于所述前层介质层110顶部，并保障所述保护层140的厚度T以及剩余前层互连结构120的厚度满足工艺需求。在其他实施例中，为了减小前层互连结构的去除量，所述保护层顶部也可以和所述前层介质层顶部相齐平。
相应的，如图10所示，形成所述刻蚀停止层210的步骤中，所述刻蚀停止层210还覆盖所述保护层140露出的凹槽115(如图9所示)侧壁。
所述刻蚀停止层210相应起到了保护所述凹槽115侧壁的作用，后续去除层间介质层露出的刻蚀停止层210时，所述凹槽115侧壁上的刻蚀停止层210能够减小横向刻蚀所带来的影响，从而降低互连开口的底部尺寸变大的概率。
其中，随着特征尺寸的不断缩小，接触孔插塞的尺寸越来越小，相邻第一接触孔插塞121和第二接触孔插塞122的间距也越来越小，通过降低互连开口的底部尺寸变大的概率，不仅能够改善器件的TDDB效应，且还能够降低后续同一互连结构电连接所述第一接触孔插塞121和第二接触孔插塞122的概率，从而降低第一接触孔插塞121和第二接触孔插塞122发生桥接的概率。
参考图11，在所述前层介质层110上形成层间介质层230，所述层间介质层230覆盖所述保护层140。
所述层间介质层230用于实现后续所形成互连结构之间的隔离，还用于为后段制程的进行提供工艺平台。
本实施例中，所述层间介质层230的材料具有多孔结构，具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而降低互连结构之间的寄生电容，进而减小后段RC延迟。
所述层间介质层230的材料可以是SiOH、SiOCH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述层间介质层230的材料为超低k介质材料，所述超低k介质材料为SiOCH。
本实施例中，利用化学气相沉积工艺形成所述层间介质层230。具体地，所述层间介质层230形成于所述刻蚀停止层210上。
继续参考图11，需要说明的是，形成所述刻蚀停止层210后，形成所述层间介质层230之前，还包括：在所述刻蚀停止层210上形成过渡层220。
层间介质层230和刻蚀停止层210的材料晶格常数相差较大，通过在两者之间形成过渡层220，提高了层间介质层230和刻蚀停止层210之间的粘附性，在后续形成互连开口的过程中，当对层间介质层230施加一定外力作用时，能够显著降低层间介质层230和刻蚀停止层210之间出现分层或分离问题的概率。
本实施例中，所述刻蚀停止层210的材料为氮化铝，所述过渡层220的材料相应为氧化铝。在另一些实施例中，所述过渡层的材料也可以为等离子体增强氧化硅(PEOX)。在其他实施例中，当所述刻蚀停止层的材料为氧化铝时，相应可以省去形成所述过渡层的步骤。
需要说明的是，与所述层间介质层230相比，所述过渡层220的致密度更大，在后续形成互连开口的过程中，所述过渡层220也能够改善横向刻蚀的问题，有利于提高互连开口的侧壁形貌，降低互连开口的底部尺寸变大的概率。
此外，所述过渡层220顶面还能在刻蚀层间介质层230的过程中定义刻蚀停止的位置，先刻蚀所述层间介质层230直至露出所述过渡层220，再继续刻蚀所述过渡层220直至露出所述刻蚀停止层210，有利于进一步降低因各区域刻蚀速率不一致而引起刻蚀不足或刻蚀过量问题的概率。
本实施例中，形成所述过渡层220的工艺为化学气相沉积工艺。
由于所述刻蚀停止层210还覆盖所述保护层140露出的凹槽115(如图9所示)侧壁，所述凹槽115内的剩余空间较小，因此所述过渡层220填充于形成有所述刻蚀停止层210的凹槽115内，且还覆盖所述刻蚀停止层210顶部。
继续参考图11，还需要说明的是，形成所述层间介质层230之后，还包括：在所述层间介质层230上形成刻蚀缓冲层240。
由于所述层间介质层230为超低k介质材料，特性松软，在后续刻蚀工艺过程中容易发生过刻蚀现象，而刻蚀缓冲层240的致密度和硬度更好，因此通过所述刻蚀缓冲层240，有利于在后续刻蚀工艺中更好地控制刻蚀所述层间介质层230的厚度，从而保证互连开口的形貌与尺寸满足工艺规格。
本实施例中，所述刻蚀缓冲层240的材料为氧化硅，形成所述刻蚀缓冲层240的工艺为化学气相沉积工艺。
参考图12，在所述层间介质层230上形成图形化的硬掩膜层250。
所述硬掩膜层250用于作为后续图形化所述刻蚀缓冲层240、层间介质层230和过渡层220的刻蚀掩膜。所述硬掩膜层250内形成有掩膜开口255，所述掩膜开口255用于定义后续互连开口中沟槽的形貌、尺寸和位置。
本实施例中，所述硬掩膜层250为金属硬掩膜层。金属硬掩膜层为后段制程中常用的掩膜类型，以金属硬掩膜层为掩膜进行刻蚀，可以更好地控制后续互连开口的图形形貌，使所形成互连开口的形貌更光滑。
硬掩膜层250的材料可以为氮化钛、钛、氮化硼、氮化铜和氮化铝中的一种或者其组合。本实施例中，硬掩膜层250的材料为氮化钛，选用物理气相沉积工艺所形成。氮化钛是后段制程中常用的金属硬掩膜层材料。
本实施例中，所述硬掩膜层250上形成有硬掩膜覆盖层260。
所述硬掩膜覆盖层260用于避免金属硬掩膜层与后续工艺采用的光刻胶层直接接触。光刻胶层在金属硬掩膜层表面的黏附性较差，容易引起光刻胶层形变或倒塌等缺陷，而通过在金属硬掩膜层表面形成与光刻胶层具有良好黏附性的硬掩膜覆盖层260，使后续光刻工艺形成的图形满足预设尺寸且图形形貌光滑。此外，所述硬掩膜覆盖层260还能作为形成所述硬掩膜层250的刻蚀掩膜。
本实施例中，所述硬掩膜覆盖层260为SiOC，形成所述硬掩膜覆盖层260的工艺为化学气相沉积工艺。
相应的，形成所述硬掩膜层250和硬掩膜覆盖层260的步骤包括：在所述刻蚀缓冲层240上形成硬掩膜材料层；在所述硬掩膜材料层上形成硬掩膜覆盖材料层；在所述硬掩膜覆盖材料层上形成图形化的第一光刻胶层(图未示)；以所述第一光刻胶层为掩膜，图形化所述硬掩膜覆盖材料层，形成所述硬掩膜覆盖层260；以所述硬掩膜覆盖层260为掩膜，图形化所述掩膜材料层，形成所述硬掩膜层250；去除所述第一光刻胶层。
结合参考图13至图16，以所述硬掩膜层250为掩膜图形化所述层间介质层230，形成互连开口235(如图16所示)，所述互连开口235贯穿所述前层互连结构120上方的层间介质层230。
所述互连开口235用于为后续形成电连接所述前层互连结构120的互连结构提供空间位置。
本实施例中，互连开口235通过双大马士革(dual damascene)工艺形成，包括相互贯穿的通孔233和沟槽232，通孔233顶部和沟槽232底部相连通。
随着特征尺寸的不断缩小，接触孔插塞的尺寸越来越小，相邻第一接触孔插塞121和第二接触孔插塞122的间距也越来越小，而通孔233的尺寸通常较小，通过选用双大马士革工艺，能够降低同一互连开口露出相邻第一接触孔插塞121和第二接触孔插塞122的概率，从而降低第一接触孔插塞121和第二接触孔插塞122发生桥接的概率。在其他实施例中，根据实际情况，所述互连开口也可以通过单大马士革(single damascene)工艺形成。
需要说明的是，形成双大马士革开口的工艺可以为先形成通孔后形成沟槽(viafirst trench last)、先形成沟槽后形成通孔(trench first via last)或同时形成通孔和沟槽(via and trench all-in one etch，AIO)的方法。本实施例以AIO刻蚀的方式形成所述互连开口235为例进行详细的说明。
参考图13，在所述硬掩膜覆盖层260露出的刻蚀缓冲层240上形成填充层270，所述填充层270覆盖所述硬掩膜覆盖层260；在所述填充层270上形成抗反射涂层280；在所述抗反射涂层280上形成图形化的第二光刻胶层290。
所述第二光刻胶层290内形成有图形开口295，所述图形开口295用于定义后续互连开口中通孔的尺寸、位置和形貌。为此，本实施例中，所述图形开口295尺寸小于所述掩膜开口255(如图12所示)尺寸。
所述填充层270和抗反射涂层280用于提高所述第二光刻胶层290的形貌质量。本实施例中，所述填充层270为有机介电层(Organic Dielectric Layer，ODL)，所述抗反射涂层280为掺Si的抗反射涂层(Si-ARC)。
参考图14，以所述第二光刻胶层290为掩膜，依次刻蚀所述抗反射涂层280、填充层270、刻蚀缓冲层240以及部分厚度的层间介质层230，在所述层间介质层230内形成初始通孔231。
所述初始通孔231用于为后续形成互连开口中的通孔提供工艺基础。
参考图15，形成所述初始通孔231后，去除所述第二光刻胶层290(如图14所示)、抗反射涂层280(如图14所示)和填充层270(如图14所示)。
参考图16，以所述硬掩膜覆盖层260和硬掩膜层250为掩膜，刻蚀所述刻蚀缓冲层240、层间介质层230和过渡层220，形成贯穿所述层间介质层230和过渡层220的互连开口235。
在刻蚀所述刻蚀缓冲层240、层间介质层230和过渡层220的步骤中，所述刻蚀停止层210顶面用于定义该刻蚀工艺的停止位置，为此，所述互连开口235露出所述刻蚀停止层210。
本实施例中，采用干法刻蚀工艺，刻蚀所述刻蚀缓冲层240、层间介质层230和过渡层220。
需要说明的是，所述干法刻蚀工艺还会对所述硬掩膜覆盖层260造成刻蚀损耗。本实施例中，形成露出所述刻蚀停止层210的互连开口235后，所述硬掩膜覆盖层260被完全去除。在其他实施例中，所述金属硬掩膜层上仍可能有部分厚度的硬掩膜覆盖层保留。
参考图17，去除所述硬掩膜层250(如图16所示)。
后续还包括填充所述互连开口235以形成互连结构的步骤，与在保留硬掩膜层的情况下填充互连开口的方案相比，通过先去除所述硬掩膜层250的方式，减小了后续互连结构材料所填充空间的深宽比，从而提高互连结构的材料在所述互连开口235内的填充能力。其中，在所述保护层140的保护作用下，提高了在填充互连开口235之前去除所述硬掩膜层250的工艺可行性，显著降低所述前层互连结构120受损的概率。
本实施例中，采用湿法刻蚀工艺去除所述硬掩膜层250。所述硬掩膜层250为金属硬掩膜层，金属硬掩膜层材料的水溶性通常较好，通过采用湿法刻蚀工艺，提高了对所述硬掩膜层250的去除效果。其中，由于金属硬掩膜层的材料含有金属元素，湿法刻蚀工艺所采用的刻蚀溶液通常包括酸性溶液。
具体地，所述湿法刻蚀工艺所采用的刻蚀溶液相应为双氧水与酸性溶液的混合溶液，所述酸性溶液包括氢氟酸、盐酸和硫酸中的一种或多种。
需要说明的是，图形化所述层间介质层230和过渡层210之后，所述互连开口235露出所述刻蚀停止层210。所述刻蚀停止层210材料通常为氮化铝或氮化钛，所述材料的水溶性较好，因此，在去除所述金属硬掩膜层250的步骤中，还会去除所述层间介质层230露出的所述刻蚀停止层210，使所述互连开口235延伸至所述刻蚀停止层210中并露出所述前层互连结构120。
其中，由于湿法刻蚀工艺具有各向同性刻蚀的特性，因此不仅位于所述保护层140顶部的刻蚀停止层210被去除，位于所述保护层140露出的凹槽115(如图9所述)侧壁的刻蚀停止层210也被去除，使所述互连开口235延伸至所述层间介质层110中，即所述互连开口235侧壁露出所述前层介质层110。
双氧水与酸性溶液的体积比不宜过小，也不宜过大。如果体积比过小，则容易降低对金属硬掩膜层250和刻蚀停止层210的刻蚀速率，在工艺时间一定的情况下，容易出现金属硬掩膜层250残留或者互连开口235无法露出前层互连结构120的问题；如果体积比过大，在去除所述层间介质层230露出的刻蚀停止层210之后，还可能对所述保护层140造成腐蚀，甚至露出所述前层互连结构120并对所述前层互连结构120造成腐蚀，从而影响前层互连结构120的电连接性能。为此，本实施例中，双氧水与酸性溶液的体积比为300:1至500:1。
所述湿法刻蚀工艺的工艺时间不宜过短，也不宜过长。如果工艺时间过短，则容易出现金属硬掩膜层250残留或者互连开口235无法露出前层互连结构120的问题；如果工艺时间过长，相应会增加所述层间介质层230、保护层140和前层互连结构120受损的可能性。为此，本实施例中，所述湿法刻蚀工艺的工艺时间为50秒至200秒。
所述湿法刻蚀工艺的溶液温度不宜过低，也不宜过高。如果溶液温度过低，相应会降低对金属硬掩膜层250和刻蚀停止层210的刻蚀速率，从而容易出现金属硬掩膜层250残留或者互连开口235无法露出前层互连结构120的问题；如果溶液温度过高，则容易导致刻蚀速率过快，相应会增加所述保护层140或前层互连结构120受损的概率。为此，本实施例中，所述湿法刻蚀工艺的溶液温度为20℃至40℃。
结合参考图18和图19，去除所述硬掩膜层250(如图16所示)后，填充所述互连开口235(如图17所示)形成互连结构320(如图10所示)。
所述互连结构320用于实现半导体器件之间的电连接，还用于实现半导体器件与外部电路之间的电连接。
具体地，形成所述互连结构320的步骤包括：向所述互连开口235内填充导电材料305(如图18所示，)，所述导电材料305覆盖所述刻蚀缓冲层240(如图18所示)顶部；采用平坦化工艺，去除高于所述层间介质层230顶部的导电材料305，保留所述互连开口235内的导电材料305作为所述互连结构320。
本实施例中，所述平坦化工艺为化学机械研磨工艺。其中，在所述平坦化工艺的步骤中，还去除所述刻蚀缓冲层240。
所述互连结构320的材料可以为Cu、Al或W等导电材料。本实施例中，所述互连结构320的材料为Cu，通过电镀工艺形成所述互连结构320。
需要说明的是，向互连开口235内填充导电材料305之前，刻蚀缓冲层240上的硬掩膜层250(如图16所示)已被去除，导电材料305所填充空间的深宽比较小，从而提高了所述导电材料305在互连开口235内的填充效果，以保障所述互连结构320的电连接性能，进而提高半导体结构的良率和可靠性。
相应的，本发明实施例还提供一种半导体结构。参考图19，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100，所述基底100上形成有前层介质层110以及位于所述前层介质层110内的前层互连结构120，所述前层介质层110露出所述前层互连结构120的顶部；保护层140，位于所述前层互连结构120上，所述保护层140的材料为导电材料；互连结构320，位于所述保护层140上；层间介质层230，位于所述互连结构320露出的前层介质层110上，所述层间介质层230顶部和所述互连结构320顶部相齐平。
当半导体结构为平面结构时，所述基底100为平面衬底；当半导体结构为鳍式场效应管时，所述基底相应包括衬底以及位于衬底上的多个分立的鳍部。
需要说明的是，所述基底100上形成有栅极结构(图未示)，栅极结构两侧的基底100内形成有源漏掺杂层(图未示)。本实施例中，所述前层介质层110相应位于栅极结构露出的基底100上，且所述前层介质层110顶部高于所述栅极结构顶部。所述前层介质层110用于对所述栅极结构之间、以及所述前层互连结构120之间起到隔离作用，还用于为后续互连结构的形成提供工艺平台。
本实施例中，所述前层介质层110的材料为氧化硅。在其他实施例中，所述前层介质层的材料还可以为氮化硅或氮氧化硅等绝缘材料。
本实施例中，所述前层互连结构120为接触孔插塞。具体地，所述前层互连结构120包括：第一接触孔插塞121，位于栅极结构上方的前层介质层110内且电连接栅极结构；第二接触孔插塞122，位于栅极结构两侧的前层介质层110内且电连接源漏掺杂层。
本实施例中，所述前层互连结构120的材料为W。在另一些实施例中，所述前层互连结构的材料还可以为Al、Cu、Ag或Au等金属材料。
在其他实施例中，所述前层介质层也可以为金属层间介质层，所述前层互连结构也可以为后段制程中的前层金属互连结构。
所述互连结构320与前层互连结构120实现电连接，用于实现半导体器件之间的电连接，还用于实现半导体器件与外部电路之间的电连接。
本实施例中，所述互连结构320为双大马士革结构，即通过双大马士革工艺所形成。通过选用双大马士革工艺，有利于改善器件的TDDB效应，且能够降低同一互连结构320电连接相邻第一接触孔插塞121和第二接触孔插塞122的概率，从而降低第一接触孔插塞121和第二接触孔插塞122发生桥接的概率。
所述互连结构320的材料可以为Cu、Al或W等导电材料。本实施例中，所述互连结构320的材料为Cu。
所述层间介质层230用于实现互连结构320之间的隔离，还用于为后段制程的进行提供工艺平台。所述层间介质层230的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料或超低k介质材料，从而减小后段RC延迟。本实施例中，所述层间介质层230的材料为超低k介质材料，所述超低k介质材料为SiOCH。
本实施例中，所述半导体结构还包括：刻蚀停止层210，位于所述层间介质层230和前层介质层110之间。
形成所述互连结构320的制程通常包括形成互连开口、以及填充互连开口的步骤；在形成互连开口的过程中，所述刻蚀停止层210顶面用于定义刻蚀层间介质层230的刻蚀工艺的停止位置，从而降低因各区域刻蚀速率不一致而引起刻蚀不足或刻蚀过量问题的概率。
所述刻蚀停止层210为含氮金属层。含氮金属层的稳定性较高，且随着特征尺寸的不断缩小，各膜层的厚度也越来越小，通过选用含氮金属层，在刻蚀层间介质层230的工艺中，使所述层间介质层230和刻蚀停止层210之间具有较大的刻蚀选择比，刻蚀所述层间介质层230的刻蚀工艺对所述刻蚀停止层210的刻蚀速率较低，从而增大刻蚀工艺的工艺窗口、降低刻蚀工艺对所述前层互连结构120造成过刻蚀的概率。具体地，所述含氮金属层可以为氮化铝或氮化钛。
本实施例中，所述刻蚀停止层210的材料为氮化铝。氮化铝和层间介质层230材料的刻蚀选择比较高。
需要说明的是，所述半导体结构还包括：过渡层220，位于所述刻蚀停止层210和层间介质层230之间。所述过渡层220用于提高层间介质层230和刻蚀停止层210之间的粘附性，降低所述层间介质层230和刻蚀停止层210之间出现分层或分离问题的概率。
本实施例中，所述刻蚀停止层210的材料为氧化铝，所述过渡层220的材料相应为氧化铝。在另一些实施例中，所述过渡层的材料也可以为等离子体增强氧化硅。在其他实施例中，当所述刻蚀停止层的材料为氧化铝时，所述半导体结构也可以不含有所述过渡层。
本实施例中，与所述层间介质层230相比，所述过渡层220的致密度更大，在形成互连开口的过程中，能够改善横向刻蚀的问题，有利于降低互连开口的底部尺寸变大的概率。
所述保护层140位于所述互连结构320和前层互连结构120之间，用于在形成所述互连结构320的制程中对所述前层互连结构120起到保护作用。
具体地，形成互连开口的刻蚀工艺通常采用硬掩膜层作为刻蚀掩膜，所述保护层140位于所述前层互连结构120上，提高了在填充互连开口之前去除硬掩膜层的工艺可行性，且所述前层互连结构120受损的可能性较低。
相应的，在填充互连开口的步骤中，所述互连结构320材料所填充空间的深宽比较小，从而提高所述互连结构320的材料在所述互连开口内的填充能力，相应提高了所述互连结构320的形成质量，所述互连结构320的电连接性能得到保障，进而提高半导体结构的良率和可靠性。
在半导体工艺中，通常采用湿法刻蚀工艺去除硬掩膜层，且湿法刻蚀工艺所采用的刻蚀溶液通常包括酸性溶液，为此，所述保护层140具有较强的耐酸性和耐腐蚀性。本实施例中，所述保护层140的材料为导电材料，所述保护层140还能起到电连接的作用，在形成所述半导体结构的过程中，相应省去去除所述保护层140的步骤，形成工艺简单。
具体地，所述保护层140的材料为Co。Co的耐酸性和耐腐蚀性较强，以保证其对前层互连结构120的保护作用；而且，Co的稳定性较高，有利于减少因保护层140所引起的不良影响。
所述保护层140的厚度T(如图9所示)不宜过小，也不宜过大。如果厚度T过小，相应会降低保护层140对前层互连结构120的保护作用，前层互连结构120在去除硬掩膜层的过程中受损的概率变高；如果厚度T过大，则保护层140的阻值过大，容易对互连结构320和前层互连结构120之间的电性连接不良影响。为此，本实施例中，所述保护层140的厚度T为
Figure BDA0001899598060000172
至
Figure BDA0001899598060000171
本实施例中，所述前层互连结构120顶部低于所述前层介质层110顶部，所述保护层140位于所述前层介质层110露出的前层互连结构120顶部。也就是说，所述保护层140位于前层介质层110中，从而使得所述保护层140仅位于所述前层互连结构120顶部，以减小对前层互连结构120的影响。
而且，通过合理所述前层互连结构120顶部至所述前层介质层110顶部的距离，还能够避免所述保护层140凸出于所述前层介质层110。
在形成互连开口的制程中，还包括刻蚀刻蚀停止层210的步骤，刻蚀工艺不仅对刻蚀停止层210进行纵向刻蚀，还可能对其进行横向刻蚀。如果所述保护层140凸出于前层介质层110，在横向刻蚀问题严重的情况下，容易在所述保护层140和刻蚀停止层210之间形成缝隙，所述缝隙还可能露出所述前层介质层110，这不仅容易降低互连结构320材料的填充质量，而且互连结构320的材料容易填入该缝隙中，该材料中的易扩散金属离子容易通过所述缝隙扩散至所述前层介质层110中，从而对半导体结构的良率和可靠性造成不良影响。
其中，前层互连结构120顶部至前层介质层110顶部的距离不宜过小，也不宜过大。如果距离过小，为了保证保护层140的厚度T能够满足工艺需求，保护层140凸出于前层介质层110的概率相应变大；如果距离过大，前层互连结构120的厚度相应过小，容易对半导体结构的性能造成不良影响。为此，本实施例中，前层互连结构120顶部至前层介质层110顶部的距离为
Figure BDA0001899598060000181
至
Figure BDA0001899598060000182
本实施例中，通过合理设定保护层140的厚度T以及前层互连结构120顶部至前层介质层110顶部的距离，使得保护层140顶部低于前层介质层110顶部，并保障所述保护层140的厚度T和前层互连结构120的厚度满足工艺需求。
在半导体结构的形成过程中，在形成所述保护层140之前，所述前层介质层110内相应形成有凹槽，所述保护层140形成于所述凹槽底部。为此，在沉积刻蚀停止层210的步骤中，所述刻蚀停止层210还覆盖保护层140露出的凹槽侧壁，所述刻蚀停止层210起到了保护凹槽侧壁的作用，刻蚀所述刻蚀停止层210以露出保护层140时，凹槽侧壁上的刻蚀停止层210能够减小横向刻蚀所带来的影响，从而降低互连开口的底部尺寸变大的概率，相应降低同一互连结构320电连接第一接触孔插塞121和第二接触孔插塞122的概率，从而降低第一接触孔插塞121和第二接触孔插塞122桥接的概率。
为此，本实施例中，所述互连结构320还延伸至所述前层介质层110中并与所述保护层140相接触。在其他实施例中，为了减小对前层互连结构厚度的影响，所述保护层顶部也可以和所述前层介质层顶部相齐平。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有前层介质层以及位于所述前层介质层内的前层互连结构，所述前层介质层露出所述前层互连结构的顶部；
在所述前层互连结构上形成保护层；
在所述前层介质层上形成层间介质层，所述层间介质层覆盖所述保护层；
在所述层间介质层上形成图形化的硬掩膜层；
以所述硬掩膜层为掩膜图形化所述层间介质层，形成互连开口，所述互连开口贯穿所述前层互连结构上方的层间介质层；
去除所述硬掩膜层；
去除所述硬掩膜层后，填充所述互连开口形成互连结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述前层互连结构上形成所述保护层之前，还包括：去除部分厚度的所述前层互连结构，在所述前层介质层内形成凹槽；
在所述凹槽露出的前层互连结构顶部形成所述保护层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述前层介质层内形成凹槽的步骤中，所述凹槽的深度为
Figure FDA0001899598050000011
至
Figure FDA0001899598050000012
4.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述前层互连结构上形成所述保护层的步骤中，所述保护层顶部低于所述前层介质层顶部，或者，所述保护层顶部和所述前层介质层顶部相齐平。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为导电材料。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述保护层的材料为Co。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，采用电化学沉积工艺形成所述保护层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述前层互连结构上形成所述保护层的步骤中，所述保护层的厚度为
Figure FDA0001899598050000021
至
Figure FDA0001899598050000022
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层之后，形成所述层间介质层之前，还包括：形成覆盖所述前层介质层和保护层的刻蚀停止层；
形成所述层间介质层的步骤包括：在所述刻蚀停止层上形成所述层间介质层；
图形化所述层间介质层的步骤中，所述互连开口露出所述刻蚀停止层；
在去除所述硬掩膜层的步骤中，去除所述层间介质层露出的所述刻蚀停止层，使所述互连开口延伸至所述刻蚀停止层中并露出所述前层互连结构。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述刻蚀停止层的材料为氮化铝或氧化铝。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述硬掩膜层的材料为氮化钛、钛、氮化硼和氮化铝中的一种或者其组合。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述硬掩膜层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的参数包括：刻蚀溶液为双氧水与酸性溶液的混合溶液，所述酸性溶液包括氢氟酸、盐酸和硫酸中的一种或多种，双氧水与酸性溶液的体积比为300:1至500:1，工艺时间为50秒至200秒，溶液温度为20℃至40℃。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述前层互连结构为接触孔插塞。
15.一种半导体结构，其特征在于，包括：
基底，所述基底上形成有前层介质层以及位于所述前层介质层内的前层互连结构，所述前层介质层露出所述前层互连结构的顶部；
保护层，位于所述前层互连结构上，所述保护层的材料为导电材料；
互连结构，位于所述保护层上；
层间介质层，位于所述互连结构露出的前层介质层上，所述层间介质层顶部和所述互连结构顶部相齐平。
16.如权利要求15所述的半导体结构，其特征在于，所述保护层的材料为Co。
17.如权利要求15所述的半导体结构，其特征在于，所述保护层的厚度为
Figure FDA0001899598050000031
至
Figure FDA0001899598050000032
18.如权利要求15所述的半导体结构，其特征在于，所述前层互连结构顶部低于所述前层介质层顶部，所述保护层位于所述前层介质层露出的前层互连结构顶部。
19.如权利要求18所述的半导体结构，其特征在于，所述保护层顶部低于所述前层介质层顶部，或者，所述保护层顶部和所述前层介质层顶部相齐平。
20.如权利要求18所述的半导体结构，其特征在于，所述前层互连结构顶部至所述前层介质层顶部的距离为
Figure FDA0001899598050000033
至
Figure FDA0001899598050000034
21.如权利要求15所述的半导体结构，其特征在于，所述前层互连结构为接触孔插塞。
CN201811506593.3A 2018-12-10 2018-12-10 半导体结构及其形成方法 Active CN111293074B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811506593.3A CN111293074B (zh) 2018-12-10 2018-12-10 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811506593.3A CN111293074B (zh) 2018-12-10 2018-12-10 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN111293074A true CN111293074A (zh) 2020-06-16
CN111293074B CN111293074B (zh) 2022-12-02

Family

ID=71030628

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811506593.3A Active CN111293074B (zh) 2018-12-10 2018-12-10 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN111293074B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117253850A (zh) * 2023-11-15 2023-12-19 合肥晶合集成电路股份有限公司 互连开口的形成方法以及互连结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1667812A (zh) * 2004-02-27 2005-09-14 恩益禧电子股份有限公司 半导体器件及其制造方法
US20130320544A1 (en) * 2012-05-29 2013-12-05 International Business Machines Corporation Corrosion/etching protection in integration circuit fabrications
CN104008996A (zh) * 2013-02-27 2014-08-27 格罗方德半导体公司 于金属接触和互连件间具覆盖层的集成电路及其制造方法
CN108040499A (zh) * 2015-06-26 2018-05-15 英特尔公司 防止通孔着落短接的倒置选择性电介质交联

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1667812A (zh) * 2004-02-27 2005-09-14 恩益禧电子股份有限公司 半导体器件及其制造方法
US20130320544A1 (en) * 2012-05-29 2013-12-05 International Business Machines Corporation Corrosion/etching protection in integration circuit fabrications
CN104008996A (zh) * 2013-02-27 2014-08-27 格罗方德半导体公司 于金属接触和互连件间具覆盖层的集成电路及其制造方法
CN108040499A (zh) * 2015-06-26 2018-05-15 英特尔公司 防止通孔着落短接的倒置选择性电介质交联

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117253850A (zh) * 2023-11-15 2023-12-19 合肥晶合集成电路股份有限公司 互连开口的形成方法以及互连结构的形成方法
CN117253850B (zh) * 2023-11-15 2024-02-02 合肥晶合集成电路股份有限公司 互连开口的形成方法以及互连结构的形成方法

Also Published As

Publication number Publication date
CN111293074B (zh) 2022-12-02

Similar Documents

Publication Publication Date Title
US6924228B2 (en) Method of forming a via contact structure using a dual damascene technique
CN108074861B (zh) 半导体结构及其制造方法
US7470616B1 (en) Damascene wiring fabrication methods incorporating dielectric cap etch process with hard mask retention
US7256502B2 (en) Metal interconnections for semiconductor devices including a buffer layer on a trench sidewall
US9613880B2 (en) Semiconductor structure and fabrication method thereof
CN107731739B (zh) 半导体结构的形成方法
TW201924012A (zh) 半導體裝置及其製造方法
US9659813B1 (en) Interconnection and manufacturing method thereof
KR102447671B1 (ko) 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US9431292B1 (en) Alternate dual damascene method for forming interconnects
KR20170010710A (ko) 반도체 디바이스 및 그 제조 방법
US8853095B1 (en) Hybrid hard mask for damascene and dual damascene
CN106409752B (zh) 半导体结构的形成方法
CN106409751B (zh) 半导体结构的形成方法
US20120199980A1 (en) Integrated circuits having interconnect structures and methods for fabricating integrated circuits having interconnect structures
CN108962817B (zh) 半导体结构及其形成方法
CN115116938A (zh) 半导体结构及其形成方法
CN111293074B (zh) 半导体结构及其形成方法
US10468348B2 (en) Method for manufacturing interconnection
JP4638139B2 (ja) 半導体素子の金属配線形成方法
US20220238667A1 (en) Semiconductor structure and forming method thereof
US20230011792A1 (en) Self-Aligned Interconnect Structure And Method Of Forming The Same
US20220102138A1 (en) Interconnect Structure for Semiconductor Devices
US7332427B2 (en) Method of forming an interconnection line in a semiconductor device
US20210384072A1 (en) Semiconductor structure and forming method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant