CN117253850B - 互连开口的形成方法以及互连结构的形成方法 - Google Patents

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Abstract

本发明提供了一种互连开口的形成方法以及互连结构的形成方法，通过刻蚀碳材料层以形成占位结构，所述占位结构包括碳材料柱以及所述碳材料柱限定的容置空间；接着形成低K介质层，所述低K介质层覆盖所述占位结构外的所述基底结构以及填充所述容置空间；然后再去除所述容置空间中的所述低K介质层以及灰化去除所述碳材料柱以形成互连开口。在此，利用所述碳材料柱对于所述低K介质层的遮蔽与保护，从而在灰化去除所述碳材料柱以形成互连开口时，可以避免/减少对于所述低K介质层的伤害，形成具有较佳侧壁形貌的互连开口，提高了工艺质量与可靠性。进一步的，填充所述互连开口以形成互连结构，能够得到高质量、高可靠性的互连结构。

Description

互连开口的形成方法以及互连结构的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件中互连开口的形成方法以及互连结构的形成方法。
背景技术
随着半导体技术的发展，集成电路向着高集成度的方向发展。高集成度的要求使半导体器件的线宽越来越小，线宽的减小对集成电路的制造工艺提出了更高的要求。
半导体器件通常由多层金属层、多层介质层形成，所述多层金属层由设置于介质层中的插塞实现金属层之间的电连接，随着线宽的减小，现在介质层多采用介电常数小于3的低介电常数的介质材料。
现有技术在形成低K（介电常数小于3）介质层之后，通常采用等离子刻蚀工艺（Plasma）在所述低K介质层中形成互连开口，并进而在所述互连开口中填充导电材料（通常为金属铜），以形成互连结构。
等离子刻蚀工艺（Plasma）对于低K介质层的损害比较大，使得所形成的互连开口的侧壁形貌较差，由此将会导致低K介质层的K值（介电常数）升高，从而增加了电阻电容延时（RC delay）。因此，如何避免互连开口中等离子刻蚀工艺（Plasma）对于侧壁的损害，成了本领域技术人员亟待解决的一个问题。
发明内容
本发明的目的在于提供一种互连开口的形成方法以及互连结构的形成方法，以解决现有技术中互连开口形成过程中易于对侧壁造成损害的问题。
为了实现上述目的，本发明提供了一种互连开口的形成方法，所述互连开口的形成方法包括：
提供一基底结构，并在所述基底结构上形成碳材料层；
刻蚀所述碳材料层以暴露出部分所述基底结构并形成一占位结构，所述占位结构包括碳材料柱以及所述碳材料柱限定的容置空间；
在所述基底结构上形成低K介质层，所述低K介质层覆盖所述占位结构外的所述基底结构以及填充所述容置空间；
去除所述容置空间中的所述低K介质层；以及，
灰化去除所述碳材料柱以形成互连开口。
可选的，在所述的互连开口的形成方法中，所述灰化去除所述碳材料柱以形成互连开口的步骤包括：利用臭氧灰化去除所述碳材料柱以形成所述互连开口。
可选的，在所述的互连开口的形成方法中，在所述基底结构表面延伸的方向上，所述碳材料柱的宽度是所述占位结构的宽度的30%以下。
可选的，在所述的互连开口的形成方法中，所述刻蚀所述碳材料层以暴露出部分所述基底结构并形成一占位结构，所述占位结构包括碳材料柱以及所述碳材料柱限定的容置空间的步骤中，所述占位结构用于形成互连开口，所述占位结构的宽度与所述互连开口的宽度相同。
可选的，在所述的互连开口的形成方法中，所述刻蚀所述碳材料层以暴露出部分所述基底结构并形成一占位结构，所述占位结构包括碳材料柱以及所述碳材料柱限定的容置空间的步骤中，所述碳材料柱呈环形。
可选的，在所述的互连开口的形成方法中，所述基底结构包括半导体衬底、形成于所述半导体衬底上的互连层以及覆盖所述互连层的盖帽层；
所述去除所述容置空间中的所述低K介质层的步骤中，还去除部分所述盖帽层，以暴露出所述互连层；
所述互连开口包括相连的第一互连开口和第二互连开口，其中，所述低K介质层形成所述第一互连开口的侧壁，所述盖帽层形成所述第二互连开口的侧壁，在所述互连开口中，所述盖帽层突出于所述低K介质层外。
可选的，在所述的互连开口的形成方法中，所述在所述基底结构上形成碳材料层的步骤包括：利用旋涂工艺在所述基底结构上形成所述碳材料层。
可选的，在所述的互连开口的形成方法中，所述去除所述容置空间中的所述低K介质层的步骤包括：
形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述碳材料柱以及部分所述低K介质层，暴露出所述容置空间中的所述低K介质层；以及，
刻蚀去除暴露出的所述低K介质层。
可选的，在所述的互连开口的形成方法中，所述灰化去除所述碳材料柱以形成互连开口的步骤包括：同时灰化去除所述图形化的光刻胶层以及所述碳材料柱。
本发明还提供一种互连结构的形成方法，所述互连结构的形成方法包括：
采用如上所述的互连开口的形成方法以形成互连开口；以及，
在所述互连开口中填充导电材料以形成互连结构。
在本发明提供的互连开口的形成方法以及互连结构的形成方法中，通过刻蚀碳材料层以形成占位结构，所述占位结构包括碳材料柱以及所述碳材料柱限定的容置空间；接着形成低K介质层，所述低K介质层覆盖所述占位结构外的所述基底结构以及填充所述容置空间；然后再去除所述容置空间中的所述低K介质层以及灰化去除所述碳材料柱以形成互连开口。在此，利用所述碳材料柱对于所述低K介质层的遮蔽与保护，从而在灰化去除所述碳材料柱以形成互连开口时，可以避免/减少对于所述低K介质层的伤害，形成具有较佳侧壁形貌的互连开口，提高了工艺质量与可靠性。进一步的，填充所述互连开口以形成互连结构，能够得到高质量、高可靠性的互连结构。
附图说明
图1是本发明实施例的互连开口的形成方法的流程示意图。
图2是本发明实施例的形成碳材料层的结构示意图。
图3是本发明实施例的形成占位结构的结构示意图。
图4是本发明实施例的形成低K介质层的结构示意图。
图5是本发明实施例的去除容置空间中的低K介质层的结构示意图。
图6是本发明实施例的去除碳材料柱的示意图。
图7是本发明实施例的形成互连结构的结构示意图。
其中，附图标记说明如下：
100-基底结构；110-半导体衬底；120-互连层；121-介质层；122-导线；130-盖帽层；200-碳材料层；210-占位结构；211-碳材料柱；212-容置空间；300-硬掩膜层；310-第一光刻胶层；320-第二光刻胶层；400-低K介质层；410-互连开口；412-第一互连开口；414-第二互连开口；500-互连结构；502-第一互连结构；504-第二互连结构；h1、h2-宽度。
具体实施方式
以下结合附图和具体实施例对本发明提出的互连开口的形成方法以及互连结构的形成方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明使用的术语仅仅是出于描述特定实施方式的目的，而非旨在限制本发明。除非本申请文件中另作定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本发明说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
本发明的核心思想在于，提供一种互连开口的形成方法以及互连结构的形成方法，通过刻蚀碳材料层以形成占位结构，所述占位结构包括碳材料柱以及所述碳材料柱限定的容置空间；接着形成低K介质层，所述低K介质层覆盖所述占位结构外的所述基底结构以及填充所述容置空间；然后再去除所述容置空间中的所述低K介质层以及灰化去除所述碳材料柱以形成互连开口。在此，利用所述碳材料柱对于所述低K介质层的遮蔽与保护，从而在灰化去除所述碳材料柱以形成互连开口时，可以避免/减少对于所述低K介质层的伤害，形成具有较佳侧壁形貌的互连开口，提高了工艺质量与可靠性。进一步的，填充所述互连开口以形成互连结构，能够得到高质量、高可靠性的互连结构。
具体的，请参考图1，其为本发明实施例的互连开口的形成方法的流程示意图。如图1所示，所述互连开口的形成方法包括：
步骤S10：提供一基底结构，并在所述基底结构上形成碳材料层；
步骤S20：刻蚀所述碳材料层以暴露出部分所述基底结构并形成一占位结构，所述占位结构包括碳材料柱以及所述碳材料柱限定的容置空间；
步骤S30：在所述基底结构上形成低K介质层，所述低K介质层覆盖所述占位结构外的所述基底结构以及填充所述容置空间；
步骤S40：去除所述容置空间中的所述低K介质层；以及，
步骤S50：灰化去除所述碳材料柱以形成互连开口。
具体的，请参考图2至图6，其为本发明实施例的形成互连开口的主要过程示意图。
首先，请参考图2，提供一基底结构100。在本申请实施例中，所述基底结构100包括半导体衬底110，其中，所述半导体衬底110的材质可以是硅、锗、锗硅、碳化硅、氮化镓等，或者，所述半导体衬底110的材质还可以是绝缘体上硅、绝缘体上锗等。进一步的，所述半导体衬底110中可以形成有源区、漏区等结构。在本申请实施例中，所述基底结构100还包括形成于所述半导体衬底110上的互连层120，所述互连层120例如可以包括介质层121以及形成于所述介质层121中的导线122。其中，所述介质层121的材质例如可以为低K介电材料，所述导线122的材质例如可以为金属铜，本申请对此不作限定。在本申请实施例中，所述基底结构100还包括覆盖所述互连层120的盖帽层130，用以保护所述导线122和/或所述介质层121。所述盖帽层130例如可以包括硅碳氮层（SiCN，图中未示出）和/或二氧化硅层等，可以起到刻蚀停止层的作用，以防止上层的刻蚀工艺伤害到下层的互连层120。其中，所述基底结构100可以包括单层所述互连层120和单层所述盖帽层130，也可以包括多层所述互连层120和多层所述盖帽层130，本申请对此不作限定。在本申请的其他实施例中，所述基底结构100还可以包括其他半导体结构/器件，本申请对此不作限定。
请继续参考图2，在本申请实施例中，接着，在所述基底结构100上形成碳材料层200。优选的，利用旋涂工艺形成所述碳材料层200。较佳地，所述碳材料层200的厚度大于或者等于待形成的互连开口的深度。在本申请实施例中，所述碳材料层200的厚度和待形成的互连开口的深度相同。
在本申请实施例中，接着，在所述碳材料层200上依次形成硬掩膜层300和第一光刻胶层310，通过所述硬掩膜层300以在光刻工艺中保护其下的所述碳材料层200。接着，对所述第一光刻胶层310执行光刻工艺，以形成图形化的第一光刻胶层310，暴露出部分所述硬掩膜层300。
如图2和图3所示，以图形化的所述第一光刻胶层310为掩膜，刻蚀所述碳材料层200以形成占位结构210并暴露出部分所述基底结构100，在此具体暴露出部分所述盖帽层130。在此，还刻蚀所述硬掩膜层300以去除部分所述硬掩膜层300。在本申请实施例中，所述占位结构210包括碳材料柱211以及所述碳材料柱211限定的容置空间212，即所述占位结构210的侧壁通过所述碳材料层200形成。其中，所述占位结构210的横截面（即沿着所述基底结构100表面的延伸方向的截面）宽度限定了待形成的互连开口的横截面宽度。在本申请实施例中，所述占位结构210的形状以及大小与待形成的互连开口的形状以及大小相同。
优选的，在所述基底结构100表面延伸的方向上，所述碳材料柱211的宽度h1是所述占位结构210的宽度h2的30%以下。由此，既能够很好地保护与遮蔽后续形成的低K介质层，以形成具有较佳侧壁形貌的互连开口，后续又能够高效、可靠地去除所述碳材料柱211。较佳的，所述碳材料柱211的壁厚均匀，所述碳材料柱211呈环形形成于所述基底结构100上，其限定的容置空间212例如可以呈方形或者圆形等。接着，去除图形化的所述第一光刻胶层310和剩余的所述硬掩膜层300，例如，可以先通过灰化工艺去除图形化的所述第一光刻胶层310，接着通过剥离工艺去除剩余的所述硬掩膜层300。
请参考图4，接着，在所述基底结构100上形成低K介质层400，所述低K介质层400的介电常数优选小于3，例如所述低K介质层400的材质可以为聚酰亚胺等。其中，所述低K介质层400覆盖暴露出的所述基底结构100，并且还覆盖所述占位结构210。在本申请实施例中，所述低K介质层400覆盖所述碳材料柱211并且填充所述容置空间212。进一步的，研磨所述低K介质层400以暴露出所述占位结构210的顶面，在此，暴露出所述碳材料柱211的顶面。其中，所述容置空间212中保留有所述低K介质层400，所述低K介质层400的表面平坦，并与所述碳材料柱211的顶面齐平。
如图5所示，在本申请实施例中，接着，形成第二光刻胶层320，所述第二光刻胶层320覆盖所述低K介质层400和所述占位结构210。对所述第二光刻胶层320执行光刻工艺以形成图形化的所述第二光刻胶层320，图形化的所述第二光刻胶层320覆盖所述碳材料柱211以及部分所述低K介质层400，暴露出所述容置空间212内的所述低K介质层400。在本申请的其他实施例中，图形化的所述第二光刻胶层320也可以暴露出所述容置空间212内的所述低K介质层400以及所述碳材料柱211。接着，以图形化的所述第二光刻胶层320为掩膜，对所述容置空间212内的所述低K介质层400执行刻蚀工艺，以去除所述容置空间212内的所述低K介质层400。例如，可以采用等离子刻蚀工艺去除所述容置空间212内的所述低K介质层400。
在此，所述容置空间212内的所述低K介质层400全部去除，由于所述碳材料柱211的存在，对所述容置空间212内的所述低K介质层400执行干法刻蚀工艺时，不会伤害到所述容置空间212外的所述低K介质层400的侧壁，也即不会伤害到将形成的互连开口的侧壁。在本申请实施例中，接着，去除图形化的所述第二光刻胶层320，例如可以通过灰化工艺去除图形化的所述第二光刻胶层320。在本申请的其他实施例中，也可以先不去除图形化的所述第二光刻胶层320，而在后续去除所述碳材料柱211时，同时去除。
请继续参考图5，在本申请实施例中，对所述容置空间212内的所述低K介质层400执行刻蚀工艺，以去除所述容置空间212内的所述低K介质层400的同时，还去除部分所述盖帽层130，以暴露出所述互连层。具体的，去除所述容置空间212内的所述低K介质层400覆盖的所述盖帽层130，以暴露出导线122。在本申请实施例中，剩余的所述盖帽层130覆盖所述介质层121并延伸覆盖部分所述导线122。由此，不仅可以简化工艺，还能够避免刻蚀所述盖帽层130的过程中对于所述占位结构210外的所述低K介质层400造成伤害，提高了工艺可靠性。进一步的，所述碳材料柱211和所述盖帽层130还能够保护下层的所述介质层121，进一步提高了工艺可靠性。
在本申请的其他实施例中，也可以仅刻蚀去除所述容置空间212内的所述低K介质层400，即刻蚀工艺停止在所述基底结构100的表面。
接着，如图6所示，去除所述占位结构210以暴露出部分所述基底结构100并形成互连开口410，所述互连开口410的侧壁通过所述低K介质层400形成。其中，所述互连开口410的截面宽度即为所述占位结构210的截面宽度。具体的，利用臭氧去除所述碳材料柱211。在此，利用所述臭氧（O3）和所述碳材料柱211的氧化反应生成二氧化碳（CO2），由此能够很方便地去除所述碳材料柱211并且不会伤害到所述低K介质层400的侧壁，从而使得所形成的互连开口410具有高质量、高可靠性的侧壁，提高了所形成的互连开口410的质量与可靠性。在本申请的其他实施例中，可以同时通过灰化工艺去除所述碳材料柱211和图形化的所述第二光刻胶层320。
请继续参考图6，在本申请实施例中，所述互连开口410包括相连的第一互连开口412和第二互连开口414，其中，所述低K介质层400形成所述第一互连开口412的侧壁，所述盖帽层130形成所述第二互连开口414的侧壁，在所述互连开口410中，所述盖帽层130突出于所述低K介质层400外。在此，由于所述占位结构210对于所述低K介质层400具有遮蔽与保护作用，由此，所述第一互连开口412具有很好的侧壁形貌；而等离子刻蚀工艺对于所述盖帽层130基本没有损害，因此所述第二互连开口414也具有很好的侧壁形貌，由此能够得到侧壁形貌佳的互连开口410。
如图7所示，在本申请实施例中，进一步地还包括在所述互连开口410中填充导电材料以形成互连结构500。其中，所述导电材料例如为金属，具体的，所述导电材料可以为铜、金等。所述互连开口410具有较佳的开口形貌，相应的，能够提高所述形成的互连结构500的质量与可靠性。
相应的，在本实施例中，所述互连结构500包括相连的第一互连结构502和第二互连结构504，所述第一互连结构502位于所述低K介质层400中，所述第二互连结构504位于所述盖帽层130中，其中，所述第一互连结构502的截面宽度大于所述第二互连结构504的截面宽度。
综上可见，在本申请实施例中，通过刻蚀碳材料层200以形成占位结构210，所述占位结构210包括碳材料柱211以及所述碳材料柱211限定的容置空间212；接着形成低K介质层400，所述低K介质层400覆盖所述占位结构210外的所述基底结构100以及填充所述容置空间212；然后再去除所述容置空间212中的所述低K介质层400以及灰化去除所述碳材料柱211以形成互连开口410。在此，利用所述占位结构210对于所述低K介质层400的遮蔽与保护，从而在形成所述互连开口410时，可以避免/减少对于所述低K介质层400的伤害，提高了工艺质量与可靠性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种互连开口的形成方法，其特征在于，所述互连开口的形成方法包括：
提供一基底结构，并在所述基底结构上形成碳材料层；
刻蚀所述碳材料层以暴露出部分所述基底结构并形成一占位结构，所述占位结构包括碳材料柱以及所述碳材料柱限定的容置空间，所述碳材料柱呈环形；
在所述基底结构上形成低K介质层，所述低K介质层覆盖所述占位结构外的所述基底结构以及填充所述容置空间；
去除所述容置空间中的所述低K介质层；以及，
灰化去除所述碳材料柱以形成互连开口。
2.如权利要求1所述的互连开口的形成方法，其特征在于，所述灰化去除所述碳材料柱以形成互连开口的步骤包括：利用臭氧灰化去除所述碳材料柱以形成所述互连开口。
3.如权利要求1所述的互连开口的形成方法，其特征在于，在所述基底结构表面延伸的方向上，所述碳材料柱的宽度是所述占位结构的宽度的30%以下。
4.如权利要求1所述的互连开口的形成方法，其特征在于，所述刻蚀所述碳材料层以暴露出部分所述基底结构并形成一占位结构，所述占位结构包括碳材料柱以及所述碳材料柱限定的容置空间的步骤中，所述占位结构用于形成互连开口，所述占位结构的宽度与所述互连开口的宽度相同。
5.如权利要求1所述的互连开口的形成方法，其特征在于，所述基底结构包括半导体衬底、形成于所述半导体衬底上的互连层以及覆盖所述互连层的盖帽层；
所述去除所述容置空间中的所述低K介质层的步骤中，还去除部分所述盖帽层，以暴露出所述互连层；
所述互连开口包括相连的第一互连开口和第二互连开口，其中，所述低K介质层形成所述第一互连开口的侧壁，所述盖帽层形成所述第二互连开口的侧壁，在所述互连开口中，所述盖帽层突出于所述低K介质层外。
6.如权利要求1~5中任一项所述的互连开口的形成方法，其特征在于，所述在所述基底结构上形成碳材料层的步骤包括：利用旋涂工艺在所述基底结构上形成所述碳材料层。
7.如权利要求1~5中任一项所述的互连开口的形成方法，其特征在于，所述去除所述容置空间中的所述低K介质层的步骤包括：
形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述碳材料柱以及部分所述低K介质层，暴露出所述容置空间中的所述低K介质层；以及，
刻蚀去除暴露出的所述低K介质层。
8.如权利要求7所述的互连开口的形成方法，其特征在于，所述灰化去除所述碳材料柱以形成互连开口的步骤包括：同时灰化去除所述图形化的光刻胶层以及所述碳材料柱。
9.一种互连结构的形成方法，其特征在于，所述互连结构的形成方法包括：
采用如权利要求1~8中任一项所述的互连开口的形成方法以形成互连开口；以及，
在所述互连开口中填充导电材料以形成互连结构。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499606A (zh) * 2002-10-24 2004-05-26 国际商业机器公司 甚低有效介电常数互连结构及其制造方法
CN104022071A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104022070A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104134630A (zh) * 2014-08-20 2014-11-05 上海华力微电子有限公司 一种减少超低介质常数薄膜侧壁损伤的方法
CN104253081A (zh) * 2013-06-26 2014-12-31 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
EP3264458A1 (en) * 2016-07-01 2018-01-03 Semiconductor Manufacturing International Corporation (Shanghai) Method for capping cu layer using graphene in semiconductor
CN110211920A (zh) * 2018-02-28 2019-09-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN111293074A (zh) * 2018-12-10 2020-06-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140127901A1 (en) * 2012-11-08 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Low-k damage free integration scheme for copper interconnects

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499606A (zh) * 2002-10-24 2004-05-26 国际商业机器公司 甚低有效介电常数互连结构及其制造方法
CN104022071A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104022070A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104253081A (zh) * 2013-06-26 2014-12-31 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104134630A (zh) * 2014-08-20 2014-11-05 上海华力微电子有限公司 一种减少超低介质常数薄膜侧壁损伤的方法
EP3264458A1 (en) * 2016-07-01 2018-01-03 Semiconductor Manufacturing International Corporation (Shanghai) Method for capping cu layer using graphene in semiconductor
CN107564888A (zh) * 2016-07-01 2018-01-09 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
CN110211920A (zh) * 2018-02-28 2019-09-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN111293074A (zh) * 2018-12-10 2020-06-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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