CN111446206B - 金属线自对准二次成型工艺方法 - Google Patents

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Abstract

本发明提供了一种金属线自对准二次成型工艺方法，包括：提供一半导体衬底，且在所述半导体衬底上生长复合膜层，所述复合膜层从下至上依次包括层间介质层、第一硬掩膜层、刻蚀停止层、芯核牺牲层以及第二硬掩膜层，其中所述刻蚀停止层包括碳掺杂的氮化硅，且其碳掺杂浓度大于40％；图形化所述第二硬掩膜层和芯核牺牲层；在图形化的芯核牺牲层的侧壁上生长侧墙；除去图形化的芯核牺牲层；刻蚀所述刻蚀停止层、第一硬掩膜层和层间介质层，形成沟槽，并在所述沟槽中填充金属材料形成金属线。即通过增加碳掺杂的氮化硅中的碳掺杂浓度至40％以上，有效地提高了复合膜层抗高温和抗刻蚀的能力，防止膜层剥离和图形倒塌，进而避免金属线变形。

Description

金属线自对准二次成型工艺方法
技术领域
本发明涉及半导体领域，尤其涉及一种金属线自对准二次成型工艺方法。
背景技术
集成电路设计尺寸小于40nm以后，自对准二次成型工艺被发明并使用。而19nmNAND技术中后段金属线最小线宽仅为26nm，原有的金属线自对准二次成型工艺方法存在明显的金属线变形现象。分析原因为：一次成型中使用的氮化硅薄膜(作为刻蚀停止层)在530℃高温下发生膜质变化，在干刻和湿刻后发生严重的底切而导致薄膜剥离和图形倒塌，从而影响到二次成型后的用于填充金属线的沟槽图形，因此会使最终形成的金属线变形。
发明内容
本发明的目的在于提供一种金属线自对准二次成型工艺方法，以解决金属线自对准二次成型工艺方法中因膜层剥离导致侧墙图形倒塌问题。
为了实现上述目的，本发明提供了一种金属线自对准二次成型工艺方法，包括：
步骤S1：提供一半导体衬底，且在所述半导体衬底上生长复合膜层，所述复合膜层从下至上依次包括层间介质层、第一硬掩膜层、刻蚀停止层、芯核牺牲层以及第二硬掩膜层，其中，所述刻蚀停止层包括碳掺杂的氮化硅，且其碳掺杂浓度大于40％；
步骤S2：图形化所述第二硬掩膜层，并以图形化的第二硬掩膜层为掩膜，刻蚀所述芯核牺牲层，形成图形化的芯核牺牲层；
步骤S3：去除所述第二硬掩膜层，并在所述图形化的芯核牺牲层的侧壁上生长侧墙；
步骤S4：去除图形化的芯核牺牲层；
步骤S5：以所述侧墙为掩膜，刻蚀所述刻蚀停止层和第一硬掩膜层，形成图形化的第一硬掩膜层；
步骤S6：去除所述侧墙和所述刻蚀停止层，且以图形化的第一硬掩膜层为掩膜刻蚀所述层间介质层，以形成相应的沟槽，并在所述沟槽中填充金属材料以形成金属线。
可选的，在所述的金属线自对准二次成型工艺方法中，在所述步骤S1中，在所述半导体衬底上生长复合膜层之前，先在所述半导体衬底上形成衬底保护层，且在步骤S6中，以图形化的第一硬掩膜层为掩膜刻蚀所述层间介质层时，还刻蚀打开所述衬底保护层，以形成暴露出所述半导体衬底表面的沟槽。
可选的，在所述的金属线自对准二次成型工艺方法中，在所述步骤S3中，形成所述侧墙的设备包括炉管。
可选的，在所述的金属线自对准二次成型工艺方法中，在所述步骤S3中，形成所述侧墙的工艺温度大于500℃。
可选的，在所述的金属线自对准二次成型工艺方法中，在所述步骤S2中，图形化所述第二硬掩膜层的方法包括：
步骤S21：在所述第二硬掩膜层的上方涂敷光刻胶，并进行光刻曝光形成图形化的光刻胶；
步骤S22：以所述图形化的光刻胶为掩膜刻蚀所述第二硬掩膜层，形成图形化的第二硬掩膜层。
可选的，在所述的金属线自对准二次成型工艺方法中，在所述步骤S4中，去除所述图形化的芯核牺牲层的方法包括湿法刻蚀。
可选的，在所述的金属线自对准二次成型工艺方法中，所述湿法刻蚀试剂包括氢氟酸。
可选的，在所述的金属线自对准二次成型工艺方法中，在所述步骤S1中，提供的所述半导体衬底包括基底、在所述基底上形成的器件以及覆盖所述器件的介质层，所述器件具有电极，所述介质层中形成有接触插塞，所述接触插塞形成于所述器件的相应的电极的上方且所述接触插塞的底部与所述电极电接触。
可选的，在所述的金属线自对准二次成型工艺方法中，所述接触插塞通过接触孔刻蚀和填充工艺形成，且所述接触插塞的材料包括铝、铜、镍、钛以及含有钨、铝、铜、镍、钛的合金中的任一种。
可选的，在所述的金属线自对准二次成型工艺方法中，在所述步骤S6中，形成的所述沟槽将相应的所述接触插塞的顶部暴露出来，以使得形成的所述金属线的底部与相应的所述接触插塞的顶部电接触。
综上所述，本发明提供了一种金属线自对准二次成型工艺方法，通过以碳掺杂浓度至40％以上的碳掺杂的氮化硅作为刻蚀停止层，可以防止该刻蚀停止层在高温环境中发生不良的膜层性质改变，由此能有效地提高复合膜层的整体抗高温和抗刻蚀的能力，避免刻蚀停止层在后续刻蚀工艺中发生底切而导致膜层剥离的问题，从而解决因膜层剥离导致侧墙倒塌的问题，顺利实现用于制作金属线的沟槽的二次成型的图形定义，最终避免了形成的金属线变形的问题，提高了器件性能和产品良率。
附图说明
图1为一种金属线自对准二次成型工艺方法中的半导体衬底以及复合膜层的结构示意图；
图2为一种金属线自对准二次成型工艺方法中步骤S02完成后的半导体衬底以及复合膜层的结构示意图；
图3～图4为一种金属线自对准二次成型工艺方法中步骤S04完成后的半导体衬底以及复合膜层的剖面图以及俯视图；
图5～图7为一种金属线自对准二次成型工艺方法中步骤S02完成后、步骤S04完成后以及步骤S06完成后的半导体衬底以及复合膜层的示意图；
图8为本发明一实施例中一种金属线自对准二次成型工艺方法中的半导体衬底以及复合膜层的结构示意图；
图9为本发明一实施例中一种金属线自对准二次成型工艺方法中步骤S2完成之后的半导体衬底以及复合膜层的结构示意图；
图10为本发明一实施例中一种金属线自对准二次成型工艺方法中步骤S3完成之后的半导体衬底以及复合膜层的结构示意图；
图11为本发明一实施例中一种金属线自对准二次成型工艺方法中步骤S4完成之后的半导体衬底以及复合膜层的结构示意图；
图12和图13为图11中在步骤S4完成之后的半导体衬底以及复合膜层的结构的剖面图和俯视图；
图14为本发明一实施例中一种金属线自对准二次成型工艺方法中步骤S5完成之后的半导体衬底以及复合膜层的结构示意图；
图15为本发明一实施例中一种金属线自对准二次成型工艺方法中步骤S6完成之后的半导体衬底以及复合膜层的结构示意图；
图16为SiCN中碳元素掺杂浓度与膜层剥离颗数关系的柱形图；
其中，图1～图7中：
01-半导体衬底，0101-接触插塞，02-SiN层，03-层间介质层，04-第一硬掩膜层，05-氧化硅层，06-刻蚀停止层，07-芯核牺牲层，08-第二硬掩膜层，0601-损伤部分；
图8～图16中：
10-半导体衬底，101-接触插塞，20-氮化物层，201-图形化的氮化物层，30-层间介质层，301-图形化的层间介质层，40-第一硬掩膜层，401-图形化的第一硬掩膜层，50-氧化物层，60-刻蚀停止层，70-芯核牺牲层，701-图形化的芯核牺牲层，80-第二硬掩膜层，90-侧墙。
具体实施方式
一种金属线自对准二次成型工艺方法的工艺流程为：
步骤S01：参阅图1，提供一半导体衬底01，且在所述半导体衬底01上生长复合膜层，所述复合膜层从下至上依次包括层间介质层03、第一硬掩膜层04、刻蚀停止层06、芯核牺牲层07以及第二硬掩膜层08，其中，所述半导体衬底01上形成有接触插塞0101；在所述层间介质层03和所述半导体衬底01之间还可以包括SiN层02，用作半导体衬底01表面上的衬底保护层；在所述第一硬掩膜层04和所述刻蚀停止层06之间还可以包括氧化硅层05；所述刻蚀停止层06的材料包括碳掺杂的氮化硅(SiCN)，且其中的含碳量一般为0％～30％；所述芯核牺牲层07的材料优选为氧化硅，所述第二硬掩膜层08的材料优选为多晶硅，且所述多晶硅的形成温度大于500℃；
步骤S02：图形化所述第二硬掩膜层08，并以图形化的第二硬掩膜层为掩膜刻蚀所述芯核牺牲层07，形成图形化的芯核牺牲层，即采用第二硬掩膜层为硬掩膜实现第一次图形定义，刻蚀停在所述刻蚀停止层06的上表面；
步骤S03：采用炉管在所述图形化的芯核牺牲层07的侧壁上生长新的多晶硅(大于500℃)作为侧墙，并通过刻蚀定义侧墙尺寸；
步骤S04：通过湿法刻蚀去除侧墙所夹的图形化的芯核牺牲层07；
步骤S05：以所述侧墙为掩膜刻蚀所述刻蚀停止层06和第一硬掩膜层04，形成图形化的第一硬掩膜层，即以侧墙为掩膜定义第一硬掩膜层的尺寸；
步骤S06：以图形化的第一硬掩膜层为掩膜刻蚀所述层间介质层，形成沟槽，并在所述沟槽中填充金属材料形成金属线。其中所述刻蚀停止在所述半导体衬底01的上表面，即以图形化的第一硬掩膜层为掩膜定义最终图形尺寸，实现二次成型。
参阅图2、图3和图4，可以发现，在步骤02完成后，所述刻蚀停止层06的表面已经存在了损伤部分0601，而在步骤S04完成后，出现了图形变形和膜层剥离现象，且最终形成的金属线也出现了变形。可能的原因为：所述刻蚀停止层06中的碳掺杂的氮化硅(SiCN)在530℃高温下膜质发生变化。有研究数据表明，碳掺杂的氮化硅(SiCN)在530℃高温下容易发生如下化学反应：
Figure BDA0002469610930000051
当所述碳掺杂的氮化硅中碳含量较低时，a)不足以将其表面及上方的芯核牺牲层07中吸附的H2O充分反应掉，多余的H2O释放过程中会在刻蚀停止层06的界面留下空洞；b)刻蚀停止层06的表面产物SiOC中碳比重较低甚至为零；以上均导致在后续干刻(步骤S02)和湿刻(步骤S04)时难以形成较大的刻蚀率差异，使得所述刻蚀停止层06产生底切，从而导致膜层剥离，如图3中所示，即使得侧墙底部产生的空洞，进而导致侧墙图形倒塌，最终形成的金属线也出现变形，影响二次成型。参阅图5、图6和图7，分别为步骤S02完成后刻蚀停止层06上表面出现损伤，步骤S04完成后出现图形变形以及步骤S06完成后最终形成的金属线也出现变形的剖面图。即一次成型中使用的碳掺杂的氮化硅在530℃高温下发生膜质变化，在干刻和湿刻后发生严重的底切，产生应力，导致薄膜剥离和侧墙图形倒塌，从而影响到二次成型后的图形，因此会造成最终形成的金属线变形。
为了解决膜层剥离和侧墙图形倒塌问题，本发明提供了一种金属线自对准二次成型工艺方法。通过提高刻蚀停止层(SiCN)中的含碳量，来增加刻蚀停止层及其上方的各相应膜层组成的复合膜层的抗刻蚀和抗高温形变的能力，从而避免膜层剥离和侧墙图形倒塌现象的出现。
本发明所述的一种金属线自对准二次成型工艺方法，包括：
步骤S1：提供一半导体衬底，且在所述半导体衬底上生长复合膜层，所述复合膜层从下至上依次包括层间介质层、第一硬掩膜层、刻蚀停止层、芯核牺牲层以及第二硬掩膜层，其中，所述刻蚀停止层包括碳掺杂的氮化硅，且其碳掺杂浓度大于40％；
步骤S2：图形化所述第二硬掩膜层，并以图形化的第二硬掩膜层为掩膜，刻蚀所述芯核牺牲层，形成图形化的芯核牺牲层；
步骤S3：去除所述第二硬掩膜层，并在所述图形化的芯核牺牲层的侧壁上生长侧墙；
步骤S4：去除图形化的芯核牺牲层；
步骤S5：以所述侧墙为掩膜，刻蚀所述刻蚀停止层和第一硬掩膜层，形成图形化的第一硬掩膜层；
步骤S6：去除所述侧墙和所述刻蚀停止层，且以图形化的第一硬掩膜层为掩膜刻蚀所述层间介质层，以形成相应的沟槽，并在所述沟槽中填充金属材料以形成金属线。
参阅图8，在步骤S1中，提供一半导体衬底10，且所述半导体衬底10包括基底、在所述基底上形成的器件以及覆盖所述器件的介质层，所述器件可以包括MOS晶体管、电阻、电容等电子元件，各个电子元件具有相应的电极，例如MOS晶体管包括栅极以及栅极两侧的掺杂区，且栅极和栅极两侧的掺杂区作为MOS晶体管的三个电极，所述介质层中形成有接触插塞101，且所述接触插塞101形成于相应的电极上方，接触插塞101可以通过本领域技术人员熟知的接触孔刻蚀和填充工艺形成，且所述接触插塞101为导电结构，其材料包括钨、铝、铜、镍、钛以及含有钨、铝、铜、镍、钛的合金中的任一种。
在所述半导体衬底10上生长复合膜层，所述复合膜层从下至上依次包括层间介质层30、第一硬掩膜层40、刻蚀停止层60、芯核牺牲层70以及第二硬掩膜层80。其中，所述层间介质层30的材料优选为氧化物，进一步优选为氧化硅；所述第一硬掩膜层40的材料可以为TiN或者TaN等金属氮化物，优选为TiN；所述刻蚀停止层60的材料为碳掺杂的氮化硅(SiCN)，且其碳掺杂浓度(原子含量)大于40％，即可以采用化学气相沉积的方法形成刻蚀停止层60，且在碳源、氮源和硅源沉积的过程中，调节碳源的量，使最终得到的刻蚀停止层60中的碳掺杂浓度大于40％；所述芯核牺牲层70的材料优选为氧化硅；所述第二硬掩膜层80的材料优选为多晶硅，且所述第二硬掩膜层80的形成温度大于500℃。
在所述层间介质层30和所述半导体衬底10之间还可以包括氮化物层20，所述氮化物层20作为衬底保护层，其材料优选为氮化物，进一步优选为氮化硅。一方面，在半导体衬底10上生长所述层间介质层30过程中，所述氮化物层20可以保护所述半导体衬底10，防止生长所述层间介质层30的工艺对半导体衬底10中的器件造成损伤，另一方面，在后续刻蚀层间介质层30的过程中，所述氮化物层20可以作为刻蚀停止层，来监控刻蚀层间介质层30的刻蚀停止点，以保证形成的沟槽的深度，并避免该刻蚀工艺对半导体衬底10造成不必要的损伤。所述第一硬掩膜层40与所述刻蚀停止层60之间还可以包括氧化物层50，且所述氧化物层50的材料优选为氧化硅，所述氧化物层50可在所述刻蚀停止层60被刻蚀时保护第一硬掩膜层40不被损伤，进而可以提高后续图形化第一硬掩膜层40的效果。
参阅图9，在步骤S2中，图形化所述第二硬掩膜层80的方法包括：
步骤S21：在所述第二硬掩膜层80的上方涂敷光刻胶，并进行光刻曝光形成图形化的光刻胶；
步骤S22：以所述图形化的光刻胶为掩膜刻蚀所述第二硬掩膜层80，形成图形化的第二硬掩膜层。
即在所述第二硬掩膜层80的上方形成光刻胶，然后通过光刻形成满足工艺要求的图案。
在形成所述图形化的第二硬掩膜层之后，以所述图形化的第二硬掩膜层为掩膜刻蚀所述芯核牺牲层70，形成图形化的芯核牺牲层701，即采用第二硬掩膜层80为硬掩膜实现第一次图形定义。所述刻蚀优选为等离子体刻蚀，所述刻蚀停止在所述刻蚀停止层60的上表面。由于所述刻蚀停止层60中的碳掺杂浓度大于40％，因此，在所述第二硬掩膜层形成温度大于500℃时，所述刻蚀停止层60中的碳掺杂的氮化硅能够与所述刻蚀停止层60的表面以及所述芯核牺牲层70中吸附的H2O充分反应，并不会出现H2O的释放，从而所述刻蚀停止层60上并不会出现空洞；此外，所述刻蚀停止层60中的SiCN与H2O充分反应后会生成SiOC，刻蚀停止层60表面产物SiOC中的含碳量也得以提高。因此，碳掺杂的氮化硅中碳掺杂浓度大于40％时，所述芯核牺牲层70与所述刻蚀停止层60具有较高的刻蚀选择比，在形成图形化的芯核牺牲层701的过程中，不易造成所述刻蚀停止层60出现底切现象，减少了薄膜剥离和图形倒塌的现象的出现。
参阅图9至图10，在步骤S3中，去除第二硬掩膜层80，并在所述图形化的芯核牺牲层701的侧壁上生长侧墙90，优选为使用炉管生长侧墙90，并通过刻蚀定义侧墙90尺寸，即所述侧墙90的生长采用的设备优选为炉管，且所述炉管生长侧墙90的温度大于500℃。其中所述侧墙90的材料优选为多晶硅。在所述侧墙90的形成过程中，由于所述刻蚀停止层60中的碳掺杂浓度大于40％，因此，所述的刻蚀停止层60上并不会出现空洞，同时所述刻蚀停止层60中的表面产物SiOC中的含碳量相对较高，所以，在刻蚀定义侧墙90尺寸的工艺中以及后续的湿法刻蚀工艺中均会存在较大的刻蚀率差异，不会对所述刻蚀停止层60的底部造成侵蚀而形成底切的现象，进而不易产生膜层剥离和侧墙图形坍塌的现象。
参阅图11至图13，在步骤S4中，除去图形化的芯核牺牲层701。所述除去图形化的芯核牺牲层701的方法优选为湿法刻蚀，且湿法刻蚀的试剂优选为氢氟酸。除去图形化的芯核牺牲层701之后，所述刻蚀停止层60并没有出现底切的现象，因此也不会出现图形变形和薄膜剥离的现象，最终形成的金属线也不会出现变形。主要是因为刻蚀停止层60中的碳元素掺杂浓度增加，实现膜层性质改变，提高复合膜层抗刻蚀和抗高温形变的能力，从而极大地减少了因薄膜剥离导致的金属线变形现象。
参阅图11和图14，在步骤S5中，以所述侧墙90为掩膜刻蚀所述刻蚀停止层60和第一硬掩膜层40，形成图形化的第一硬掩膜层401。即以所述侧墙90为掩膜刻蚀所述刻蚀停止层60，形成图形化的刻蚀停止层，然后再以所述图形化的刻蚀停止层为掩膜刻蚀所述第一硬掩膜层40，形成图形化的第一硬掩膜层401。
当所述刻蚀停止层60和所述第一硬掩膜层40之间还包括氧化物层50时，在以所述图形化的刻蚀停止层为掩膜刻蚀所述第一硬掩膜层40之前，先刻蚀打开所述氧化物层50。
参阅图14和图15，在步骤S6中，去除所述侧墙90和所述刻蚀停止层60，以所述图形化的第一硬掩膜层401为掩膜刻蚀所述层间介质层30，刻蚀停止在所述半导体衬底10的上表面，以形成暴露出半导体衬底10中的接触插塞101的顶部的沟槽，且进一步在所述沟槽中填充金属材料，并对填充的金属材料的顶部进行化学机械平坦化，直至暴露出第一硬掩膜层40的顶面或者暴露出层间介质层30的顶面，以形成金属线(未图示)。所述沟槽的位置即为图形化的层间介质层301的沟槽位置，即以图形化的第一硬掩膜层为掩膜定义最终图形尺寸，实现二次成型。在以所述图形化的第一硬掩膜层401为掩膜刻蚀所述层间介质层的过程中，所述接触插塞101的顶部被暴露出来，且暴露出的所述接触插塞101顶部与所述沟槽中填充的金属线的底部电接触，以实现电连接。
当所述层间介质层30和所述半导体衬底10之间还包括氮化物层20，在以所述图形化的第一硬掩膜层401为掩膜刻蚀所述层间介质层30时，还刻蚀打开所述衬底保护层，即打开氮化物层20，形成图形化的氮化物层201，以形成暴露出所述半导体衬底10表面的沟槽。
参阅图16可以发现，氮化硅的碳掺杂浓度为20％时，得到的膜层剥离缺陷为37颗(检测50颗)；氮化硅的碳掺杂浓度为50％时，得到的膜层剥离缺陷为5颗(检测50颗)，即氮化硅的碳掺杂浓度增加使得膜层剥离缺陷从37颗减少为5颗(各检测50颗)，失效率从74％改善为10％，顺利实现二次成型。即通过增加SiCN的碳元素掺杂浓度，实现膜层性质改变，极大的减少膜层剥离的出现，从而也减少了因薄膜剥离导致的金属线变形。而SiCN的碳元素掺杂浓度增加至40％以上时，步骤后S2、步骤S4以及步骤S6完成之后并没有出现图形变形以及金属线变形的现象。
本发明提供了一种新的工艺整合方法以解决金属线自对准二次成型工艺方法因应力问题引起的薄膜剥离问题。其效果显著，无额外物质引入，在不影响自对准二次成型其他工艺的情况下，通过调整SiCN的碳元素掺杂浓度，实现膜层性质改变，提高复合膜层抗刻蚀和抗高温形变的能力，从而避免了因薄膜剥离导致的金属线变形现象。
综上所述仅为本发明的较佳实施例而已，并非用来限定本发明的实施范围。即凡依本发明申请专利范围的内容所作的等效变化与修饰，都应为本发明的技术范畴。

Claims (10)

1.一种金属线自对准二次成型工艺方法，其特征在于，包括：
步骤S1：提供一半导体衬底，且在所述半导体衬底上生长复合膜层，所述复合膜层从下至上依次包括层间介质层、第一硬掩膜层、刻蚀停止层、芯核牺牲层以及第二硬掩膜层，其中，所述刻蚀停止层包括碳掺杂的氮化硅，且其碳掺杂浓度大于40％；
步骤S2：图形化所述第二硬掩膜层，并以图形化的第二硬掩膜层为掩膜，刻蚀所述芯核牺牲层，形成图形化的芯核牺牲层；
步骤S3：去除所述第二硬掩膜层，并在所述图形化的芯核牺牲层的侧壁上生长侧墙；
步骤S4：去除图形化的芯核牺牲层；
步骤S5：以所述侧墙为掩膜，刻蚀所述刻蚀停止层和第一硬掩膜层，形成图形化的第一硬掩膜层；
步骤S6：去除所述侧墙和所述刻蚀停止层，且以图形化的第一硬掩膜层为掩膜刻蚀所述层间介质层，以形成相应的沟槽，并在所述沟槽中填充金属材料以形成金属线。
2.如权利要求1所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S1中，在所述半导体衬底上生长复合膜层之前，先在所述半导体衬底上形成衬底保护层，且在步骤S6中，以图形化的第一硬掩膜层为掩膜刻蚀所述层间介质层时，还刻蚀打开所述衬底保护层，以形成暴露出所述半导体衬底表面的沟槽。
3.如权利要求1所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S3中，形成所述侧墙的设备包括炉管。
4.如权利要求3所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S3中，形成所述侧墙的工艺温度大于500℃。
5.如权利要求1所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S2中，图形化所述第二硬掩膜层的方法包括：
步骤S21：在所述第二硬掩膜层的上方涂敷光刻胶，并进行光刻曝光形成图形化的光刻胶；
步骤S22：以所述图形化的光刻胶为掩膜刻蚀所述第二硬掩膜层，形成图形化的第二硬掩膜层。
6.如权利要求1所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S4中，去除所述图形化的芯核牺牲层的方法包括湿法刻蚀。
7.如权利要求6所述的金属线自对准二次成型工艺方法，其特征在于，所述湿法刻蚀试剂包括氢氟酸。
8.如权利要求1所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S1中，提供的所述半导体衬底包括基底、在所述基底上形成的器件以及覆盖所述器件的介质层，所述器件具有电极，所述介质层中形成有接触插塞，所述接触插塞形成于所述器件的相应的电极的上方且所述接触插塞的底部与所述电极电接触。
9.如权利要求8所述的金属线自对准二次成型工艺方法，其特征在于，所述接触插塞通过接触孔刻蚀和填充工艺形成，且所述接触插塞的材料包括铝、铜、镍、钛以及含有钨、铝、铜、镍、钛的合金中的任一种。
10.如权利要求9所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S6中，形成的所述沟槽将相应的所述接触插塞的顶部暴露出来，以使得形成的所述金属线的底部与相应的所述接触插塞的顶部电接触。
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