KR100638972B1 - 반도체 소자의 듀얼 다마신 배선 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 듀얼 다마신 배선 형성 방법은, 제1 금속 배선막 패턴 위에 금속간 절연막 및 희생막 패턴을 순차적으로 형성하는 단계와, 희생막 패턴 사이의 금속간 절연막의 일부 표면을 노출시키는 마스크막 패턴을 희생막 패턴 및 금속간 절연막 상부에 형성하는 단계와, 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 금속간 절연막의 노출 부분을 일정 두께만큼 제거하는 단계와, 마스크막 패턴을 제거하여 희생막 패턴을 노출시키는 단계와, 희생막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제1 금속 배선막 패턴을 노출시키는 비아홀 및 트랜치를 형성하는 단계와, 그리고 비아홀 및 트랜치 내부를 제2 금속 배선막 패턴으로 채우는 단계를 포함한다.
듀얼 다마신, 식각 정지막, 질화막, RC 지연
Description
도 1 내지 도 7은 종래의 듀얼 다마신 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 8 내지 도 14는 본 발명에 따른 듀얼 다마신 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 듀얼 다마신 배선 형성 방법에 관한 것이다.
최근 전기적 특성이 알루미늄(Al)이나 텅스텐(W)보다 좋은 구리(Cu) 배선이 도입되면서, 구리에 대한 건식 식각의 어려움을 극복하기 위한 듀얼 다마신(dual damascene) 공정이 널리 사용되고 있다. 이 듀얼 다마신 공정에 따르면, 비아홀 및 트랜치를 먼저 형성한 후 비아홀 및 트랜치 내부를 구리막으로 채운 뒤에 평탄화 공정을 수행한다.
도 1 내지 도 7은 종래의 반도체 소자의 듀얼 다마신 배선 형성 방법을 설명 하기 위하여 나타내 보인 단면도들이다.
도 1 내지 도 7을 참조하면, 먼저 하부 절연막(100)내에 배치되는 제1 금속 배선막 패턴(100) 위에 식각 정지막(120) 및 금속간 절연막(130)을 순차적으로 형성한다(도 1 참조). 다음에 소정의 마스크막 패턴(미도시)을 이용한 식각 공정으로 금속간 절연막(130)을 관통하여 식각 정지막(120)을 노출시키는 비아홀(140)을 형성한다(도 2 참조). 다음에 비아홀(140) 내부를 희생막(150)으로 채우고 희생막(150)의 상부를 일정 두께 제거하는 리세스(recess) 공정을 수행한다(도 3 참조). 다음에 금속간 절연막(130) 위에 트랜치 형성용 마스크막 패턴(160)을 형성하고, 이 트랜치 형성용 마스크막 패턴(160)을 식각 마스크로 한 식각 공정으로 트랜치(170)를 형성한다(도 4 참조). 다음에 트랜치 형성용 마스크막 패턴(160)을 제거하는데, 이때 비아홀(140)내에 남아있던 희생막(150)도 함께 제거된다(도6 참조). 다음에 트랜치(170) 및 비아홀(140)을 통해 노출되는 식각 정지막(120)을 제거한다(도 6 참조). 다음에 비아홀(140) 및 트랜치(170) 내부를 채우면서 제1 금속 배선막 패턴(100)에 컨택되는 제2 금속 배선막(180)을 형성하고, 통상의 평탄화 공정을 수행한다(도 7 참조).
이와 같은 종래의 듀얼 다마신 배선 형성 방법에 있어서, 상기 식각 정지막(120)은 비아홀(140) 형성을 위한 식각 공정시 제1 금속 배선막 패턴(100)이 식각 데미지를 입지 않도록 하기 위한 것이다. 따라서 일반적으로 금속간 절연막(130)과의 식각 선택비가 높은 물질막, 예컨대 질화막을 사용하여 형성한다. 잘 알려진 바와 같이 질화막은 비교적 높은 유전율(high-k)을 갖는 물질이다. 따라 서 질화막으로 이루어진 식각 정지막(120)이 완전히 제거되지 못하는 경우 RC 지연을 증가시켜 소자의 성능을 열화시킨다. 최근의 추세에 의하면, RC 지연을 감소시키기 위하여 금속간 절연막(130)으로서 낮은 유전율(low-k)을 갖는 절연막을 사용한다. 그러나 유전율이 높은 질화막으로 이루어진 식각 정지막(120)이 완전히 제거되지 못하는 경우 낮은 유전율의 절연막을 사용하는 효과가 반감된다.
그런데 트랜치(170) 형성을 위한 식각 공정시 발생하는 폴리머가 희생막(150) 상부에 잔존하게 되고, 이 폴리머에 의해 트랜치 형성용 마스크막 패턴(160) 제거시 희생막(150)이 충분히 제거되지 못하는 현상이 발생한다. 이와 같이 희생막(150)이 충분히 제거되지 못하는 경우 후속의 식각 정지막(120) 제거를 위한 식각 공정을 수행하더라도 식각 정지막(120)이 충분히 제거되지 않게 된다. 이를 방지하기 위해서는 남은 희생막(150)을 제거하기 위한 추가 공정, 예컨대 추가 애싱( ashing) 공정이나 또는 후처리(PET; Post Etch Treatment)를 수행하여야 하는데, 이 경우 공정시간이 늘어나고 공정 비용도 증가된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 높은 유전율을 갖는 식각 정지막을 완전히 제거함으로써 소자의 성능을 향상시킬 수 있는 반도체 소자의 듀얼 다마신 배선 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 방법은, 제1 금속 배선막 패턴 위에 금속간 절연막 및 희생막 패 턴을 순차적으로 형성하는 단계; 상기 희생막 패턴 사이의 금속간 절연막의 일부 표면을 노출시키는 마스크막 패턴을 상기 희생막 패턴 및 금속간 절연막 상부에 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 금속간 절연막의 노출 부분을 일정 두께만큼 제거하는 단계; 상기 마스크막 패턴을 제거하여 상기 희생막 패턴을 노출시키는 단계; 상기 희생막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 제1 금속 배선막 패턴을 노출시키는 비아홀 및 트랜치를 형성하는 단계; 및 상기 비아홀 및 트랜치 내부를 제2 금속 배선막 패턴으로 채우는 단계를 포함하는 것을 특징으로 한다.
상기 희생막 패턴을 형성하는 단계는, 상기 금속간 절연막 위에 희생막을 형성하는 단계; 상기 희생막 위에 상기 희생막의 일부 표면을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 희생막의 노출 부분을 제거하여 상기 금속간 절연막의 일부 표면을 노출시키는 희생막 패턴을 형성하는 단계; 및 상기 마스크막 패턴을 제거하는 단계를 포함하는 것이 바람직하다.
상기 금속간 절연막은 저유전 물질막으로 형성하고, 상기 희생막은 상기 금속간 절연막과의 식각 선택비가 높은 고유전 물질막으로 형성하는 것이 바람직하다.
상기 희생막은 질화막으로 형성하는 것이 바람직하다.
상기 제1 금속 배선막 패턴 및 제2 금속 배선막을 구리막으로 형성하는 것이 바람직하다. 이 경우 상기 구리막은 무전해 또는 전기 도금법을 사용하여 형성하는 것이 바람직하다.
상기 희생막 패턴을 식각 마스크로 한 식각 공정은 테이퍼 식각으로 수행하는 것이 바람직하다.
상기 희생막 패턴은 상기 제1 금속 배선막 패턴을 노출시키는 비아홀 및 트랜치를 형성하기 위한 식각 공정에 의해 제거되는 것이 바람직하다.
본 발명에 있어서, 상기 제2 금속 배선막을 상기 비아홀 및 트랜치 내에 매립한 후에 화학적 기계적 평탄화 공정을 수행하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 8 내지 도 14는 본 발명에 따른 듀얼 다마신 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 8을 참조하면, 하부 절연막(200) 내에 배치된 제1 금속 배선막 패턴(210) 위에 금속간 절연막(220) 및 희생막(230)을 순차적으로 형성한다. 제1 금속 배선막 패턴(210)은 무전해 또는 전기 도금법에 의한 구리막으로 형성된다. 금속간 절연막(220)은 저유전율의 절연막, 예컨대 실리콘 산화막이나 FSG(Fluoro-Silicate Glass)막 또는 3.0 이하의 저유전율을 갖는 절연막으로 형성한다. 반면에 희생막(230)은 질화막과 같이 금속간 절연막(220)과의 높은 식각 선택비를 갖는 고 유전율의 절연막으로 형성한다.
다음에 도 9를 참조하면, 희생막(230) 위에 마스크막 패턴(240)을 형성한다. 이 마스크막 패턴(240)은 포토레지스트막 패턴으로 형성할 수 있다. 상기 마스크막 패턴(240)은 개구부(250)를 갖는데, 이 개구부(250)에 의해 희생막(230)의 일부 표면이 노출된다. 상기 마스크막 패턴(240)은 하부의 희생막(230)을 패터닝하기 위한 것이므로, 그 두께를 최대한 얇게 할 수 있다.
다음에 도 10을 참조하면, 상기 마스크막 패턴(도 9의 240)을 식각 마스크로 한 식각 공정으로 희생막(도 9의 230)의 노출 부분을 제거한다. 그러면 금속간 절연막(220)의 일부 표면을 노출시키는 희생막 패턴(235)이 만들어진다. 상기 식각 공정시 희생막 패턴(235)의 노출 부분이 완전히 제거되도록 오버 식각을 수행할 수도 있다. 희생막 패턴(235)을 형성한 후에는 상기 마스크막 패턴(도 9의 240)을 제거한다.
다음에 도 11을 참조하면, 희생막 패턴(235)에 의해 노출되는 금속간 절연막(220)의 표면 중 일부만이 노출되도록 하는 개구부(265)를 갖는 마스크막 패턴(260)을 형성한다. 이 마스크막 패턴(260)은 포토레지스트막 패턴으로 형성할 수 있으며, 희생막 패턴(235)을 완전히 덮는다.
다음에 도 12를 참조하면, 상기 마스크막 패턴(도 11의 260)을 식각 마스크로 한 식각 공정을 수행하여 금속간 절연막(220)의 노출 부분을 일정 깊이만큼 제거한다. 그러면 제1 금속 배선막 패턴(210) 위에 일정 두께의 금속간 절연막(220)이 남아 있게 되는 임시 트랜치(270)가 만들어진다. 이 임시 트랜치(270)는 후속의 식각 공정을 통해 상부의 트랜치와 하부의 비아홀이 형성되도록 한다. 따라서 상기 임시 트랜치(270)의 깊이는 후속의 식각 공정에서 임시 트랜치(270) 하부의 금속간 절연막(220)이 완전히 제거되어 제1 금속 배선막 패턴(210)이 노출될 수 있을 정도의 깊이가 되어야 한다. 이와 같은 임시 트랜치(270)를 형성한 후에는 상기 마스크막 패턴(도 11의 260)을 제거한다.
다음에 도 13을 참조하면, 상기 희생막 패턴(도 12의 235)을 식각 마스크로 한 식각 공정으로 금속간 절연막(220)의 노출 부분을 제거한다. 이때 임시 트랜치(270)의 존재로 인하여 금속간 절연막(220)의 상부에는 트랜치(290)가 만들어지고 금속간 절연막(220)의 하부에는 비아홀(280)이 만들어진다. 상기 식각 공정은 테이퍼(taper) 식각으로 수행하여 비아홀(280) 및 트랜치(290)의 측벽이 기울어지는 프로파일을 갖도록 한다. 이와 같이 형성된 트랜치(290) 및 비아홀(280)은 제1 금속 배선막 패턴의 일부 표면을 완전히 노출시킨다. 한편 상기 희생막 패턴(도 12의 235)은 상기 식각 공정시에 모두 제거된다.
다음에 도 14를 참조하면, 비아홀(280) 및 트랜치(290) 내부가 채워지도록 전면에 제2 금속 배선막(300)을 형성한다. 제2 금속 배선막(300)은 무전해 또는 전기 도금법에 의한 구리막으로 형성한다. 다음에 화학적 기계적 평탄화(CMP) 공정을 수행하여 금속간 절연막(220)의 상부 표면이 노출되도록 하면 듀얼 다마신 배선이 만들어진다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 방법에 의하면, 식각 정지용으로 사용되는 고유전율의 희생막이 완전히 제거되도록 함으로써 RC 지연을 최소화하여 소자의 속도를 증대시킬 수 있으며, 종래의 희생막으로 사용된 포토레지스트막에 대한 추가 애싱 공정이나 후처리 공정이 불필요하므로 수율 향상 및 원가 절감에 큰 효과가 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (9)
- 제1 금속 배선막 패턴 위에 금속간 절연막 및 상기 금속간 절연막 표면의 제1 부분을 노출하는 희생막 패턴을 순차적으로 형성하는 단계;상기 금속간 절연막 표면의 상기 제1 부분의 일부인 제2 부분을 노출하는 마스크막 패턴을 상기 희생막 패턴 및 상기 금속간 절연막 상부에 형성하는 단계;상기 마스크막 패턴을 식각 마스크로 하여 상기 금속간 절연막의 제2 부분을 식각하여 상기 금속간 절연막을 일부 두께만큼 제거하는 단계;상기 마스크막 패턴을 제거하여 상기 희생막 패턴을 노출시키는 단계;상기 희생막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 제1 금속 배선막 패턴을 노출시키는 비아홀 및 트랜치를 형성하는 단계; 및상기 비아홀 및 상기 트랜치 내부를 제2 금속 배선막 패턴으로 채우는 단계를 포함하고,상기 희생막 패턴은 상기 제1 금속 배선막 패턴을 노출하는 상기 비아홀 및 상기 트랜치를 형성하기 위한 상기 식각 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
- 제 1항에 있어서,상기 희생막 패턴을 형성하는 단계는,상기 금속간 절연막 위에 희생막을 형성하는 단계;상기 희생막 위에 상기 희생막의 일부 표면을 노출시키는 마스크막 패턴을 형성하는 단계;상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 희생막의 노출 부분을 제거하여 상기 금속간 절연막 표면의 제1 부분을 노출하는 희생막 패턴을 형성하는 단계; 및상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
- 제 2항에 있어서,상기 금속간 절연막은 저유전 물질막으로 형성하고, 상기 희생막은 상기 금속간 절연막과의 식각 선택비가 높은 고유전 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
- 제 3항에 있어서,상기 희생막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
- 제 1항에 있어서,상기 제1 금속 배선막 패턴 및 제2 금속 배선막을 구리막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
- 제 5항에 있어서,상기 구리막은 무전해 또는 전기 도금법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
- 제 1항에 있어서,상기 희생막 패턴을 식각 마스크로 한 식각 공정은 테이퍼 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
- 삭제
- 제 1항에 있어서,상기 제2 금속 배선막을 상기 비아홀 및 트랜치 내에 매립한 후에 화학적 기계적 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
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