CN104008996A - 于金属接触和互连件间具覆盖层的集成电路及其制造方法 - Google Patents

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A·奥特
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Abstract

本发明涉及于金属接触和互连件间具覆盖层的集成电路及其制造方法，提供的是一种用于制造集成电路的方法。在示例性具体实施例中，用于制造集成电路的方法包括形成电性连接至装置的金属接触结构。选择性地在金属接触结构上形成覆盖层，并且在覆盖层上方沉积层间(interlayer)介电材料。在层间介电材料上方沉积及图案化金属硬掩模，以界定层间介电材料的曝露区。本方法蚀刻层间介电材料的曝露区，以曝露至少一部分覆盖层。本方法包括以蚀刻剂移除金属硬掩模，而覆盖层则将金属接触结构与蚀刻剂完全分隔。沉积金属以形成穿过覆盖层电性连接至金属接触结构的导电通孔。

Description

于金属接触和互连件间具覆盖层的集成电路及其制造方法
技术领域
本发明的技术领域大致关于集成电路以及用于制造积电路的方法，并且更尤指集成电路以及用于制造在金属接触结构与金属互连件之间包括覆盖层的集成电路的方法。
背景技术
光阻掩模在半导体工业中通常是用于图案化如半导体或介电质之类的材料。在一个广为人知的应用中，光阻掩模在双镶嵌制程(dualdamascene process)中是用于在半导体装置后段(BEOL)金属化期间形成金属互连件。双镶嵌制程含括在覆于金属接触结构或如铜层等金属导体层上的介电层上形成光阻掩模。接着根据光阻掩模蚀刻介电层以形成曝露下方的金属接触结构或金属导体层的通孔及/或凹槽(trench)。统称为双镶嵌结构的通孔及凹槽通常是使用两道微影步骤予以界定。于进行微影步骤之后，在沉积导电材料至通孔及/或凹槽以形成互连件之前从介电层移除光阻掩模。
随着半导体装置持续比例化(scaling)，对通孔及凹槽达到所需关键尺寸变得更加困难。因此，金属硬掩模逐渐被用来对通孔及凹槽提供更佳的构形控制(profile control)。金属硬掩模通常是由钛(Ti)或钛氮化物(TiN)所构成。通常在形成双镶嵌结构的通孔及/或凹槽之后进行湿蚀刻制程以移除金属硬掩模。在现有制程中，期望湿蚀刻制程使用的是有效移除金属硬掩模而不影响下方的金属导体和介电材料的蚀刻剂化学。换句话说，需要的是金属掩模蚀刻速率远快于金属导体层和介电层蚀刻速率的蚀刻剂化学。
然而，钛氮化物通常是同时作为金属硬掩模并且作为金属接触结构中的阻障金属。因此，可能难以或无法使用湿蚀刻剂在进行曝露含括有钛氮化物阻障金属的金属接触结构的双镶嵌制程之后选择性移除钛氮化物硬掩模。具体而言，蚀刻剂将在移除金属硬掩模期间于金属接触结构中侵蚀而形成孔洞(void)。或者，相同的金属无法用于金属硬掩模并且用在金属接触结构中。
因此，期望提供改良型集成电路以及有助于移除金属硬掩模，同时又避免侵蚀(attack)下方的金属接触结构的集成电路改良型制造方法。另外，期望提供集成电路以及在金属接触结构与金属互连结构之间形成覆盖层的集成电路制造方法。还有，其它期望特征及特性搭配附图及前述技术领域与背景技术经由后续实施方式及所附权利要求书将变得显而易知。
发明内容
提供的是一种集成电路及用于制造集成电路的方法。在一个示例性具体实施例中，用于制造集成电路的方法包括形成电性连接至装置的金属接触结构。在金属接触结构上选择性地形成覆盖层，并且在覆盖层上方沉积层间介电材料。在层间介电材料上方沉积及图案化金属硬掩模，以界定层间介电材料的曝露区。本方法蚀刻层间介电材料的曝露区，以曝露至少一部分覆盖层。本方法包括以蚀刻剂移除金属硬掩模，同时将金属接触结构与蚀刻剂完全分隔。沉积金属以形成穿过覆盖层而电性连接至金属接触结构的导电通孔。
根据另一个具体实施例，提供用于制造集成电路的方法。本方法在半导体衬底上方形成金属结构并且在金属结构上选择性地沉积覆盖层。在覆盖层上方形成金属图案。本方法包括使用金属图案作为掩模而形成孔穴(aperture)至覆盖层。本方法以蚀刻剂移除金属图案并且填充孔穴以形成电性连接至金属结构的导电通孔。
在另一个具体实施例中，提供的是一种集成电路。本集成电路包括电性连接至电气装置的金属接触结构。在金属接触结构上形成导电性覆盖层。集成电路还包括穿过导电性覆盖层电性连接至金属接触结构的导电通孔。
附图说明
将搭配底下附图说明的是集成电路以及在金属接触与互连件之间具有覆盖层的集成电路制造方法的具体实施例，并且其中：
图1至图6是包括用于连接至金属互连件的金属接触结构的一部分集成电路的剖面图、以及根据本文各种具体实施例用于制造集成电路的方法步骤。
主要组件符号说明
10     集成电路
12     半导体衬底
14     装置
16     栅极结构
18     栅极电极
20     栅极绝缘层
24     主动区
30     金属硅化物区
32、34 间隔件
40     介电材料
42     接触开口
44     接触部位
50     金属接触结构
52     阻障金属
54     栓插金属
56     顶部表面
60     覆盖层
64     钝化层
66     层间介电质
70     金属硬掩模
72     曝露区
76     通孔孔穴
78     至少一部分
80     导电通孔
82     金属互连件。
具体实施方式
下文的实施方式在本质上仅属示例性并且其用意非受限于本文所主张的集成电路或用于制造集成电路的方法。此外，其用意非受限于前述技术领域、背景技术或发明说明中、或下文实施方式中所呈现的任何明示或暗示的理论。
如本文所述的集成电路及具有金属接触结构和金属互连件的集成电路制造方法避免形成金属互连件用现有制程所面临的问题。例如，本文所述的方法提供在金属接触结构上方形成导电覆盖层。在用介电材料覆盖覆盖层之后，可进行使用金属硬掩模的双镶嵌或其它微影步骤曝露至少一部分覆盖层。接着，可以适合的蚀刻剂移除金属硬掩模。由于覆盖层包覆金属接触结构，故蚀刻剂在移除金属硬掩模期间不会接触金属接触结构。因此，用以移除金属硬掩模的蚀刻剂的选择不受限于金属接触结构的组成。还有，具有由如同金属硬掩模的金属所制成的金属接触结构的集成电路是由于金属硬掩模移除制程而未于其顶部表面处或附近出现孔洞。
图1至图6是根据各种具体实施例描述部分完成的集成电路以及部分完成的集成电路的制造方法。集成电路的各种设计步骤和组成是广为人知，故为了简洁，许多现有步骤在本文将仅予以简述或将其全部省略而未提供已知制程细节。还有，注意到集成电路包括数量不定的组件，从而图中所示的单一组件可代表多个组件。
在图1中，于示例性具体实施例中，用于制造集成电路10的方法始于提供半导体衬底12。半导体衬底12较佳的是硅衬底（术语「硅衬底」含括半导体产业中常用的较纯硅材料以及混杂如锗和诸如此类等其它元素的硅）。或者，可将半导体衬底12实现成锗、砷化镓、以及诸如此类，或半导体衬底12可包括不同半导体材料层。
在图1中，在半导体衬底12上形成装置14。为了描述，图1所示的装置14是MOS晶体管。所述装置14包括在半导体衬底12上形成的栅极结构16。栅极结构16包括通过栅极绝缘层20而与半导体衬底12分隔的栅极电极18。装置14还包括如漏极/源极区等在半导体衬底12内形成在栅极结构16周围的主动区24。也可对先进场效晶体管提供扩展区(extension region)。可在主动区24中与门极电极18上（未图标）形成金属硅化物区30。可于栅极电极18的侧壁形成间隔件32与34(spacer)而对栅极电极18修制(tailor)主动区24及/或金属硅化物区30的形状和间隔。
在图1中，在装置14上方形成介电材料40。接触开口42是被蚀刻到介电材料40内以使接触部位44(contact site)曝露于装置14的栅极电极18及/或主动区24（若有用到则包括金属硅化物区30）。在接触开口42内形成金属接触结构50。具体而言，在接触部位44上并且沿着每一个接触开口42的侧壁沉积如钛氮化物等阻障金属52。接着，在阻障金属52上沉积如铜等栓插金属54(plug metal)以填充接触开口42并且在部分形成的集成电路10中形成金属接触结构50。如图所示，每一个金属接触结构50都包括顶部表面56。一般而言，阻障金属52和栓插金属54是以通过化学机械平整化(CMP)移除的表覆层(overburden)予以沉积而如图标提供具有顶部表面56的金属接触结构50。
在图2中，在金属接触结构50的顶部表面56上选择性形成覆盖层60。示例性覆盖层60可为导电性组件或合金，未受限地包括钴钨磷化物(CoWP)、钴钨硼化物(CoWB)、钴、镍、镍磷化物(NiP)、钯、以及铂。可通过无电镀敷(plating)制程形成覆盖层60。此制程可包括用于经由先前处理移除任何残留物的预清理步骤。接着，对金属接触结构50的顶部表面56涂敷水性种晶溶液(aqueous seeding solution)。种晶溶液在金属接触结构50的顶部表面56上，也就是阻障金属52与栓插金属54两者上，形成晶种层(seed layer)。可在视需要的热分解步骤期间热分解晶种层。接着，对晶种层涂敷镀敷溶液。无电镀敷制程选择性地在金属接触结构50上形成覆盖层60。值得注意的是，未在介电材料40上形成覆盖层60。在示例性具体实施例中，无电镀敷覆盖层60是形成具有大约2纳米(nm)至大约5纳米的厚度。
如图2所示，在介电材料40和覆盖层60上方形成钝化层64。示例性钝化层64为如NBLoK之类的氮掺杂硅碳化物层。还有，在钝化层64上方形成层间介电质66。层间介电质66可为低k材料或超低k材料。例如，层间介电质66可为有机硅酸盐玻璃(SiCOH)及/或硅酸四乙酯(TEOS)。还有，层间介电质66可包括超过一层介电材料。
在图3中，根据现有的微影制程步骤在层间介电质66上方沉积并且图案化金属硬掩模70。示例性金属硬掩模70是钛氮化物。如图所示，选择性地图案化金属硬掩模70以在金属接触结构50上方提供层间介电质66的曝露区72。金属硬掩模70的图案化可为用于在层间介电质66中循序形成一个或多个凹槽以及一个或多个通孔的部分双镶嵌制程。双镶嵌制程是广为人知，为了易于描述并且避免混淆本技术主题，本文不对其多作细述。在示例性具体实施例中，在凹槽先制金属硬掩模(TFMHM)制程中出现金属硬掩模70的图案化。
图4表示使用金属硬掩模70作为掩模蚀刻层间介电质66的曝露区72所形成的通孔孔穴76的制作。示例性蚀刻制程为反应式离子蚀刻。蚀刻移除金属接触结构50之上的层间介电质66和钝化层64。还有，蚀刻曝露每一个金属接触结构50之上的覆盖层60的至少一部分78。
在图5中，从集成电路10移除金属硬掩模70。具体而言，金属硬掩模70是使用适当蚀刻剂化学予以选择性湿蚀刻。例如，蚀刻剂可为过氧化氢或含臭氧混合物。蚀刻剂侵蚀并且移除金属硬掩模70，但覆盖层60、钝化层64以及层监介电质66于至少移除金属硬掩模70期间实质不受蚀刻剂影响。例如，覆盖层60、钝化层64以及层间介电质66抵抗蚀刻剂的侵蚀至少两分钟。因此，金属接触结构50，以及尤其是阻障金属52在阻障金属与金属硬掩模70为相同金属时，不受蚀刻剂影响。就结构而言，金属接触结构50是由覆盖层60、钝化层64以及介电材料40所包覆。因此，金属接触结构50是完全与蚀刻剂分隔。
在图6中，是通过沉积如铜等导电材料至通孔孔穴76内以形成金属互连件82，从而形成导电通孔80。如图所示，导电通孔80邻接(abut)覆盖层60的先前曝露部位78。因为示例性覆盖层60呈导电性，故导电通孔80与金属接触结构50电性互通。进一步处理可包括形成额外的金属化层以完成金属互连件82及/或其它后端(BEOL)制程步骤。
如图所示，图6的集成电路10包括连接至覆于半导体衬底12上的装置14的金属接触结构50、形成于金属接触结构50上的导电性覆盖层60、以及穿过导电性覆盖层60电性连接至金属接触结构50的导电通孔80。如上所述，因为金属硬掩模蚀刻剂的侵蚀受到抑制，所以集成电路10在金属接触结构50中呈现改良型金属完整性。这在金属接触结构50包括成分如同金属硬掩模70的阻障金属52时（如两者都为钛氮化物时）特别有助益。还有，覆盖层60的使用在蚀刻或破坏金属接触结构50的相关考量降低或消除时，对蚀刻剂提供更广泛的选用范围以供移除金属硬掩模70。
尽管已在前述实施方式中呈现至少一个示例性具体实施例，应了解仍存在大量变化。也应了解本文所述的示例性具体实施例用意不在于以任何方式限制所主张的技术主题的范畴、利用性、或配置。反而，前述实施方式将提供所属领域的技术人员便利的蓝图以供实现所述的具体实施例。应理解可在组件功能及配置可作各种变更而不脱离权利要求所界定的范畴，权利要求包括本专利申请案在申请时的已知均等物及可预测的均等物。

Claims (20)

1.一种用于制造集成电路的方法，该方法包含：
形成电性连接至装置的金属接触结构；
在该金属接触结构上选择性地形成覆盖层；
在该覆盖层上方沉积层间介电材料；
在该层间介电材料上方沉积及图案化金属硬掩模，以界定该层间介电材料的曝露区；
蚀刻该层间介电材料的该曝露区，以曝露该覆盖层的至少一部分；
以蚀刻剂移除该金属硬掩模，其中，该覆盖层使该金属接触结构完全与该蚀刻剂分隔；以及
沉积金属以形成穿过该覆盖层而电性连接至该金属接触结构的导电通孔。
2.根据权利要求1所述的方法，其中，选择性地形成覆盖层包含选择性地形成无电镀敷覆盖层。
3.根据权利要求1所述的方法，其中，选择性地形成覆盖层包含以无电镀敷制程选择性地沉积导电层。
4.根据权利要求1所述的方法，其中，选择性地形成覆盖层包含选择性地形成具有大约2纳米(nm)至大约5纳米厚度的无电镀敷覆盖层。
5.根据权利要求1所述的方法，更包含于该覆盖层上沉积钝化层，其中，在该覆盖层上方沉积层间介电材料包含在该钝化层上沉积层间介电材料。
6.根据权利要求1所述的方法，更包含于该覆盖层上沉积NBLoK钝化层，其中，于该覆盖层上方沉积层间介电材料包含在该NBLoK钝化层上沉积层间介电材料。
7.根据权利要求1所述的方法，其中，于该覆盖层上方沉积层间介电材料包含于该覆盖层上方沉积低k或超低k介电材料。
8.根据权利要求1所述的方法，其中，形成金属接触结构包含：
在半导体衬底上方形成装置；
在该装置上方沉积介电材料；
穿过该介电材料蚀刻接触开口，以曝露该装置；以及
以金属填充该接触开口而对该装置形成该金属接触结构，其中，在该覆盖层上方沉积层间介电材料包含在该覆盖层和该介电材料上方沉积层间介电材料。
9.根据权利要求1所述的方法，其中，形成金属接触结构包含形成包含阻障金属和栓插金属的金属接触结构，以及其中，该阻障金属和该金属硬掩模包含相同的金属。
10.根据权利要求1所述的方法，其中，形成金属接触结构包含形成包含阻障金属和栓插金属的金属接触结构，以及其中，该阻障金属和该金属硬掩模为钛氮化物。
11.根据权利要求1所述的方法，其中，形成金属接触结构包含形成包含阻障金属和栓插金属的金属接触结构，其中，该阻障金属和该金属硬掩模为钛氮化物，其中，以蚀刻剂移除该金属硬掩模包含以过氧化氢移除该金属硬掩模，以及其中，该覆盖层将该阻障金属与该过氧化氢完全分隔。
12.一种用于制造集成电路的方法，该方法包含：
在半导体衬底上方形成金属结构；
在该金属结构上选择性地沉积覆盖层；
在该覆盖层上方形成金属图案；
使用该金属图案作为掩模而形成孔穴至该覆盖层；
以蚀刻剂移除该金属图案；以及
填充该孔穴以形成电性连接至该金属结构的导电通孔。
13.根据权利要求12所述的方法，其中，选择性地沉积覆盖层包含选择性地沉积无电镀敷覆盖层。
14.根据权利要求12所述的方法，其中，选择性地沉积覆盖层包含以无电镀敷制程选择性地沉积导电层。
15.根据权利要求12所述的方法，其中，选择性地沉积覆盖层包含选择性地沉积具有大约2纳米(nm)到大约5纳米厚度的无电镀敷覆盖层。
16.根据权利要求12所述的方法，更包含：
在该覆盖层上沉积钝化层；以及
在该钝化层上沉积层间介电材料，其中，在该覆盖层上方形成金属图案包含在该层间介电材料上方形成金属图案。
17.根据权利要求12所述的方法，其中，在半导体衬底上方形成金属结构包含：
在该半导体衬底上方形成装置；
在该装置上方沉积介电材料；
穿过该介电材料蚀刻接触开口，以曝露该装置；以及
以金属填充该接触开口而形成与该装置电性接触的该金属结构。
18.根据权利要求12所述的方法，其中，在半导体衬底上方形成金属结构包含在半导体衬底上方形成包含阻障金属和栓插金属的金属结构，以及其中，该阻障金属和该金属图案包含相同的金属。
19.根据权利要求12所述的方法，其中，在半导体衬底上方形成金属结构包含在半导体衬底上方形成包含阻障金属和栓插金属的金属结构，以及其中，该阻障金属和该金属图案为钛氮化物。
20.一种集成电路，包含：
电性连接至电气装置的金属接触结构；
形成于该金属接触结构上的导电性覆盖层；以及
穿过该导电性覆盖层而电性连接至该金属接触结构的导电通孔。
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