JP5488603B2 - 半導体装置の製造方法 - Google Patents
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Description
デュアルダマシン法には、ビア孔を先に形成する先ビア方式(特許文献1を参照)と、配線トレンチを先に形成する先トレンチ方式(特許文献2を参照)とがある。
半導体装置の製造方法の他態様は、半導体基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜中に配線層を形成する工程と、前記第1層間絶縁膜及び前記配線層上に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜上に、第1マスク層を形成し、前記第1マスク層上に第2マスク層を形成する工程と、前記第2マスク層に第1開口部を形成する工程と、前記第2マスク層上に第3絶縁膜を形成する工程と、前記第1開口部の少なくとも一部と重なる位置に第2開口部を有するレジスト層を、前記第3絶縁膜上に形成する工程と、前記レジスト層をマスクとして、又は前記レジスト層及び前記第2マスク層をマスクとして、前記第3絶縁膜と共に前記第1マスク層をエッチングし、前記第3絶縁膜を開口すると共に第3開口部を前記第1マスク層に形成する第1のエッチング工程と、前記第1のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第2マスク層をマスクとして、前記第1マスクのエッチングレートが、前記第2マスク、前記第3絶縁膜、及び前記第2層間絶縁膜のエッチングレートよりも大きい条件で、前記第1マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第3開口部を拡張する第2のエッチング工程と、前記第2のエッチング工程の後、前記レジスト膜及び前記第3絶縁膜を除去する工程と、前記レジスト膜及び前記第3絶縁膜を除去する工程の後、前記第1マスク層及び前記第2マスク層をマスクとして前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に接続孔を形成する工程と、前記接続孔を形成する工程の後、前記第2マスク層をマスクとして前記第1マスク層及び前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に配線溝を形成する工程と、前記接続孔及び配線溝を埋め込むように、導電膜を堆積する工程とを含む。
先ビア方式では、層間絶縁膜にビア孔を形成した後に、このビア孔の上方に配線トレンチの開口パターンを有するレジストマスクを形成し、このレジストマスクを用いてエッチングを行って、層間絶縁膜に配線トレンチを形成する。そのため、配線トレンチの開口パターンがビア孔に対して位置ずれすると、層間絶縁膜に形成された配線トレンチ及びビア孔を導電材料で埋め込んだときに隣の配線との距離が短くなり、配線間で電流リークが生じる原因となる。
ビア孔の開口パターンが配線トレンチに対して位置ずれした状態でエッチングを行っても、ビア孔の開口パターンとエッチングストッパ膜が一部重なる部分の下の層間絶縁膜には、ビア孔が形成されない。そのため、層間絶縁膜に形成された配線トレンチ及びビア孔を導電材料で埋め込んだときに隣の配線との距離が短くなることは防止され、配線間で電流リークを抑制することができる。しかしながら、ビア孔の開口パターンとエッチングストッパ膜が一部重なる部分の下の層間絶縁膜にはビア孔が形成されないため、ビア孔が当初予定された所望径よりも小さい径に形成される。そのため、形成された配線構造のビア部の幅も狭くなり、抵抗値の増加を招く虞がある。
図1A〜図8Bは、第1の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。
図1Aに示すように、シリコン(Si)半導体基板1を用意し、半導体基板1上の素子分離領域に素子間分離構造、例えばSTI(Shallow Trench Isolation)素子間分離構造2を形成し、活性領域を画定する。
詳細には、先ず、半導体基板1上の素子分離領域をリソグラフィー及びドライエッチングし、分離用溝1aを形成する。
詳細には、リソグラフィーにより活性領域の所定部分を開口するレジストパターン(不図示)を形成し、このレジストパターンをマスクとして用いて半導体基板1に所定の不純物を導入する。形成するMOSトランジスタがN型であれば、ホウ素(B+)等のP型不純物をイオン注入する。形成するMOSトランジスタがP型であれば、リン(P+)又は砒素(As+)等のN型不純物をイオン注入する。これにより、所定の活性領域にウェル領域3が形成される。レジストパターンは、灰化処理又は所定の薬液を用いた処理等により除去される。
詳細には、先ず、熱酸化法等により、活性領域の表面に、例えばシリコン酸化膜からなる絶縁膜を形成した後、当該絶縁膜上にCVD法等により多結晶シリコン膜を堆積する。
次に、リソグラフィー及びドライエッチングにより多結晶シリコン膜及び絶縁膜を一括して所定の電極形状に加工する。これにより、活性領域上でゲート絶縁膜4を介したゲート電極5が形成される。
詳細には、ゲート電極5をマスクとして、活性領域のゲート電極5の両側部位に不純物を導入する。形成するMOSトランジスタがN型であれば、リン(P+)又は砒素(As+)等のN型不純物をイオン注入する。形成するMOSトランジスタがP型であれば、ホウ素(B+)等のP型不純物をイオン注入する。これにより、活性領域のゲート電極5の両側部位にエクステンション領域6が形成される。
詳細には、先ず、CVD法等により、ゲート電極5を含む半導体基板1の全面に絶縁膜、例えばシリコン酸化膜を堆積する。
次に、当該絶縁膜に対して全面に異方性ドライエッチング(エッチバック)処理を施す。これにより、ゲート電極5及びゲート絶縁膜4の両側面にのみ絶縁膜が残り、サイドウォール絶縁膜7が形成される。
詳細には、ゲート電極5及びサイドウォール絶縁膜7をマスクとして、活性領域のゲート電極5及びサイドウォール絶縁膜7の両側部位に不純物を導入する。形成するMOSトランジスタがN型であれば、リン(P+)又は砒素(As+)等のN型不純物をイオン注入する。形成するMOSトランジスタがP型であれば、ホウ素(B+)等のP型不純物をイオン注入する。これにより、活性領域のゲート電極及びサイドウォール絶縁膜7の両側部位に、エクステンション領域6と一部重畳するようにソース/ドレイン領域8が形成される。
詳細には、先ず、層間絶縁膜9にリソグラフィー及びドライエッチングにより選択的に開孔処理を施して、ソース/ドレイン領域8の表面の一部を露出させるコンタクト孔9aを形成する。
次に、コンタクト孔9aの内壁面を覆うように、層間絶縁膜9上にTi,TiN又はこれらの積層膜等をスパッタ法等により堆積し、所定の下地膜11を形成する。
次に、下地膜11を介してコンタクト孔9a内を埋め込むように、例えばタングステン(W)からなる導電材料を、CVD法等により層間絶縁膜9上に堆積する。
次に、層間絶縁膜9上の当該導電材料及び下地膜11をCMP法等により平坦化する。これにより、コンタクト孔9a内が下地膜11を介して導電材料により充填されたコンタクトプラグ12が形成される。
先ず、コンタクトプラグ12の上面を覆うように、CVD法等により層間絶縁膜9上に保護膜10を例えば膜厚30nm程度に形成する。保護膜10を形成する絶縁物としては、例えばSiCが適用される。
次に、CVD法等により保護膜10上に層間絶縁膜13を例えば膜厚150nm程度に形成する。層間絶縁膜13を形成する絶縁物としては、例えばSiOCが適用される。
次に、コンタクトプラグ12の上面の少なくとも一部を露出するように、リソグラフィー及びドライエッチングにより層間絶縁膜13及び保護膜10に配線溝13aを形成する。
次に、配線溝13aの内壁面を覆うように、層間絶縁膜13上に例えばTa及びTaNの積層膜をスパッタ法等により堆積し、バリアメタルとして下地膜14を形成する。
次に、電解メッキ法等により、下地膜14を介して配線溝13a内を埋め込むように、例えばCu又はCu合金からなる導電材料を層間絶縁膜13上に形成する。
次に、層間絶縁膜13上の当該導電材料及び下地膜14をCMP法等により除去して平坦化する。これにより、配線溝13a内が下地膜14を介して導電材料により充填された下層配線15が形成される。ここで、下地膜14は、層間絶縁膜13内に導電材料が拡散することを抑制する機能を有する。
詳細には、先ず、図4Aに示すように、下層配線15の上面を覆うように、CVD法等により層間絶縁膜13上に保護膜16を例えば膜厚30nm程度に形成する。保護膜16を形成する絶縁物としては、例えばSiCが適用される。
次に、図4Bに示すように、CVD法等により保護膜16上に層間絶縁膜17を例えば膜厚250nm程度に形成する。層間絶縁膜17を形成する絶縁物としては、例えばSiOCが適用される。
先ず、層間絶縁膜17上に第1ハードマスク18を膜厚60nm程度に、第1ハードマスク18上に第2ハードマスク19を膜厚30nm程度に順次形成する。そして、第2ハードマスク19をリソグラフィー及びドライエッチングにより加工し、配線構造の構成要素である配線部の配線溝を形成するための開口19aを第2ハードマスク19に形成する。
先ず、第2ハードマスク19上に例えば所定の有機樹脂材料を膜厚280nm程度に塗布し、樹脂膜21を形成する。
次に、樹脂膜21上にTEOS膜22を膜厚30nm程度に形成した後、TEOS膜22上にレジストを塗布する。このとき、レジスト上に反射防止膜(BARC)を形成するようにしても良い。
次に、レジスト(及び反射防止膜)をリソグラフィーにより加工し、配線構造の構成要素であるビア部のビア孔を形成するための開口23aを有するレジストパターン23を形成する。なお、図5Aでは、レジストパターン23の開口23aが当初予定した位置(下層に存する第2ハードマスク19の開口19a内の所定部位に整合した位置)から若干ずれて形成された場合を例示する。
詳細には、レジストパターン23をマスクとして、TEOS膜22、樹脂膜21及び第1ハードマスク18をドライエッチングで加工する。
先ず、エッチングガスとして酸素を含有するガスを用い、TEOS膜22及び樹脂膜21をエッチングする。樹脂膜21は有機材料であるため、酸素を含有するガスのプラズマでエッチングされる。一方、酸素を含有するガスのプラズマでは第1ハードマスク18のSiN及び第2ハードマスク19のTiN等はエッチングされ難い。従って、第1ハードマスク18上で当該ドライエッチングを適宜停止させることができる。
レジストパターン23及びTEOS膜22は、前記第1ハードマスク18の等方性エッチングの完了までに除去される。
ケミカルドライエッチングは、例えば、ダウンフロー型のケミカルドライエッチング装置により、流量100sccmのCF4ガスと、流量150sccmのO2ガスとの混合ガスをエッチングガスとして用い、400Wの高周波電力で励起してリモートでプラズマを発生させ、プラズマを真空チャンバ内に導入し、300mTorrの圧力下で基板温度25℃の条件で行う。
ウェットエッチングは、例えば、フッ化水素酸の水溶液をエッチング液として用いる。フッ化水素酸とフッ化アンモニウムの混合液をエッチング液として用いて、pHを調整した水溶液で行っても良い。エッチング液の構成は上記に限定されるものではないが、樹脂膜21、第2ハードマスク19、及び層間絶縁膜17のエッチングレートよりも第1ハードマスク18のエッチングレートの方が大きくなるような薬液を選択することが好適である。
次に、図6Bに示すように、層間絶縁膜17にビア孔形状の開口17aを形成する。
詳細には、第1ハードマスク18及び第2ハードマスク19をマスクとして、層間絶縁膜17をドライエッチングする。このドライエッチングは、層間絶縁膜17のSiOCがエッチングされ、第1ハードマスク18のSiN及び第2ハードマスク19のTiN等はエッチングされないように、SiOCとSiN及びTiN等とのエッチング選択比が高いエッチング条件で行う必要がある。このとき、第1ハードマスク18及び第2ハードマスク19がマスクとなり、第1ハードマスク18の開口18bと第2ハードマスク19の開口19aが重なる部分に倣った形状に層間絶縁膜17がエッチングされ、層間絶縁膜17にビア孔形状の開口17aが形成される。
そこで、配線構造溝25が形成された後、第2ハードマスク19が残存している場合には、ドライエッチングにより第2ハードマスク19を除去する。
詳細には、先ず、配線構造溝25の内壁面を覆うように、第1ハードマスク18上に例えばTa及びTaNの積層膜をスパッタ法等により膜厚10nm程度に堆積し、バリアメタルとして下地膜26を形成する。
次に、電解メッキ法等により、下地膜26を介して配線構造溝25内を埋め込むように、例えばCu又はCu合金からなる導電材料27を第1ハードマスク18上に形成する。
詳細には、導電材料27及び第1ハードマスク18をCMP法等により平坦化して除去する。このとき、層間絶縁膜17がCMPの研磨ストッパーとして機能する。この平坦化により、配線構造溝25内が下地膜26を介して導電材料27により充填され、下層配線15と接続された配線構造28が形成される。ここで、下地膜26は、層間絶縁膜17内に導電材料27が拡散することを抑制する機能を有する。
しかる後、更なる層間絶縁膜、配線構造、上層配線の形成等の各工程を経て、MOSトランジスタが形成される。
図9A〜図9Dは、従来の先トレンチ方式の問題点を説明するための比較例における概略断面図である。図示の便宜上、下層配線から上方の部位のみ示す。
層間絶縁膜17のエッチングにおいて、上記したようにレジストパターン23の開口23aが第2ハードマスク19の開口19aに対して位置ずれして形成されているので、開口23aと部分的に重なる第二ハードマスク19上では、エッチングが停止する。そのため層間絶縁膜17には、樹脂膜21に形成された配線溝形状の開口と第2ハードマスク19のビア孔形状の開口19aとで規定された幅狭の孔様形状(例えば略半円状)のビア孔101が形成される。このように、ビア孔101は当初予定された所望径よりも小さい径で層間絶縁膜17に形成されてしまう。
第2ハードマスク19をマスクとして用いて、第1ハードマスク18及び層間絶縁膜17、並びに保護膜16をドライエッチングする。これにより、ビア孔101が保護膜16を貫通するまで延長して形成されると共に、層間絶縁膜17にはビア孔101と連通する配線溝102が形成される。
このように比較例では、配線構造103のビア部103aは当初予定された所望径よりも小さい径に形成される。そのため、ビア部103aの下層配線15との接続部位の面積が小さくなり、抵抗値の増加を招く。
ここで、第1の実施形態の変形例について説明する。
図10Aに示すように、第1の実施形態において、図5Cの工程では、第1ハードマスク18を等方性エッチングすることにより、第2ハードマスク19下で第1ハードマスク18の存在しない空間である空隙31が形成される。
本例では、このように配線溝17bにファセット32が発生した場合に、配線構造の工程中にファセット32を効率良く除去する。
続いて、本実施形態の図7Aと同様に第2ハードマスク19が残存していればこれを除去した後、図11Aに示すように、本実施形態の図7Bと同様に、下地膜26及び導電材料27を形成する。
詳細には、導電材料27及び第1ハードマスク18、並びに層間絶縁膜17のファセット32を含む表層部位を、CMP法等により平坦化して除去する。このとき例えば、先ず研磨が層間絶縁膜17に達した、即ち第1ハードマスク18が除去されたことを認識した後、当該表層部位の除去に対応する予め規定された時間だけ層間絶縁膜17を研磨する。これにより、当該表層部位が除去された状態で層間絶縁膜17と下地膜26及び導電材料27とが連続して平坦化される。このとき、ファセットのない配線構造溝25内が下地膜26を介して導電材料27により充填され、下層配線15と接続された配線構造33が形成される。
しかる後、更なる層間絶縁膜、配線構造、上層配線の形成等の各工程を経て、MOSトランジスタが形成される。
本実施形態では、第1の実施形態と同様に先トレンチ方式のデュアルダマシン法を用いたMOSトランジスタの製造方法を開示するが、配線構造を形成する際に記載の用いるハードマスクが3層構成である点で第1の実施形態と相違する。
図12A〜図15Bは、第2の実施形態によるMOSトランジスタの製造方法の主要工程を示す概略断面図である。また、図16A〜図17Bは、図12C〜図13C,図14Bに対応した概略斜視図である。説明の便宜上、MOSトランジスタの各構成部材等において、第1の実施形態と同様のものについては同符号を付す。また、図示の便宜上、図12A〜図15Bでは下層配線から上方の部位のみを、図16A〜図17Bでは保護膜16から上方の部位のみを、それぞれ示す。
続いて、図12Aに示すように、層間絶縁膜17上に3層のハードマスクを構成する第1ハードマスク41、第2ハードマスク42、及び第3ハードマスク43を積層形成する。
詳細には、層間絶縁膜17上に第1ハードマスク41を膜厚30nm程度に、第1ハードマスク41上に第2ハードマスク42を膜厚60nm程度に、第2ハードマスク42上に第3ハードマスク43を膜厚30nm程度に順次形成する。そして、第3ハードマスク43をリソグラフィー及びドライエッチングにより加工し、配線構造の構成要素である配線部の配線溝を形成するための開口43aを第3ハードマスク43に形成する。
第1ハードマスク41を形成する材料としては、例えばSiO2,SiCから選ばれた1種が適用され、第2ハードマスク42を形成する材料としては、例えばSiO2,SiNから選ばれた1種が適用され、第3ハードマスク43を形成する材料としては、例えばTiN,TaN,SiCから選ばれた1種が適用される。第1ハードマスク41の材料、第2ハードマスク42の材料、及び第3ハードマスク43の材料は、上記のうちから任意に組み合わせて用いることができる。ここでは、第1ハードマスク41の材料にSiO2を、第2ハードマスク42の材料にSiNを、第3ハードマスク43の材料にTiN又はTaN(以下、TiN等と言う)を用いる場合を例示する。第1ハードマスク41の材料にSiCを、第2ハードマスク42の材料にSiO2を、第3ハードマスク43の材料にTiN等を用いて良い。第1ハードマスク41の材料にSiO2を、第2ハードマスク42の材料にSiNを、第3ハードマスク43の材料にSiCを用いて良い。
詳細には、レジストパターン23をマスクとして、TEOS膜22、樹脂膜21及び第2ハードマスク42をドライエッチングで加工する。
先ず、エッチングガスとして酸素を含有するガスを用い、TEOS膜22及び樹脂膜21をエッチングする。樹脂膜21は有機材料であるため、酸素を含有するガスのプラズマでエッチングされる。一方、酸素を含有するガスのプラズマでは第2ハードマスク42のSiN及び第3ハードマスク43のTiN等はエッチングされ難い。従って、第2ハードマスク42上及び第3ハードマスク43上で当該ドライエッチングを適宜停止させることができる。
レジストパターン23及びTEOS膜22は、前記第2ハードマスク42の等方性エッチングの終了までに除去される。
ケミカルドライエッチングは、例えば、ダウンフロー型のケミカルドライエッチング装置により、流量100sccmのCF4ガスと、流量150sccmのO2ガスとの混合ガスをエッチングガスとして用い、400Wの高周波電力で励起してリモートでプラズマを発生させ、プラズマを真空チャンバ内に導入し、300mTorrの圧力下で基板温度25℃の条件で行う。
ウェットエッチングは、例えば、フッ化水素酸の水溶液をエッチング液として用いる。フッ化水素酸とフッ化アンモニウムの混合液をエッチング液として用いて、pHを調整した水溶液で行っても良い。エッチング液の構成は上記に限定されるものではないが、樹脂膜21、第3ハードマスク43、及び第1ハードマスク41のエッチングレートよりも第2ハードマスク42のエッチングレートの方が大きくなるような薬液を選択することが好適である。
続いて、図13C及び図17Aに示すように、第1ハードマスク41及び層間絶縁膜17にビア孔形状の開口41a及び開口17aを形成する。なお、図17Aでは、層間絶縁膜17のドライエッチングを途中まで図示する。
詳細には、第2ハードマスク42及び第3ハードマスク43をマスクとして、第1ハードマスク41及び層間絶縁膜17をドライエッチングする。このドライエッチングは、第1ハードマスク41のSiO2及び層間絶縁膜17のSiOCがエッチングされ、第2ハードマスク42のSiN及び第3ハードマスク43のTiN等はエッチングされないように、SiO2及びSiOCとSiN及びTiN等とのエッチング選択比が高いエッチング条件で行う必要がある。このとき、第2ハードマスク42及び第3ハードマスク43がマスクとなり、第2ハードマスク42の開口42bと第3ハードマスク43の開口43aが重なる部分に倣った形状に第1ハードマスク41及び層間絶縁膜17がエッチングされ、第1ハードマスク41にはビア孔形状の開口41aが、層間絶縁膜17にはビア孔形状の開口17aが連通して形成される。
そこで、配線構造溝25が形成された後、第3ハードマスク43が残存している場合には、ドライエッチングにより第3ハードマスク43を除去する。
詳細には、先ず、配線構造溝25の内壁面を覆うように、第2ハードマスク42上に例えばTa及びTaNの積層膜をスパッタ法等により膜厚10nm程度に堆積し、バリアメタルとして下地膜26を形成する。
次に、電解メッキ法等により、下地膜26を介して配線構造溝25内を埋め込むように、例えばCu又はCu合金からなる導電材料27を第2ハードマスク42上に形成する。
詳細には、導電材料27、第2ハードマスク42、及び第1ハードマスク41をCMP法等により平坦化して除去する。このとき、層間絶縁膜17がCMPの研磨ストッパーとして機能する。この平坦化により、配線構造溝25内が下地膜26を介して導電材料27により充填され、下層配線15と接続された配線構造46が形成される。ここで、下地膜26は、層間絶縁膜17内に導電材料27が拡散することを抑制する機能を有する。
しかる後、更なる層間絶縁膜、配線構造、上層配線の形成等の各工程を経て、MOSトランジスタが形成される。
以下、各態様を付記として記載する。
(付記1)半導体基板上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜中に配線層を形成する工程と、
前記第1層間絶縁膜及び前記配線層上に第2層間絶縁膜を形成する工程と、
前記第2絶縁膜上に、第1マスク層を形成し、前記第1マスク層上に第2マスク層を形成する工程と、
前記第2マスク層に第1開口部を形成する工程と、
前記第1開口部の少なくとも一部と重なる位置に第2開口部を有するレジスト層を、前記第2マスク上に形成する工程と、
前記レジスト層をマスクとして、又は前記レジスト層及び前記第2マスク層をマスクとして、前記第1マスク層をエッチングする第1のエッチング工程と、
前記第1のエッチング工程の後、前記第1マスク層を、前記半導体基板の表面と平行な方向にエッチングする第2のエッチング工程と、
前記第2のエッチング工程の後、前記第1マスク層及び前記第2マスク層をマスクとして前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第2マスク層をマスクとして前記第1マスク層及び前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び配線溝を埋め込むように、導電膜を堆積する工程と
を含むことを特徴とする半導体装置の製造方法。
(付記2)前記導電膜を堆積する工程の後、前記第2層間絶縁膜上の前記導電膜及び前記第1マスク層を研磨により除去する研磨工程を更に含むことを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)前記研磨工程では、前記第2層間絶縁膜上の前記導電膜及び前記第1マスク層が除去された後に、引き続き前記第2層間絶縁膜及び前記導電膜の表層部分を除去することを特徴とする付記2に記載の半導体装置の製造方法。
(付記4)前記第1マスク層は、前記第2マスク層よりも前記第2のエッチング工程におけるエッチングレートが高いことを特徴とする付記1に記載の半導体装置の製造方法。
(付記5)前記第1マスク層は、SiO2,SiNから選ばれた1種の材料からなり、
前記第2マスク層は、TiN,TaN,SiCから選ばれた1種の材料からなることを特徴とする付記4に記載の半導体装置の製造方法。
(付記6)前記第2のエッチング工程では、ケミカルドライエッチング又はウェットエッチングを行うことを特徴とする付記1に記載の半導体装置の製造方法。
(付記7)前記第2層間絶縁膜に配線溝を形成する工程の後、前記導電膜を堆積する工程の前に、前記第2マスク層を除去する工程を更に含むことを特徴とする付記1に記載の半導体装置の製造方法。
(付記8)半導体基板上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜中に配線層を形成する工程と、
前記第1層間絶縁膜および前記配線層上に第2層間絶縁膜を形成する工程と、
前記第2絶縁膜上に、第1マスク層を形成し、前記第1マスク層上に第2マスク層を形成し、前記第2マスク層上に第3マスク層を形成する工程と、
前記第3マスク層に第1開口部を形成する工程と、
前記第1開口部の少なくとも一部と重なる位置に第2開口部を有するレジスト層を、前記第3マスク上に形成する工程と、
前記レジスト層及び前記第3マスク層をマスクとして、前記第2マスク層をエッチングする第1のエッチング工程と、
前記第1のエッチング工程の後、前記第2マスク層を、前記半導体基板の表面と平行な方向にエッチングする第2のエッチング工程と、
第2のエッチング工程の後、前記第3マスク層及び前記第2マスク層をマスクとして、前記第1マスク層及び前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第3マスク層をマスクとして前記第2マスク層、前記第1マスク層、及び前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び前記配線溝を埋め込むように導電膜を堆積する工程と、
前記導電膜を堆積する工程の後、前記第2層間絶縁膜上の前記第1マスク層、前記第2マスク層、及び前記導電膜を研磨により除去する工程と
を含むことを特徴とする半導体装置の製造方法。
(付記9)前記第2マスク層は、前記第1マスク層及び前記第3マスク層よりも前記第2のエッチング工程におけるエッチングレートが高いことを特徴とする付記8に記載の半導体装置の製造方法。
(付記10)前記第1マスク層、前記第2マスク層、及び前記第3マスク層はそれぞれ異なる材料からなるとともに、
前記第1マスク層は、SiO2,SiCから選ばれた1種の材料からなり、
前記第2マスク層は、SiO2,SiNから選ばれた1種の材料からなり、
前記第3マスク層は、TiN,TaN,SiCから選ばれた1種の材料からなることを特徴とする付記9に記載の半導体装置の製造方法。
(付記11)前記第2のエッチング工程では、ケミカルドライエッチング又はウェットエッチングを行うことを特徴とする付記8に記載の半導体装置の製造方法。
(付記12)前記第2層間絶縁膜に配線溝を形成する工程の後、前記導電膜を堆積する工程の前に、前記第3マスク層を除去する工程を更に含むことを特徴とする付記8に記載の半導体装置の製造方法。
Claims (9)
- 半導体基板上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜中に配線層を形成する工程と、
前記第1層間絶縁膜及び前記配線層上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜上に、第1マスク層を形成し、前記第1マスク層上に第2マスク層を形成する工程と、
前記第2マスク層に第1開口部を形成する工程と、
前記第1開口部の少なくとも一部と重なる位置に第2開口部を有するレジスト層を、前記第2マスク上に形成する工程と、
前記レジスト層をマスクとして、又は前記レジスト層及び前記第2マスク層をマスクとして、前記第1マスク層をエッチングし、第3開口部を前記第1マスク層に形成する第1のエッチング工程と、
前記第1のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第2マスク層をマスクとして、前記第1マスク層のエッチングレートが前記第2マスク層及び前記第2層間絶縁膜のエッチングレートよりも大きい条件で前記第1マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第3開口部を拡張する第2のエッチング工程と、
前記第2のエッチング工程の後、前記レジスト層を除去する工程と、
前記レジスト層を除去する工程の後、前記第1マスク層及び前記第2マスク層をマスクとして前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第2マスク層をマスクとして前記第1マスク層及び前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び前記配線溝を埋め込むように、導電膜を堆積する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記導電膜を堆積する工程の後、前記第2層間絶縁膜上の前記導電膜及び前記第1マスク層を研磨により除去する研磨工程を更に含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1マスク層は、SiO2,SiNから選ばれた1種の材料からなり、
前記第2マスク層は、TiN,TaN,SiCから選ばれた1種の材料からなることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第2層間絶縁膜に配線溝を形成する工程の後、前記導電膜を堆積する工程の前に、前記第2マスク層を除去する工程を更に含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 半導体基板上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜中に配線層を形成する工程と、
前記第1層間絶縁膜および前記配線層上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜上に、第1マスク層を形成し、前記第1マスク層上に第2マスク層を形成し、前記第2マスク層上に第3マスク層を形成する工程と、
前記第3マスク層に第1開口部を形成する工程と、
前記第1開口部の少なくとも一部と重なる位置に第2開口部を有するレジスト層を、前記第3マスク上に形成する工程と、
前記レジスト層をマスクとして、又は前記レジスト層及び前記第3マスク層をマスクとして、前記第2マスク層をエッチングし、第3開口部を前記第2マスク層に形成する第1のエッチング工程と、
前記第1のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第3マスク層をマスクとして、前記第2マスク層のエッチングレートが前記第1マスク層及び前記第3マスク層のエッチングレートよりも大きい条件で前記第2マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第3開口部を拡張する第2のエッチング工程と、
第2のエッチング工程の後、前記レジスト層を除去する工程と、
前記レジスト層を除去する工程の後、前記第3マスク層及び前記第2マスク層をマスクとして、前記第1マスク層及び前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第3マスク層をマスクとして前記第2マスク層、前記第1マスク層、及び前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び前記配線溝を埋め込むように導電膜を堆積する工程と、
前記導電膜を堆積する工程の後、前記第2層間絶縁膜上の前記第1マスク層、前記第2マスク層、及び前記導電膜を研磨により除去する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第1マスク層、前記第2マスク層、及び前記第3マスク層はそれぞれ異なる材料からなるとともに、
前記第1マスク層は、SiO2,SiCから選ばれた1種の材料からなり、
前記第2マスク層は、SiO2,SiNから選ばれた1種の材料からなり、
前記第3マスク層は、TiN,TaN,SiCから選ばれた1種の材料からなることを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記第2層間絶縁膜に配線溝を形成する工程の後、前記導電膜を堆積する工程の前に、前記第3マスク層を除去する工程を更に含むことを特徴とする請求項5に記載の半導体装置の製造方法。
- 半導体基板上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜中に配線層を形成する工程と、
前記第1層間絶縁膜及び前記配線層上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜上に、第1マスク層を形成し、前記第1マスク層上に第2マスク層を形成する工程と、
前記第2マスク層に第1開口部を形成する工程と、
前記第2マスク層上に第3絶縁膜を形成する工程と、
前記第1開口部の少なくとも一部と重なる位置に第2開口部を有するレジスト層を、前記第3絶縁膜上に形成する工程と、
前記レジスト層をマスクとして、又は前記レジスト層及び前記第2マスク層をマスクとして、前記第3絶縁膜と共に前記第1マスク層をエッチングし、前記第3絶縁膜を開口すると共に第3開口部を前記第1マスク層に形成する第1のエッチング工程と、
前記第1のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第2マスク層をマスクとして、前記第1マスクのエッチングレートが、前記第2マスク、前記第3絶縁膜、及び前記第2層間絶縁膜のエッチングレートよりも大きい条件で、前記第1マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第3開口部を拡張する第2のエッチング工程と、
前記第2のエッチング工程の後、前記レジスト膜及び前記第3絶縁膜を除去する工程と、
前記レジスト膜及び前記第3絶縁膜を除去する工程の後、前記第1マスク層及び前記第2マスク層をマスクとして前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第2マスク層をマスクとして前記第1マスク層及び前記第2層間絶縁膜をエッチングし、前記第2層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び配線溝を埋め込むように、導電膜を堆積する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第2のエッチング工程では、等方性のドライエッチング又は等方性のウェットエッチングを行うことを特徴とする請求項1,5,8のいずれか1項に記載の半導体装置の製造方法。
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