JP2003297920A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2003297920A
JP2003297920A JP2002101891A JP2002101891A JP2003297920A JP 2003297920 A JP2003297920 A JP 2003297920A JP 2002101891 A JP2002101891 A JP 2002101891A JP 2002101891 A JP2002101891 A JP 2002101891A JP 2003297920 A JP2003297920 A JP 2003297920A
Authority
JP
Japan
Prior art keywords
film
forming
interlayer insulating
insulating film
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002101891A
Other languages
English (en)
Inventor
Hiroto Otake
浩人 大竹
Munehiro Tada
宗弘 多田
Yoshimitsu Harada
恵充 原田
Shinobu Saito
忍 齋藤
Takahiro Onodera
貴弘 小野寺
Yoshihiro Hayashi
喜宏 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2002101891A priority Critical patent/JP2003297920A/ja
Publication of JP2003297920A publication Critical patent/JP2003297920A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Abstract

(57)【要約】 （修正有） 【課題】 デュアルダマシン構造を形成するときに、配
線溝とビア孔との間のアライメントずれに起因してビア
孔の径が細くなることを回避し、ビア孔を所望の径に形
成する。 【解決手段】 第１、第２層間絶縁膜４、６を形成する
工程と、第１、第２マスク層７、８を形成する工程と、
第２マスク層に配線溝形成パターンを形成する工程と、
開口１２ａが設けられたレジスト膜１２を形成する工程
と、第２マスク層のうち、レジスト開口に露出している
露出部分８ａをエッチングして配線溝形成パターンを修
正する工程と、レジスト膜をマスクとして、第１マスク
層をエッチングしてビア孔形成用パターンを形成する工
程と、配線溝形成用パターンに位置整合し、且つ、第２
層間絶縁膜を貫通する配線溝と、ビア孔形成用パターン
に位置整合し、且つ、第１層間絶縁膜を貫通するビア孔
とを形成する工程とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。本発明は、特に、デュアルハードマスク
を用いてデュアルダマシン構造を形成する工程を含む半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化を背景として、配線
間容量と配線抵抗との低減が重要な課題となっている。
半導体装置を微細化するためには、配線間隔と配線幅と
を減少させる必要がある。配線間隔の減少は、配線間容
量を増大させ、配線幅の減少は、配線抵抗を増大させ
る。配線間容量と配線抵抗との増大は、半導体装置の配
線遅延を増大させ、半導体装置の動作速度の増大を招
く。
【０００３】配線間容量を減少するためには、有機低誘
電率材料を層間絶縁膜に使用することが有効である。層
間絶縁膜として一般に使用されるシリコン酸化膜の比誘
電率が、約３．８程度であるのに対し、有機低誘電率材
料の採用は、層間絶縁膜の比誘電率を３．０以下に低減
することを可能にする。ポリイミド、芳香族エーテル、
芳香族炭化水素、シクロブタン誘導体、フッ素樹脂、ア
モルファスフルオロカーボン、及び、有機シリカ（メチ
ルシリカ等）のような有機材料は、層間絶縁膜として好
適な有機低誘電率材料である。
【０００４】一方、配線抵抗を減少するためには、銅を
配線材料に使用することが有効である。銅は、従来、配
線材料として広く使用されてきたアルミニウムよりも抵
抗が低い。更に、銅の配線材料への利用は、エレクトロ
マイグレーションを効果的に防止する。このような特性
から、銅は、配線材料として好適である。
【０００５】銅を配線材料として使用する場合、デュア
ルダマシン構造を採用することが、半導体製造に必要な
工数の削減と、信頼性の向上との観点で有効である。デ
ュアルダマシン構造が採用された半導体装置では、配線
溝とビア孔とに銅が同時に埋めまれる。配線溝とビア孔
とへの同時的な銅の埋め込みは、半導体装置の製造に必
要な工数を減少する。更に、デュアルダマシン構造は、
配線とビアとを構造的に一体化させる。配線とビアとの
一体化は、半導体装置の信頼性を向上する。
【０００６】しかし、有機低誘電率材料を層間絶縁膜に
使用した半導体装置にデュアルダマシン構造を採用する
場合、プロセスに含まれるフォトレジスト及び有機反射
防止膜の除去工程のときに有機低誘電率材料がダメージ
を受けやすいことが考慮されなくてはならない。特に、
フォトレジスト及び有機反射防止膜を、酸素プラズマを
用いたアッシングによって除去する場合には、有機低誘
電率材料は、露出されてはならない。
【０００７】層間絶縁膜を構成する有機低誘電率材料に
ダメージが与えられることを回避しながらデュアルダマ
シン構造を形成する方法として、デュアルハードマスク
プロセスが知られている。デュアルハードマスクプロセ
スでは、一のハードマスクに、配線溝のパターンが転写
され、他のハードマスクにビア孔のパターンが転写さ
れ、これら２つのハードマスクを用いて配線溝とビア孔
とが同時的に形成される。
【０００８】図１９から図２８は、典型的なデュアルハ
ードマスクプロセスを示す断面図である。まず、図１９
に示されているように、基板１０１の上に、下部配線構
造１０２が形成される。より詳細には、基板１０１の上
に、シリコン窒化膜１０２ａ、有機絶縁膜１０２ｂ、及
びシリコン窒化膜１０２ｃが順次に積層された後、配線
溝が形成される。配線溝の形成の後、その配線溝を埋め
込む銅配線１０２ｄが形成される。銅配線１０２ｄは、
配線溝を被覆するバリア膜１０２ｅと、バリア膜１０２
ｅの上に形成された銅膜１０２ｆとからなる。銅配線１
０２ｄの埋め込みにより、下部配線構造１０２の形成が
完了する。
【０００９】続いて、図２０に示されているように、下
部配線構造１０２の上に、キャップ膜１０３、有機ビア
層間膜１０４、ストッパ膜１０５、有機トレンチ層間膜
１０６、下層ハードマスク１０７、及び上層ハードマス
ク１０８が順次に形成される。キャップ膜１０３、スト
ッパ膜１０５、及び下層ハードマスク１０７は、シリコ
ン窒化膜で形成され、上層ハードマスク１０８は、シリ
コン酸化膜で形成される。有機ビア層間膜１０４と、有
機トレンチ層間膜１０６とは、有機低誘電率材料で形成
される。キャップ膜１０３は、有機ビア層間膜１０４の
エッチングのときにエッチングストッパとして利用され
る。ストッパ膜１０５は、有機トレンチ層間膜１０６の
エッチングのときにエッチングストッパとして利用され
る。
【００１０】続いて、図２１に示されているように、有
機反射防止膜１０９が基板１０１の上面側の全面に形成
された後、フォトリソグラフィー技術により、フォトレ
ジストマスク１１０が有機反射防止膜１０９の上に形成
される。フォトレジストマスク１１０は、有機トレンチ
層間膜１０６に設けられる配線溝の位置を規定する。
【００１１】フォトレジストマスク１１０の形成の後、
図２２に示されているように、フォトレジストマスク１
１０を用いて、有機反射防止膜１０９と上層ハードマス
ク１０８とがエッチングされる。シリコン酸化膜で形成
された上層ハードマスク１０８のエッチングは、シリコ
ン酸化膜とシリコン窒化膜との選択比が高い条件で行わ
れ、シリコン窒化膜で形成された下層ハードマスク１０
７は実質的にエッチングされない。上層ハードマスク１
０８のエッチングにより、フォトレジストマスク１１０
が規定する配線溝のパターンが、上層ハードマスク１０
８に転写される。
【００１２】上層ハードマスク１０８のエッチングの
後、図２３に示されているように、有機反射防止膜１０
９とフォトレジストマスク１１０とが酸素プラズマを用
いたアッシングによって除去される。
【００１３】続いて、有機反射防止膜１１１が基板１０
１の上面側の全面に形成された後、図２４に示されてい
るように、フォトレジストマスク１１２が有機反射防止
膜１１１の上に形成される。フォトレジストマスク１１
２は、有機ビア層間膜１０４を貫通して設けられるビア
孔の位置を規定する。
【００１４】フォトレジストマスク１１２の形成の後、
図２５に示されているように、フォトレジストマスク１
１２を用いて、有機反射防止膜１１１、下層ハードマス
ク１０７、有機トレンチ層間膜１０６、及びストッパ膜
１０５が順次にエッチングされる。ストッパ膜１０５の
エッチングにより、有機ビア層間膜１０４の一部が露出
される。下層ハードマスク１０７、及びストッパ膜１０
５のエッチングは、シリコン窒化膜がシリコン酸化膜に
対して選択的にエッチングされる条件で行われる。下層
ハードマスク１０７のエッチングにより、フォトレジス
トマスク１１２が規定するビア孔のパターンが、下層ハ
ードマスク１０７に転写される。
【００１５】続いて、図２６に示されているように、有
機反射防止膜１１１とフォトレジストマスク１１２とが
除去される。
【００１６】続いて、図２７に示されているように、上
層ハードマスク１０８を用いて、下層ハードマスク１０
７と有機トレンチ層間膜１０６と有機ビア層間膜１０４
とがエッチングされる。このエッチングでは、下層ハー
ドマスク１０７のエッチングが終了した段階で、有機ト
レンチ層間膜１０６とストッパ膜１０５との間の選択
比、及び有機ビア層間膜１０４とキャップ膜１０３との
選択比が大きくなる条件にエッチング条件が切り換えら
れ、キャップ膜１０３とストッパ膜１０５とがエッチン
グされずに残される。
【００１７】続いて、キャップ膜１０３とストッパ膜１
０５とのうち露出されている部分がエッチバックによっ
て除去され、配線溝と銅配線１０４ｄに到達するビア孔
とが同時的に形成される。続いて、図２８に示されてい
るように、ビア孔と配線溝との側面及び底面に、バリア
膜１１３が形成された後、銅膜１１４が形成され、ビア
孔と配線溝とが埋め込まれる。銅膜１１４の埋め込みに
より、デュアルダマシン構造を有する半導体装置２の形
成が完了する。
【００１８】このようなデュアルハードマスクプロセス
は、ビアポイゾニングが小さく、更に、有機低誘電率材
料で形成された層間絶縁膜に加えられるプロセスダメー
ジが少ないという利点を有している。上述のとおり、デ
ュアルハードマスクプロセスでは、ビア孔の形成に続い
てバリア膜１１３と銅膜１１４の形成が行われるため、
ビア孔の汚染（ビアポイゾニング）が発生しにくい。更
に、配線溝とビア孔との形成の前に有機反射防止膜１１
１とフォトレジストマスク１１２とが除去されるため、
有機反射防止膜１１１とフォトレジストマスク１１２の
除去によって、有機ビア層間膜１０４と有機トレンチ層
間膜１０６との、配線溝とビア孔とに面する側壁にダメ
ージが加えられることがない。
【００１９】しかし、上述のデュアルハードマスクプロ
セスは、配線溝とビア孔との間にアライメントずれが発
生すると、歪んだ形状を有するビア孔が形成され、ビア
孔の径が小さくなることがあるという問題がある。図２
４を参照して、上層ハードマスク１０８に転写された配
線溝の幅と、フォトレジストマスク１１２に規定された
ビア孔の径とが同一であり、且つ、フォトレジストマス
ク１１２に設けられた開口１１２ａと上層ハードマスク
１０８との間にΔｘだけのアライメントずれが存在する
場合を考える。このようなアライメントずれが存在する
状態で、有機反射防止膜１１１、下層ハードマスク１０
７、有機トレンチ層間膜１０６、及びストッパ膜１０５
がエッチングされると、下層ハードマスク１０７のう
ち、上層ハードマスク１０８に被覆されている部分がエ
ッチングされない。従って、下層ハードマスク１０７、
有機トレンチ層間膜１０６、及びストッパ膜１０５に形
成される開口１１５の径は、形成されるべきビア孔の径
よりも小さくなる。開口１１５の径が小さくなると、図
２７に示されているように、有機ビア層間膜１１４に
は、所望の径をよりも小さい径を有するビア孔１１６が
形成される。このように、配線溝とビア孔との間にアラ
イメントずれが発生すると、ビア孔の径が所望の径より
も小さく形成されてしまう。
【００２０】形成されたビア孔の径が所望の径より小さ
くなることは、ビアでの断線不良、ビア抵抗のバラツ
キ、エレクトロマイグレーション耐性の低下等、ビアの
信頼性の低下を招き、好ましくない。
【００２１】ビア孔の径が所望の径よりも小さく形成さ
れる現象は、配線溝の幅とビア孔の径とが近いほど顕著
に発生する。配線溝の幅をビア孔の径によりも太くして
マージンを確保することにより、この現象は回避できる
が、配線溝の幅を太くすることは、半導体装置の高集積
化の妨げになり好ましくない。
【００２２】その一方で、配線溝とビア孔との間のアラ
イメントずれを、完全に０にすることは実質的に不可能
である。従って、上述のデュアルハードマスクプロセス
は、配線溝の幅とビア孔の径とが近い場合に、ビア孔の
径が所望の径よりも小さくなる現象を避けることは難し
い。
【００２３】
【発明が解決しようとする課題】本発明の目的は、デュ
アルハードマスクを用いてデュアルダマシン構造を形成
するときに、配線溝とビア孔との間のアライメントずれ
に起因してビア孔の径が細くなることを回避し、ビア孔
を所望の径に形成することを可能にする技術を提供する
ことにある。
【００２４】本発明の他の目的は、デュアルハードマス
クを用いてデュアルダマシン構造を形成するときに、有
機低誘電率材料で形成された層間絶縁膜に加えられるプ
ロセスダメージを低減するための技術を提供することに
ある。
【００２５】
【課題を解決するための手段】以下に、［発明の実施の
形態］で使用される番号・符号を用いて、課題を解決す
るための手段を説明する。これらの番号・符号は、［特
許請求の範囲］の記載と［発明の実施の形態］の記載と
の対応関係を明らかにするために付加されている。但
し、付加された番号・符号は、［特許請求の範囲］に記
載されている発明の技術的範囲の解釈に用いてはならな
い。
【００２６】本発明による半導体装置の製造方法は、
（ａ）有機材料により第１層間絶縁膜（４）を形成する
工程と、（ｂ）前記第１層間絶縁膜（４）の上面側に、
有機材料により第２層間絶縁膜（６）を形成する工程
と、（ｃ）前記第２層間絶縁膜（６）の上に、第１マス
ク層（７）を形成する工程と、（ｄ）前記第１マスク層
（７）の上に第２マスク層（８）を形成する工程と、
（ｅ）前記第２マスク層（８）の一部を、前記第１マス
ク層（７）がエッチングされないように選択的にエッチ
ングして、配線溝形成パターンを形成する工程と、
（ｆ）前記第１マスク層（７）及び第２マスク層（８）
を被覆するように、レジスト開口（１２ａ）が設けられ
たレジスト膜（１２）を形成する工程と、（ｇ）前記レ
ジスト膜（１２）をマスクとして、前記第２マスク層
（８）のうち、前記レジスト開口（１２ａ）に露出して
いる露出部分（８ａ）を、前記第１マスク層（７）がエ
ッチングされないように選択的にエッチングして前記配
線溝形成パターンを修正する工程と、（ｈ）前記レジス
ト膜（１２）をマスクとして、前記第１マスク層（７）
をエッチングしてビア孔形成用パターンを形成する工程
と、（ｉ）前記（ｈ）工程の後、前記配線溝形成用パタ
ーンに実質的に位置整合し、且つ、前記第２層間絶縁膜
（６）を貫通する配線溝と、前記ビア孔形成用パターン
に実質的に位置整合し、且つ、前記第１層間絶縁膜
（４）を貫通するビア孔とを形成する工程とを備えてい
る。
【００２７】当該半導体装置の製造方法では、配線溝と
ビア孔との間のアライメントずれが起こると、前記第２
マスク層（８）のうちの一部が、前記レジスト開口（１
２ａ）に露出される。露出されている露出部分（８ａ）
がエッチングによって除去されることにより、ビア孔の
変形や径の細りが防止されている。
【００２８】なお、上述の有機材料は、炭素を骨格とす
るもののみを意味するのではない。上述の有機材料は、
メチルシリカ等の有機シリカのように、炭素を含んだ官
能基を含むものを含むと解釈されなくてはならない。
【００２９】当該半導体装置の製造方法は、更に、
（ｊ）前記配線溝及び前記ビア孔の側壁に窒素を含む改
質層（４ａ、６ｂ）を形成する工程を備えていることが
好ましい。このような改質層（４ａ、６ｂ）は、前記第
１層間絶縁膜（４）と前記第２層間絶縁膜（６）とをダ
メージから保護する。
【００３０】前記（ｉ）工程と前記（ｊ）工程とは、窒
素ガスを含むエッチングガスを用いて前記第１層間絶縁
膜（４）と前記第２層間絶縁膜（６）とを同時的にエッ
チングすることにより、同時的に行われることが好まし
い。
【００３１】また、前記エッチングガスは、フルオロカ
ーボンを含み、前記改質層（４ａ、６ｂ）に含まれるフ
ッ素の濃度は、前記改質層（４ａ、６ｂ）に含まれる窒
素の濃度よりも低いことが好ましい。このような改質層
（４ａ、６ｂ）は、前記第１層間絶縁膜（４）と前記第
２層間絶縁膜（６）とをダメージから保護しながら、配
線の腐食の原因とならない。
【００３２】前記第１層間絶縁膜（４）と前記第２層間
絶縁膜（６）とは、シリコンを含有するシリコン含有有
機材料で形成され、当該半導体装置の製造方法は、更に
（ｋ）前記（ｈ）工程の後、窒素と水素とを含むプラズ
マを用いて、前記レジスト膜（１２）を除去する工程を
備えていることが好ましい。
【００３３】前記（ｉ）工程は、炭素原子を２つ以上有
するフルオロカーボンを含むエッチングガスを用いて、
前記第１層間絶縁膜（４）と前記第２層間絶縁膜（６）
とを同時的にエッチングする工程を含むことが好まし
い。
【００３４】前記シリコン含有有機材料は、ジビニルシ
ロキサンベンゾシクロブテンのポリマーであることが好
ましい。
【００３５】本発明による半導体装置の製造方法は、
（ｍ）基板の上面側にキャップ膜（３）を形成する工程
と、（ｎ）有機材料により第１層間絶縁膜（４）を形成
する工程と、（ｏ）前記第１層間絶縁膜（４）の上に、
ストッパ膜（５）を形成する工程と、（ｐ）前記ストッ
パ膜（５）の上に、有機材料により、第２層間絶縁膜
（６）を形成する工程と、（ｑ）前記第２層間絶縁膜
（６）の上に、第１マスク層（７）を形成する工程と、
（ｒ）前記第１マスク層（７）の上に第２マスク層
（８）を形成する工程と、（ｓ）前記第２マスク層
（８）の一部を、前記第１マスク層（７）がエッチング
されないように選択的にエッチングして、配線溝形成パ
ターンを形成する工程と、（ｔ）前記第１マスク層
（７）及び第２マスク層（８）を被覆するように、レジ
スト膜（１２）を形成する工程と、（ｕ）前記レジスト
膜（１２）にレジスト開口（１２ａ）を形成する工程
と、（ｖ）前記レジスト膜（１２）をマスクとして、前
記第２マスク層（８）のうち、前記レジスト開口（１２
ａ）に露出している露出部分（８ａ）を、前記第１マス
ク層（７）がエッチングされないように選択的にエッチ
ングして前記配線溝形成パターンを修正する工程と、
（ｗ）前記レジスト膜（１２）をマスクとして、前記第
１マスク層（７）と前記第２層間絶縁膜（６）と前記ス
トッパ膜（５）とをエッチングする工程と、（ｘ）前記
（ｗ）工程の後、前記レジスト膜（１２）を除去する工
程と、（ｙ）前記（ｘ）工程の後、前記第１マスク層
（７）をマスクとして、前記第２マスク層（８）と前記
第２層間絶縁膜（６）をエッチングし、前記ストッパ膜
（５）をマスクとして、前記第１層間絶縁膜（４）をエ
ッチングする工程と、（ｚ）前記（ｙ）工程の後、前記
基板（１）の上面側からエッチバックを行って、前記第
１マスク層（７）と、前記ストッパ膜（５）の露出され
ている部分と、前記キャップ膜（３）の露出されている
部分とを除去して、前記第１マスク層（７）と前記第２
層間絶縁膜（６）と前記ストッパ膜（５）とを貫通する
配線溝と、前記第１層間絶縁膜（４）と前記キャップ膜
（３）とを貫通するビア孔とを形成する工程と、（ａ
ａ）前記配線溝と前記ビア孔とを導電体（１３、１４）
で埋め込む工程とを備えている。
【００３６】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明による半導体装置の製造方法の実施の一形態を説
明する。
【００３７】（実施の第１形態）本発明による半導体装
置の製造方法の実施の第１形態では、図１に示されてい
るように、基板１の上に、下部配線構造２が形成され
る。より詳細には、基板１の上に、シリコン窒化膜２
ａ、有機絶縁膜２ｂ、及びシリコン窒化膜２ｃが順次に
積層された後、配線溝が形成される。配線溝の形成の
後、その配線溝を埋め込む銅配線２ｄが形成される。銅
配線２ｄは、配線溝を被覆するバリア膜２ｅと、バリア
膜２ｅの上に形成された銅膜２ｆとからなる。銅配線２
ｄの埋め込みにより、下部配線構造２の形成が完了す
る。
【００３８】続いて、図２に示されているように、下部
配線構造２の上に、キャップ膜３、有機ビア層間膜４、
ストッパ膜５、有機トレンチ層間膜６、下層ハードマス
ク７、及び上層ハードマスク８が順次に形成される。
【００３９】配線間容量を低減するために、有機ビア層
間膜４と有機トレンチ層間膜６とは、有機低誘電率材料
で形成される。ポリイミド、芳香族エーテル、芳香族炭
化水素、シクロブタン誘導体、フッ素樹脂、アモルファ
スフルオロカーボン、及び有機シリカ（メチルシリカ
等）のような有機材料は、有機ビア層間膜４と有機トレ
ンチ層間膜６に好適に使用される有機低誘電率材料であ
る。
【００４０】有機ビア層間膜４と有機トレンチ層間膜６
とは、フォトレジスト及び有機反射防止膜をプラズマ処
理によって除去するときに、選択的に残存されることが
可能な材料であることが好ましい。このような材料とし
ては、シリコンを含有する有機材料で形成されたシリコ
ン含有有機材料膜が挙げられる。シリコン含有有機材料
膜とフォトレジストを、窒素と水素とを含むプラズマで
処理すると、シリコン含有有機材料膜は、実質的にエッ
チングされないのに対し、フォトレジストはエッチング
される。同様に、有機反射防止膜を窒素と水素とを含む
プラズマですると、有機反射防止膜は、エッチングされ
る。シリコン含有有機材料膜に使用される材料として
は、ジビニルシロキサンベンゾシクロブテン（ＤＶＳ−
ＢＣＢ）の重合体、シロキサンポリイミドが例示され
る。
【００４１】キャップ膜３は、有機ビア層間膜４のエッ
チングをおこなうときにエッチングストッパとして使用
される。キャップ膜３は、有機ビア層間膜４に対して選
択比が高い材料で形成され、好適には、炭化窒化シリコ
ン（ＳｉＣＮ）で形成される。キャップ膜３は、シリコ
ン窒化膜で形成され得るが、シリコン窒化膜よりも比誘
電率が小さい炭化窒化シリコンによってキャップ膜３を
形成することは、配線間容量の低減の上で好ましい。
【００４２】ストッパ膜５は、有機トレンチ層間膜６の
エッチングを行うときにエッチングストッパとして使用
される。ストッパ膜５は、有機トレンチ層間膜６に対し
て選択比が高い材料で形成され、好適には、シリコン窒
化膜で形成される。
【００４３】下層ハードマスク７と上層ハードマスク８
とは、有機ビア層間膜４及び有機トレンチ層間膜６のエ
ッチングのときのマスクとして使用される。上層ハード
マスク８は、下層ハードマスク７に対して選択的にエッ
チングすることが可能な材料で形成される。好適には、
下層ハードマスク７は、シリコン窒化膜で形成され、上
層ハードマスク８はシリコン酸化膜で形成される。シリ
コン酸化膜は、シリコン窒化膜に対して選択的にエッチ
ング可能な材料である。例えば、Ｃ５Ｆ８と、アルゴン
と、酸素ガスとが混合されたエッチングガスを用いてシ
リコン酸化膜とシリコン窒化膜とをそれぞれエッチング
した場合、シリコン酸化膜のエッチングレートと、シリ
コン窒化膜のエッチングレートとは、９：１である。
【００４４】続いて、図３に示されているように、有機
反射防止膜９が基板１の上面側の全面に形成された後、
フォトリソグラフィー技術により、フォトレジストマス
ク１０が有機反射防止膜９の上に形成される。フォトレ
ジストマスク１０は、有機トレンチ層間膜６に設けられ
る配線溝の位置を規定する。
【００４５】フォトレジストマスク１０の形成の後、図
４に示されているように、フォトレジストマスク１０を
用いて、有機反射防止膜９と上層ハードマスク８とがエ
ッチングされる。シリコン酸化膜で形成された上層ハー
ドマスク８のエッチングは、下層ハードマスク７に対す
る選択比が高い条件で行われ、シリコン窒化膜で形成さ
れた下層ハードマスク７は実質的にエッチングされな
い。上層ハードマスク８のエッチングにより、フォトレ
ジストマスク１０が規定する配線溝のパターンが、上層
ハードマスク８に転写される。
【００４６】上層ハードマスク８のエッチングの後、図
５に示されているように、有機反射防止膜９とフォトレ
ジストマスク１０とが酸素プラズマを用いたアッシング
によって除去される。このアッシングの間、有機トレン
チ層間膜６は下層ハードマスク７によって被覆され、酸
素プラズマから保護される。
【００４７】続いて、有機反射防止膜１１が基板１の上
面側の全面に形成された後、図６に示されているよう
に、フォトレジストマスク１２が有機反射防止膜１１の
上に形成される。フォトレジストマスク１２は、有機ビ
ア層間膜４を貫通して設けられるビア孔の位置を規定す
る。
【００４８】ビア孔は、配線溝の直下に設けられるか
ら、フォトレジストマスク１２に設けられた開口は、本
来、上層ハードマスク８に設けられた開口と位置が整合
されていることが必要である。しかし、現実には、図６
に示されているように、フォトレジストマスク１２の形
成では、上層ハードマスク８とフォトレジストマスク１
２との間のアライメントずれが発生することが避けられ
ない。本実施の形態では、アライメントずれにより、フ
ォトレジストマスク１２が有する開口１２ａが上層ハー
ドマスク８にオーバーラップしているとして以下の説明
が行われる。
【００４９】フォトレジストマスク１２の形成の後、図
７に示されているように、フォトレジストマスク１２を
用いて、有機反射防止膜１１がエッチングされる。アラ
イメントずれが存在する状態で有機反射防止膜１１がエ
ッチングされると、上層ハードマスク８の一部分が露出
される。露出された部分は、以下、露出部分８ａと記載
される。
【００５０】有機反射防止膜１１のエッチングの後、図
８に示されているように、フォトレジストマスク１２を
残したまま、上層ハードマスク８の露出部分８ａがエッ
チングされる。露出部分８ａのエッチングは、下層ハー
ドマスク７が実質的にエッチングされない条件で行われ
る。露出部分８ａのエッチングにより、上層ハードマス
ク８に転写された配線溝のパターンが修正され、下層ハ
ードマスク７のうち、フォトレジストマスク１２を使用
したエッチングによって除去されるべき部分が実質的に
完全に露出される。
【００５１】続いて、図９に示されているように、フォ
トレジストマスク１２を用いて、下層ハードマスク７、
有機トレンチ層間膜６、及びストッパ膜５が順次にエッ
チングされる。このエッチングにより、ストッパ膜５、
有機トレンチ層間膜６、及び下層ハードマスク７には、
フォトレジストマスク１２が規定するビア孔のパターン
が転写される。
【００５２】上述の露出部分８ａのエッチングは、下層
ハードマスク７、有機トレンチ層間膜６、及びストッパ
膜５に設けられる開口の径と、フォトレジストマスク１
２に設けられた開口の径とを一致させ、所望の径のビア
孔の形成を可能にする。
【００５３】続いて、図１０に示されているように、有
機反射防止膜１１とフォトレジストマスク１２とが除去
される。有機ビア層間膜４と有機トレンチ層間膜６が、
シリコン含有有機材料で形成されている場合、有機反射
防止膜１１とフォトレジストマスク１２との除去は、窒
素と水素とを含むプラズマを用いたプラズマ処理によっ
て行われることが好ましい。このようなプラズマ処理の
使用は、有機ビア層間膜４と有機トレンチ層間膜６とに
加えられるダメージを抑制しながら、有機反射防止膜１
１とフォトレジストマスク１２とを除去することを可能
にする。
【００５４】有機反射防止膜１１とフォトレジストマス
ク１２との除去の後、上層ハードマスク８を使用して、
下層ハードマスク７、及び有機トレンチ層間膜６が順次
にエッチングされる。このエッチングにより、ストッパ
膜５のうち、配線溝の底部にある部分が露出される。こ
のとき、ストッパ膜５をマスクとして、有機ビア層間膜
４がエッチングされ、キャップ膜３のうちビア孔の底部
にある部分が露出される。
【００５５】続いて、エッチバックによってキャップ膜
３とストッパ膜５との露出された部分がエッチングさ
れ、銅配線２ｄに到達するビア孔と、配線溝とが形成さ
れる。
【００５６】形成されたビア孔の径は、ストッパ膜５に
形成された開口の径と実質的に同一であり、従って、フ
ォトレジストマスク１２に規定された開口の径と実質的
に同一である。このように、形成されたビア孔の径は、
所望の径と実質的に一致する。
【００５７】更に、図１２（ｂ）に示されているよう
に、ビア孔と配線溝とを被覆するバリア膜１３が形成さ
れ、更にバリア膜１３の上に、銅を主成分とする銅膜１
４がビア孔と配線溝とを埋め込むように形成される。バ
リア膜１３としては、典型的には、タンタル膜と窒化タ
ンタル膜（いずれも図示されない）が使用される。銅膜
１４の形成により、実施の第１形態の半導体装置の製造
方法が完了する。
【００５８】図１３は、本実施の形態の半導体装置の製
造方法によって製造された半導体装置のビア抵抗のバラ
ツキを示している。プロットｄＨＭは、本実施の形態の
半導体装置の製造方法によって製造された半導体装置の
ビア抵抗を示し、プロットＶＦは、従来のビアファース
トプロセスによって製造された半導体装置のビア抵抗の
バラツキを示している。ビア抵抗は、１００万個のビア
が直列に接続されたビアチェーンを用いて計測されてい
る。ビア抵抗が計測されたビアの径は０．１８μｍであ
る。銅膜の下に形成されるバリア膜は、いずれの半導体
装置についても、厚さ１５ｎｍのタンタル膜と、厚さ１
５ｎｍの窒化タンタル膜の積層膜である。
【００５９】図１３に示されているように、本実施の形
態の半導体装置の製造方法によって製造された半導体装
置のビア抵抗は、０．８Ωでほぼ一定である。一方、従
来のビアファーストプロセスによって製造された半導体
装置のビア抵抗は、バラツキが大きい。このように、本
実施の形態の半導体装置の製造方法は、ビア抵抗のバラ
ツキの抑制に極めて有効である。
【００６０】図１４は、本実施の形態の半導体装置の製
造方法によって製造された半導体装置のビアのエレクト
ロマイグレーション特性を示す。エレクトロマイグレー
ション特性は、ビアがエレクトロマイグレーションによ
って不良になるまでに至る時間の累積分布で示されてい
る。試験されたビアの径は０．１８μｍ、エレクトロマ
イグレーション試験が行われた温度は、３００℃であ
り、ビアに３ＭＡ／ｃｍ ２の電流密度で電流が流されて
いる。ビアファーストプロセスで形成された半導体装置
は、約２時間で５０％破壊時間が約２時間である。一
方、本実施の形態の半導体装置の製造方法によって製造
された半導体装置は、５０％破壊時間が約１０時間であ
り、エレクトロマイグレーション特性が大きく向上され
る。
【００６１】以上に説明されたように、本実施の形態で
は、フォトレジストマスク１２の開口１２ａの底部に露
出される上層ハードマスク８の露出部分８ａがエッチン
グされる。これにより、フォトレジストマスク１２と上
層ハードマスク８との間にアライメントずれが存在して
も、最終的に形成されるビア孔は細くならず、所望の径
を有するビアの形成が可能である。従って、本実施の形
態の半導体装置の製造方法は、信頼性が高いビアの形成
が可能である。
【００６２】（実施の第２形態）実施の第２形態では、
図１８に示されているように、有機ビア層間膜４に形成
されたビア孔の側壁と、有機トレンチ層間膜６に形成さ
れた配線溝の側壁に、それぞれ、窒素が添加された改質
層４ａ、６ｂが形成される。改質層４ａ、６ｂは、有機
ビア層間膜４と有機トレンチ層間膜６とを窒素を含むエ
ッチングガスでエッチングすることによって形成され
る。形成された改質層４ａ、６ｂは、有機ビア層間膜４
と有機トレンチ層間膜６とを有効に保護する。以下、実
施の第２形態の半導体装置の製造方法を詳細に説明す
る。
【００６３】実施の第２形態の半導体装置の製造方法の
うち、有機トレンチ層間膜６のエッチングが行われる前
までの工程は、図１から図８に示されている実施の第１
形態の製造方法と同一である。まず、キャップ膜３、有
機ビア層間膜４、ストッパ膜５、有機トレンチ層間膜
６、下層ハードマスク７、及び上層ハードマスク８が形
成される。有機ビア層間膜４と有機トレンチ層間膜６と
は、好適には、シリコン含有有機材料膜で形成される。
その後、上層ハードマスク８がエッチングされて、配線
溝のパターンが上層ハードマスク８に転写される。更
に、有機反射防止膜１１と、ビア孔の位置を規定するフ
ォトレジストマスク１２とが形成される。実施の第１形
態と同様に、実施の第２形態でもフォトレジストマスク
１２の開口１２ａの底部にある上層ハードマスク８の露
出部分８ａがエッチングされ、アライメントずれに起因
するビア孔の径の細りが防止される。
【００６４】図８に示された露出部分８ａのエッチング
の後、図１５に示されているように、フォトレジストマ
スク１２を用いて、有機反射防止膜１１、下層ハードマ
スク膜７、有機トレンチ層間膜６、及びストッパ膜５が
順次にエッチングされる。このエッチングにより、フォ
トレジストマスク１２が規定するビア孔のパターンが下
層ハードマスク７とストッパ膜５とに転写される。スト
ッパ膜５がエッチングされ、有機ビア層間膜４が露出さ
れると、有機ビア層間膜４の一部がエッチングされ得
る。しかし、有機ビア層間膜４がエッチングされること
は特に問題にならない。
【００６５】有機トレンチ層間膜６のエッチングは、Ｃ
４Ｆ８と窒素ガス（Ｎ２）と酸素ガス（Ｏ２）とが混合
されたエッチングガスが使用される。そのエッチングガ
スの主成分は、窒素ガスである。このような組成を有す
るエッチングガスが使用されることにより、有機トレン
チ層間膜６の側壁には、炭素原子と窒素原子とを多数含
む改質層６ａが形成される。炭素原子と窒素原子とを多
数含む改質層６ａには、炭素−窒素結合が多数形成され
る。炭素−窒素結合が多数形成された改質層６ａは、機
械的、化学的に安定であり、且つ、絶縁性が高い。この
ような改質層６ａは有機トレンチ層間膜６を有効に保護
する。改質層６ａを有効に形成するためには、エッチン
グガスに含まれる窒素ガスのモル比は、全体の５０％以
上であることが好ましく、より好適には、窒素ガスのモ
ル比は、全体の７０％以上であることが好ましい。
【００６６】一方、エッチングガスにＣ４Ｆ８を添加さ
れていることにより、エッチングレートが高く、且つ、
異方的な有機トレンチ層間膜６のエッチングが実現され
ている。有機トレンチ層間膜６がシリコン含有有機材料
膜である場合、Ｃ４Ｆ８のようなフルオロカーボンの使
用は、エッチングレートの増大に有効である。有機トレ
ンチ層間膜６のエッチングでは、Ｃ４Ｆ８の代わりに他
のフルオロカーボンが使用されうる。ただし、Ｃ４Ｆ８
のように、一分子に含まれる炭素の数が２以上であるフ
ルオロカーボンを使用することは、エッチングの異方性
を高める観点で好ましい。
【００６７】エッチングガスにフルオロカーボンが含ま
れるため、下層ハードマスク膜７、及び有機トレンチ層
間膜６、及びストッパ膜５の側壁には、フッ素を多く含
むエッチング付着物が付着するが、図１５には図示され
ていない。
【００６８】有機トレンチ層間膜６の側壁に形成される
改質層６ａは、エッチング付着物で形成された膜ではな
いことに留意されるべきである。改質層６ａは、有機ト
レンチ層間膜６のエッチングの間に窒素ラジカルが有機
トレンチ層間膜６に注入されることによって形成される
層であり、エッチング付着物ではない。実際、エッチン
グ付着物は、フッ素を多量に含み、エッチング付着物に
含まれるフッ素原子の濃度は、窒素原子の濃度より高
い。一方、改質層６ａには、不可避的にフッ素が注入さ
れるが、改質層６ａのフッ素原子の濃度は、銅の腐食を
発生させない程度に低く抑えられている。改質層６ａの
フッ素原子の濃度は、窒素原子の濃度より低い。このよ
うに、改質層６ａは、窒素原子が添加され、且つ、フッ
素原子の濃度が、窒素原子の濃度より低く抑えられてお
り、有機トレンチ層間膜６を有効に保護しながら、銅の
腐食の発生原因とはならない。
【００６９】続いて、図１６に示されているように、反
射防止膜１１とフォトレジストマスク１２とが除去され
る。反射防止膜１１とフォトレジストマスク１２との除
去のとき、改質層６ａは、有機トレンチ層間膜６を有効
に保護する。有機ビア層間膜４と有機トレンチ層間膜６
とがシリコン含有有機材料膜で形成されている場合、反
射防止膜１１とフォトレジストマスク１２との除去は、
窒素／水素プラズマを用いたプラズマ処理で行われるこ
とが好ましい。シリコン含有有機材料膜で形成されてい
る有機ビア層間膜４と有機トレンチ層間膜６とは、窒素
／水素プラズマを用いたプラズマ処理によっては侵され
ず、有機ビア層間膜４と有機トレンチ層間膜６とを効果
的に保護することが可能になる。更に、窒素／水素プラ
ズマによる反射防止膜１１とフォトレジストマスク１２
との除去は、有機トレンチ層間膜６の側壁を更に窒化
し、改質層６ａを一層に成長させる。
【００７０】続いて、有機洗浄工程が行われ、下層ハー
ドマスク７、及び有機トレンチ層間膜６、及びストッパ
膜５の側壁に付着したエッチング付着物が除去される。
この有機洗浄工程のとき、改質層６ａは、有機トレンチ
層間膜６を有効に保護する。
【００７１】反射防止膜１１とフォトレジストマスク１
２とが除去された後、図１７に示されているように、上
層ハードマスク８を用いて、下層ハードマスク膜７と有
機トレンチ層間膜６と有機ビア層間膜４とがエッチング
される。このエッチングでは、下層ハードマスク７のエ
ッチングが終了した段階で、有機トレンチ層間膜６とス
トッパ膜５との間の選択比、及び有機ビア層間膜４とキ
ャップ膜３との選択比が大きくなる条件にエッチング条
件が切り換えられ、ストッパ膜５とキャップ膜３とがエ
ッチングされずに残される。有機トレンチ層間膜６に形
成されていた改質層６ａのうち、有機ビア層間膜４を貫
通するビア孔に、位置整合していない部分は、このエッ
チングによって除去される。
【００７２】このエッチングでは、Ｃ４Ｆ８と窒素ガス
（Ｎ２）と酸素ガス（Ｏ２）とが混合されたエッチング
ガスが使用される。エッチングガスの主成分は、窒素ガ
スである。このような組成を有するエッチングガスが使
用されることにより、有機ビア層間膜４と有機トレンチ
層間膜６との側壁には、それぞれ、炭素原子と窒素原子
とを多数含む改質層４ａ、６ｂが形成される。上述の改
質層６ａと同様に、改質層４ａ、６ｂは、エッチングの
間に有機ビア層間膜４と有機トレンチ層間膜６とに窒素
ラジカルが注入されて形成される層であり、エッチング
付着物で形成される層ではない。
【００７３】改質層４ａ、６ｂは、上述の改質層６ａと
同様に、機械的、化学的に安定であり、且つ、絶縁性が
高い。改質層４ａ、６ｂは、それぞれ、以下で実行され
るプロセスにおいて、有機ビア層間膜４と有機トレンチ
層間膜６とを有効に保護する。更に、改質層４ａ、６ｂ
は、後述の配線溝及びビア孔に埋め込まれる銅膜１４か
らの銅の拡散を抑制する。
【００７４】改質層４ａ、６ｂには、上述の改質層６ａ
と同様に、不可避的にフッ素が注入されるが、フッ素原
子の濃度は、銅の腐食を発生させない程度に低く抑えら
れている。改質層４ａ、６ｂのフッ素原子の濃度は、窒
素原子の濃度より低い。
【００７５】続いて、キャップ膜３とストッパ膜５との
うち露出されている部分がエッチバックによって除去さ
れ、銅配線２ｄに到達するビア孔と、配線溝とが形成さ
れる。このエッチバックにより、上層ハードマスク８も
同時に除去される。
【００７６】続いて、図１８に示されているように、形
成されたビア孔と配線溝との側面及び底面に、バリア膜
１３が形成された後、銅膜１４が形成され、ビア孔と配
線溝とが埋め込まれる。銅膜１４の形成により、実施の
第２形態の半導体装置の形成が完了する。
【００７７】実施の第２形態の半導体装置の製造方法で
は、実施の第１形態と同様に、フォトレジストマスク１
２と上層ハードマスク８との間にアライメントずれが存
在しても、最終的に形成されるビア孔は細くならず、所
望の径を有するビアの形成が可能である。
【００７８】更に、実施の第２形態の半導体装置では、
有機ビア層間膜４と有機トレンチ層間膜６との側壁に、
窒素が添加された改質層４ａ、６ａ、６ｂが形成され
る。改質層４ａ、６ａ、６ｂは、機械的、化学的に強固
な構造を有しており、有機ビア層間膜４と有機トレンチ
層間膜６とを半導体プロセスの間に加えられるダメージ
から保護する。更に、最終的に半導体装置に集積化され
る改質層４ａ、６ｂは、銅膜１４からの銅の拡散を防止
し銅膜１４からのリーク電流を効果的に低減する。
【００７９】
【発明の効果】本発明により、デュアルハードマスクを
用いてデュアルダマシン構造を形成するときに、配線溝
とビア孔との間のアライメントずれに起因してビア孔の
径が細くなることを回避し、ビア孔を所望の径に形成す
ることを可能にする技術が提供される。
【００８０】また、本発明により、デュアルハードマス
クを用いてデュアルダマシン構造を形成するときに、有
機低誘電率材料で形成された層間絶縁膜に加えられるプ
ロセスダメージを低減するための技術が提供される。
【図面の簡単な説明】
【図１】図１は、本発明による半導体装置の製造方法の
実施の第１形態を示す断面図である。
【図２】図２は、本発明による半導体装置の製造方法の
実施の第１形態を示す断面図である。
【図３】図３は、本発明による半導体装置の製造方法の
実施の第１形態を示す断面図である。
【図４】図４は、本発明による半導体装置の製造方法の
実施の第１形態を示す断面図である。
【図５】図５は、本発明による半導体装置の製造方法の
実施の第１形態を示す断面図である。
【図６】図６は、本発明による半導体装置の製造方法の
実施の第１形態を示す断面図である。
【図７】図７は、本発明による半導体装置の製造方法の
実施の第１形態を示す断面図である。
【図８】図８は、本発明による半導体装置の製造方法の
実施の第１形態を示す断面図である。
【図９】図９は、本発明による半導体装置の製造方法の
実施の第１形態を示す断面図である。
【図１０】図１０は、本発明による半導体装置の製造方
法の実施の第１形態を示す断面図である。
【図１１】図１１は、本発明による半導体装置の製造方
法の実施の第１形態を示す断面図である。
【図１２】図１２は、本発明による半導体装置の製造方
法の実施の第１形態を示しており、図１２（ａ）は、当
該半導体装置の上面図、図１２（ｂ）は、図１２（ａ）
のＡ−Ａ面における当該半導体装置の断面図である。
【図１３】図１３は、本発明による半導体装置の製造方
法の実施の第１形態で形成された半導体装置のビア抵抗
のバラツキを示す。
【図１４】本発明による半導体装置の製造方法の実施の
第１形態で形成された半導体装置のビアのエレクトロマ
イグレーション特性を示す。
【図１５】図１５は、本発明による半導体装置の製造方
法の実施の第２形態を示す断面図である。
【図１６】図１６は、本発明による半導体装置の製造方
法の実施の第２形態を示す断面図である。
【図１７】図１７は、本発明による半導体装置の製造方
法の実施の第２形態を示す断面図である。
【図１８】図１８は、本発明による半導体装置の製造方
法の実施の第２形態を示す断面図である。
【図１９】図１９は、従来の半導体装置の製造方法を示
す断面図である。
【図２０】図２０は、従来の半導体装置の製造方法を示
す断面図である。
【図２１】図２１は、従来の半導体装置の製造方法を示
す断面図である。
【図２２】図２２は、従来の半導体装置の製造方法を示
す断面図である。
【図２３】図２３は、従来の半導体装置の製造方法を示
す断面図である。
【図２４】図２４は、従来の半導体装置の製造方法を示
す断面図である。
【図２５】図２５は、従来の半導体装置の製造方法を示
す断面図である。
【図２６】図２６は、従来の半導体装置の製造方法を示
す断面図である。
【図２７】図２７は、従来の半導体装置の製造方法を示
す断面図である。
【図２８】図２８は、従来の半導体装置の製造方法を示
しており、図２８（ａ）は、当該半導体装置の上面図、
図２８（ｂ）は、図２８（ａ）のＢ−Ｂ面における当該
半導体装置の断面図である。
【符号の説明】
１：基板 ２：下部配線構造 ３：キャップ膜 ４：有機ビア層間膜 ４ａ：改質層 ５：ストッパ膜 ６：有機トレンチ層間膜 ６ａ、６ｂ：改質層 ７：下層ハードマスク ８：上層ハードマスク ９：有機反射防止膜 １０：フォトレジストマスク １１：有機反射防止膜 １２：フォトレジストマスク １３：バリア膜 １４：銅膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 恵充 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 齋藤 忍 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 小野寺 貴弘 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 林 喜宏 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F033 HH11 HH21 HH32 JJ11 JJ21 JJ32 KK11 MM01 MM02 MM12 MM13 NN06 NN07 QQ02 QQ09 QQ10 QQ15 QQ25 QQ28 QQ31 QQ35 QQ37 RR01 RR06 RR21 RR22 RR24 XX15

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）有機材料により第１層間絶縁膜を
    形成する工程と、 （ｂ）前記第１層間絶縁膜の上面側に、有機材料により
    第２層間絶縁膜を形成する工程と、 （ｃ）前記第２層間絶縁膜の上に、第１マスク層を形成
    する工程と、 （ｄ）前記第１マスク層の上に第２マスク層を形成する
    工程と、 （ｅ）前記第２マスク層の一部を、前記第１マスク層が
    エッチングされないように選択的にエッチングして、配
    線溝形成パターンを形成する工程と、 （ｆ）前記第１マスク層及び第２マスク層を被覆するよ
    うに、レジスト開口が設けられたレジスト膜を形成する
    工程と、 （ｇ）前記レジスト膜をマスクとして、前記第２マスク
    層のうち、前記レジスト開口に露出している露出部分
    を、前記第１マスク層がエッチングされないように選択
    的にエッチングして前記配線溝形成パターンを修正する
    工程と、 （ｈ）前記レジスト膜をマスクとして、前記第１マスク
    層をエッチングしてビア孔形成用パターンを形成する工
    程と、 （ｉ）前記（ｈ）工程の後、前記配線溝形成用パターン
    に実質的に位置整合し、且つ、前記第２層間絶縁膜を貫
    通する配線溝と、前記ビア孔形成用パターンに実質的に
    位置整合し、且つ、前記第１層間絶縁膜を貫通するビア
    孔とを形成する工程とを備えた半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 更に、 （ｊ）前記配線溝及び前記ビア孔の側壁に窒素を含む改
    質層を形成する工程を備えた半導体装置の製造方法。
  3. 【請求項３】 請求項２に記載の半導体装置の製造方法
    において、 前記（ｉ）工程と前記（ｊ）工程とは、窒素ガスを含む
    エッチングガスを用いて前記第１層間絶縁膜と前記第２
    層間絶縁膜とを同時的にエッチングすることにより、同
    時的に行われる半導体装置の製造方法。
  4. 【請求項４】 請求項３に記載の半導体装置の製造方法
    において、 前記エッチングガスは、フルオロカーボンを含み、 前記改質層に含まれるフッ素の濃度は、前記改質層に含
    まれる窒素の濃度よりも低い半導体装置の製造方法。
  5. 【請求項５】 請求項１に記載の半導体装置の製造方法
    において、 前記第１層間絶縁膜と前記第２層間絶縁膜とは、シリコ
    ンを含有するシリコン含有有機材料で形成され、 当該半導体装置の製造方法は、更に（ｋ）前記（ｈ）工
    程の後、窒素と水素とを含むプラズマを用いて、前記レ
    ジスト膜を除去する工程を備えた半導体装置の製造方
    法。
  6. 【請求項６】 請求項５に記載の半導体装置の製造方法
    において、 前記（ｉ）工程は、炭素原子を２つ以上有するフルオロ
    カーボンを含むエッチングガスを用いて、前記第１層間
    絶縁膜と前記第２層間絶縁膜とを同時的にエッチングす
    る工程を含む半導体装置の製造方法。
  7. 【請求項７】 請求項５又は請求項６に記載の半導体装
    置の製造方法において、 前記シリコン含有有機材料は、ジビニルシロキサンベン
    ゾシクロブテンのポリマーである半導体装置の製造方
    法。
  8. 【請求項８】 （ｍ）基板の上面側にキャップ膜を形成
    する工程と、 （ｎ）有機材料により第１層間絶縁膜を形成する工程
    と、 （ｏ）前記第１層間絶縁膜の上に、ストッパ膜を形成す
    る工程と、 （ｐ）前記ストッパ膜の上に、有機材料により、第２層
    間絶縁膜を形成する工程と、 （ｑ）前記第２層間絶縁膜の上に、第１マスク層を形成
    する工程と、 （ｒ）前記第１マスク層の上に第２マスク層を形成する
    工程と、 （ｓ）前記第２マスク層の一部を、前記第１マスク層が
    エッチングされないように選択的にエッチングして、配
    線溝形成パターンを形成する工程と、 （ｔ）前記第１マスク層及び第２マスク層を被覆するよ
    うに、レジスト膜を形成する工程と、 （ｕ）前記レジスト膜にレジスト開口を形成する工程
    と、 （ｖ）前記レジスト膜をマスクとして、前記第２マスク
    層のうち、前記レジスト開口に露出している露出部分
    を、前記第１マスク層がエッチングされないように選択
    的にエッチングして前記配線溝形成パターンを修正する
    工程と、 （ｗ）前記レジスト膜をマスクとして、前記第１マスク
    層と前記第２層間絶縁膜と前記ストッパ膜をエッチング
    する工程と、 （ｘ）前記（ｗ）工程の後、前記レジスト膜を除去する
    工程と、 （ｙ）前記（ｘ）工程の後、前記第１マスク層をマスク
    として、前記第２マスク層と前記第２層間絶縁膜をエッ
    チングし、前記ストッパ膜をマスクとして、前記第１層
    間絶縁膜をエッチングする工程と、 （ｚ）前記（ｙ）工程の後、前記基板の上面側からエッ
    チバックを行って、前記第１マスク層と、前記ストッパ
    膜の露出されている部分と、前記キャップ膜の露出され
    ている部分とを除去して、前記第１マスク層と前記第２
    層間絶縁膜と前記ストッパ膜を貫通する配線溝と、前記
    第１層間絶縁膜と前記キャップ膜とを貫通するビア孔と
    を形成する工程と、 （ａａ）前記配線溝と前記ビア孔とを導電体で埋め込む
    工程とを備えた半導体装置の製造方法。
JP2002101891A 2002-04-03 2002-04-03 半導体装置の製造方法 Withdrawn JP2003297920A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002101891A JP2003297920A (ja) 2002-04-03 2002-04-03 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002101891A JP2003297920A (ja) 2002-04-03 2002-04-03 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2003297920A true JP2003297920A (ja) 2003-10-17

Family

ID=29388801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002101891A Withdrawn JP2003297920A (ja) 2002-04-03 2002-04-03 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2003297920A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217371A (ja) * 2004-02-02 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2006095915A1 (ja) * 2005-03-09 2006-09-14 Nec Corporation 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法
JP2007150184A (ja) * 2005-11-30 2007-06-14 Jsr Corp 有機膜研磨用化学的機械的研磨スラリー、化学的機械的研磨方法、ならびに半導体装置の製造方法
US7259089B2 (en) 2004-01-19 2007-08-21 Sony Corporation Semiconductor device manufacturing method that includes forming a wiring pattern with a mask layer that has a tapered shape
WO2008047715A1 (fr) 2006-10-12 2008-04-24 Nissan Chemical Industries, Ltd. procédé de fabrication d'un dispositif semi-conducteur à l'aide d'un stratifié à quatre couches
US7435682B2 (en) 2004-05-31 2008-10-14 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
WO2011018857A1 (ja) * 2009-08-14 2011-02-17 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2012023245A (ja) * 2010-07-15 2012-02-02 Renesas Electronics Corp 半導体装置及びその製造方法
JP2017085099A (ja) * 2015-10-29 2017-05-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7259089B2 (en) 2004-01-19 2007-08-21 Sony Corporation Semiconductor device manufacturing method that includes forming a wiring pattern with a mask layer that has a tapered shape
JP2005217371A (ja) * 2004-02-02 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7435682B2 (en) 2004-05-31 2008-10-14 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US7999392B2 (en) 2005-03-09 2011-08-16 Renesas Electronics Corporation Multilayer wiring structure, semiconductor device, pattern transfer mask and method for manufacturing multilayer wiring structure
WO2006095915A1 (ja) * 2005-03-09 2006-09-14 Nec Corporation 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法
JPWO2006095915A1 (ja) * 2005-03-09 2008-08-21 日本電気株式会社 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法
JP2007150184A (ja) * 2005-11-30 2007-06-14 Jsr Corp 有機膜研磨用化学的機械的研磨スラリー、化学的機械的研磨方法、ならびに半導体装置の製造方法
US8119517B2 (en) 2005-11-30 2012-02-21 Jsr Corporation Chemical mechanical polishing method and method of manufacturing semiconductor device
US7842620B2 (en) 2006-10-12 2010-11-30 Nissan Chemical Industries, Ltd. Method for manufacturing semiconductor device using quadruple-layer laminate
WO2008047715A1 (fr) 2006-10-12 2008-04-24 Nissan Chemical Industries, Ltd. procédé de fabrication d'un dispositif semi-conducteur à l'aide d'un stratifié à quatre couches
JPWO2008047715A1 (ja) * 2006-10-12 2010-02-25 日産化学工業株式会社 ４層系積層体による半導体装置の製造方法
JP5057107B2 (ja) * 2006-10-12 2012-10-24 日産化学工業株式会社 ４層系積層体による半導体装置の製造方法
KR101423058B1 (ko) 2006-10-12 2014-07-25 닛산 가가쿠 고교 가부시키 가이샤 4층계 적층체에 의한 반도체장치의 제조방법
WO2011018857A1 (ja) * 2009-08-14 2011-02-17 富士通セミコンダクター株式会社 半導体装置の製造方法
US8703606B2 (en) 2009-08-14 2014-04-22 Fujitsu Semiconductor Limited Method for manufacturing semiconductor device having a wiring structure
JP5488603B2 (ja) * 2009-08-14 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2012023245A (ja) * 2010-07-15 2012-02-02 Renesas Electronics Corp 半導体装置及びその製造方法
JP2017085099A (ja) * 2015-10-29 2017-05-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US11101293B2 (en) 2015-10-29 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
US11776966B2 (en) 2015-10-29 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device

Similar Documents

Publication Publication Date Title
US7176124B2 (en) Method for fabricating electronic device
US6197696B1 (en) Method for forming interconnection structure
US7176120B2 (en) Method of manufacturing semiconductor device
US6689695B1 (en) Multi-purpose composite mask for dual damascene patterning
US11011421B2 (en) Semiconductor device having voids and method of forming same
US6984577B1 (en) Damascene interconnect structure and fabrication method having air gaps between metal lines and metal layers
US7470616B1 (en) Damascene wiring fabrication methods incorporating dielectric cap etch process with hard mask retention
US7790601B1 (en) Forming interconnects with air gaps
US20020164865A1 (en) Semiconductor device and manufacturing method thereof
US7713863B2 (en) Method for manufacturing a semiconductor device and method for etching the same
KR100333562B1 (ko) 저유전율막의 열화를 감소시킬 수 있는 반도체 장치 및 그 제조방법
US20060043588A1 (en) Semiconductor device including a low-k metallization layer stack for enhanced resistance against electromigration
JP2003258090A (ja) 半導体装置の製造方法
JP2003297920A (ja) 半導体装置の製造方法
US6812133B2 (en) Fabrication method of semiconductor device
US20090137119A1 (en) Novel seal isolation liner for use in contact hole formation
US20040152336A1 (en) Semiconductor device and its manufacturing method
US20040002210A1 (en) Interconnect structure and method for forming
US7622331B2 (en) Method for forming contacts of semiconductor device
KR100703559B1 (ko) 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법
US7528059B2 (en) Method for reducing polish-induced damage in a contact structure by forming a capping layer
US7199038B2 (en) Method for fabricating semiconductor device
KR100522761B1 (ko) 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법
US11756878B2 (en) Self-aligned via structure by selective deposition
US20070210406A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050607