KR100256110B1 - 반도체 장치의 상호연결 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 비아 콘택 저항 페일을 방지하고 비아 EM 및 라인 EM 특성을 향상시키는 반도체 장치의 상호연결 및 그의 형성 방법에 관한 것으로, 배리어막과, 상기 배리어막 상에 형성된 알루미늄 리드와, 상기 알루미늄 리드 상에 형성된 반응 방지막과, 상기 반응방지막 상에 형성된 반사방지막과, 상기 반사방지막 상에 형성된 절연막과, 상기 절연막은 상기 반사방지막의 일부 표면이 노출되도록 형성된 비아를 갖고, 상기 비아의 하부 및 양측벽을 포함하여 상기 절연막 상에 형성된 글루막과, 상기 비아를 채우도록 상기 글루막 상에 형성된 도전막 플러그를 포함한다. 이와 같은 반도체 장치 및 그의 제조 방법을 통해서, 저항 페일 요소인 AIN 막 및 TiXF막 형성을 방지할 수 있고, 알루미늄 리드의 과식각 및 소모를 방지하여 비아 EM 및 라인 EM 특성을 향상시킬 수 있다.

Description

반도체 장치의 상호연결 및 그의 형성 방법
본 발명은 반도체 장치의 상호연결 및 그의 형성 방법에 관한 것으로, 좀 더 구체적으로는 반사방지막(AntiReflective Coating layer) 형성 전에 반응방지막을 추가하고, 반사방지막을 식각 정지막으로 사용하여 비아를 형성함으로써 비아 콘택 저항 페일(failure)을 방지하고, 비아 EM(Via ElectroMigration) 및 라인(line) EM특성을 향상시키는 반도체 장치의 상호연결 및 그의 형성 방법에 관한 것이다. 제1도 내지 제3도는 종래 반도체 장치의 상호연결 형성시 발생되는 문제점을 설명하기 위한 도면이다.
제1도를 참조하면, 종래 반도체 장치의 상호연결 형성 방법은 먼저, 반도체 기판(10)상에 배리어막(barrier layer)(도면에 미도시)을 형성하고 이어서, 알루미늄 리드(Al lead)(12)를 형성한다. 그리고, 상기 알루미늄 리드(12)상에 캡핑막(capping layer)(14)을 형성한다.
이때, 상기 캡핑막(14)은, 반사방지막(14)으로서 일반적으로 TiN 막(14)을 사용한다.
다음, 이 분야에서 잘 알려진 사진식각공정(photolithography)을 사용하여 상기 반사방지막(14) 및 알루미늄 리드(12)를 패터닝(patterning)한다.
상기 반사방지막(14)상에 층간절연막(16)을 형성한 후, 상기 층간절연막(16)을 식각 하여 비아(18)를 형성한다.
이때, 상기 비아(18) 형성시 상기 반사방지막(14)뿐아니라 그 하부의 상기 알루미늄 리드(12)의 일부를 과식각(over etch)하게 된다.
그러나, 상기 알루미늄 리드(12) 과식각시 식각 가스 성분인 CF4내지 CHF3가 상기 알루미늄 리드(12)와 반응하여 AlF 계 폴리머(20)가 생성되고, 이 폴리머(20)가 상기 비아(18)의 하부면 및 양측벽에 잔류막(residue)으로 남게 된다. 또한, 상기 알루미늄 리드(12)가 식각 됨에 따라 상기 알루미늄 리드(12)에 식각 손상(etch damage)이 생기는 문제점이 발생된다.
제4도는 종래 반도체 장치의 상호연결의 비아 크기(via size)에 따른 저항 변화를 나타낸 그래프이고, 제5도는 종래 반도체 장치의 상호연결의 비아 EM 특성을 나타낸 그래프이다.
제4도를 참조하면, 종래 반도체 장치의 상호연결의 비아 크기에 따른 저항 변화는 먼저, 상기 TiN 막의 두께를 250 Å으로 형성한 경우(참조 번호 36) 비아의 크기가 증가함에 따라 비아 콘택 저항(via Rc)은 1Ω/cnt 으로 스팩(specification)에 근접한 값을 얻게 된다. 그러나, 비아 EM은 비교적 취약한 특성을 보인다. 좀 더 구체적으로, 페일 시간(failure time)변화에 따른 해당 칩(chip)의 분포가 제5도에 도시된 바와 같이, 완만한 직선 즉, 불량한 페일 타임 분포 (fail time distribution)를 나타내므로 비교적 짧은 시간에 비아 EM 페일을 발생시킨다.
따라서, 상기 폴리머(20) 및 상기 알루미늄 리드(12)의 식각 손상은 비아 EM 및 라인 EM에 취약한 요소로 작용된다.
참조번호 37은, 상기 반사방지막(14)인 TiN의 두께를 600Å으로 하고 상기 알루미늄 리드(12)까지 과식각 되지 않은 경우에 대한 저항 변화를 나타낸 것으로, 상기 TiN 250Å의 알루미늄 리드(12) 과식각에 대한 저항 변화에 비해 상대적으로 높은 저항 값을 나타낸다. 이것은 N2분위기에서 상기 반사방지막(14)인 TiN막을 형성할 때 상기 알루미늄 리드(12)의 상부 표면이 부도체인 AlN 막으로 변화되고, 이 막이 비아 저항 페일을 유발하였기 때문이다.
한편, 상기 비아 형성시 알루미늄 리드까지 과식각 하는 경우, 후속 공정으로 상기 비아 내벽을 포함하여 상기 층간절연막 상에 글루막(glue layer)으로, Ti 막 및 TiN막이 순차적으로 적층된 다층막을 형성해야 한다. 이것은 TiN 단일막을 사용했을 때, 상기 알루미늄 리드 상에 저항 페일 요소인 AlN막이 형성되는 것을 방지하기 위함이다.
그러나, 상기 비아를 텅스텐(W)막으로 충전하여 도전막 플러그(conductive plug)를 형성할 때 WF6가스가 상기 Ti 막을 어택(attack)하여 제2도에 도시된 바와 같이, 저항 페일 요소인 얇은 TiXF막을 형성하게 되는 문제점이 발생된다.
상술한 바와 같은 문제점을 해결하기 위해 Carole D. Grass, “BUFFERED CAPPED INTERCONNECT FOR A SEMICONDUTOR DEVICE”(U. S. Pat. No.5,360,995, 1994)에 기재된 바와 같이, 상기 캡핑막(12)으로 TiAl3/TiN 이중막(30)을 사용하였다.
제3도를 참조하면, 상기 TiAl3/TiN 이중막(30)을 사용하는 반도체 장치의 상호연결 형성 방법은 먼저, 반도체 기판(10)상에 배리어막(도면에 미도시)과 알루미늄 리드(12)를 순차적으로 형성한다. 그리고, 상기 알루미늄 리드(12) 상에 Ti 막(도면에 미도시)을 형성하고 열처리하여 TiAl3막(28)을 형성한다. 상기 TiAl3막(28)상에 TiN막(29)을 형성한다.
다음, 상기 TiN막 (29)상에 층간절연막(32)을 형성하고, 이를 식각 하여 비아(34)를 형성한다. 이때, 상기 TiAl3막(28)을 식각 정지막으로 사용하여 상기 알루미늄 리드(12)가 과식각 되는 것을 방지한다.
상술한 바와 같은 반도체 장치의 상호연결 형성 방법은, 상기 AlF계 폴리머(20)또는 알루미늄 리드(12)의 식각 손상은 방지할 수 있으나, 상기 TiAl3막(28) 형성에 따른 상기 알루미늄 리드(12)의 두께 소모로 인해 알루미늄 리드(12)를 통해 흐르는 전류의 유통 단면적이 줄어들게 되고, 상기 TiAl3막(28)이 줄 가열(joule heating) 요소로 작용되므로 라인 EM 특성이 취약해지는 문제점이 발생된다. 또한, 상기 TiAl3막(28) 형성을 위한 열처리 공정이 추가되어 공정이 복잡해지는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 알루미늄 리드와 반사방지막 사이에 형성되는 저항 페일 요소를 방지할 수 있고, 알루미늄 리드의 소모 및 과식각을 방지하여 비아 EM 및 라인 EM 특성을 향상시킬 수 있는 반도체 장치의 상호연결 및 그의 형성 방법을 제공함에 그 목적이 있다.
제1도 내지 제3도는 종래 반도체 장치의 상호연결 형성시 발생되는 문제점을 설명하기 위한 도면.
제4도는 종래 반도체 장치의 상호연결의 비아 크기에 따른 저항 변화를 나타낸 그래프.
제5도는 종래 반도체 장치의 상호연결의 비아 EM특성을 나타낸 그래프.
제6(a)도내지 제6(c)도는 본 발명의 실시예에 따른 반도체 장치의 상호연결 형성방법을 순차적으로 보여주는 단면도.
제7도는 본 발명의 실시예에 따른 반도체 장치의 상호연결의 비아 크기에 따른 저항 변화를 나타낸 그래프.
제8도는 본 발명의 실시예에 따른 반도체 장치의 상호연결의 비아 EM 특성을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 104 : 알루미늄 리드
14, 15, 30, 108 : 캡핑막 16, 32 : 층간절연막
18, 34, 112 : 비아 20 : 폴리머
24, 114 : 글루막 26 : TiXF
102 : 베리어막 106 : 반응방지막
107 : 반사방지막 110 : 층간절연막
116 : 도전막 플러그
[구성]
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 상호연결은, 배리어막과; 상기 배리어막 상에 형성된 알루미늄 리드와; 상기 알루미늄 리드 상에 형성된 반응방지막과; 상기 반응방지막 상에 형성된 반사방지막과; 상기 반사방지막 상에 형성된 절연막과; 상기 절연막은 상기 방사방지막의 일부 표면이 노출되도록 형성된 비아를 갖고, 상기 비아의 하부 및 양측벽을 포함하여 상기 절연막 상에 형성된 글루막과; 상기 비아를 채우도록 상기 글루막 상에 형성된 도전막 플러그를 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 배리어막은, 각각 Ti 및 TiN, 그리고 WSiX중 적어도 하나 이상으로 형성된다.
이 장치의 바람직한 실시예에 있어서, 상기 반응방지막은, 상기 알루미늄 리드와 상기 반사방지막의 반응을 방지하는 막이다.
이 장치의 바람직한 실시예에 있어서, 상기 반사방지막은, Ti 막이다.
이 장치의 바람직한 실시예에 있어서, 상기 반사방지막 및 글루막은, 각각 TiN 막이다.
이 장치의 바람직한 실시예에 있어서, 상기 도전막 플러그는, W막이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 상호연결 형성 방법은, 반도체 기판 상에 제1층간절연막을 형성하는 단계와; 제1층간절연막 상에 배리어막을 형성하는 단계와; 상기 배리어막 상에 알루미늄 리드를 형성하는 단계와; 상기 알루미늄 리드 상에 반응방지막 및 반사방지막을 인 시츄로 형성하는 단계와; 상기 반사방지막 상에 제2층간절연막을 형성하는 단계와; 상기 반사방지막의 일부가 노출되도록 상기 제2층간절연막을 식각 하여 비아를 형성하는 단계와; 상기 비아의 내벽을 포함하여 상기 제2층간절연막 상에 글루막을 형성하는 단계와; 상기 비아를 채우도록 도전막 플러그를 형성하는 단계를 포함한다. 이때, 상기 비아 형성시 상기 반사방지막이 식각 정지막으로 사용된다.
이 방법의 바람직한 실시예에 있어서, 상기 배리어막은, 각각 Ti 및 TiN, 그리고 WSiX중 적어도 하나 이상으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 반응방지막은, 상기 알루미늄 리드와 상기 반사방지막의 반응을 방지하는 막이다.
이 방법의 바람직한 실시예에 있어서, 상기 반응방지막은, Ti막이다.
이 방법의 바람직한 실시예에 있어서, 상기 Ti 막은, 상온에서 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 반사방지막 및 글루막은, 각각 TiN 막이다.
이 방법의 바람직한 실시예에 있어서, 상기 비아를 형성하는 단계는, 상기 반사방지막에 대한 식각 선택비를 갖는 CHF3및 CF4를 포함하는 혼합 가스를 사용하여 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 도전막 플러그는, W 막이다.
[작용]
본 발명에 의한 반도체 장치의 상호연결 및 그의 형성 방법은 저항 페일 요소인 AIN 막 및 TixF 막 형성을 방지할 수 있고, 알루미늄 리드의 소모 및 과식각을 방지하여 비아 EM 및 라인 EM특성을 향상시킨다.
[실시예]
이하, 제6도 내지 제8도를 참조하여 본 발명의 실시예를 상세히 설명한다.
제6(a)도 내지 제6(c)도는 본 발명의 실시예에 따른 반도체 상호연결 형성 방법을 순차적으로 보여주는 단면도이다.
먼저, 제6(c)도를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 상호연결은, 반도체 기판(100) 상에 또는 반도체 기판(100)상에 형성된 층간절연막(도면에 미도시)상에 배리어막(102)이 형성되어 있다.
이때, 상기 배리어막(102)은, Ti 막 또는 TiN 막 또는 WSiX막 등의 단일막으로 형성되거나, 이들 막을 사용한 다층막으로 형성된다.
그리고, 상기 배리어막(102)상에 알루미늄 리드(104)가 형성되어 있다.
상기 알루미늄 리드(104)상에 캡필막(108)이 형성되어 있다.
여기서, 상기 캡핑막(108)은, 상기 알루미늄 리드(104)상에 순차적으로 형성된 Ti 막(106) 및 TiN막(107)을 포함하여 구성된다.
이때, 상기 TiN 막(107)은 상기 알루미늄 리드(104) 패턴 형성을 위한 사진 식각공정시 난반사를 방지하도록 형성되는 막이고, 상기 Ti 막(106)은 상기 TiN 막(107) 형성시 사용되는 N2분위기로 인해 상기 알루미늄 리드(104) 상부 표면에 AlN막이 형성되는 것을 방지하기 위한 반응방지막(106)으로 사용된다.
상기 반응방지막(106)은, 상기 Ti막(106)외에 산소 치환 능력이 우수한 물질을 사용하여 형성할 수 있다.
상기 TiN 막(107)상에 배선간의 절연을 위한 층간절연막(110)이 형성되어 있고, 상기 층간절연막(110)은 상기 TiN 막(107)의 일부가 노출되도록 형성된 비아(112)를 갖는다.
다음, 상기 비아(112)의 내벽 즉, 비아(112)의 하부면 및 양측벽에 그리고, 상기 층간절연막(110)상에 글루막(114)이 형성되어 있다.
이때, 상기 글루막(114)은, TiN막(114)이다.
이어서, 상기 비아(112)를 채우도록 상기 글루막(114)상에 도전막 플러그(116)가 형성되어 있다. 상기 도전막 플러그(116)는, 텅스텐(W)막 내지 알루미늄(Al)막으로 형성된다.
만약, 상기 글루막(114)이 Ti 막을 포함하도록 예를 들어, Ti/TiN 막 구조로 형성되었다면, 상기 도전막 플러그(116)가 텅스텐막인 경우 상기 텅스텐막 형성시 사용되는 WF6가 상기 TiN 막을 확산하여 Ti 막을 어택 함으로써 TiXF막이 형성된다.
따라서, 저항 페일 요소인 TiXF 막 형성을 방지하기 위해서는 상기 글루막(114)으로 TiN 단일막을 사용해야 하며 이때, 상기 반사방지막(107)을 식각 정지막으로 사용하였으므로 알루미늄 리드(104)와 상기 TiN 글루막(114)의 반응에 따른 AlN 막 형성의 문제점은 발생되지 않는다.
상술한 바와 같은 반도체 장치의 상호연결 형성 방법은 다음과 같다.
제6(a)도를 참조하면, 반도체 기판(100)상에 또는 상기 반도체 기판(100)상에 형성된 층간절연막(도면에 미도시)상에 배리어막(102)을 형성한다.
이때, 상기 배리어막(102)은, Ti막 또는 TiN 막 또는 WSiX막으로 형성하거나, 이들 막을 사용한 다층막으로 형성된다.
그리고, 상기 배리어막(102)상에 알루미늄 리드(104)를 형성한다.
이때, 상기 알루미늄 리드(104)는, Al 막 또는 Al 합금(Al alloy)으로 형성된다.
다음, 제6(b)도에 있어서, 상기 알루미늄 리드(104)상에 반응방지막(106)과 반사방지막(107)을 인 시츄(in-situ)로 형성한다.
이때, 상기 반응방지막(106)은, 상기 반사방지막(107)인 TiN 막 형성시 사용되는 N2분위기로 인해 상기 알루미늄 리드(104)의 상부 표면에 저항 페일 요소인 AlN막이 형성되는 것을 방지하는 역할을 한다. 상기 반응방지막(106)은 Ti 막으로 형성되며, 산소 치환 능력이 우수한 다른 물질로 형성될 수 있다.
상기 반응방지막(106)은, 이 막(106)이 그 하부의 상기 알루미늄 리드(104)와 반응하여, 상기 알루미늄 리드(104)의 두께를 소모하면서 형성되는 TiAl3막 형성을 방지하기 위해 상온에서 형성되도록 한다.
이때, 상기 반사방지막(107)은, TiN 막(107)으로 형성된다.
마지막으로, 상기 반사방지막(107)상에 배선간의 절연을 위한 층간절연막(110)을 형성하고, 이를 식각 하여 상기 반사방지막(107)의 일부가 노출되도록 비아(112)를 형성한다.
이때, 상기 비아(112) 형성을 위한 식각 가스로는, 상기 반사방지막(107)인 TiN막(107)에 대한 우수한 식각 선택비를 갖고, CHF3및 CF4를 베이스로 하는 혼합가스가 사용된다.
즉, 상기 비아(112)형성시 상기 TiN막(107)이 식각 정지막으로 사용된다.
따라서, 상기 알루미늄 리드(104)의 과식각을 방지함으로써 알루미늄 리드(104)의 식각 손상 및 부수적인 폴리머 형성을 방지하게 된다.
상기 비아(112) 내벽을 포함하여 상기 층간절연막(110)상에 얇게 글루막(114)을 형성하고, 상기 비아(112)를 텅스텐막으로 채원서 도전막 플러그(116)를 형성하면 제6(c)도에 도시된 바와 같이, 반도체 장치의 상호연결이 형성된다.
이때, 상기 글루막(114)으로 TiN 막이 사용된다.
제7도는 본 발명의 실시예에 따른 반도체 장치의 상호연결의 비아 크기에 따른 저항 변화를 나타낸 그래프이고, 제8도는 본 발명의 실시예에 따른 반도체 장치의 상호연결의 비아 EM 특성을 나타낸 그래프이다.
제7도를 참조하면, 본 발명이 실시예에 따른 반도체 장치의 상호연결의 비아 크기 증가에 따른 비아 저항의 변화(참조 번호 118)는, Ti(300Å)/TiN(600Å)에 대해 1Ω/cnt 정도로 종래 TiN(250Å)에 대한 저항 변화(참조 번호 36)와 마찬가지로 스팩에 근접한 값을 나타낸다.
그리고, 이에 대한 비아 EM은 제8도에 도시된 바와 같이, 비교적 우수한 특성을 보인다. 좀 더 구체적으로, 페일 시간 변화에 따른 해당 칩의 분포가 급격한 경사를 갖는 직선을 나타내며, 종래에 비해 상대적으로 긴 시간 후에 비아 EM 페일이 발생된다.
본 발명은 반사방지막 형성 전에 반응방지막을 추가하고, 반사방지막을 비아 식각 정지막으로 사용함으로써 비아 콘택 저항 페일을 방지할 수 있고, 알루미늄 리드의 과식각 및 소모를 방지함으로써 비아 EM 및 라인 EM을 특성을 향상시킬 수 있는 효과가 있다.

Claims (14)

  1. 배리어막과; 상기 배리어막 상에 형성된 알루미늄 리드와; 상기 알루미늄 리드상에 형성된 반응방지막과; 상기 반응방지막 상에 형성된 반사방지막과; 상기 반사방지막 상에 형성된 절연막과; 상기 절연막은 상기 반사방지막의 일부 표면이 노출되도록 형성된 비아를 갖고, 상기 비아의 하부 및 양측벽을 포함하여 상기 절연막 상에 형성된 글루막과; 상기 비아를 채우도록 상기 글루막 상에 형성된 도전막 플러그를 포함하는 반도체 장치의 상호연결.
  2. 제1항에 있어서, 상기 배리어막은, Ti 및 TiN, 그리고 WSiX중 적어도 하나 이상으로 형성되는 반도체 장치의 상호연결.
  3. 제1항에 있어서, 상기 반응방지막은, 상기 알루미늄 리드와 상기 반사방지막의 반응을 방지하는 막인 반도체 장치의 상호연결.
  4. 제1항에 있어서, 상기 반응방지막은, Ti 막인 반도체 장치의 상호연결.
  5. 제1항에 있어서, 상기 반사방지막 및 글루막은, 각각 TiN막인 반도체 장치의 상호연결.
  6. 제1항에 있어서, 상기 도전막 플러그는, W막인 반도체 장치의 상호연결.
  7. 반도체 기판 내지 상기 반도체 기판상에 형성된 제1층간절연막상에 배리어막을 형성하는단계와: 상기 배리어막 상에 알루미늄 리드을 형성하는 단계와; 상기 알루미늄 리드 상에 반응방지막 및 반사방지막을 인 시츄로 형성하는 단계와; 상기 반사방지막 상에 제2층간절연막을 형성하는 단계와; 상기 반사방지막의 일부가 노출되도록 상기 제2층간절연막을 식각 하여 비아를 형성하는 단계와; 상기 비아의 내벽을 포함하여 상기 제2층간절연막 상에 글루막을 형성하는 단계와; 상기 비아를 채우도록 도전막 플러그를 형성하는 단계를 포함하고, 상기 비아 형성시 상기 반사방지막을 식각 정지막으로 사용하는 반도체 장치의 상호연결 형성방법.
  8. 제7항에 있어서, 상기 배리어막은, Ti 및 TiN, 그리고 WSiX중 적어도 하나 이상으로 형성되는 반도체 장치의 상호연결 형성 방법.
  9. 제7항에 있어서, 상기 반응방지막은, 상기 알루미늄 리드와 상기 반사방지막의 반응을 방지하는 막인 반도체 장치의 상호연결 형성 방법.
  10. 제7항에 있어서, 상기 반응방지막은, Ti 막인 반도체 장치의 상호연결 형성 방법.
  11. 제10항에 있어서, 상기 Ti 막은, 상온에서 형성되는 반도체 장치의 상호연결 형성 방법.
  12. 제7항에 있어서, 상기 반사방지막 및 글루막은, 각각 TiN 막인 반도체 장치의 산호연결 형성 방법.
  13. 제7항에 있어서, 상기 비아를 형성하는 단계는, 상기 반사방지막에 대한 식각 선택비를 갖는 CHF3및 CF4를 포함하는 혼합 가스를 사용하여 수행되는 반도체 장치의 상호연결 형성 방법.
  14. 제7항에 있어서, 상기 도전막 플러그는, W막인 반도체 장치의 상호연결 형성 방법.
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