KR960011863B1 - 다층배선구조를 가지는 반도체장치 및 그의 제조방법 - Google Patents

다층배선구조를 가지는 반도체장치 및 그의 제조방법 Download PDF

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Abstract

내용없음.

Description

다층배선구조를 가지는 반도체장치 및 그의 제조방법
제1도는 본 발명의 일실시예에 의한 반도체 장치를 나타낸 단면도.
제2도는 제1도의 실시예에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제3도는 제1도의 실시예에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제4도는 제1도의 실시예에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제5도는 제1도의 실시예에 있어서 2층 배선구조의 형성순서를 나타낸 도면.
제6도는 제1도의 실시예에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제7도는 제1도의 실시예에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제8도는 제1도의 실시예에 있어서 알루미늄 배선구조의 형성순서를 나타낸 도면.
제9도는 제1도의 실시예에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제10도는 제1도의 실시예에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제11도는 제1도의 실시예에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제12도는 종래의 반도체장치를 나타낸 단면도.
제13도는 종래의 반도체장치에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제14도는 종래의 반도체장치에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제15도는 종래의 반도체장치에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제16도는 종래의 반도체장치에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제17도는 종래의 반도체장치에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제18도는 종래의 반도체장치에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제19도는 종래의 반도체장치에 있어서 알루미늄 2층 배선구조의 형성순서를 나타낸 도면.
제20도는 종래의 알루미늄 2층 배선구조의 문제점을 나타낸 도면.
제21도는 종래의 알루미늄 2층 배선구조의 문제점을 나타낸 도면.
제22도는 종래의 알루미늄 2층 배선구조의 문제점을 나타낸 도면.
제23도는 본 발명에 있어서 제1티타늄막과 제1티타늄 화합물막의 작용을 나타낸 도면.
제24도는 본 발명에 있어서 제1티타늄막과 제1티타늄 화합물막의 작용을 나타낸 도면.
제25도는 제1티타늄막의 막두께의 최적치가 존재하는 것을 나타낸 도면.
제26도는 본 발명의 다른 실시예에 의한 반도체장치를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 반도체 기판 4 : 제1알루미늄배선
6 : 접속구멍 100 : 제2알루미늄배선
101 : 제1티타늄막 102 : 제1질화티타늄막
103 : 텅스텐 플러그 104 : 제1티타늄막
105 : 제1질화티타늄막 106 : 알루미늄합금막
본 발명은 알루미늄 다층배선구조를 가지는 반도체장치에 관한 것이다. 반도체장치에서는 통상, 반도체기판상에 소자를 형성한후에 소자간이나, 외부회로와 전기적으로 접속하기 위해 각종 배선이 필요하다.
종래, 이러한 배선으로서 다결정실리콘막, 고융점금속막, 고융점금속실사이드막, 알루미늄과 알루미늄합금막등을 사용해 왔다.
이중, 최근의 고속, 고집적 디바이스에서는 배선저항을 적게할 필요가 있어 비저항이 적은, 알루미늄과 알루미늄 합금막에 의한 다층배선구조가 필수적으로 되고 있다.
제12도는 이와같은, 종래의 알루미늄 다층배선구조를 가지고 있는 반도체장치의 예로서, DRAM(Dynamic Random Access Memory) 디바이스의 구조를 나타낸 단면도이다.
도면에 있어서, (1)은 실리콘 반도체기판, (2)는 실리콘 반도체기판(1)의 표면에 형성된 DRAM 소자(스택·셀), (3)은 DRAM 소자(스택·셀) (2)상에 퇴적된 하부절연막, (4)는 하부절연막(3)상에 형성된 제1알루미늄배선, (5)는 제1알루미늄배선(4)위에 층간절연막, (6)은 제1알루미늄배선(4)과 제2알루미늄배선을 접속하기 위해서 설치된 접속구멍, (7)은 층간절연막(5)상에 형성된 제2알루미늄배선, (8)은 이러한 반도체소자나 배선을 외부에서 침입해오는 수분으로부터 보호하기 위해 퇴적된 보호절연막이다.
제12도에 나타낸 바와 같이, 알루미늄 다층배선구조를 가지는 종래의 반도체장치에 있어서, 제1알루미늄배선(4)과 제2알루미늄배선(7)과 접속부인 접속구멍(6)의 안정성은 디바이스의 효율이나 신뢰성레벨을 좌우하는 중요한 기술적인 요점이다.
이하, 제12도에 나타낸 종래의 반도체장치의 제조순서를 접속구멍(6)의 형성방법의 부분을 주체로하여 개략적으로 설명한다.
더욱이, 다층배선구조로서는 상술한 바와 같이, 다결정실리콘배선, 고융점 금속배선, 고융점 금속실리사이드배선, 알루미늄배선을 조합한 것이 일반적이지만 여기서는 간략화하여, 제9도에 나타낸 바와 같이, 제1배선(4), 제2배선(7)은 동시에, 알루미늄배선인 알루미늄 2층 배선구조의 경우에 대해서 기술한다.
제13도 내지 제19도에 그 제조순서를 나타낸다.
먼저, 실리콘 반도체기판(1)의 표면에 소자분리용 산화막(301), 트랜스퍼 게이트전극(302), 불순물 확산층(303), 워드선(304), 기억노드(305), 캐패시터 절연막(306), 셀·프레이트(307)로 구성된 DRAM 소자(스택·셀)(2)를 형성한다(제13도).
다음에, DRAM 소자(스택·셀)(2)가 형성된 실리콘 반도체기판(1)상의 전면에 제1절연막(3)을 퇴적한 후 사진석판이나, 에칭법을 사용하여 소정의 부분에 콘택홀(308)을 개구한다.
이후, 이하와 같이 하여 제1알루미늄배선(4)을 형성한다.
최근의 서브미크론·디바이스에서는 ① 콘택홀(308)에서의 제1알루미늄배선(4)과 실리콘 반도체기판(1)의 불순물확산층과의 이상반응(얼로이 스파이크)에 의한 접합누설을 방지하고, ② 제1알루미늄배선(4) 중의 실리콘은 고상 에피택셜(epitaxial) 성장에 의해 콘택홀(308)에 석출됨으로서 발생하는 접촉불량을 방지하며, ③ 제1알루미늄배선(4)의 상층에 형성되는 층간절연막(5)이나 보호절연막(8)의 막응력에 의해 배선은 단선을 일으키는「스트레스마이그레이션」에 대한 내성을 높이는 등의 이유때문에 제1알루미늄배선(4)으로서, 질화티타늄(TiN)이나 티타늄팅스텐(TiW)등의 장벽금속막(310)과, Al-Si, Al-Si-Cu 등의 알루미늄 합금막(311)을 조합시킨 구조의 배선이 사용된다.
따라서, 이러한 막은 통상, 스퍼터법으로 퇴적된다.
이와같이 하여 퇴적된 막을 사진석판이나 에칭법을 사용하여 제1알루미늄배선(4)으로서 패터닝한다.
여기서, 알루미늄 배선이라함은 이와같은 다층구조를 갖고 있음을 가리킨다(제14도).
더욱이, 제1알루미늄배선(4)상의 전면에 층간절연막(5)을 퇴적한다. 층간절연막(5)으로서는 예를들면, 화학기상 성장법(CVD : Chemical Vapor Deposition)에 의해 퇴적한 실리콘산화막(321)과, 무기 도포절연막(322)과, CVD법에 의해 퇴적한 실리콘산화막(323)을 조합한 절연막이 사용되고 있다(제15도).
실리콘산화막(321)은 통상, 실란(Silane)(SiH4) 개스와, 산소 O2개스, 또는 이산화질소(N2O) 개스를 사용하여, 300∼450℃의 퇴적온도로 열이나 플라즈마를 이용한 CVD법에 의해 퇴적한다.
최근에는, 스텝커버리지에 좋은 특징을 갖는 TEOS(Tetra-Ethyl-Ortho-Silicate)등의 유기실란계의 재료도 사용된다.
평탄화를 위해서 사용하는 무기도포절연막(322)으로서는 실라놀(Si(OH)4: Silonal)등을 주성분으로 하는 것이 일반적이다.
이것을, 회전도포후 400∼450℃의 온도로 베이크하여, 실리콘산화막화함으로서 CVD 법으로 형성한 실리콘산화막(321) 표면을 평탄화한다.
단지, 이 무기도포절연막(322)은 흡수성이 높고, 후술하는 접속구멍(6)이나 그의 측벽으로 노출하면, 개스방출등의 악영향을 미침으로 접속구멍(6)이나 그 측벽으로 노출하지 않도록 불소계 개스나, Ar 개스에 의한 드라이·에칭법에 의해 에치백(etch back)한다.
그 위에, 실리콘산화막(321)의 형성과 같은 방법에 의해 실리콘 산화막(323)을 퇴적한다.
사진석판법과 에칭법에 의해 제1알루미늄배선(4)과 전기적접속을 취하는 부분의 층간절연막(5)을 제거하여 접속구멍(6)을 개구한다(제16도).
결국, 사진석판법에 의해 접속구멍(6) 이외의 영역을 포토레지스터(324)로 도포한후 예컨대, 불산계용액에 의한 습식에칭, CHF3와 O2등을 주성분 개스로한 반응성 이온에칭법을 조합시킨 경사 에칭법에 의해 층간절연막(5)을 선택적으로 제거하여, 접속구멍(6)을 개구하는 것이다. 더욱이, 포포레지스터(324) 및 에칭시에 생기는 반응생성물등은, 에칭후에 산소(O2) 플라즈마나 습식화학처리법을 사용해서 제거한다.
접속구멍(6) 형성공정중에 CHF3등의 불소계 개구나 산소개스의 플라즈마에 쬐이기 때문에 접속구멍(6)의 제1알루미늄배선(4)의 표면에는 100Å 정도의 알루미늄의 변질층(불화물이나 산화물층으로 절연성을 갖는다)(201)이 생긴다.
이것을 제거하여, 안정한 접촉저항을 얻기위해 후술하는 제2알루미늄배선(7)을 퇴적하기전에 먼저, Ar 이온(202)에 의한 스퍼터에칭을 행한다(제17도).
그후, 진공중에서 연속하여 제2알루미늄배선(7)을 형성한다.
제2알루미늄배선(7)의 재료로서는, Al-Si, Al-Si-Cu, Al-Cu등의 알루미늄 합금막을 사용한다.
이러한 막은 스퍼터법으로 퇴적되어 제1알루미늄배선(4)과 같이 사진석판이나 에칭법에 의해, 배선으로서 패터닝된다(제18도).
또한, 접속구멍(6)에서의 제1알루미늄배선(4)과 제2의 알루미늄배선(7)의 전기적 접속을 양호하게 하기 위해서, 제2알루미늄배선(7)을 형성한후, 400∼450℃ 정도의 온도로 열처리 한다.
마지막으로, 이러한 반도체소자나 배선을 외부에서 침입해오는 수분등으로 부터 보호하기 위해 실리콘산화막이나 실리콘질화막 등의 보호절연막(8)을 제2알루미늄배선(7)위에, CVD 법을 사용하여 퇴적한다(제19도).
종래의 알루미늄 다층배선구조는 이상과 같이 형성되어 있기 때문에, 배선의 미세화에 따라 접속구멍(6)의 직경도 적게되고 서브미크론·레벨의 접속구멍(6)에서는 제1알루미늄배선(4)과 제2알루미늄배선(7)과의 전기적 접속의 안정성, 신뢰성이 악화되는 문제점이 있었다.
상술한 바와 같이, 종래 제2알루미늄배선(7)을 퇴적하기 전에 Ar 이온에 의한 스퍼터에칭을 했었다.
이것은 제17도에 나타낸 바와 같이 접속구멍(6)의 제1알루미늄배선(4)의 표면에 형성된 알루미늄 변질층(불화물이나) 산화물(201)을 Ar 이온(202)에 의해서 제거하는 것이었다.
틀림없이, 접속구멍(6)의 애스펙트(aspect) 비 B/A(A는 접속공(6)의 직경, B는 층간절연막 5의 막두께)는 1 이하와 비교적 작은 종래의 디바이스 구조의 경우에는, 제20도에 나타낸 바와 같이, Ar 이온(202)에 의해 스퍼터된 알루미늄의 불화물이나 산화물의 입자(203)가 접속구멍(6)의 외부까지 충분히 비산하기 때문에, 알루미늄 변질층(201)을 제거하여, 깨끗한 표면으로 할 수 있었다.
그런, 애스펙트가 1를 넘는 서브미크론·레벨의 접속구멍(6)에서는 제21도에 나타낸 바와 같이, Ar 이온(202)에 의해 스퍼터된 알루미늄의 불화물이나 산화물입자(203)의 일부는 접속구멍(6)의 측벽에 의해 방해되어, 접속구멍(6)의 외부까지 비산이되지 않고, 접속구멍(6)의 내부에 재부착되어 불화물이나 산화물의 잔존입자(204)가 남아있게 된다.
이 때문에, 그대로 진공중에서 연속하여 제2알루미늄배선(7)을 퇴적할 경우에도, 제22도에 나타낸 바와 같이 전기적 접속을 취해야할 접속구멍(6)의 제1알루미늄배선(4)과 제2알루미늄배선(7)의 계면(205)에 잔존입자(204)가 존재하게되어, 상술한 순서로 나타낸 바와 같은 제2알루미늄배선(7)의 형성후에 400∼450℃ 정도의 열처리에서는, 계면(205)에 있어서 제1알루미늄배선(4)과 제2알루미늄배선(7)의 혼합을 충분히 이룰 수가 없다.
그 결과, 접속구멍(6)의 접촉저항(이하, 접속구멍저항이라 한다)의 증가나 오픈불량을 야기시킨다.
또한, 상술한 400∼450℃의 열처리에 의해 초기의 접속구멍 저항치가 정상으로 되었어도, 계면(205)에서 혼합을 하지못함으로, 일렉트로마이그레이션 내량(耐量)이나, 스트레스마이그레이션 내량등의 접속구멍(6)의 신뢰성이 열화는 문제가 있었다.
그밖에, 접속구멍(6)의 애스펙트비가 크게 되는 또 하나의 문제점은 스퍼터법에 의한 제2알루미늄배선(7)의 접속구멍(6) 내의 피복을(커버리지율)이 현저하게 저하하는 것이다.
접속공(6)내에서의 알루미늄의 피복율이 나쁠경우, 일렉트로마이그레이션 내량등의 접속구멍(6)에서의 신뢰성이 열화할뿐만 아니라 접속구멍의 저항도 증가한다.
이와같은 문제는 애스펙트비가 접점 커지는 금후의 서브미크론 디바이스, 하프미크론 디바이스의 접속구멍에서는 다시 심각해지고 있다.
본 발명은 상기와 같은 문제를 해결하기 위해 이루워진 것으로, 하층 알루미늄배선과 상층 알루미늄배선과의 접속부인 접속구멍에 있어서, 하층 알루미늄배선과 상층 알루미늄배선의 계면의 혼합을 촉진하고, 막 형성시 이물질 부착에 의한 결함등이 없는 안정한 접속구멍저항을 얻는 동시에, 접속구멍의 일렉트로마이그레이션 내량과, 스트레스마이그레이션 내량의 신뢰성 레벨을 향상시켜, 고품질로 고효율의 반도체장치를 얻는 것을 목적으로 하고 있다.
본 발명에 관계된 반도체장치는, 다층 배선구조를 가지는 반도체장치에 있어서, 제1알루미늄배선(4)과, 상기 제1알루미늄배선(4)을 덮으며 그 저면이 상기 제1알루미늄배선의 표면인 접속구멍(6)을 가지는 층간 절연막(5)과, 상기 접속구멍(6)의 내면과 상기 층간 절연막(5)상에 형성되는 제1티타늄막(101)과, 상기 제1티타늄막(101)상에 형성된 제1티타늄 화합물막(102)과, 제1티타늄막(101)을 가지는 접속구멍(6)의 매립되어 상기 제1티타늄 화합물(102) 사이에 끼워진 텅스텐 플러그(103)와, 상기 텅스텐 플러그(103)와 제1티타늄 화합물막(102)상에 형성된 제2티타늄막(104)과, 상기 제2티타늄막(104)상에 형성된 제2티타늄 화합물막(105), 및 상기 제2티타늄 화합물막(105)상에 형성된 제2알루미늄배선(106)을 갖는다.
티타늄막은 불소나 산소와의 결합력이 강하므로, 하층 알루미늄배선의 표면에 스퍼터에치시의 재부착에 의한 알루미늄불화물이나 산화물 입자가 잔존해도, 제1티타늄막은 이들을 티타늄불화물이나 산화물로서 받아들여, 분해시키는 동시에 하층 알루미늄배선과 금속간 화합물 TiAl3를 형성하는 것에 의해 계면을 충분히 반응시켜 혼합을 한다.
제1티타늄 화합물막과, 하층 알루미늄배선과 접하는 제1티타늄막은 제1티타늄막 화합물막상의 텅스텐 플러그와 먼저 반응해 버리는 것을 방지하고, 제1티타늄막은 하층 알루미늄배선과 우선적으로 반응하도록 작용한다.
텅스텐 플러그는 접속구멍에 있어서 상층 알루미늄배선의 커버레이지율을 개선한다.
제2티타늄막은 텅스텐 플러그 형성중에 생길 우려가 있는 불소를 티타늄불화물이나 산화물로서 받아들여 분해시킨다.
제2티타늄 화합물막은 그위에 형성되는 알루미늄배선과 제2티타늄막이 반응해버리는 것을 방지한다.
이하, 본 발명의 일 실시예를 설명한다.
제1도에 있어서, (1)은 실리콘 반도체기판, (2)는 실리콘반도체기판(1)의 표면에 형성된 DRAM 소자(스택·셀), (3)는 DRAM 소자(스택·셀)상에 퇴적된 하부절연막, (4)는 하부절연막(3)상에 형성된 제1알루미늄배선, (5)는 제1알루미늄배선(4)상에 퇴적된 층간절연막(4)은 제1알루미늄배선(4)상에 개구된 접속구멍, (100)은 제1티타늄막(101), 제1티타늄막(101)위에 퇴적된 제1질화티타늄막(102), 제1질화티타늄막(102)위에 퇴적된 접속구멍(6)을 매립하는 텅스텐 플러그(103), 제1질화티타늄막(102) 또는 매립된 텅스텐 플러그(103)위에 퇴적된 제2티타늄막(104), 제2티타늄막(104)위에 퇴적된 제2질화티타늄막(105) 및 제2질화티타늄막(105)위에 퇴적된 알루미늄합금막(106)으로 되어있는, 층간절연막(5)상에 형성된 제2알루미늄배선, (8)은 배선을 외부환경으로 부터 보호하기 위해 퇴적된 보호절연막, (206)은 제1티타늄막(101)과 제1알루미늄배선(4)의 반응에 의한 금속간 화합물(TiAl3)층 이다.
제1도에 나타낸 본 발명의 일실시예의 반도체장치에 있어서, 제2알루미늄배선(100)의 형성방법에 대해서 설명한다.
종래기술의 경우와 같이, 제16도에 나타낸 바와 같이, 층간절연막(5)을 설치하고 접속구멍(6)을 형성하고, 알루미늄변질층(201)을 거하여 안정한 접속구멍을 저항을 얻기 위해서 Ar 이온(202)으로 스퍼터에칭을 한다(제2도).
단지, 애스펙트비가 1을 넘는 서브미크론·레벨의 접속구멍(6)의 경우, Ar 이온(202)에 의한 스퍼터·에칭만으로서는 전술한 것같이 Ar 이온에 의해서 스퍼터된 알루미늄불화물이나 산화물입자의 재부착이 발생하기 때문에 접속구멍(6)의 제1알루미늄배선의 최표면(계면)(205)에는 약간의 잔존입자(204)가 존재한다(제3도).
그래서, 후술하는 작용으로 잔존입자(204)를 분해하고, 하층 알루미늄배선(4)과 반응하여 금속간 화합물을 형성하기 때문에, 진공중에서 연속적으로 제1티타늄막(101)을 스퍼터법에 의해 50∼150Å 정도, 전면에 퇴적한다(제4도).
다음에, 제1티나늄막(101)상에 제1질화티타늄막(102)을 500∼1000Å 정도 퇴적한다(제5도).
퇴적방법으로서는 통상, Ti 타겟트를 사용하여 Ar+N2분위기하에서 스퍼터하는 반응성 스퍼터법을 사용한다.
이 제1질화티타늄막(102)은 접속구멍(6)에 있어서, 제1알루미늄배선(4)과 접하는 제1티타늄막(101)이 후술하는 열처리에 있어서, 후술하는 텅스텐 플러그(103)와 반응해버리는 것을 억제하는 작용을 한다.
그후, 300∼500℃의 분위기하에서, 화학기상성장법(이하 CVD 법이라 칭함)에 의해 웨이퍼 전면에 텅스텐막(500)을 형성한다(제6도).
이하에, CVD법에 의한 대표적인 텅스텐막의 형성과정을 화학식으로 표시한다.
[화학식 1]
2WF6+3SiH4→2W+3SiH4↑+6H2(SiH4환원)
[화학식 2]
WF6+3H2→W+6HF(H2환원법)
CVD법에 의한 텅스텐막형성방법의 특징은, 스퍼터법에 비하여 단차피복성이 극히 좋다.
이때문에, 직경이 작고 애스펙트비가 큰 접속구멍(6)은 텅스텐막에 의해 완전히 매립되어진다.
이어서, SF 등을 사용해서, CVD법에 의해 형성한 텅스텐막(500)을 전면 에치백하여 접속구멍(6)의 내부에 매립된 텅스텐플러그(103)을 남기고 텅스텐막을 제거한다(제7도).
다시, 스퍼터법에 의해 제2티타늄막(104)을 50∼150Å 정도로 전면에 퇴적한다(제8도).
이 제2티타늄막(104)은 후술하는 열처리중에, 텅스텐플러그(103) 위에 잔류할 우려가 있는 불소와, 후술하는 제2알루미늄배선과의 반응을 막는 역할을 하고, 제1알루미늄배선(4)과 제2알루미늄배선(100) 사이의 접속구멍의 저항증가와 오픈불량방지에 기여한다.
다시, 제2티타늄막(104) 위에 제2질화티타늄막(105)을 500∼1000Å 정도로 퇴적한다(제9도).
퇴적방법은, 제1질화티타늄막(102)의 경우와 같다.
이 제2질화티타늄막(105)도 접속구멍(6)에 있어서, 제2알루미늄배선(106)과 제2티타늄막(104)이 반응해버리는 것을 억제하는 작용을 한다.
그후, 연속하여, 제2알루미늄배선으로서는, 예를들면 Al-Si-Cu막(106)을 스퍼터법으로 퇴적하고, 제1티타늄막(101), 제1질화티타늄막(102), 제2티타늄막(104), 제2질화티타늄막(105) 및 Al-Si-Cu막(106)으로 된 5층 구조로 되어 있는 제2배선(100)을 제1알루미늄배선(4)과 같이, 사진석판이나 에칭법에 의해, 배선으로서 패터닝한다.
이후, 300∼450℃의 온도로 15∼60분 정도의 열처리를 하고, 접속구멍(6)의 제1알루미늄배선(4)의 계면(205)에 존재하고 있는 잔존입자(204)를 제1티타늄막(101)의 작용에 의해 분해하고, 또한, 제1알루미늄배선(4)과 제1티타늄막(101)을 반응시켜 금속간화합물층 TiAl3(206)을 형성하여, 제1알루미늄배선(4)과 제2알루미늄배선(100)의 계면의 혼합을 촉진한다.
또, 제2티타늄막(104)은 텅스텐 플러그(103)상에 생길 우려가 있는 불소를 제거한다(제10도).
끝으로, 이러한 반도체소자나 배선을 외부로부터 침입해오는 수분등으로부터 보호하기 위해 실리콘산화막이나 실리콘질화막등의 보호절연막(8)을 제2알루미늄(100)상에 CVD법을 사용해서 퇴적한다(제11도).
여기서, 제23도, 제24도를 사용해서 상기 패터닝후의 열처리에 의해서 생기는 효과에 대해서 설명한다.
제1티타늄막(101)은 알루미늄변질층(201)을 구성하는 불소나 산소와의 결합력이 강하고, 300∼450℃의 열처리로 용이하게 티타늄불화물이나 산화물을 형성한다.
그때문에, 상기 조건에 의해 열처리를 함으로서, 제23도에 나타낸 바와 같이 제1티타늄막(101) 밑에 존재하는 잔존입자(204)를 티타늄의 산화물이나, 불화물로서 받아들여 분해한다.
더욱이, 제24도에 나타낸 바와 같이, 이 열처리로서 제1알루미늄배선(4)과 제1티타늄막(101)를 반응시켜, 금속간화합물 TiAl3(206)을 형성함으로서, 계면(205)의 혼합을 촉진시키는 작용도 한다.
같은 상태로 텅스텐 플러그(103) 상의 불소도 제2티타늄막(104)에 의해서 제거된다.
또한, 제1티타늄막(101)의 막두께에 대해서는 하기와 같이 최적치가 존재한다.
제25도는 계면(205) 부근을 확대하여 나타낸 도면이다.
통상 제1알루미늄배선(4) 중에는 1∼2wt.% 정도의 실리콘(207)이 첨가되어 있다.
이것은, 실리콘 반도체기판(2)과의 접촉부(308)에서 접합누설방지를 위한 것이며, 제1알루미늄배선(4)의 장벽금속막(310)으로서 400∼2000μΩ·㎝정도의 비저항이 높은 질화티타늄막을 사용해도, 실리콘이나 알루미늄에 대한 장벽특성은 완전하다고는 말할 수 없기 때문이다.
여기서, 상기 열처리를 하면 기술한 것이 제1티타늄막(101)은 제1알루미늄배선(4)과 반응하여 TiAl3등의 금속간 화합물층(206)을 형성하지만, 동시에 실리콘(207)과도 반응하여, TiSl2층(208)도 형성한다.
그것때문에, 제1티타늄막(101)의 막두께가 너무 커지면, 제1알루미늄배선(4) 중의 실리콘(207)의 농도의 저하를 초래해, 접촉부(308)에서의 접합누설이 발생한다.
한편, 제1티타늄막(101)의 막두께가 지나치게 적으면, 제21도로 나타낸 바와 같은, 계면(205)의 잔존입자(204)가 분해하고, 또, 계면(205)에 있어서 금속간화합물 TiAl3(206)을 형성하여 혼합을 촉진시키는 작용이 충분치 못하게 된다.
이와 같은 이유로, 제1티타늄막(101)의 막두께에는 상한, 하한이 존재하고 실험에 의하면 50∼150Å 정도가 바람직하다는 것이 알려져있다.
다음은, 제1질화티타늄막(102)의 작용에 대해서 설명한다.
제1질화티타늄막(102)이 없는 경우에는 제1티타늄막(101)은 제1알루미늄 배선(4)과 반응하기전에, 먼저 상층 텅스텐 플러그(103)와 반응해 버린다.
그때문에, 제1티타늄막(101)은 계면(205)에 있어서 잔존입자(204)를 충분히 하거나, 하층 알루미늄배선(4)과 반응하여 금속간화합물을 형성하는 작용을 이루지 못하게 되고만다.
이에대해서, 제1티타늄막(101) 위에 텅스텐과의 반응성이 적은 제1질화티타늄막(102)을 설치하면, 제1티타늄막(101)과 텅스텐플러그(103)와의 반응이 억제됨으로, 텅스텐플러그(103) 형성을 위한 열처리를 함으로서, 잔존입자(204)을 분해하고, 또한 계면(205)의 혼합을 충분히 할 수 있다.
이때문에, 제1질화티타늄막(102)으로서는 텅스텐플러그(103)와의 반응성이 적으면 좋기때문에, 접속구멍의 저항의 증가를 될 수 있으면 억제하기 위해서 250∼400μΩ·㎝ 정도의 비저항이 적은 질화티타늄막을 사용한다.
그리고, 이와 같은 비저항을 갖는 막 형성조건에서는 성막시에 부착하는 이 물질이 저감된다.
통산, Si 기판과의 접촉부에서 장벽금속막으로서 사용되는 질화티타늄막(310)(제14도)은 실리콘이나 알루미늄에 대한 장벽성이 필요하므로, 400∼2000μΩ·㎝ 정도의 비저항이 높은 막을 사용하지만 이 막을 접속구멍(6)으로 사용하면, 접속구멍저항이 종래 구조에 비해 수배로 높아진다.
그러나, 접속구멍(6)으로 사용되는 제1질화티타늄막(102)은 상술한 바와 같이, 제1티타늄막(101)과 텅스텐플러그(103)와의 반응을 억제하는 것이 목적이며, 알루미늄에 대한 장벽성은 그다지 필요치않다.
그래서, 250∼400μΩ·㎝ 정도의 비저항이 적은 막을 사용할 수 있으며, 결과적으로, 접속구멍의 저항의 증가도, 50% 이하로 실용상 문제없는 레벨로 할 수가 있다.
같은 이유때문에, 제2질화티타늄막(104)도 250∼400μΩ·㎝ 정도의 비저항이 적은 막을 사용한다.
또, 제1질화티타늄막(102)의 막두께도 제1티타늄막(101)이 텅스텐 플러그(103)와 반응하는 것을 억제하는 것, 및 접속구멍의 저항의 증가를 실용상, 문제없는 레벨로 억제함으로서 500∼1000Å정도로 하는 것이 바람직하다.
동일하게하여, 제2질화티타늄막(105)의 막두께로 제2티타늄막(104)을 상부에 가지는 알루미늄합금막(106)과 반응하는 것을 억제하는 것 및, 접속구멍의 저항의 증가를 실용상 문제가 없는 레벨로 억제하는 것으로, 500∼1000Å 정도로 하는 것이 바람직하다.
더욱이, 상기의 실시예에서는, 제2알루미늄배선(100) 중의 알루미늄 합금막(106)과 제2티타늄막(104)의 반응을 억제하기 위해서, 그 위에 제2질화티타늄막(105)을 설치하는 경우를 기술하였지만, 동일하게 양자의 상호반응을 억제하는 작용을 하는 산화티타늄막이나 산질화티타늄막 등의 다른 티타늄화합물막 일지라도 같은 효과를 나타낸다.
이러한 막은 어떠한 실시예와도 마찬가지로 반응성 스퍼터법에 의해 퇴적된다.
결국, 산화티타늄막을 퇴적할 경우는 Ar+O2분위기속에서, 산질화티타늄막을 퇴적할 경우는 Ar+O2+N2분위기속에서, 각각 Ti를 타겟트로 하여 스퍼터하면 막이 퇴적된다.
또한, 접속구멍의 알루미늄 커버리지를 개선하기 위해 CVD법에 의해 텅스텐 플러그를 형성하는 경우를 기술했지만, 텅스텐 이외에, 텅스텐실리사이드, 몰리브덴, 알루미늄등의 금속 CVD법에서도 같은 효과를 나타낸다.
또, 상술한 실시예에서는, 알루미늄 2층 배선구조에 대해서 기술했지만, 3층 이상의 알루미늄 다층배선구조의 반도체장치에 적용해도 같은 효과를 나타낸다.
또, 상기 실시예에서는, 반도체기판 표면에 DRAM 소자가 형성된 반도체장치에 적용한 경우를 기술하였지만, 다른 알루미늄 다층 배선구조가 있는 반도체장치에 적용해도 같은 효과를 나타낸다.
예를들면, 반도체기판 표면에 SRAM(Static Random Access Memory)소자를 형성한 것에, 본 발명에 의한 알루미늄 다층배선구조를 적용한 실시예를 제25도에 나타낸다.
간단하게 그의 구성을 설명하면, (1)은 실리콘 반도체기판, (410)실리콘 반도체기판(1) 표면에 형성된 SRAM 소자[이중웰·CMOS(Complementary Metal Oxide Semiconductor)구조], (411)는 P형 웰영역, (412)는 N형 웰영역, (413)은 소자 분리용산화막, (414)는 게이트전극, (415)는 N형 불순물 확산층, (416)은 P형 불순물 확산층, (417)은 다결정 실리콘배선, (418)은 접속구멍, (3)은 SRAM소자(310) 위에 퇴적된 하우절연막, (4)는 하부절연막(3) 위에 형성된 제1알루미늄배선, (5)는 제1알루미늄배선(4) 위에 퇴적된 층간절연막, (6)은 제1알루미늄배선(4) 위에 개구된 접속구멍, (100)은 층간절연막(5) 위에 형성된 제2알루미늄배선, (101)은 제1알루미늄배선(4)과 접하는 층인 제1티타늄막, (102)는 제2알루미늄배선(100)의 하부막으로 제1티타늄막(101) 위에 퇴적된 제1질화티타늄막, (103)은 제1질화티타늄막(102)의 위에 퇴적된 접속구멍(6) 내에 매입된 텅스텐 플러그, (104)는 제2알루미늄배선(100)의 하부막으로 제1질화티타늄막(102) 및 텅스텐 플러그(103) 위에 퇴적된 제2티타늄막, (105)는 제2티타늄막(104) 위에 퇴적된 제2질화티타늄막, (106)은 알루미늄 또는, 알루미늄합금막, (8)은 배선을 외부환경으로부터 보호하기 위해 퇴적된 보호절연막, (205)는 제1티타늄막(101)과 제1알루미늄배선(4)의 반응에 의한 금속간 화합물(TiAl3)층이다.
이와 같이, 실리콘 반도체기판(1) 표면에 형성되는 소자는 DRAM 소자나 SRAM 소자 이외의 다른소자, 말하자면 EPROM(Erasable Programable Read Only memory)소자, E2PROM(Electrical Erasable Programable ROM)소자, 마이크로·컴퓨터회로소자, CMOS논리회로소자, 바이폴라·트랜지스터(Bipolar·Transister) 소자등, 다른 구조의 소자라도 좋다.
이상 설명한 바와 같이, 본 발명에 관한 반도체장치는, 반도체 기판상의 하층 알루미늄배선과, 하층 알루미늄배선과 접속구멍을 통해서 접하는 제1티타늄막, 제1티타늄막상에 형성한 제1티타늄화합물막, 접속구멍을 티타늄막 및 티타늄화합물막을 개재하여 매립하는 텅스텐플러그, 텅스텐플러그와 제1티타늄 화합물상에 형성된 제2티타늄막, 제2티타늄막상에 형성된 제2티타늄화합막과 제2티타늄화합물막상에 형성된 알fn미늄 배선으로된 상층 알루미늄 배선이있고, 제1티타늄막은 스퍼터에치시의 재부착에 의한 알루미늄 불화물이나 산화물의 입자를 티타늄의 불화물이나 산화물로서 받아들여 분해하고 또한 하층 알루미늄배선과 금속간화합물 TiAl3를 형성함으로서 계면을 충분하게 반응시켜서 혼합물 하고, 제1티타늄화합물막은 이를 지원한다.
그 위에, 텅스텐 플로그는 접속구멍에 매립됨으로, 그 위에 형성하는 알루미늄배선의 커버레이지율은 개선된다.
이때에, 제2티타늄막은 텅스텐플러그 형성시에 생길 우려가 있는 불소를 제1티타늄막과 같이하여 제거하고, 제2티타늄화합물은 이것을 지원함으로, 서브미크론·레벨의 접속구멍에 있어서도, 접속구멍의 저항은 안정하게 되고, 또 일렉트로마이그레이션 내량(耐量)이나 스트레스마이그레이션 내량(耐量) 등의 접속구멍의 신뢰성 레벨도 향상시켜 고품질로서 고효율의 반도체장치를 얻을 수가 있다.

Claims (14)

  1. 다층 배선구조를 가지는 반도체장치에 있어서, 제1알루미늄배선(4)과, 상기 제1알루미늄배선(4)을 덮으며 그 저면이 상기 제1알루미늄배선의 표면인 접속구멍(6)을 가지는 층간 절연막(5)과, 상기 접속구멍(6)의 내면과 상기 층간 절연막(5)상에 형성되는 제1티타늄막(101)과, 상기 제1티타늄막(101) 상에 형성된 제1티타늄 화합물막(102)과, 상기 제1티타늄막(101)과 제1티타늄 화합물막(102)이 내부면에 형성된 접속구멍(6)에 매립된 텅스텐 플러그(103)과, 상기 텅스텐 플러그(103)와 제1티타늄 화합물막(102)상에 형성된 제2티타늄막(104)과, 상기 제2티타늄막(104) 상에 형성된 제2티타늄 화합물막(105), 및 상기 상기 제2티타늄 화합물막(105) 상에 형성된 제2알루미늄배선(106)을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1티타늄 화합물막(102)은 질화티타늄인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2티타늄 화합물막(105)은 질화티타늄인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1티타늄막(101)과 제2티타늄막(104)의 두께는 각각 50Å-150Å의 범위인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1티타늄 화합물막(102)과 제2티타늄 화합물막(105)의 두께는 각각 500Å-1000Å의 범위인 것을 특징으로 하는 반도체 장치.
  6. 다층 배선구조를 가지는 반도체 장치의 제조방법에 있어서, 제1알루미늄배선(4)을 형성하는 단계와, 층간 절연막을 형성하기 위해 제1알루미늄배선(4)을 덮도록 절연막을 퇴적하는 단계와, 상기 제1알루미늄배선(4)의 소정부분이 노출되도록 상기 층간절연막(5)에 접속구멍(6)을 형성하는 단계와, 상기 층간 절연막(5)의 표면과 접속구멍(6)의 내면에 제1티타늄막(101)을 형성하는 단계와, 상기 제1티타늄막(101)의 표면상에 제1티타늄 화합물막(102)을 형성하는 단계와, 상기 제1티타늄막(101)과 제1티타늄 화합물막(102)이 내부면에 형성된 접속구멍(6)에 텅스텐플러그(103)를 매립하는 단계와, 상기 텅스텐 플러그(103)와 제1티탄 화합물막(102)상에 제2티타늄막(104)을 형성하는 단계와, 상기 제2티타늄막(104) 상에 제2티탄 화합물막(105)을 형성하는 단계, 및 상기 제2티탄 화합물막(105)상에 제2알루미늄 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 접속구멍(6)을 형성하는 단계와, 상기 제1티타늄막(101)을 형성하는 단계 사이에 아르곤 이온을 이용하여 상기 접속구멍(6)의 내부면을 스퍼터 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제6항에 있어서, 상기 제1티타늄막(101)을 형성하는 단계는 스퍼터링에 의해 티타늄막을 퇴적하는 것에 의해 수행됨을 특징으로 하는 반도체 장치의 제조방법.
  9. 제6항에 있어서, 제1티타늄 화합물막(102)을 형성하는 단계는 아르곤과 질소분위기에서 티타늄 타켓을 사용하여 반응성 스퍼터링법으로 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제6항에 있어서, 텅스텐 플러그(103)를 매립하는 단계는 CVD법에 의해 상기 제1티타늄 화합물막(102)의 전면에 텅스텐막을 퇴적하는 단계와, 상기 접속구멍(6)의 내부에 매립된 텅스턴 플러그를 잔존시키기 위해 텅스텐막의 전면을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제6항에 있어서, 상기 제2티타늄막(104)을 형성하는 단계는 스퍼터링에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제6항에 있어서, 상기 제2티타늄 화합물막(105)을 형성하는 단계는 아르곤과 질소 분위기에서 티타늄 타켓을 이용하여 반응성 스퍼터링법에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제6항에 있어서, 상기 제2알루미늄 배선(106)을 형성하는 단계는 스퍼터링에 의해 A1-Si-Cu막을 퇴적하는 것에 의해 수행되어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제6항에 있어서, 포토리소그래피법에 의해 상기 제1티타늄막(101), 제1티타늄화합물막(102), 제2티타늄막(104), 제2티타늄 화합물막(105) 및 제2알루미늄 배선(106)을 패터닝하여 소망의 배선을 형성하도록 에칭하는 단게를 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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