TWI792360B - 半導體裝置的形成方法及其用於製造積體電路的方法 - Google Patents

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Abstract

一種半導體裝置的形成方法，包括在一基底上方形成一遮罩層，以及在遮罩層中形成一開口。在開口中沉積一間隙填充材料。對間隙填充材料進行電漿處理。減少間隙填充材料的高度。去除前述遮罩層。使用前述間隙填充材料作為一遮罩，以對前述基底進行圖案化。

Description

半導體裝置的形成方法及其用於製造積體電路的方法
本發明實施例內容是有關於一種半導體裝置的形成方法及其用於製造積體電路的方法，特別是有關於一種可以增加製程的整體製程窗口的半導體裝置的形成方法及其用於製造積體電路的方法。
由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的積體密度的不斷提高，半導體工業已經歷了快速的增長。在大部分情況下，積體密度的提高係來自於最小部件的尺寸(minimum feature size)不斷減小，這使得更多的組件可以集成到一給定的區域中。
多重圖案化(Multi-patterning)是光學微影製程(photolithographic process)中使用的一種技術，用於定義高級製程節點處積體電路的部件。它使設計人員能夠使用當前的光學微影系統來開發用於在20nm以下製程節點上製造的積體電路。10奈米和7奈米節點的半導體製程及超越前述節點的半導體製程，可能需要使用多重圖案化技術。在多重圖案化中，單次光學微影曝光可能不足以提供足夠的解析度。因此，額外的曝光是必需的，或者是使用蝕刻部件的側 壁(使用間隔物)的定位圖案是必需的，以提供期望的解析度。
原子層沉積(atomic layer deposition，ALD)是一種基於順序使用氣相化學製程的薄膜沉積技術。原子層沉積是化學氣相沉積的一個子類(subclass)。大多數的原子層沉積反應係使用兩種化學物質，通常稱為前驅物(precursors)。這些前驅物以一種連續的、自限性的方式一次與一種材料的表面進行反應。通過重複的暴露於分離的前驅物，係緩慢的沉積一薄膜。原子層沉積被用於製造增加密度的半導體裝置。
本發明的一些實施例提供一種半導體裝置的形成方法。此形成方法包括在一基底上方形成一遮罩層(mask layer)；在前述遮罩層中形成一開口(opening)；在前述開口中沉積一間隙填充材料(gap-filling material)；對前述間隙填充材料進行一電漿處理(plasma treatment)；減少前述間隙填充材料的高度；去除前述遮罩層；以及使用前述間隙填充材料作為一遮罩，以對前述基底進行圖案化。
本發明的一些實施例又提供一種半導體裝置的形成方法。此形成方法包括在一硬質遮罩(hard mask)上沉積一頂部遮罩層(top mask layer)，前述硬質遮罩係位於一基底上；圖案化以形成在前述頂部遮罩層中的一開口(opening)；在前述頂部遮罩層的上方形成一第一膜層材料(first film material)，前述第一膜層材料填充前述開口；對前述第一膜層材料進行一電漿處理(plasma treatment)；在前述第一膜層材料的上方形成一第二膜層材料(second film material)，前述第二膜層材料相對於前述第一膜層材料係具有一高蝕刻選擇性；去除前述第二膜層材 料，前述第一膜層材料的一部分係位於前述頂部遮罩層的上方以及前述頂部遮罩層的上方；以及使用前述第一膜層材料的留下部分作為一遮罩，以對前述硬質遮罩進行圖案化。
本發明的一些實施例還提供一種積體電路(integrated circuit)的製造方法，包括在一半導體基底(semiconductor substrate)上形成一第一層(first layer)；在前述第一層上沉積一硬質遮罩(hard mask)；在前述硬質遮罩上形成一光罩層(photomask layer)；在前述光罩層中圖案化出複數個開口；進行一第一膜層材料(first film material)的一沉積循環(deposition cycle)，前述沉積循環包括在前述光罩層上沉積前述第一膜層材料，前述第一膜層材料係填充前述開口；以及對前述第一膜層材料進行一電漿處理(plasma treatment)；去除前述光罩層，而前述去除前述光罩層也一併去除前述光罩層上方的前述第一膜層材料的一部分；使用第一膜層材料的留下部分(remaining portion)作為一遮罩，以對前述硬質遮罩進行圖案化；以及使用前述圖案化的硬質遮罩作為一遮罩，以對前述第一層進行圖案化。
60:基底
80:待圖案化的層
100:半導體結構
102:第一介電層
104:第二介電層
106:第三介電層
108:第四介電層
110:圖案化層
1101:可去除部分
1102:留下部分
111,113:溝槽
112:遮罩層
114:第一光罩層
116:第二光罩層
118:切口(/開口)
120:第一膜層材料(/間隙填充材料/反轉材料)
122:第二膜層材料
128:導電材料
130:開口的中心線
140,140',142:凹口
150:電漿處理
202:硬質遮罩部件
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1、2和3A圖示出了根據一些實施例，在製造的多個初始階段的一硬質遮罩的立體示意圖。
第3B、4A、4B、4C、5A和5B圖示出了根據一些實施例，在製造的多個中 間階段的硬質遮罩的剖面示意圖。
第6A、6B、6C和6D圖示出了根據一些實施例，在製造的多個中間階段的硬質遮罩的立體示意圖和剖面示意圖。
第7A、7B、8、9和10示出了根據一些實施例，在製造的多個最終階段的硬質遮罩和在硬質遮罩下方的一圖案化層的立體示意圖和俯視示意圖。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一部件形成於一第二部件之上方或位於其上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在...之下」、「在...下方」、「下方的」、「在...上方」、「上方的」及其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
本揭露的實施例討論了關於形成一半導體裝置的內容，特別是關 於在裝置製造期間改善一硬質遮罩的蝕刻選擇性(etch selectivity)的內容，討論了本揭露的實施例。在具有一高深寬比的溝槽(high aspect ratio trench)或開口中形成以一電漿處理的單一材料，或在形成兩種材料且此兩種材料之間具有高蝕刻選擇性，這些方式對於獲得越來越小而且沒有缺陷的部件可能是有用的，前述缺陷例如是減小金屬化層中導線之間的端點到端點距離(end-to-end distances)(例如，切割的金屬距離)，這可能可以增加製程的整體製程窗口。使用原子層沉積(atomic layer deposition，ALD)在一材料層形成硬質遮罩部件的方法，藉由維持硬質遮罩部件的一高深寬比，對於在y方向上保留硬質遮罩部件的臨界尺寸(CD)是有用的。
第1-3圖示出了根據一些實施例在製造的各個初始階段的一硬質遮罩製造過程的立體示意圖，且此些圖式係相對於第一(x軸)方向、第二(y軸)方向和第三(z軸)方向所定位。
第1圖示出了半導體結構100的一示例，此半導體結構100包括介電質(dielectrics)、光罩(photomasks)和在以下敘述的設置在一基底60上方的其他層、以及一待圖案化的層80。基底60可以是一半導體基底，例如一塊狀半導體(bulk semiconductor)、一絕緣層上覆半導體(semiconductor-on-insulator；SOI)基底、或其類似物，其可以是已摻雜(如摻雜有p型或n型摻雜物)或者是未摻雜的基底。基底60可以是一晶圓，例如一矽晶圓。一般而言，一絕緣層上覆半導體是將一層半導體材料形成在一絕緣層上。此絕緣層可以例如為一埋入式的氧化物(BOX)層、氧化矽層、或類似物。將上述絕緣層形成於一基底上，上述基底通常是一矽基底或一玻璃基底。亦可使用其他基底，例如多層基底(multi-layered substrate)或漸變基底(gradient substrate)。在一些實施例中，基底60的半導體材料 可以包括矽；例如，矽。鍺；一化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、以及/或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及/或GaInAsP；或上述之組合。
半導體基底可以進一步包括一主動層(或裝置區域)，可以包括附加的半導體、金屬、以及絕緣層或介電層，以形成主動裝置，主動裝置例如包括鰭式場效電晶體(FinFET)的電晶體，以及半導體基底還可以包括例如電阻器和電容器的被動裝置。主動層(或裝置區域)可以進一步包括連接到下方電晶體(例如包括鰭式場效電晶體)的導電部件(conductive features)(也可稱為接觸插塞(contact plugs))，例如分別電性耦接到閘極和源極/汲極區域的閘極接觸件(gate contacts)和源極/汲極接觸件(source/drain contacts)。
待圖案化的層80可以是用於金屬化層(metallization layer)的一介電層(dielectric layer)，可以是半導體材料層，並且可以是已經由導電材料形成的金屬化層的一上層(upper layer)，或者甚至可以是用來圖案化另一個下方的材料層的另一個遮罩層。在待圖案化的層80是用於金屬化層的一介電層的一些實施例中，此介電層可以是介電常數在大約1到大約40之間的介電材料。在一些特定實施例中，此待圖案化的層80可以是氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鑭、其他合適的低介電常數之介電層、前述之組合、或類似物，並且此待圖案化的層80可以使用例如沉積、氧化、或類似製程所形成。
在待圖案化的層80是金屬化層的又一實施例中，可以使用例如鑲嵌(damascene)製程、雙鑲嵌(dual damascene)製程，沉積製程和圖案化製程等以一導電材料來形成待圖案化的層80。在一特定實施例中，用於待圖案化的層80的導電材料包括至少一種金屬、金屬合金、金屬氮化物、金屬硫化物、金屬硒 化物、金屬氧化物、或金屬矽化物。特定的例子包括銅、鈦、鋁、鈷、釕、氮化鈦、氮化鎢(WN2)和氮化鉭，然而也可以替代地使用任何合適的材料。
在其中要被圖案化的層80是一半導體材料的一些實施例中，要被圖案化的層80可以是具有或不具有主動裝置、金屬化層以及介電材料的一半導體基底。然而，如本領域的普通技術人員可以了解的，儘管在實施例中描述了材料、製程以及其他細節，但是這些細節僅旨在例示實施例，而並非旨在以任何方式進行限制本揭露。而是，可以替代地使用通過任何合適的方法由任何合適的材料製成的具有任何合適厚度的任何合適的材料層。所有這樣的材料層都是完全被包括在實施例的範圍內。
如圖1所示，半導體結構100還可以包括多個介電層，包括第一介電層(first dielectric layer)102、第二介電層(second dielectric layer)104、第三介電層(third dielectric layer)106和第四介電層(fourth dielectric layer)108。第一介電層102可以由一種或多種合適的介電材料製成，例如低介電常數之介電質例如SiOCH、其他碳摻雜的氧化物(carbon doped oxides)、極低介電常數之介電質例如多孔碳摻雜的二氧化矽、氧化矽、氮化矽、例如聚醯亞胺(polyimide)的聚合物、前述之組合、或類似物。可以通過例如一旋轉塗佈製程(spin-on process)或化學氣相沉積(chemical vapor deposition，CVD)的製程而形成第一介電層102，但是其他任何合適的製程也可以用來形成第一介電層102，並且第一介電層102的厚度可以在大約10nm至大約50nm之間。
在一些實施例中，第二介電層104可以是在第一介電層102上方形成的一抗反射塗層(anti-reflective coating，ARC)。在一些實施例中，第二介電層104可以是無氮的抗反射塗層，例如氧化矽(SiOx)或碳氧化矽(SiOxCy)，聚合物類 的介電質、前述材料之組合、或類似材料。並且可以使用化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、原子層沉積(atomic layer deposition)、旋轉塗佈(spin-coating)、浸潤塗佈(dip coating)、或類似製程而形成第二介電層104。
一旦已經形成第二介電層104，就可以在第二介電層104上方形成第三介電層106，以作為一硬質遮罩(hard mask)。在一些實施例中，第三介電層106可以是例如氮化鈦(TiN)的一遮罩材料，但是也可以使用任何其他合適的材料例如氧化鈦形成第三介電層106。可以使用例如化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、原子層沉積(atomic layer deposition)、前述之組合、或類似製程的一沉積製程而形成第三介電層106，並且形成的第三介電層106可以具有約10nm至約35nm之間的厚度。然而，第三介電層106可以形成任何合適的厚度。
可以在第三介電層106上方形成第四介電層108，以作為另一硬質遮罩。在一些實施例中，第四介電層108可以是例如由四乙氧基矽烷(tetraethylorthosilicate；TEOS)、氮化矽、另一種無氮的抗反射材料、或前述之組合、或其類似材料所形成的氧化物，但是任何合適的介電材料都可以使用。可以使用電漿輔助化學氣相沉積(PECVD)製程來形成第四介電層108，但是也可以使用其他合適的製程，例如物理氣相沉積(physical vapor deposition)或是一熱製程(thermal process)，來形成第四介電層108。
第1圖還示出了在第四介電層108上方形成一圖案化層(patterned layer)110的情況。在一些實施例中，圖案化層110可以包括一可圖案化材料(patternable material)，例如矽，其被沉積然後被圖案化。例如，在其中利用矽的 實施例中，可沉積前述之圖案化層110，然後使用一光學微影遮罩和蝕刻製程將圖案化層110進行圖案化，其中係沉積一光阻(例如是本身或者作為三層光阻的一部分)、曝光以及顯影前述光阻，然後在一非等向性製程(anisotropic etching process)期間將前述光阻作為一遮罩。但是，可以使用任何合適的材料和製造方法以及/或圖案化方法。在一些實施例中，對圖案化層110進行蝕刻以形成一第一圖案(first pattern)，以用於稍後從待圖案化的層80進行導線的圖案化(patterning of conductive lines)。在一些實施例中，通過對圖案化層110進行圖案化，以在圖案化層110的部分之間沿著x方向形成溝槽(trenches)111。
第2圖示出了遮罩層112在圖案化層110上方的沉積，此圖案化層110形成了硬質遮罩部件202的一部分，例如用於在第一方向(x軸方向)上定義相關部件的間隔物(未在第2圖中示出，但是在之後有相關描述並在第7圖中示出)。在一些實施例中，遮罩層112可以是由例如氧化鈦(TiO)的材料所形成，並且可以使用例如化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、原子層沉積(atomic layer deposition)、前述沉積方式之組合、或類似方式，而形成遮罩層112。然而，也可以使用任何合適的材料和製造方法形成遮罩層112。在一些實施例中，遮罩層112可以順應性的沉積在溝槽111的上方，從而沿著x方向在遮罩層112中形成溝槽113。
第3A圖和第3B圖示出了在遮罩層112上方沉積一第一光罩層(first photomask layer)114和第二光罩層(second photomask layer)116。第3B圖示出了沿著第3A圖中的線3B-3B所截取的在x-z平面中的半導體結構100的一部分的剖面示意圖(為了清楚起見，第3B圖中排除了位於第三介電層106下方的這些材料層)。在一些實施例中，第一光罩層114可以是一多層光阻(multi-layer photoresist)的一底層，並且可以包括對於第二光罩層116具有蝕刻選擇性的有機材料或無機材料。這樣，第二光罩層116可以用作一遮罩層，以圖案化第一光罩層114。在一些實施例中，第一光罩層114和第二光罩層116的厚度被選擇為實質上小於溝槽113的深度。第一光罩層114和第二光罩層116的總厚度可以在大約700Å至大約1300Å的範圍內。
在一些實施例中，第二光罩層116可以本身包括一光敏材料(photosensitive material)，或者在其他實施例中，第二光罩層116可以是一雙層結構(bi-layer structure)，其中光敏材料在另一中間材料層之上，以與第一光罩層114一起形成一三層光阻(tri-layer photoresis)，前述中間材料層例如是氮化矽、氮氧化矽、碳氧化矽(SiOC)或其類似材料。可以使用任何合適的沉積方法，例如物理氣相沉積(physical vapor deposition)、化學氣相沉積(chemical vapor deposition)、旋轉塗佈(spin-coating)、類似製程、或前述之組合，來形成第二光罩層116。
一旦已經形成第一光罩層114和第二光罩層116，可在第二光罩層116中形成開口或切口(cuts)118(例如，形成兩個、三個或更多個的開口或溝槽)。在一些實施例中，第二光罩層116可以藉由將第二光罩層116內的光敏材料通過例如一標記暴露於一圖案化的能量源(pattemed energy source)(例如光)而被圖案化。能量的衝擊將會在感光材料的受到圖案化的能量源影響的那些部分中引起化學反應，從而改變光阻的曝光部分的物理特性，而使第二光阻層116的曝光部分的物理特性不同於第二光罩層116的未曝光部分的物理性質。然後，可以使用例如一顯影劑對第二光罩層116進行顯影(未在第3A、3B圖中單獨示出)，以將第二光罩層116的暴露部分自第二光罩層116的未暴露部分分離。
接著，使用例如一個或多個非等向性蝕刻製程(anisotropic etching processes)，使第二光罩層116中的開口118延伸穿過底部的第一光罩層114(或者當存在有中間層時，開口118係延伸穿過底部的第一光罩層114和中間層)。在一些實施例中，開口118係延伸以完全穿過第一光罩層114，從而暴露出存在於開口118下方的遮罩層112的各個部分。如此，開口118的延伸形成溝槽，且此些溝槽可以具有高的深寬比(high aspect ratio)，例如在至少一個方向上具有在大約3.5與大約13之間的一深寬比。然而，可以使用任何合適的深寬比。在一些實施例中，開口118的總深度相對於溝槽113的深度的一比例係在大約3.5和大約13的範圍內。在一些實施例中，係對遮罩層112的頂部進行蝕刻，且這些開口118延伸進入遮罩層112。
第4A圖接著第3B圖，並且示出了根據一些實施例的在開口118中以及在底部的第一光罩層114上方的第一膜層材料(first film material)120的形成。在一些實施例中，在進一步製程之前，使用例如一個或多個灰化(ashing)或蝕刻製程以去除第二光罩層116。一旦第二光罩層116去除了之後，就可以將第一膜層材料120(也可以稱為間隙填充材料(gap-filling material)120或反轉材料(reverse material)120)沉積到開口118中，以使隨後蝕刻製程的蝕刻選擇性得以改善，並且使隨後形成的金屬導線(metal lines)的臨界尺寸(critical dimension，CD)縮小。使用原子層沉積(ALD)在y方向上一次形成一層，且藉由對硬質遮罩部件保持較高的深寬比，這對於在y方向上維持硬質遮罩部件(hard mask features)的臨界尺寸(CD)非常有用。
在一些實施例中，第一膜層材料120的組成可以是SiOx、SiCxOy、SiN、金屬氧化物、或金屬氮化物例如TiO、Al2O3、TiN、其類似材料、或前述材料之組合。可以使用例如原子層沉積(ALD)、化學氣相沉積(CVD)、或物理氣 相沉積(PVD)之類的沉積製程來沉積第一膜層材料120。在使用原子層沉積(ALD)製程形成第一膜層材料120的一些實施例中，原子層沉積(ALD)製程可以使用一系列重複的循環，其中藉由將第一前驅物(first precursor)脈衝式的提供到沉積腔室中以與第一光罩層114反應，在吹掃第一前驅物後，將反應氣體脈衝式進入沉積腔室以與第一前驅物反應，然後吹掃反應氣體，並重複前述循環。
在一些實施例中，第一前驅物可以是例如參(二甲氨基)矽烷(tris(dimethylamino)silane，3DMAS)、雙(三級丁基氨基)矽烷(bis(tertiary-butyl-amino)silane，BTBAS)、雙(二乙基氨基)矽烷(bis(diethylamino)silane，BDEAS)、三甲基鋁(trimethylaluminum，TMA，Al(CH3)6)、二乙基鋅(diethylzinc，DEZ)、肆(二甲基氨基)鈦(tetrakis(dimethylamino)titanium，TDMAT)、異丙氧基鈦(titanium isopropoxide，TTIP)、四氯化鈦(TiCl4)、肆(二甲基氨基)鋯(tetrakis(dimethylamido)zireonium，Zr(NMe2)4)、四氯化鋯(zirconium tetrachloride，ZrCl4)、肆-二甲基-胺錫(tetrakis-dimethyl-amine tin，TDMASn)、類似物、或前述之組合的前驅物。反應氣體可以是含氬氣體(Ar-containing gas)、含氧氣體(oxygen-containing gas)、含氮氣體(N2-containing gas)、或CO2的氣體，包括Ar、O2、O3、H2O2、CO2或N2O。通過利用第一前驅物和反應氣體，原子層沉積製程的每個循環形成所需材料的單層(monolayer)，而每個連續和重複的循環形成材料的一附加單層。
另外，在一些實施例中，將第一膜層材料120的沉積製程的溫度維持在足夠低的溫度，以避免例如第一光罩層114之類的存在的聚合物系的材料的分解(decomposition)。原子層沉積(ALD)製程可維持在低於300℃。例如，在一些實施例中，可以使用從室溫到300℃的溫度範圍。此外，通過將溫度保持在低 於300℃以下，例如在室溫和260℃之間，也可以避免不希望的釋放氣體。然而，在分解不是問題的其他實施例中，則可以使用任何合適的溫度。
在一些實施例中，在沉積製程的循環之間以及/或者在沉積製程的最後循環之後，將一電漿處理(plasma treatment)150施加至第一膜層材料120。電漿處理150可用於擴展第一膜層材料120的臨界尺寸(critical dimensions)，以填充開口118而不產生縫隙。電漿處理150還可以改善第一膜層材料120的特性，從而導致與硬質遮罩的其他層(例如，第四介電層108)的更大的蝕刻選擇性。電漿處理150可以使用例如Ar、N2、O2、CO2、N2O的氣體、類似氣體、或前述氣體之組合來進行。可以用在大約50W至大約1000W範圍內的一電漿電源功率，約0W至約500W範圍內的一偏壓功率(bias power)進行電漿處理150，持續時間在約0.1秒至20秒的範圍內，以及在大約50℃到大約260℃範圍內的溫度下進行前述電漿處理150。
在利用原子層沉積(ALD)製程沉積第一膜層材料120的一些實施例中，第一膜層材料120可能具有凹口(indentation)140，此凹口140的中心是在開口118的中心線(center line)130的周圍，且凹口140在開口118內或上方。然而，在第一膜層材料120完全過量填充開口118的一些其他實施例中，凹口140可能不存在。
第4B圖示出了接續第3B圖之後的另一實施例，其中第二膜層材料122形成在第一膜層材料120的上方，此第二膜層材料122可以通過與以上參照第4A圖所述的基本類似的製程來沉積。第二膜層材料122可以是用來在開口118中進行間隙填充(gap-filling)的一犧牲層(sacrificial layer)，其可以減少由於開口118中的間隙填充材料的厚度不足而引起的缺陷。在一些實施例中，第二膜層材 料122可以)原位沉積(例如，在與第一膜層材料120相同的沉積腔室中)，並且可以使用與第一膜層材料120相同的沉積製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)進行沉積。
在一些實施例中，第二膜層材料122可以是與第一膜層材料120不同的材料，使得第二膜層材料122可以有益於蝕刻選擇性的增強(etch selectivity enhancement)或是熱選擇性的增強(thermal selectivity enhancement)。在一些實施例中，第二膜層材料122可以是SiOx、SiCxOy、SiN、金屬氧化物或金屬氮化物，例如例如TiO、Al2O3或TiN、類似物、或前述之組合。但是，可以使用任何合適的材料。第二膜層材料122可以是由和上述參照第4A圖針對第一膜層材料120列出的相同的一些前驅物和反應氣體而形成。
在一些實施例中，第二膜層材料122可以被沉積為具有在大約10nm至大約40nm的範圍內的一厚度(此厚度是自第一膜層材料120的頂表面起在垂直方向(z方向)上測量)。但是，可以使用任何合適的厚度。
在其中利用原子層沉積(ALD)製程沉積第二膜層材料122的一些實施例中，第二膜層材料122可具有凹口142，凹口142係位於第一膜層材料120中的凹口140的上方，且由於開口118的幾何形狀，凹口140圍繞開口118的中心線130並位於開口118的內部或上方。然而，在開口118完全被過度填充的其他實施例中，可以不存在凹口142。
第4C圖示出了接續第3B圖之後的又一實施例，其中第二膜層材料122形成在第一膜層材料120上方，並延伸到開口118中。第一膜層材料120和第二膜層材料122可以通過基本上與上面參照第4A和4B圖描述的相似製程而形成。可以沉積第一膜層材料120至約6nm至約24nm範圍內的厚度，使得第一膜層 材料120中的凹口140'延伸到開口118中的深度可在約4nm至約34nm的範圍內，其中凹口140'的深度係在z方向上自第一光罩層114的頂表面向下量測。第二膜層材料122可以填充凹口140'並且延伸至開口118中。
第5A圖示出了接續第4A圖和第4B圖之後的實施例。在第5A圖中，進行去除製程(removal process)，以去除在第一光罩層114上方的第一膜層材料120以及/或第二膜層材料122的過量材料。在一些實施例中，可以使用化學機械研磨(chemical-mechanical polishing，CMP)步驟或蝕刻步驟來進行前述之去除製程，蝕刻步驟例如是使用CxFy/CxHyFz系的氣體來平坦化遮罩層114的表面，以及平坦化第一膜層材料120和第二膜層材料122的上表面。但是，任何合適的去除製程都可以使用。在一些實施例中，可以使用例如一種或多種非等向性蝕刻製程(anisotropic etching processes)將第一膜層材料120的高度減少到與遮罩層112的頂表面至少共平面(如以下第6A圖所示)，其中非等向性蝕刻製程使用例如一CxFy/CxHyFz系之氣體的蝕刻劑。在這些實施例中，去除第一膜層材料120的上部，使得第一膜層材料120的留下部分在第一光罩層114的溝槽內，並且第一膜層材料120的留下部分的頂表面與第一光罩層114的頂表面齊平。但是，任何合適的去除製程都可以使用。
第5B圖示出了接續第4C圖之後的實施例。在第5B圖中，進行與上述關於第5A圖所述的去除製程基本相似的一去除製程，以去除在第一光罩層114上方的第一膜層材料120和第二膜層材料122的多餘材料，而一部分的第二膜層材料122則留在開口118中。根據一些實施例，保留第一膜層材料120的一部分對於後續製程中的蝕刻選擇性的增強(etch selectivity enhancement)或是熱選擇性的增強(thermal selectivity enhancement)可能是有助益的。
第6A圖和第6B圖係示出了接續第5A圖之後的實施例。在第6A圖和第6B圖中，去除了第一光罩層114。在一些實施例中，可以使用例如O2系之氣體的蝕刻劑，並通過一個或多個灰化或蝕刻步驟來進行第一光罩層114的去除。在特定實施例中，可以使用灰化製程去除第一光罩層114。但是，也可以使用任何合適的去除製程，例如一濕式蝕刻製程，以去除第一光罩層114。包括第一膜層材料120的留下的硬質遮罩部件202(如以下第7圖所示)，在隨後的製程步驟期間仍將作為一硬質遮罩。
第6A圖示出了位於先前描述的第一介電層102、第二介電層104、第三介電層106和第四介電層108上方的所製得結構。還示出了圖案化層110以及將用於對下層結構進行圖案化的遮罩層112。第一介電層102、第二介電層104、第三介電層106、第四介電層108、圖案化層110和遮罩層112與先前在第1-3圖中所示出和描述的結構基本上相同，除了已經去除了第一光罩層114和第二光罩層116之外。然而，可以看出，現在已經在遮罩層112的溝槽內形成了第一膜層材料120。第6B圖示出了沿著第6A圖的線6B-6B的半導體結構100的一部分的剖面示意圖，其示出了第一膜層材料120的留下部分。
在直接接續第4B圖或第4C圖的一些實施例中，其中第二膜層材料122的一部分留在第一膜層材料120上，由於第一膜層材料120與第二膜層材料122之間的高蝕刻選擇性，第二膜層材料122可以與第一光罩層114一起被去除。這樣，第一膜層材料120將在去除製程之後留下。此外，第一膜層材料120和圖案化層110之間的蝕刻選擇性也足夠高，可防止損壞圖案化層110，從而有助於防止圖案失效。
第6C圖和第6D圖示出了接續在第5B圖之後的一些實施例，第5B 圖示出了第二膜層材料122留在第一膜層材料120之上的部分。除了第二膜層材料122的一部分留在第一膜層材料120的留下部分(the remaining portions of the first film material 120)之上以外，第6C圖所示之結構與第6A圖所示之結構基本上相似，第6D圖所示之結構與第6B圖所示之結構基本上相似。
第7A圖是第6A-6D圖的立體圖，示出了使用第一膜層材料120作為遮罩進行遮罩層112的圖案化，以形成多個硬質遮罩部件(hard mask features)202，例如間隔物(spacers)(包括第一膜層材料120和遮罩層112兩者)。第7B圖示出了第7A圖的俯視圖。第7A圖還示出了在先前描述的第一介電層102、第二介電層104、第三介電層106和第四介電層108上方的硬質遮罩部件202。另外，遮罩層112的部分係沿著圖案化層110的側壁留下，同時暴露出圖案化層110的上表面。如果需要的話，可以將圖案化層110的某些部分視為用於去除的可去除部分(removable portions)1101，使得可去除部分1101不做為後續的蝕刻製程中的遮罩使用(下面參照第8圖有進一步描述)。另外，圖案化層110的其他部分可以被視為留下部分(remaining portions)1102，使得留下部分1102留下並且可以在隨後的蝕刻製程中作為一遮罩。
在一些實施例中，可以使用一種或多種蝕刻製程來對遮罩層112進行圖案化，例如使用CxFy、CxHyFz或CxHyClz系的蝕刻劑的非等向性蝕刻製程(anisotropic etching processes)。然而，可以使用任何合適的蝕刻製程對遮罩層112進行圖案化。通過先填充開口118(參見第4A-4C圖)和之後去除材料的外層，可以通過高深寬比的開口118形成硬質遮罩部件202。這樣，可以形成具有中間臨界尺寸(middle critical dimension(MCD)，例如硬質遮罩部件202的寬度是硬質遮罩部件202的高度的一半)的硬質遮罩部件，且中間臨界尺寸例如在大約10nm至大 約25nm的範圍內，並且高度在約20nm至約40nm的範圍內。然而，可以使用任何合適的尺寸。
在第6C圖和第6D圖之後的一些實施例中，其中第二膜層材料122的一部分係留在第一膜層材料120上，通過用於對遮罩層112進行圖案化的蝕刻製程去除第二膜層材料122的留下部分。在不過度蝕刻第一膜層材料120或遮罩層112的情況下，第二膜層材料122和第一膜層材料120之間的蝕刻選擇性以及/或熱選擇性可有利於形成硬質遮罩部件202，但這可能不利地減小硬質遮罩部件202的寬度。第二膜層材料122和第一膜層材料120之間的蝕刻選擇性以及/或熱選擇性可以使得硬質遮罩部件202的寬度能夠保留，而無需使硬質遮罩部件202寬度的中間臨界尺寸擴大(MCD enlargement)。
接下來看第8圖，其為接續第7B圖之後的俯視示意圖所繪示，第8圖中係去除了圖案化層110的可去除部分1101。在一些實施例中，通過首先設置光阻和對光阻進行圖案化(第8圖中未單獨示出)來去除可去除部分1101，使得光阻覆蓋並保護留下部分1102，同時暴露出可去除部分1101。一旦保護住了留下部分1102，在使用例如灰化製程去除光阻之前，係使用一種或多種蝕刻製程來去除可去除部分1101，前述蝕刻製程例如是濕式蝕刻製程或乾式蝕刻製程。
第8圖還示出，一旦圖案化層110的可去除部分1101已經被去除，則留下部分1102、硬質遮罩部件202和沿著側壁的遮罩層112係用於對第四介電層108和第三介電層106進行圖案化。在一些實施例中，可以使用例如乾式蝕刻製程的一非等向性蝕刻製程來轉移圖案。然而，可以利用任何合適的蝕刻製程來進行圖案轉移。
一旦硬質遮罩部件202、圖案化層110的留下部分1102和沿著側壁 的遮罩層112的圖案已經被轉移，則可以去除硬質遮罩部件202、圖案化層110的留下部分1102以及遮罩層112，從而暴露出第四介電層108的上表面。在一些實施例中，可以利用一種或多種蝕刻製程，例如一種或多種濕式蝕刻或乾式蝕刻，來去除硬質遮罩部件202和圖案化層110的留下部分1102。然而，可以利用任何合適的去除製程來進行前述去除。
第9圖示出了從第四介電層108和第三介電層106到第二介電層104、第一介電層102以及最終到基底60上方的待圖案化的層80的圖案轉移。在一些實施例中，可以使用一種或是多種的非等向性蝕刻製程來轉移圖案，前述非等向性蝕刻製程例如是乾式蝕刻製程。然而，可以使用任何合適的蝕刻製程或蝕刻製程的組合來進行圖案的轉移。
另外，一旦圖案已經被轉移，並且待圖案化的層80已經被圖案化，則可以去除一些上方的結構。在一些實施例中，第四介電層108、第三介電層106和第二介電層104可各自被去除，以暴露出第一介電層102的頂表面。在一些實施例中，第四介電層108、第三介電層106和第二介電層104可以使用一個或多個蝕刻製程，例如一系列的濕式蝕刻製程或乾式蝕刻製程，而進行去除。然而，任何合適的蝕刻製程的組合都可以使用。
第10圖係示出了一旦待圖案化的層80已經被圖案化，就可以進行其他製程。在一些實施例中，若待圖案化的層80是形成金屬化層的一介電層，則可以將一導電材料(conductive material)128放置在待圖案化的層80的圖案中。在一些實施例中，導電材料128可以是例如銅、鎢、鋁、前述材料之組合、或類似物的材料，且可以使用例如電鍍、化學鍍、化學氣相沉積、物理氣相沉積、原子層沉積、前述方式之組合、或類似方式的一沉積製程進行沉積。但是，可 以使用任何合適的材料和製造方法形成導電材料128。
可以沉積導電材料128，以填充以及/或過度填充(overfill)待圖案化的層80和第一介電層102的圖案。一旦過度填充，則可以進行平坦化製程，例如化學機械研磨製程，以去除圖案以外的導電材料128的多餘部分，並且將導電材料128平坦化至待圖案化的層80，從而也去除第一介電層102。然而，可以利用任何合適的平坦化製程進行多餘材料的去除。
如本文內容所述，通過使用電漿處理，以形成具有單一膜層材料或者在它們之間具有蝕刻選擇性的兩種膜層材料的硬質遮罩部件202，可以在半導體裝置的製造過程中實現和製得越來越小的部件。例如，在通過示例之在金屬化層中形成導線(conductive lines)的實施例中，可以減小導線之間的端點到端點距離(例如，切割的金屬距離)而沒有缺陷，從而增加了製程的整體製程窗口。
此外，在其他實施例中，如上述之先進的微影製程、方法和材料可以用於許多其他的應用中，包括在鰭式場效電晶體(FinFETs)的形成方法中。例如，鰭片可以被圖案化，以在部件之間產生相對緊密的間距，上述揭露內容非常適合於這些緊密的間隔。另外，用於形成鰭式場效電晶體(FinFETs)的鰭片的間隔物，也稱為芯軸，可以根據以上揭露之內容來進行相關製程。
根據一個實施例，一種半導體裝置的形成方法包括在一基底上方形成一遮罩層(mask layer)；在前述遮罩層中形成一開口(opening)；在前述開口中沉積一間隙填充材料(gap-filling material)；對前述間隙填充材料進行一電漿處理(plasma treatment)；減少前述間隙填充材料的高度；去除前述遮罩層；以及使用前述間隙填充材料作為一遮罩，以對前述基底進行圖案化。在一實施例中，前述間隙填充材料包括SiOx、SiCxOy、SiN、TiO，Al2O3或TiN。在一實施例中，沉 積前述間隙填充材料包括一原子層沉積(atomic layer deposition，ALD)製程，前述原子層沉積(ALD)製程包括一前驅物(precusor)，前述前驅物係選自由參(二甲氨基)矽烷(tris(dimethylamino)silane，3DMAS)、雙(三級丁基氨基)矽烷(bis(tertiary-butyl-amino)silane，BTBAS)、雙(二乙基氨基)矽烷(bis(diethylamino)silane，BDEAS)、三甲基鋁(trimethylaluminum，TMA，Al(CH3)6)、二乙基鋅(diethylzinc，DEZ)、肆(二甲基氨基)鈦(tetrakis(dimethylamino)titanium，TDMAT)、異丙氧基鈦(titanium isopropoxide，TTIP)、四氯化鈦(TiCl4)、肆(二甲基氨基)鋯(tetrakis(dimethylamido)zirconium，Zr(NMe2)4)、四氯化鋯(zirconium tetrachloride，ZrCl4)、肆-二甲基-胺錫(tetrakis-dimethyl-amine tin，TDMASn)所組成的群組。在一實施例中，前述原子層沉積(ALD)製程還包括選自由Ar、O2、O3、H2O2、CO2和N2O所組成的群組的一反應氣體。在一實施例中，前述原子層沉積(ALD)製程係在低於300℃的溫度下進行。在一實施例中，半導體裝置的形成方法更包括進行前述原子層沉積(ALD)製程的多次循環(multiple cycles)，以及在前述原子層沉積(ALD)製程的循環之間進行前述電漿處理。在一實施例中，前述電漿處理係包括使用氬氣(Ar)或氮氣(N2)作為一電漿氣體。在一實施例中，前述電漿處理係包括在0.1秒至20秒範圍以內的一持續時間。在一實施例中，前述電漿處理係包括在50W至1000W範圍內的一電漿功率(plasma power)，以及在0W至500W範圍內的一偏壓功率(bias power)。在一實施例中，前述電漿處理是在50℃至260℃範圍內的一溫度下進行。
根據另一個實施例，一種半導體裝置的形成方法包括在一硬質遮罩(hard mask)上沉積一頂部遮罩層(top mask layer)，前述硬質遮罩係位於一基底 上；圖案化以形成在前述頂部遮罩層中的一開口(opening)；在前述頂部遮罩層的上方形成一第一膜層材料(first film material)，前述第一膜層材料填充前述開口；對前述第一膜層材料進行一電漿處理(plasma treatment)；在前述第一膜層材料的上方形成一第二膜層材料(second film material)，前述第二膜層材料相對於前述第一膜層材料係具有一高蝕刻選擇性；去除前述第二膜層材料，前述第一膜層材料的一部分係位於前述頂部遮罩層的上方以及前述頂部遮罩層的上方；以及使用前述第一膜層材料的留下部分作為一遮罩，以對前述硬質遮罩進行圖案化。在一實施例中，前述第一膜層材料和前述第二膜層材料係選自由SiOx、SiCxOy、SiN、TiO，Al2O3和TiN所組成之群組。在一實施例中，前述第二膜層材料係形成為具有在10nm至40nm範圍之內的一厚度。在一實施例中，形成前述第一膜層材料係在第一膜層材料中形成一第一凹口(first indentation)且前述第一凹口的中心在前述開口之上。在一實施例中，形成前述第二膜層材料係在前述第二膜層材料中形成一第二凹口(second indentation)，前述第二凹口係在前述第一凹口的中心的上方。
根據再一個實施例，一種積體電路(integrated circuit)的製造方法包括在一半導體基底(semiconductor substrate)上形成一第一層(first layer)；在前述第一層上沉積一硬質遮罩(hard mask)；在前述硬質遮罩上形成一光罩層(photomask layer)；在前述光罩層中圖案化出複數個開口；進行一第一膜層材料(first film material)的一沉積循環(deposition cycle)，前述沉積循環包括在前述光罩層上沉積前述第一膜層材料，前述第一膜層材料係填充前述開口；以及對前述第一膜層材料進行一電漿處理(plasma treatment)；去除前述光罩層，而前述去除前述光罩層也一併去除前述光罩層上方的前述第一膜層材料的一部分；使用第 一膜層材料的留下部分(remaining portion)作為一遮罩，以對前述硬質遮罩進行圖案化；以及使用前述圖案化的硬質遮罩作為一遮罩，以對前述第一層進行圖案化。在一實施例中，積體電路的製造方法更包括在前述第一膜層材料上形成一第二膜層材料(second film material)，前述第二膜層材料對前述第一膜層材料具有一高蝕刻選擇性；以及去除前述第二膜層材料。在一實施例中，在去除前述光罩層的同時係進行去除前述第二膜層材料的步驟。在一實施例中，積體電路的製造方法更包括去除前述光罩層也去除前述第二膜層材料的一部分，並且還使用前述第二膜層材料的留下部分以作為一遮罩，以用於圖案化前述硬質遮罩。在一實施例中，對前述硬質遮罩進行圖案化的步驟更包括去除前述第二膜層材料的前述留下部分。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
60:基底
80:待圖案化的層
100:半導體結構
102:第一介電層
104:第二介電層
106:第三介電層
108:第四介電層
110:圖案化層
1101 :可去除部分
1102 :留下部分
112:遮罩層
202:硬質遮罩部件

Claims (10)

  1. 一種半導體裝置的形成方法，包括：在一基底上方形成一遮罩層(mask layer)；在該遮罩層中形成一開口(opening)；在該開口中沉積一間隙填充材料(gap-filling material)；對該間隙填充材料進行一電漿處理(plasma treatment)；形成一膜層材料於該間隙填充材料的上方，該膜層材料與該間隙填充材料具有一蝕刻選擇性，該膜層材料的一最低點(lowest point)是高於該遮罩層的一頂表面；去除該膜層材料、在該遮罩層上的一部分的該間隙填充材料和該遮罩層；以及使用該間隙填充材料的留下部分作為一遮罩，以對該基底進行圖案化。
  2. 如請求項1所述的半導體裝置的形成方法，其中該間隙填充材料包括SiOx、SiCxOy、SiN、TiO，Al2O3或TiN。
  3. 如請求項1或2所述的半導體裝置的形成方法，其中，沉積該間隙填充材料包括一原子層沉積(atomic layer deposition，ALD)製程，該原子層沉積(ALD)製程包括一前驅物(precusor)，該前驅物係選自由參(二甲氨基)矽烷(tris(dimethylamino)silane，3DMAS)、雙(三級丁基氨基)矽烷(bis(tertiary-butyl-amino)silane，BTBAS)、雙(二乙基氨基)矽烷(bis(diethylamino)silane，BDEAS)、三甲基鋁(trimethylaluminum，TMA，Al(CH3)6)、二乙基鋅(diethylzinc，DEZ)、肆(二甲基氨基)鈦(tetrakis(dimethylamino)titanium，TDMAT)、異丙氧基鈦(titanium isopropoxide， TTIP)、四氯化鈦(TiCl4)、肆(二甲基氨基)鋯(tetrakis(dimethylamido)zirconium，Zr(NMe2)4)、四氯化鋯(zirconium tetrachloride，ZrCl4)、肆-二甲基-胺錫(tetrakis-dimethyl-amine tin，TDMASn)所組成的群組。
  4. 如請求項3所述的半導體裝置的形成方法，其中，該原子層沉積(ALD)製程還包括選自由Ar、O2、O3、H2O2、CO2和N2O所組成的群組的一反應氣體。
  5. 如請求項3所述的半導體裝置的形成方法，其中，該原子層沉積(ALD)製程係在低於300℃的溫度下進行。
  6. 如請求項3所述的半導體裝置的形成方法，其更包括進行該原子層沉積(ALD)製程的多次循環(multiple cycles)，以及在該原子層沉積(ALD)製程的循環之間進行該電漿處理。
  7. 如請求項6所述的半導體裝置的形成方法，其中，該電漿處理係包括使用氬氣(Ar)或氮氣(N2)作為一電漿氣體；或者其中該電漿處理係包括在0.1秒至20秒範圍以內的一持續時間；或者其中該電漿處理係包括在50W至1000W範圍內的一電漿功率(plasma power)，以及在0W至500W範圍內的一偏壓功率(bias power)；或者其中該電漿處理是在50℃至260℃範圍內的一溫度下進行。
  8. 一種半導體裝置的形成方法，包括：在一硬質遮罩(hard mask)上沉積一頂部遮罩層(top mask layer)，該硬質遮罩係位於一基底上；圖案化以形成在該頂部遮罩層中的一開口(opening)；在該頂部遮罩層的上方形成一第一膜層材料(first film material)，該第一膜層 材料填充該開口；對該第一膜層材料進行一電漿處理(plasma treatment)；在該第一膜層材料的上方形成一第二膜層材料(second film material)，該第二膜層材料相對於該第一膜層材料係具有一高蝕刻選擇性；去除該第二膜層材料，該第一膜層材料的一部分係位於該頂部遮罩層的上方以及該頂部遮罩層的上方；以及使用該第一膜層材料的留下部分作為一遮罩，以對該硬質遮罩進行圖案化。
  9. 如請求項8所述的半導體裝置的形成方法，其中形成該第一膜層材料係在第一膜層材料中形成一第一凹口(first indentation)且該第一凹口的中心在該開口之上；其中形成該第二膜層材料係在該第二膜層材料中形成一第二凹口(second indentation)，該第二凹口係在該第一凹口的該中心的上方。
  10. 一種積體電路的製造方法，包括：在一半導體基底(semiconductor substrate)上形成一第一層(first layer)；在該第一層上沉積一硬質遮罩(hard mask)；在該硬質遮罩上形成一光罩層(photomask layer)；在該光罩層中圖案化出複數個開口；進行一第一膜層材料(first film material)的一沉積循環(deposition cycle)，該沉積循環包括：在該光罩層上沉積該第一膜層材料，該第一膜層材料係填充該些開口；以及對該第一膜層材料進行一電漿處理(plasma treatment)；去除該光罩層，而前述去除該光罩層也一併去除該光罩層上方的該第一膜層 材料的一部分；使用該第一膜層材料的留下部分(remaining portion)作為一遮罩，以對該硬質遮罩進行圖案化；以及使用該圖案化的硬質遮罩作為一遮罩，以對該第一層進行圖案化。
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