TWI771093B - 半導體對位結構及其製造方法 - Google Patents

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Abstract

一種對位結構的製造方法包括：提供基板及複數個導電特徵，導電特徵間隔排列於基板上；在基板及導電特徵上共形地沉積第一堆疊層，第一堆疊層上具有複數個凹入部；在第一堆疊層上形成犧牲層，移除部分的犧牲層以形成分別位於凹入部的複數個遮蓋；以遮蓋作為蝕刻遮罩對第一堆疊層進行非等向性蝕刻製程，形成複數個第一堆疊部並露出導電特徵；在第一堆疊部及導電特徵上共形地沉積第二堆疊層；以及對第二堆疊層執行蝕刻微影製程，形成分別在第一堆疊部上的複數個第二堆疊部及分別暴露導電特徵的複數個對位通孔。

Description

半導體對位結構及其製造方法
本發明涉及一種對位結構及其製造方法，特別是用於半導體製程的對位結構及其製造方法。
隨著科技的進步與發展，電子設備的尺寸越來越小而對於各種效能的要求則越來越高。
因此，半導體結構中的各種元件(例如是電容和導電線路)也必須隨之縮減，才能滿足各種需求。然而，當半導體元件縮小後，各種元件之間將變得難以準確對齊和連接，這將嚴重的影響半導體結構的各種性能，甚至會使之無法運行。尤其是在尺寸越小的半導體結構中，這樣的情況更加的明顯。
因此，半導體產業中多個民營企業和相關學研單位已經投注大量資金、人力和時間進行研究，並亟欲改善這樣的狀況。
有鑑於此，本發明之一目的在於提出一種可有解決上述問題的半導體對位結構的製造方法，其包括:提供基板及複數個導電特徵，其中複數個導電特徵間隔排列於基板上；在基板及複數個導電特徵上共形地沉積第一堆疊層，其中第一堆疊層上具有複數個凹入部；在第一堆疊層上形成犧牲層，接著移除部分的犧牲層以形成複數個遮蓋於複數個凹入部；以複數個遮蓋作為蝕刻遮罩對第一堆疊層進行非等向性蝕刻製程並形成複數個第一堆疊部，進而露出複數個導電特徵；在複數個第一堆疊部及複數個導電特徵上共形地沉積第二堆疊層；以及對第二堆疊層執行蝕刻微影製程，進而形成複數個第二堆疊部及複數個對位通孔，其中複數第二堆疊部分別位於複數第一堆疊部上方，複數個對位通孔分別暴露複數個導電特徵。
在本發明的一個或多個實施方式中，製造方法更包括:在形成複數個對位通孔前，在第二堆疊層上形成介電層，其中所形成的複數個對位通孔更穿過介電層。
在本發明的一個或多個實施方式中，在複數個第一堆疊部及複數個導電特徵上形成第二堆疊層之前，選擇性地移除遮蓋。
在本發明的一個或多個實施方式中，第一堆疊層的厚度大於第二堆疊層的厚度。
在本發明的一個或多個實施方式中，其中第二堆疊層是由原子層沉積製程所形成。
本發明之另一個目的在於提供一種半導體對位結構包括基板、複數個導電特徵與複數個堆疊結構。複數個堆疊結構與複數個導電特徵交替排列於基板上，複數個堆疊結構中的每一者具有第一堆疊部及第一堆疊部上方的第二堆疊部，其中複數個堆疊結構的高度大於複數個導電特徵的高度。
在本發明的一個或多個實施方式中，第一堆疊部或第二堆疊部具有凹入頂部。
在本發明的一個或多個實施方式中，導電特徵的寬度小於或等於40 nm。
在本發明的一個或多個實施方式中，堆疊結構更包括介電上部，介電上部設置於堆疊結構上方。
在本發明的一個或多個實施方式中，堆疊結構和相鄰導電特徵的高度差與導電特徵的寬度的比值大致介於30至35。
綜上所述，本發明提供一種用於半導體元件的對位結構及其製造方法，以利於半導體元件能精準地利用對位通孔放置到導電特徵上並與之接觸及電性連接。藉此，能避免小尺寸的半導體元件因為製程問題而無法精準地互相連接，進而可以避免短路或甚至半導體元件無法運作的情形發生。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。除此之外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
請參考第1圖。第1圖根據本發明一個或多個實施方式繪示半導體對位結構的製造方法100的流程圖。半導體對位結構的製造方法100始於步驟110，步驟110為提供基板及複數個導電特徵，其中複數個導電特徵間隔排列於基板上。接著進行到步驟120，步驟120為在基板及複數個導電特徵上共形地沉積第一堆疊層，其中第一堆疊層上具有複數個凹入部。接著進行到步驟130，步驟130為在第一堆疊層上形成犧牲層，接著移除部分的犧牲層以形成分別位於複數個凹入部的複數個遮蓋。接著進行到步驟140，步驟140為以複數個遮蓋作為蝕刻遮罩對第一堆疊層進行非等向性蝕刻製程並形成複數個第一堆疊部，進而露出複數個導電特徵。接著進行到步驟150，步驟150為在複數個第一堆疊部及複數個導電特徵上共形地沉積第二堆疊層。接著進行到步驟160，步驟160為對第二堆疊層執行蝕刻微影製程，進而形成複數個第二堆疊部及複數個對位通孔，其中複數第二堆疊部分別位於複數第一堆疊部上方，複數個對位通孔分別暴露複數個導電特徵。
第2圖至第9圖用於表示第1圖中製造方法100的各個步驟的截面示意圖。請參考第2圖，第2圖可表示為製造方法100的步驟110，其中複數個導電特徵220是等間隔地排列於基板210上。此外，基板210可以包含摻雜或未摻雜的半導體材料(諸如矽) ，或者絕緣體上半導體(SOI)基板的有源層。基板210也可以包含其他半導體材料，諸如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。除此之外，積體電路元件可以形成在基板210，積體電路元件包括電晶體(例如，互補金氧半導體(CMOS)電晶體)、電阻器、電容器、二極體等。
除此之外，可以藉由化學氣相沉積、物理氣相沉積、鍍敷(例如，電鍍或無電鍍敷)或其他合適的方法在基板210上形成導電層，接著對導電層施加適合的蝕刻微影製程(litho-etch process)進而形成複數個導電特徵220。舉例來說，導電特徵220可以是接觸窗並且電性連接基板210內電晶體的閘極、源極或汲極，但本發明並不以此為限。此外，導電特徵220也可以是其他的導電結構(例如是金屬導線)。
請參考第3圖，第3圖可代表步驟120，步驟120為在基板210及複數個導電特徵220上共形地沉積第一堆疊層230，其中第一堆疊層230上具有複數個第一凹入部231。具體而言，第一堆疊層230的厚度大於20 nm，而第一堆疊層230可以是由電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition; PECVD)或原子層沉積(Atomic Layer Deposition; ALD)共形地沉積在複數個導電特徵220上，因此第一凹入部231會形成在兩個導電特徵220之間。除此之外，所述的導電層及導電特徵220包括傳導性材料，傳導性材料可以是鎢、鋁、銅、鈦、鉭、氮化鈦或其合金，而第一堆疊層230則可以包括氮化矽(Si 3N 4)，本發明並不以此為限。
請參考第4圖及第5圖，第4圖及第5圖可表示製造方法100的步驟130。在第4圖中，先在第一堆疊層230上形成犧牲層240。接著在第5圖中，移除部分的犧牲層240以形成位於複數個第一凹入部231的複數個遮蓋241。具體而言，犧牲層240的成分包括二氧化矽(SiO 2)，可以利用化學氣相沉積（Chemical Vapor Deposition，CVD）、物理氣相沉積（Physical Vapor deposition，PVD）形成犧牲層240，本發明並不以此為限。在第5圖中，可以利用化學機械研磨製程(Chemical Mechanical Planarization，CMP)並搭配終點偵測(End Point Detection)移除部分的犧牲層240，進而分別在複數個第一凹入部231形成複數個遮蓋241，本發明並不以此為限。
請參考第6圖，第6圖可用以表示步驟140，步驟140為以複數個遮蓋241作為蝕刻遮罩對第一堆疊層230進行非等向性蝕刻製程並形成複數個第一堆疊部S1，進而露出位於相鄰的第一堆疊部S1之間的導電特徵220。具體而言，遮蓋241所覆蓋第一堆疊層230的部分不會被非等向性蝕刻製程(Anisotropic Etching Process)所蝕刻移除，非等向性蝕刻製程可以包括電漿蝕刻 (Plasma Etching)，例如為反應離子蝕刻(Reactive Ion Etch，RIE) 或任何對遮蓋241及第一堆疊層230具有選擇性的非等向性蝕刻方法，本發明並不以此為限。
請參考第7圖，第7圖可用以表示步驟150，步驟150為在複數個第一堆疊部S1及複數個導電特徵220上共形地沉積第二堆疊層250。具體而言，第二堆疊層250是由原子層沉積製程所形成，且第二堆疊層250的厚度大致介於15 nm至20 nm之間，但本發明並不以此為限。在較佳的實施方式中，在複數個第一堆疊部S1及複數個導電特徵220上形成第二堆疊層250之前，選擇性地移除複數個遮蓋241。因為第二堆疊層250是共形的沉積在複數個第一堆疊部S1及複數個導電特徵220上，因此第二堆疊層250具有對應於複數個第一凹入部231的複數個第二凹入部251，其中第二凹入部251從上方對齊第一凹入部231。具體而言，第一堆疊層230的厚度大於第二堆疊層250的厚度。第二堆疊層250可以包括氮化矽(Si 3N 4)，因此第一堆疊層230及第二堆疊層250可以具有相同的成分，本發明並不以此為限。在本發明的另一些實施方式中，第一堆疊層230及第二堆疊層250分別具有相異的成分。
請參考第8圖。在本發明的一些實施方式中，步驟150更包括：在第二堆疊層250形成之後，在第二堆疊層250上形成介電層260，而介電層260的成分包括二氧化矽(SiO 2)，介電層260的厚度實質上大於第一堆疊層230及第二堆疊層250的厚度，並且可以利用化學氣相沉積或物理氣相沉積形成介電層260，本發明並不以此為限。
請參考第9圖。第9圖可以表示步驟160。步驟160為對第二堆疊層250及介電層260執行蝕刻微影製程，以形成複數個第二堆疊部S2、複數個介電上部S3及複數個對位通孔270，並進而得到半導體對位結構200。在本發明的一些實施方式中，複數個第二堆疊部S2分別位於複數個第一堆疊部S1上方並對準第一堆疊部S1。此外，複數個介電上部S3分別位於複數個第二堆疊部S2上方並分別對準第二堆疊部S2。因此，可以定義堆疊結構S包括上下堆疊的第一堆疊部S1、第二堆疊部S2及介電上部S3。對位通孔270定義於相鄰的兩個堆疊結構S之間，對位通孔270暴露出導電特徵220。
具體而言，對位通孔270可用於對準並容納積體電路元件X，使得積體電路元件X被設置於兩個堆疊結構S之間，進而讓積體電路元件X準確地接觸導電特徵220。除此之外，積體電路元件X可以是電容器，積體電路元件X接觸並經由導電特徵220電性連接到基板210內的電晶體，但本發明並不以此為限。
請再次參考第9圖。在本發明的一些實施方式中，半導體對位結構200包括基板210、複數個導電特徵220與複數個堆疊結構S。複數個堆疊結構S與複數個導電特徵220緊鄰地交替排列於基板210上，堆疊結構S具有第一堆疊部S1、第二堆疊部S2及介電上部S3，第二堆疊部S2位於第一堆疊部S1的上方，介電上部S3位於第二堆疊部S2的上方，其中堆疊結構S的高度H1大於導電特徵220的高度H2。堆疊結構S與相鄰的導電特徵220所形成的高低階差用於對準積體電路元件X (例如是電容器)，藉此積體電路元件X可以被準確的沉積或放入於複數個堆疊結構S中相鄰兩者所形成的對位通孔270中並精準地接觸導電特徵220。
在本發明的一些實施方式中，導電特徵220的寬度W1小於或等於40 nm，其中堆疊結構S與導電特徵220的高度差(高度差例如為堆疊結構S的高度H1減掉導電特徵220的高度H2)與導電特徵220的寬度W1的比值大致介於30至35。
在本發明的一些實施方式中，第一堆疊部S1具有第一凹入頂部T1，而第二堆疊部S2也具有第二凹入頂部T2。其中，第一凹入頂部T1及第二凹入頂部T2上下對齊。第一堆疊部S1及第二堆疊部S2是由相同材料所製成，例如第一堆疊部S1及第二堆疊部S2的成分皆包括氮化矽，但本發明並不以此為限。在本發明的另外一些實施方式中，第一堆疊部S1及第二堆疊部S2也可以是以相異的材料所製成。在本發明的一些實施方式中，介電上部S3設置於堆疊結構S上方，其中介電上部S3的邊緣對齊第一堆疊部S1及第二堆疊部S2的邊緣。具體而言，介電上部S3可例如是由二氧化矽的介電材料所製程，且介電上部S3與第二堆疊部S2是以相異的材料所製成，但本發明並不以此為限。在本發明的另外一些實施方式中，介電上部S3與第二堆疊部S2也可以是由相同的材料所製成。
綜上所述，本發明提供一種用於半導體元件的對位結構及其製造方法，以利於半導體元件能精準地利用對位通孔放置到導電特徵上並與之接觸及電性連接。藉此，能避免小尺寸的半導體元件因為製程問題而無法精準地互相連接，進而可以避免短路或甚至半導體元件無法運作的情形發生。
本發明不同實施方式已描述如上，應可理解的是不同實施方式僅作為實例來呈現，而不作為限定。在不脫離本發明的精神和範圍下，可根據本文的揭露對本揭露的實施方式做許多更動。因此，本發明的廣度和範圍不應受上述描述的實施例所限制。
100:方法
110,120,130,140,150,160:步驟
210:基板
220:導電特徵
230:第一堆疊層
231:第一凹入部
240:犧牲層
241:遮蓋
250:第二堆疊層
251:第二凹入部
260:介電層
270:對位通孔
H1,H2:高度
W1:寬度
S:堆疊結構
S1:第一堆疊部
S2:第二堆疊部
S3:介電上部
T1:第一凹入頂部
T2:第二凹入頂部
X:積體電路元件
為達成上述的優點和特徵，將參考實施方式對上述簡要描述的原理進行更具體的闡釋，而具體實施方式被展現在附圖中。這些附圖僅例示性地描述本發明，因此不限制發明的範圍。通過附圖，將清楚解釋本發明的原理，且附加的特徵和細節將被完整描述，其中： 第1圖根據本發明一個或多個實施方式繪示半導體對位結構的製造方法的流程圖；以及 第2圖至第9圖用於表示第1圖中製造方法的各個步驟的截面示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:方法
110,120,130,140,150,160:步驟

Claims (10)

  1. 一種半導體對位結構的製造方法，包括：提供基板及複數個導電特徵，該些導電特徵間隔排列於該基板上；在該基板及該些導電特徵上共形地沉積第一堆疊層，其中該第一堆疊層上具有複數個凹入部；在該第一堆疊層上形成犧牲層，接著移除部分的該犧牲層以形成分別位於複數個凹入部的複數個遮蓋；以該些遮蓋作為蝕刻遮罩對該第一堆疊層進行非等向性蝕刻製程，進而露出該些導電特徵並形成複數個第一堆疊部；在該些第一堆疊部及該些導電特徵上共形地沉積第二堆疊層；以及對該第二堆疊層執行蝕刻微影製程，進而形成複數個第二堆疊部及複數個對位通孔，其中該些第二堆疊部分別位於該些第一堆疊部上方，且該些對位通孔分別暴露該些導電特徵。
  2. 如請求項1所述的製造方法，更包括：在形成該些對位通孔前，在該第二堆疊層上形成介電層，其中所形成的該些對位通孔更穿過該介電層。
  3. 如請求項1所述的製造方法，其中在該些第一堆疊部及該些導電特徵上形成該第二堆疊層之前，選擇性地移除該些遮蓋。
  4. 如請求項1所述的製造方法，其中該第一堆疊層的厚度大於第二堆疊層的厚度。
  5. 如請求項1所述的製造方法，其中該第二堆疊層是由原子層沉積製程所形成。
  6. 如請求項1所述的製造方法，其中該些第二堆疊部的頂端高於該些導電特徵的頂端。
  7. 如請求項1中所述的製造方法，其中該些第一堆疊部或該些第二堆疊部具有凹入頂部。
  8. 如請求項1中所述的製造方法，其中該些導電特徵的寬度小於或等於40nm。
  9. 如請求項1中所述的製造方法，更包括在該些第二堆疊部上方分別形成數個介電上部。
  10. 如請求項9中所述的製造方法，其中該些介電上部與相鄰的該些導電特徵的高度差與該些導電特徵的寬度的比值介於30至35。
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