TWI795178B - 半導體裝置及其形成方法 - Google Patents

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TWI795178B
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張阡
周志勳
張岱民
黃鴻儀
張志維
蔡明興
黃麟淯
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置，包括閘極結構，在半導體鰭片上、介電層，在閘極結構上，以及閘極接觸點，其穿過介電層延伸到閘極結構。閘極接觸點包括第一導電材料，在閘極結構上、第一導電材料的頂面，在介電層的側壁之間延伸，以及第二導電材料，在第一導電材料的頂面上。

Description

半導體裝置及其形成方法
本發明實施例係關於半導體裝置及其形成方法。
半導體行業透過半導體技術的創新，不斷提高積體電路(IC)中電子元件(例如電晶體、二極體、電阻器和電容器)和互連特徵(例如接觸點、通孔和導線)的密度，例如作為多重圖案化以減少線、空間和孔的最小特徵尺寸；三維電晶體(例如，鰭式場效應電晶體(FinFET))和更多互連層。將半導體裝置縮小到更小的尺寸會增加主動電子元件的固有速度和封裝密度。在設計主動元件方面取得的這種進步可用於透過減少互連級別的特徵尺寸同時增加互連特徵的密度，同時減少與創新結構相關的寄生電阻和電容的上升，從而實現積體電路的更高性能和更大功能、材料和加工技術。
本發明的一實施例係關於一種半導體裝置，包含：閘極結構，在半導體鰭片上；介電層，在該閘極結構上；及閘極接觸點，穿過介電層延伸到閘極結構，閘極接觸點包含：第一導電材料，在閘極結構上，第一導電材料的 頂面在介電層的側壁之間延伸；及第二導電材料，在第一導電材料的頂面上，第二導電材料不同於第一導電材料。
本發明的另一實施例係關於一種半導體裝置，包含：半導體基板；閘極結構，在半導體基板上；源極/閘極區，在半導體基板上；接觸插塞，在源極/閘極區上；第一導電材料，在閘極結構上；及第二導電材料，在第一導電材料和接觸插塞上，第二導電材料不同於第一導電材料。
本發明的另一實施例係關於一種形成半導體裝置的方法，包含：形成第一開口，其貫穿介電層，第一開口暴露出介電層的側壁以及閘極結構的頂面，閘極結構設置在基板上；在第一開口中形成第一導電材料，其中第一導電材料以比介電層的側壁更快的速度選擇性地形成在閘極結構的頂面上；及在第一開口中的第一導電材料上形成第二導電材料，第二導電材料不同於第一導電材料。
優先權主張及交叉參考 本申請案主張2021年5月20日提交的美國臨時專利申請第63/190,968號的優先權，其全部內容透過引用併入本文以用於所有目的。
下列揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本揭露中使用之空間相對描述符同樣可相應地解釋。除非另有明確說明，假定具有相同附圖標記的每個元件具有相同的材料成分並且具有在相同厚度範圍內的厚度。
根據各種實施例，在用第二導電材料填充開口的其餘部分之前，在開口(例如，接觸點開口或通孔開口)的底面處選擇性地形成第一導電材料。利用允許在高縱橫比的開口中形成第一導電材料的製程，在開口的底面處選擇性地形成第一導電材料。在開口中形成第一導電材料降低了開口的縱橫比，使得在開口中形成第二導電材料時開口具有低的縱橫比。這可以減輕開口中間隙填充的難度，並減少填充開口時諸如空隙等缺陷的形成。當開口用於導電接觸點時，在填充期間減少空隙的形成可以降低接觸電阻並提高所得裝置的性能。第一導電材料的選擇性形成製程是選擇性製程，例如選擇性化學氣相沉積、選擇性原子層沉積或無電解電鍍，其選擇性地在開口的導電底面上而不是在開口的介電側壁上形成第一導電材料。由於對開口的導電底面的選擇性，導電材料形成在開口的導電底面上並且不形成（或至少以降低的速率形成）在開口的介電側壁上。
圖1示出了根據一些實施例的諸如FinFET裝置的半導體裝置100的透視圖。半導體裝置100可以是包括主動元件(例如電晶體、二極體等)和/或被動元件(例如電容器、電感器、電阻器等)的裝置晶片。在一些實施例中，半導體裝置100是中介層晶片，其可以包括或可以不包括主動元件和/或被動元件。根據本發明的又一實施例，半導體裝置100為封裝基板條，可以是帶芯部的封裝基板，也可以是無芯部的封裝基板。在隨後的討論中，裝置晶片用作半導體裝置100的示例。如本領域技術人員容易理解的，本發明的教導也可以應用於中介層晶片、封裝基板或其他半導體結構。
在利用裝置晶片的實施例中，半導體裝置100包括半導體基板101(也稱為基板)。半導體基板101可以包括摻雜或未摻雜的諸如矽的半導體材料，或者絕緣體上半導體(SOI)基板的主動層。半導體基板101可以包括其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。也可以使用其他基板，例如多層或梯度基板。
諸如電晶體、電阻器、電容器、電感器、二極體等的電子組件形成在半導體基板101之中或之上，例如，在半導體製造的生產線前端(FEOL)處理中。在圖1的示例中，半導體鰭片103（也稱為鰭片）形成為突出於半導體基板101之上。隔離區102，例如淺溝槽隔離(STI)區，使用例如沉積製程形成在半導體鰭片103之間或周圍，隨後是平坦化製程和沈積材料的凹陷。半導體鰭片103從相鄰的隔離區102上方和之間突出。
在已經形成隔離區102之後，可以在每個半導體鰭片103之上形成虛擬閘極介電質、虛擬閘極電極和閘極間隔件111。在一些實施例中，虛擬閘極介電質可以透過熱氧化、化學氣相沉積、濺射或本領域中已知和用於形成閘極介電質的任何其他方法來形成。虛擬閘極介電質可以包括諸如二氧化矽、氮氧化矽和/或高k材料的材料。然而，任何合適的材料都可以用於虛擬閘極介電質。虛擬閘極電極可以包括導電材料並且可以選自包括多晶矽、W、Al、Cu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、這些的組合，或諸如此類。可以透過化學氣相沉積(CVD)、濺射沉積或本領域中已知和使用的用於沉積導電材料的其他技術來將虛擬閘極電極沉積在虛擬閘極介電質上。
一旦形成，虛擬閘極介電質和虛擬閘極電極可以被圖案化以在半導體鰭片103上方形成一系列疊層。堆疊定義了位於虛擬閘極介電質下方的半導體鰭片103的每一側上的多個通道區。可以透過使用例如本領域已知的沉積和光刻技術在虛擬閘極電極上沉積和圖案化閘極光罩來形成堆疊。閘極光罩可以結合常用的光罩和犧牲材料，例如（但不限於）氧化矽、氮氧化矽、SiCON、SiC、SiOC和/或氮化矽。可以使用乾蝕刻製程蝕刻虛擬閘極電極和虛擬閘極介電質以形成圖案化堆疊。
一旦已經圖案化堆疊，就可以形成閘極間隔件111。閘極間隔件111可以形成在堆疊的相對側上。例如，可以透過在先前形成的結構上均厚沉積間隔層(圖1中未單獨示出)來形成閘極間隔件111。間隔層可以包括氮化矽、氧化矽、氮氧化矽、碳化矽、氮氧化矽、碳氧化矽等並且可以透過用於形成這樣的層的方法形成，例如化學氣相沉積（CVD）、等離子體增強CVD、濺射和本領域已知的其他方法。間隔層可以包括具有不同蝕刻特性的不同材料或與隔離區102的介電材料相同的材料。在一些實施例中，閘極間隔件111包括多個間隔件層，例如閘極密封間隔件和一個或多個閘極間隔件層。然後可以例如透過一次或多次蝕刻來圖案化閘極間隔件111，以從結構的水平表面去除間隔件，從而形成閘極間隔件111。
在形成閘極間隔件111之後，去除未被堆疊和閘極間隔件111保護的區的部分半導體鰭片103。可以透過使用堆疊和閘極間隔件111作為光罩的反應離子蝕刻(RIE)或透過任何其他合適的去除製程以從那些不受堆疊和閘極間隔件111保護的區去除半導體鰭片103。可以繼續去除直到半導體鰭片103與隔離區102的表面齊平（如圖所示）或低於隔離區102的表面。
一旦半導體鰭片103的這些部分被去除，就放置並圖案化光罩以覆蓋虛擬閘極電極以防止生長，並且源極/汲極區107可以重新生長以與每個半導體鰭片103接觸。在一個實施例中，源極/汲極區107可以重新生長，並且在一些實施例中，源極/汲極區107可以重新生長以形成應力源，該應力源將應力施加到位於堆疊下方的半導體鰭片103的通道區。在半導體鰭片103包括矽並且FinFET是p型裝置的實施例中，源極/汲極區107可以透過選擇性磊晶製程用諸如矽的材料或者諸如矽鍺的材料重新生長具有與通道區不同的晶格常數。
另外此時在源極/汲極區107的形成過程中覆蓋虛擬閘極電極的光罩被去除。在一個實施例中，可以使用例如對硬光罩的材料具有選擇性的濕式或乾式蝕刻製程來去除硬光罩。然而，可以使用任何合適的去除製程。
接下來，可以在堆疊和源極/汲極區107上方形成層間介電質(ILD)層117(在圖1中以虛線示出，以便更清楚地說明下面的結構)。ILD層117可以包括諸如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)、摻氟矽玻璃(FSG)、使用原矽酸四乙酯形成的氧化矽的材料。(TEOS)前驅體、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、氧化鑭、氧化鋁、氧氮化鋁、氧化釔、矽化鋯、氮化鋯、氧化鋯、氧化鋁鋯、氧化鉭、碳氮化鉭、氧化鉿、矽化鉿、氧化鈦、氧化鋅等諸如此類，或它們的組合。ILD層117可以使用旋塗、流動化學氣相沉積(FCVD)、等離子體增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)等形成，但是可以使用任何合適的介電質。一旦形成，ILD層117可以使用例如諸如化學機械拋光製程的平坦化製程與閘極間隔件111一起平坦化，但是可以利用任何合適的製程。
在ILD層117平坦化之後，可以去除虛擬閘極電極和虛擬閘極介電質的材料，在閘極間隔件111之間形成開口，暴露出半導體鰭片103的通道區。在一些實施例中，可以使用例如濕式或乾式蝕刻製程去除虛擬閘極電極和虛擬閘極介電質，該製程利用對虛擬閘極電極和虛擬閘極介電質的材料具有選擇性的蝕刻劑。在一個實施例中，可以使用諸如稀氫氟酸和過氧化氫的濕式蝕刻劑去除虛擬閘極電極。然而，可以使用任何合適的去除製程。
接著，在閘極間隔件111之間的開口中的半導體鰭片103的通道區上方形成閘極結構109。每個閘極結構109可以是例如包括閘極電極、閘極電極周圍的功函數層和功函數層周圍的閘極介電層的金屬閘極結構。在一些實施例中，閘極介電層包括一層或多層介電層，例如一層或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。閘極電極可以包括含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、或者其多層。例如，雖然圖1中示出了單層閘極電極，但是閘極電極可以包括任意數量的襯墊層、任意數量的功函數調諧層和填充材料。閘極結構109的每個特徵可以被沉積然後平坦化，例如透過化學機械拋光(CMP)，以將閘極結構109的特徵的頂面與閘極間隔件111的頂面齊平。一旦平坦化，然後可以使用例如一種或多種濕式或乾式蝕刻製程使閘極結構109的材料凹陷。
可以在閘極結構109上方形成覆蓋層113。可以使用選擇性沉積製程來形成覆蓋層113，該製程將覆蓋層113沉積在閘極結構109的金屬表面上但不明顯沉積在介電質表面上。在一些實施例中，覆蓋層113是鎢、鈷、釕、氮化鈦等或其組合的層。在一些實施例中，覆蓋層113形成為1nm至10nm範圍內的厚度T 1。
進一步參考圖1，在覆蓋層113上方形成光罩層115，也稱為犧牲層。光罩層115可用於在蝕刻停止層的後續沉積期間覆蓋覆蓋層113（參見下文，圖3）。在一些實施例中，光罩層115包括氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、氧化鑭、氧化鋁、氧氮化鋁、氧化釔、矽化鋯、氮化鋯、氧化鋯、氧化鋯、氧化鉭、碳氮化鉭、氧化鉿、矽化鉿、氧化鈦、氧化鋅等，或它們的組合。光罩層115可以透過任何合適的製程沉積。
在一些實施例中，光罩層115在閘極間隔件111的頂面下方延伸至1nm至50nm範圍內的深度D 1。在一些實施例中（未示出），光罩層115的最頂面與閘極間隔件111的最頂面齊平或在其下方。在一些實施例中，光罩層115在閘極間隔件111上方延伸至1nm至30nm範圍內的高度H 1。在一些實施例中（未示出），光罩層115的最底面與閘極間隔件111的最頂面齊平或在其上方。在一些實施例中，光罩層115具有在2nm至50nm範圍內的閘極間隔件111的相對側壁之間測量的寬度W 1。
所公開的FinFET實施例還可應用於奈米結構裝置，例如奈米結構(例如，奈米片、奈米線、環閘極等)場效應電晶體(奈米FET)。在奈米FET實施例中，鰭片被透過圖案化通道層和犧牲層的交替層的堆疊形成的奈米結構代替。虛擬閘極堆疊和源極/汲極區的形成方式與上述實施例類似。去除虛擬閘極堆疊後，可以部分或全部去除通道區的犧牲層。替代閘極結構的形成方式與上述實施例類似，替代閘極結構可以部分或完全填充去除犧牲層留下的開口，替代閘極結構可以部分或完全包圍奈米FET裝置的通道區中的通道層。可以以與上述實施例類似的方式形成ILD和與替代閘極結構和源極/汲極區的接觸點。可以如美國專利申請公開No.2016/0365414中公開的那樣形成奈米結構裝置，該公開透過引用整體併入本文。
圖2至8A是根據一些實施例的半導體裝置100的製造中的中間階段的視圖。圖2至8A是沿著圖1中的線A-A'示出的截面圖，除了示出了三個閘極結構109。
在圖2中，接觸插塞119，例如源極/汲極接觸點，形成在ILD層117中。接觸插塞119將源極/汲極區107電耦合到隨後在源極/汲極區107上方形成的導電特徵，例如金屬線、通孔和/或導電柱。在一些實施例中，接觸插塞119由諸如鈷、鎢、鋁、銅、鉬、釕、鈦、鉭、氮化鈦、氮化鉭等或其組合的導電材料形成。接觸插塞119的形成可以包括在ILD層117中形成接觸開口以暴露源極/汲極區107，在接觸開口中形成一種或多種導電材料，以及進行平坦化製程，例如化學機械拋光(CMP)，使接觸插塞119的頂面與ILD層117的頂面齊平。在一些實施例中，在接觸開口中的接觸插塞119周圍形成接觸間隔件118。例如，可以在接觸開口中沉積一層可接受的介電材料並進行各向異性蝕刻以形成接觸間隔件118。然後可以在接觸開口中形成接觸插塞119。
在圖3中，蝕刻停止層(ESL)121和ILD層123形成在ILD層117、接觸插塞119、閘極間隔件111和光罩層115上方。在一些實施例中，ESL 121，也稱為中間接觸ESL(MCESL)，包括氮化矽、氧化矽、碳化矽、氧碳化矽、氧氮化矽、碳氮化矽、氧碳氮化矽、氧化鑭、氧化鋁、氧氮化鋁、氧化釔、矽化鋯、氮化鋯、氧化鋯、氧化鋁鋯、氧化鉭、碳氮化鉭、氧化鉿、矽化鉿、氧化鈦、氧化鋅等，或其組合。ESL 121可以透過合適的方法形成，例如CVD、PECVD、LPCVD、PVD、原子層沉積(ALD)等，對ILD層123的蝕刻具有高蝕刻選擇性。在一些實施例中，ESL 121形成為3nm至20nm範圍內的厚度T 2。
接下來，ILD層123形成在ESL 121之上和ILD層117之上。ILD層123可以由諸如氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、氧化鑭、氧化鋁、氧氮化鋁、氧化釔、矽化鋯、鋯的介電材料形成。氮化物、氧化鋯、氧化鋁鋯、氧化鉭、碳氮化鉭、氧化鉿、矽化鉿、氧化鈦、氧化鋅等，或其組合。ILD層123的形成可以包括CVD、PVD、ALD等。然而，可以使用任何合適的材料和方法來形成ILD層123。
如隨後將更詳細地描述的，通向閘極結構109的閘極接觸點160（參見圖8A和8B）將形成在具有高縱橫比的開口130（參見圖4）中並且通向接觸插塞119的導電通孔170(見圖8A和8B)將形成在具有低縱橫比的開口147(見圖6)中。開口的縱橫比是開口的高度與開口的直徑之比。閘極接觸點160的下部是透過選擇性沉積在開口130中沉積第一導電材料而形成的，選擇性沉積有助於減輕在具有高縱橫比的開口中填充間隙的困難。第一導電材料的沉積降低了開口130的有效縱橫比。然後可以透過在開口130和開口147中沉積第二導電材料來形成閘極接觸點160和導電通孔170的上部。
在圖4中，穿過ILD層123、ESL 121和光罩層115形成開口130以暴露閘極結構109上方的覆蓋層113的頂面。作為形成開口130的示例，在ILD層123上方形成抗光蝕劑，例如單層抗光蝕劑、三層抗光蝕劑等。抗光蝕劑透過將抗光蝕劑內的感光材料透過例如光罩版暴露於圖案化的能源(例如光)而被圖案化。能量的衝擊會在感光材料受到圖案化能源衝擊的那些部分引起化學反應，從而改變感光材料曝光部分的物理性質，使得感光材料的曝光部分的物理性質不同於感光材料未曝光部分的物理性質。然後可用顯影劑對感光材料進行顯影以除去感光材料的曝光部分或感光材料的未曝光部分，這取決於例如負型感光材料或正型感光材料用於抗光蝕劑。接著，感光材料中的開口延伸穿過其餘的抗光蝕劑，並轉移到ILD層123、ESL 121和光罩層115，形成開口130。在一些實施例中，為了轉移感光材料中的開口，執行一種或多種各向異性蝕刻製程，例如一種或多種各向異性等離子體蝕刻製程。一個或多個各向異性等離子體蝕刻製程可以是反應離子蝕刻(RIE)製程。在形成開口130之後，從ILD層123的頂面去除抗光蝕劑。在一些實施例中，執行灰化製程(例如，等離子體製程)以去除抗光蝕劑。剩餘的開口130暴露閘極結構109之一上方的覆蓋層113的頂面。在一些實施例中，在相同製程中形成延伸至相應閘極結構109上方的覆蓋層113的相應部分的多個開口130。開口130具有高縱橫比，例如至少為4的縱橫比，例如在5.5至8的範圍內的縱橫比。
在圖5中，在開口130中的覆蓋層113的暴露表面上選擇性地形成第一導電材料133。第一導電材料133因此形成在具有高縱橫比的接觸開口中。第一導電材料133透過有助於緩解高深寬比開口中間隙填充困難的製程選擇性地形成。這可以在隨後填充開口130的剩餘部分時減少諸如空隙的缺陷的形成，這可以降低接觸電阻並提高裝置性能。選擇性地在開口130的下部形成第一導電材料133降低了開口130的有效縱橫比，使得後續的填充製程(見下文，圖7)可以以更好的間隙填充特性填充開口130，減少空隙形成。使用合適的選擇性形成製程形成第一導電材料133，該製程從覆蓋層113的暴露的導電材料選擇性地形成第一導電材料133。選擇性形成製程可以是選擇性CVD、化學電鍍等或其組合。因為第一導電材料133是用對覆蓋層113的導電材料有選擇性的製程形成的，第一導電材料133以比ILD層123、ESL 121和光罩層115的暴露絕緣材料上更快的速率形成在覆蓋層113上。在ILD層123、ESL 121和光罩層115的暴露的絕緣材料上不形成或以降低的速率形成第一導電材料133。在一些實施例中，第一導電材料133包括鎢、釕、鉬、鈷、銅等或其組合。在一些實施例中，第一導電材料133由鎢、鉬、釕等或其組合通過選擇性CVD製程形成。在一些實施例中，第一導電材料133由鈷、銅等或其組合透過化學電鍍製程形成。
在一些實施例中，第一導電材料133在覆蓋層113的上表面上方形成5nm至40nm範圍內的高度H 2，這可以改善開口130的後續間隙填充並減少空隙形成。將第一導電材料133形成為小於5nm的高度可能不會將開口130的縱橫比減小到足以改善隨後的間隙填充，導致增加的空隙形成。將第一導電材料133形成為大於40nm的高度可能會導致選擇性損失的填充缺陷，這可能導致第一導電材料133從開口130的側壁延伸和/或在開口130的頂部上方形成，這可以阻止開口130隨後填充並且使開口130的部分未被填充。
在一些實施例中，第一導電材料133的頂面在ESL 121的底面下方0.5nm至5nm範圍內的距離。在一些實施例中，第一導電材料133的頂面在ESL 121的底面和ESL 121的頂面之間。在一些實施例中，第一導電材料133的頂面在ESL 121的頂面上方0.5nm至5nm範圍內的距離。在一些實施例中，如圖5所示，第一導電材料133具有凸起的頂面，這可能是由於第一導電材料133以比在諸如ILD層123的側壁的介電表面上更大的速率選擇性地形成在導電表面上，並且第一導電材料133的頂面在ILD層123的相對側壁之間延伸。在其他實施例中，可以出現第一導電材料133的其他表面輪廓（見下文，圖8E-H）。
作為形成第一導電材料133的示例，可以使用選擇性CVD製程在開口130中的覆蓋層113的暴露表面上形成鎢。可以透過將覆蓋層113的表面暴露於含鎢前驅物例如WF x和/或WCl x氣體來執行選擇性CVD製程。在一些實施例中，形成鎢的選擇性CVD製程在0.1托至50托範圍內的壓力下進行。在一些實施例中，形成鎢的選擇性CVD製程在200℃至450℃範圍內的溫度下執行。在一些實施例中，形成鎢的選擇性CVD製程還包括進行H 2和/或NH 3處理。例如，選擇性CVD製程還可以包括將覆蓋層113的表面暴露於諸如H 2和/或NH 3的含氫前驅物。含氫前驅物是與含鎢前驅物反應以還原含鎢前驅物並形成第一導電材料133(例如，鎢)的共反應物。
作為形成第一導電材料133的另一示例，可以使用選擇性CVD製程在開口130中的覆蓋層113的暴露表面上形成鉬。選擇性CVD製程可以透過將覆蓋層113的表面暴露於含鉬前驅物例如MoF x和/或MoCl x氣體來執行。在一些實施例中，形成鉬的選擇性CVD製程在0.1托至50托範圍內的壓力下進行。在一些實施例中，形成鉬的選擇性CVD製程在200℃至400℃範圍內的溫度下進行。
作為形成第一導電材料133的又一示例，可以使用選擇性CVD製程在開口130中的覆蓋層113的暴露表面上形成釕。選擇性CVD製程可以透過將覆蓋層113的表面暴露於含釕前體例如RuO x來執行。在一些實施例中，形成釕的選擇性CVD製程在1毫托至10托範圍內的壓力下進行。在一些實施例中，形成釕的選擇性CVD製程在100℃至400℃範圍內的溫度下進行。在一些實施例中，形成釕的選擇性CVD5製程還包括在150℃至450℃範圍內的溫度下進行一種或多種H 2處理。例如，選擇性CVD製程還可以包括將覆蓋層113的表面暴露於含氫前驅物例如H 2。含氫前驅物是與含釕前驅物反應以還原含釕前驅物並形成第一導電材料133(例如，釕)的共反應物。還可以執行H 2處理以減少可能已經形成在第一導電材料133中的氧化物。
作為形成第一導電材料133的又一示例，可以使用選擇性ALD製程來形成第一導電材料133。先前描述為透過選擇性CVD沉積的一些或全部材料也可以通過選擇性ALD沉積，例如通過將覆蓋層113的表面循環暴露於先前描述為適合於選擇性CVD的任何前驅物。例如，選擇性ALD可用於透過將覆蓋層113的表面循環暴露於含鎢前驅物和含氫前驅物來沉積鎢。類似地，選擇性ALD可用於透過將覆蓋層113的表面循環暴露於含釕前驅物和含氫前驅物來沉積釕。
作為形成第一導電材料133的又一示例，可以使用化學電鍍製程在開口130中的覆蓋層113的暴露表面上形成鈷。可以透過將覆蓋層113的暴露表面浸入電化學池中來執行化學電鍍製程。電鍍溶液透過鈷陽離子的自催化化學還原在開口130中的覆蓋層113上選擇性地形成鈷。在一些實施例中，電鍍溶液包含CoCl x、CoS xO y，具有或不具有二甲胺硼烷(DMAB)、NH 4Cl、BO xH y等或其組合。在一些實施例中，電鍍溶液的pH值在6.0至9.0的範圍內。在一些實施例中，形成鈷的化學電鍍製程在100℃至400℃範圍內的溫度下進行。
作為形成第一導電材料133的又一示例，可以使用化學電鍍製程在開口130中的覆蓋層113的暴露表面上形成銅。可以透過將覆蓋層113的暴露表面浸入電化學池中來執行化學電鍍製程。電鍍溶液透過銅陽離子的自催化化學還原在開口130中的覆蓋層113上選擇性地形成銅。在一些實施例中，電鍍溶液包含CuCl x、CuS xO y，有或沒有CoC xH yN z、CH xO y等，或其組合。在一些實施例中，電鍍溶液的pH值在7.0至10.0的範圍內。在一些實施例中，形成鈷的化學電鍍製程在30℃至100℃範圍內的溫度下進行。
在圖6中，穿過ILD層123和ESL 121形成開口145以暴露接觸插塞119的頂面。作為形成開口147的示例，諸如單層抗光蝕劑、三層抗光蝕劑等的抗光蝕劑形成在ILD層123上方並且填充第一導電材料133上方的開口130。抗光蝕劑在蝕刻製程期間遮罩開口130和第一導電材料133以形成開口147。抗光蝕劑透過將抗光蝕劑內的感光材料透過例如光罩版暴露於圖案化的能源(例如光)而被圖案化。能量的衝擊會在感光材料受到圖案化能源衝擊的那些部分引起化學反應，從而改變感光材料曝光部分的物理性質，使得感光材料的曝光部分的物理性質不同於感光材料未曝光部分的物理性質。然後可用顯影劑對感光材料進行顯影以除去感光材料的曝光部分或感光材料的未曝光部分，這取決於例如負型感光材料或正型感光材料用於抗光蝕劑。接著，感光材料中的開口延伸穿過其餘的抗光蝕劑，並轉移到ILD層123和ESL 121。在一些實施例中，為了將抗光蝕劑的開口轉移到ILD層123和ESL 121，執行一種或多種各向異性蝕刻製程，例如一種或多種各向異性等離子體蝕刻製程。一個或多個各向異性等離子體蝕刻製程可以是反應離子蝕刻(RIE)製程。在形成開口147之後，從ILD層123的頂面和從開口130去除抗光蝕劑。在一些實施例中，執行灰化製程(例如，等離子體制成)以去除抗光蝕劑。在一些實施例中，在相同製程中形成延伸至電耦合到相應源極/汲極區107的相應接觸插塞119的多個開口147。開口147具有低縱橫比，例如在3.5至5範圍內的縱橫比，例如小於4的縱橫比。
在圖7中，開口130和147填充有第二導電材料154以形成電耦合到閘極結構109和源極/汲極區107的接觸點。在一些實施例中，在形成第二導電材料154之前，在開口130和147的底面和側壁以及ILD層123的頂面上方形成膠層152。可以形成膠層152以幫助將上面的第二導電材料154與下面的第一導電材料133和接觸插塞119黏合。在一些實施例中，膠層152為包括鎢、釕、鈦、氮化鈦、氮化鉭等或其組合的導電材料，並且可以使用CVD、PECVD、ALD、分子束外延(MBE)形成、類似物或其組合。在一些實施例中，膠層152在開口130和147的側壁和底面上形成的厚度範圍為1埃至30埃。
接著，形成第二導電材料154以填充開口130和147並且可以在ILD層123的頂面上方延伸。透過第一導電材料133降低開口130的縱橫比，可以減少在填充開口130期間形成諸如空隙的缺陷，這可以降低接觸電阻並提高裝置性能。在一些實施例中，第二導電材料154包括鎢、釕、鋁、鉬、鈦、氮化鈦、銅、鈷等或其組合。第二導電材料154可以透過CVD、PVD、化學電鍍等或其組合形成。第二導電材料154可以不同於第一導電材料133，並且可以透過與第一導電材料133不同的製程形成。在一些實施例中，使用化學電鍍形成第一導電材料133並且使用CVD形成第二導電材料154。在一些實施例中，第一導電材料133使用第一CVD製程形成並且第二導電材料154使用第二CVD製程形成，其中第一CVD製程在導電材料(例如覆蓋層113)和絕緣材料(例如ILD層123、ESL 121和光罩層115)之間比第二CVD製程具有更大的沉積選擇性（如上文圖5所述）。在一些實施例中，第一導電材料133使用化學電鍍形成並且第二導電材料154也使用化學電鍍形成。
在圖8A中，膠層152、第二導電材料154和ILD層123的頂部透過平坦化製程(例如CMP)去除。閘極接觸點160由第一導電材料133和膠層152(如果存在)的剩餘部分以及開口130中的第二導電材料154形成。第一導電材料133從覆蓋層113連續延伸到膠層152(如果存在)或第二導電材料154，使得閘極接觸點160電耦合到閘極結構109。導電通孔170由膠層152(如果存在)的剩餘部分和開口147中的第二導電材料154形成。導電通孔170從接觸插塞119延伸，使得導電通孔170電耦合到源極/汲極區107。在一些實施例中，在平坦化之後，閘極接觸點160中的第二導電材料154的高度H 3在5nm至40nm的範圍內。在一些實施例中，在平坦化之後，ILD層123的厚度T 3在3nm至40nm的範圍內。
在另一實施例中，膠層152被省略並且第二導電材料154直接形成在第一導電材料133和接觸插塞119上，如圖8B所示。在該實施例中，閘極接觸點160包括直接形成在第一導電材料133上的第二導電材料154，並且導電通孔170包括直接形成在接觸插塞119上的第二導電材料154。圖8B所示的結構可以使用與關於圖8A描述的類似的材料和方法形成，省略形成膠層152(參見上文，圖7)。
根據一些實施例，圖8C圖示了圖8A中所示的區域1000的詳細視圖，並且圖8D圖示了圖8B中所示的區域1002的詳細視圖。在圖8C中，膠層152位於第一導電材料133和第二導電材料154之間，而在圖8D中，第二導電材料154直接位於第一導電材料133上。在一些實施例中，第一導電材料133的頂面具有從第一導電材料133的最高點測量到具有第一導電材料133的頂面的底部頂點的平面水平面高度H 4在0.5nm至10nm的範圍內，如圖8C所示。在一些實施例中，省略膠層152允許區域1002中的第二導電材料154的金屬顆粒尺寸大於區域1000中的第二導電材料154的金屬顆粒尺寸。由於圖8D中的第二導電材料154的金屬晶粒尺寸較大，因此圖8C中的金屬晶粒分隔件155未在圖8D中繪出，說明了這一點。由於膠層152，第二導電材料154的金屬晶粒尺寸在區域1000中比在區域1002中小。較小尺寸的第二導電材料154的金屬晶粒可形成於區域1000中的膠層152的材料上。由於晶粒尺寸散射的減少，第二導電材料154的金屬晶粒尺寸在區域1002中較大可能有利於更高的電傳導。對於形成第二導電材料154的不同製程示例，第二導電材料154的晶粒尺寸可以相似，例如CVD、PVD或化學電鍍。
圖8E、8F、8G和8H示出了根據一些實施例的圖8A中所示的區域1000的附加詳細視圖。圖8E-H示出了第一導電材料133、膠層152和/或第二導電材料154的幾種可能形狀。例如，圖8E示出了第一導電材料133的頂面是直的並且從ESL 121的頂面上方的左下角到ESL 121的頂面下方的右下角傾斜，這可能是由於金屬表面的局部粗糙度導致金屬生長過程中晶粒取向的不同方面造成的。在一些實施例中，第一導電材料133的頂面具有從第一導電材料133的最高點到具有第一導電材料133的頂面的底部頂點的平面水平面的0.5nm至5nm範圍內的高度H 5，如圖8E所示。圖8F示出了第一導電材料133的頂面在左側是圓形的並且從ESL 121的頂部表面上方的圓形頂部到ESL 121的頂部表面下方的右下角對角傾斜，這可以是由於金屬表面的局部粗糙度，在金屬生長過程中晶粒取向的不同方面引起的。在一些實施例中，第一導電材料133的頂面具有從第一導電材料133的最高點測量到具有第一導電材料133的頂面的底部頂點的平面水平的高度H 6在0.5nm至5nm的範圍內，如圖8F所示。圖8G圖示了第一導電材料133的頂面是直的並且從ESL 121的頂面上方的右下角到ESL 121的頂面下方的左下角傾斜，這可能是由於金屬表面的局部粗糙度導致金屬生長過程中晶粒取向的不同方面引起的。在一些實施例中，第一導電材料133的頂面具有從第一導電材料133的最高點到具有第一導電材料133的頂面的底部頂點的平面水平面的0.5nm至5nm範圍內的高度H 7，如圖8G所示。圖8H示出了第一導電材料133的頂面在右側是圓形的並且從ESL 121的頂面上方的圓頂到ESL 121的頂面下方的左下角對角傾斜，這可以是由於金屬表面的局部粗糙度，在金屬生長過程中晶粒取向的不同方面引起的。在一些實施例中，第一導電材料133的頂面具有從第一導電材料133的最高點測量到具有第一導電材料133的頂面的底部頂點的平面水平的高度H 8在0.5nm到5nm的範圍內，如圖8H所示。儘管圖8E、8F、8G和8H中示出了第一導電材料133的頂面相對於ESL 121的頂面的特定配置，但其他實施例可以具有其他配置。如上所述，第一導電材料133的頂面可以低於或高於ESL 121的頂面。
圖9至圖10是根據一些實施例的半導體裝置100的製造中的中間階段的視圖。圖9至圖10是沿圖1中的線A-A'示出的截面圖，除了示出了三個閘極結構109。圖9到10的過程遵循圖6的步驟（如上所述）。
在圖9中，在接觸插塞119的頂面中形成凹槽149。在一些實施例中，凹槽149具有凹底面並在ESL 121的部分下方延伸。在一些實施例中，凹槽149在ESL 121的底面下方在0.5nm至3nm的範圍內延伸至深度D 2。
作為形成凹槽149的示例，開口147的蝕刻可以透過接觸插塞119的頂面與用於形成開口147的蝕刻劑的反應在接觸插塞119的頂面上形成殘留區域(未示出)。在一些實施例中，蝕刻劑可以包括氟並且殘留區域的材料可以包括水溶性金屬氟化物，例如氟化鈷。在形成開口147之後，可以執行諸如濕式清潔製程的濕式蝕刻以從接觸插塞119去除殘留區域。在一些實施例中，濕式清潔製程包括將半導體基板101浸入去離子(DI)水或另一種合適的化學品(其可以在去離子水中稀釋)中。在一些實施例中，濕式清潔製程使用氫氧化銨。在接觸插塞119由含鈷材料形成的一些實施例中，去離子水可以有效地溶解殘留材料，該殘留材料可以是諸如氟化鈷的水溶性金屬氟化物，從而去除殘留區域的材料並形成凹槽149。在一些實施例中，可以使用與接觸插塞119的材料反應的化學蝕刻劑。
在圖10中，閘極接觸點160和導電通孔170分別形成在開口130和147中，並且導電通孔170進一步形成在凹槽149中。閘極接觸點160和導電通孔170可以使用與上面關於圖7-8A描述的類似的方法和材料形成。凹槽149由導電通孔170的下部填充，形成導電通孔170的鉚釘形底部。導電通孔170的鉚釘形底部可用於錨固和接合在具有更好粘附和咬合的接觸插塞119中，以及用於捕獲後續CMP製程中使用的漿料（也可稱為CMP漿料）例如用於平坦化ILD層123、閘極接觸點160和導電通孔170的頂面的CMP製程(參見上文，圖8A)。因此，可以減少到達接觸插塞119的CMP漿料的量。這可以減少接觸插塞119的進一步蝕刻並降低接觸電阻，提高裝置性能。儘管圖10示出了膠層152，但在一些實施例中，省略了膠層152，使得第二導電材料154直接形成在第一導電材料133和接觸插塞119上。
圖11至13A是根據一些實施例的半導體裝置100的製造中的中間階段的視圖。圖11到13A是沿著圖1中的線A-A'示出的截面圖，除了示出了三個閘極結構109。圖11至13A的過程遵循圖6的步驟（如上所述）。
在圖11中，第二導電材料154形成為不完全填充開口130和147。在本實施例中，在形成第一導電材料133之後，開口130和147的縱橫比仍然較大(例如大於3.5)，並且因此用一種以上的導電材料填充開口130和147以填充開口130和147而減少空隙的形成可能是有利的。
在圖12中，第三導電材料156形成在第二導電材料154之上以填充開口130和147。第三導電材料156可以包括上述用於第二導電材料154的一種或多種導電材料（參見上文，圖7）並且可以使用與上述用於第二導電材料154的類似的方法形成。在一些實施例中，第三導電材料156不同於第二導電材料154。在一些實施例中，第二導電材料154覆蓋第三導電材料156的底面和側壁。在一些實施例中，第三導電材料156是可以與第二導電材料154的金屬形成合金的金屬。例如，在第二導電材料154是釕的一些實施例中，第三導電材料156是銅或鈷。在其中第二導電材料154是鉬的一些實施例中，第三導電材料156是鎢。在一些實施例中，第二導電材料154和第三導電材料156之間的混合形成合金，並且該合金可以與第一導電材料133接觸。
在圖13A中，膠層152、第二導電材料154、第三導電材料156和ILD層123透過平坦化例如CMP去除。所得到的閘極接觸點160進一步包括第三導電材料156，所得到的導電通孔170進一步包括第三導電材料156。在一些實施例中，由於閘極接觸點160相對於導電通孔170的縱橫比更高，第三導電材料存在於閘極接觸點160的頂部但不存在於導電通孔170中。
在另一實施例中，膠層152被省略並且第二導電材料154直接形成在第一導電材料133上和接觸插塞119上，如圖13B所示。在本實施例中，閘極接觸點160包括直接形成在第一導電材料133上的第三導電材料156和第二導電材料154，並且導電通孔170包括直接形成在接觸插塞119上的第三導電材料156和第二導電材料154。圖13B中所示的結構可以使用與上文關於圖13A描述的類似的材料和方法形成，但省略了形成膠層152（參見上文，圖7）。
圖14至18A是根據一些實施例的半導體裝置100的製造中的中間階段的視圖。圖14到18A是沿著圖1中的線A-A'示出的截面圖，除了示出了三個閘極結構109。圖14至18A的過程遵循圖5的步驟（如上所述）。在該實施例中，形成對接接觸，其電耦合到閘極結構109和源極/汲極區107。在一些實施例中，對接接觸用於形成電路，例如SRAM單元，其中到源極/汲極區107和到閘極結構109的接觸處於相同電壓。
在圖14中，抗光蝕劑144形成在ILD層123上方，填充第一導電材料133上方的開口130。抗光蝕劑144被圖案化以形成覆蓋接觸插塞119的開口146，與第一導電材料133相鄰。抗光蝕劑144和抗光蝕劑144中的開口146可以使用與上述類似的方法和材料形成。
在圖15中，開口146被轉移到ILD層123和ESL 121，形成暴露接觸插塞119的頂面的開口132。在一些實施例中，開口132延伸穿過接觸插塞119上方的ESL 121，並且ESL 121的一部分保留在開口132的與第一導電材料133相鄰的底面處。在一些實施例中，為了將抗光蝕劑144的開口146轉移到ILD層123和ESL 121，執行一種或多種各向異性蝕刻製程，例如一種或多種各向異性等離子體蝕刻製程。一個或多個各向異性等離子體蝕刻製程可以是反應離子蝕刻(RIE)製程。抗光蝕劑144遮罩第一導電材料133以免在形成開口132期間被蝕刻。
在圖16中，從ILD層123的頂面和第一導電材料133上方去除抗光蝕劑144，擴大開口130和132以在閘極結構109和接觸插塞119上方形成更寬的開口134。在一些實施例中，執行灰化製程（例如，等離子體製程）以去除抗光蝕劑144。
在圖17中，膠層152和第二導電材料154形成在開口134中和ILD層123的頂面之上。開口134中的膠層152和第二導電材料154的部分將用於對接接觸點的後續形成(參見下文，圖18A)。膠層152和第二導電材料154可以使用與上面關於圖7所述的類似的方法和材料形成。在一些實施例中，膠層152是與第一導電材料133和接觸插塞119物理接觸的單一連續材料，並且第二導電材料154是在第一導電材料133和接觸插塞119之上的單一連續材料。
在圖18A中，膠層152、第二導電材料154和ILD層123的頂部透過平坦化例如CMP去除。對接接觸點162由膠層152和第二導電材料154的剩餘部分與從覆蓋層113延伸的第一導電材料133一起形成。對接接觸點162可用於形成電路，例如SRAM單元，其中到源極/汲極區107和到閘極結構109的接觸處於相同電壓。
在另一實施例中，如圖18B所示，省略膠層152並且直接在第一導電材料133和接觸插塞119上形成第二導電材料154。在該實施例中，對接接觸點162包括直接形成在第一導電材料133上和接觸插塞119上的第二導電材料154。圖18B中所示的結構可以使用與關於圖18A描述的類似的材料和方法形成，但省略了形成膠層152（參見上文，圖7）。
在另一個實施例中，對接接觸點162包括第一導電材料133、膠層152、第二導電材料154和第三導電材料156的部分，如圖18C所示。圖18C所示的結構可以使用與針對圖18A所示的結構描述的方法和材料類似的方法和材料來形成，並增加如上文關於圖11至13A所述的第三導電材料156的形成。
在另一個實施例中，對接接觸點162包括第一導電材料133、第二導電材料154和第三導電材料156的部分，如圖18D所示。圖18D所示的結構可以使用與針對圖18B所示的結構描述的方法和材料類似的方法和材料來形成，並增加如上文關於圖11、12和13B所述的第三導電材料156的形成。
在針對圖14至18A描述的實施例中，接觸插塞119的頂面沒有第一導電材料133。一些實施例設想對接接觸點162的其他配置。例如，可以在上文關於圖4描述的步驟之後替代地形成暴露閘極結構109和接觸插塞119的開口134，使得開口134延伸穿過光罩層115。然後可以在閘極結構109和接觸插塞119上形成第一導電材料133。
圖19至21A是根據一些實施例的半導體裝置100的製造中的中間階段的視圖。圖19到21A是沿著圖1中的線A-A'示出的截面圖，除了示出了三個閘極結構109。圖19至21A的過程遵循圖3的步驟（如上所述）。在本實施例中，第一導電材料133也形成在接觸插塞119上，使得導電通孔170還包括第一導電材料133。
在圖19中，開口130和147均在形成第一導電材料133之前形成。在一些實施例中，開口130和147使用與如上文關於圖4所述的開口130類似的方法形成。在一些實施例中，開口130和147透過單一圖案化製程形成。
在圖20中，第一導電材料133形成在開口130和147的底面處。第一導電材料133可以使用與上文關於圖5所描述的類似的材料和方法形成。第一導電材料133的形成對諸如覆蓋層113和接觸插塞119的導電材料具有選擇性，因此第一導電材料133形成在覆蓋層113和接觸插塞119的暴露表面上。在一些實施例中，第一導電材料133形成為相對於接觸插塞119的頂面在1nm至20nm的範圍內測量的高度H 9。
在圖21A中，膠層152和第二導電材料154形成在第一導電材料133上。從覆蓋層113延伸的導電材料部分形成閘極接觸點160。從接觸插塞119延伸的導電材料部分形成導電通孔170。圖21A中所示的結構可以使用與上面關於圖7和8A描述的類似的製程步驟由圖20中所示的結構形成。
在另一實施例中，膠層152被省略並且第二導電材料154直接形成在第一導電材料133上，如圖21B所示。在該實施例中，閘極接觸點160包括直接形成在第一導電材料133上的第二導電材料154，並且導電通孔170包括直接形成在第一導電材料133上的第二導電材料154。圖21B中所示的結構可以使用與上面關於圖7和8B所描述的類似的製程步驟由圖20中所示的結構形成。
在另一個實施例中，閘極接觸點160和導電通孔170包括第一導電材料133、膠層152、第二導電材料154和第三導電材料156的部分，如圖21C所示。圖21C所示的結構可以由圖20所示的結構使用與上面關於圖11-13A所描述的類似的製程步驟形成。
在另一個實施例中，閘極接觸點160和導電通孔170包括第一導電材料133、第二導電材料154和第三導電材料156的部分，如圖21D所示。圖21D中所示的結構可以使用與上面關於圖11、12和13B所描述的類似的製程步驟由圖20中所示的結構形成。
實施例可以提供優點。透過在開口的底面處選擇性地形成導電材料，可以在用導電填充材料填充開口之前減小開口(例如，接觸開口或通孔開口)的縱橫比。透過選擇性地形成導電材料來降低開口的縱橫比可以減輕開口中間隙填充的難度，並減少在後續填充製程中形成諸如空隙等缺陷以在開口中形成導電接觸。這可以降低接觸電阻並提高所得裝置的性能。
根據一個實施例，一種半導體裝置，包含：一閘極結構，在一半導體鰭片上；一介電層，在該閘極結構上；及一閘極接觸點，穿過該介電層延伸到該閘極結構，該閘極接觸點包含：一第一導電材料，在該閘極結構上，該第一導電材料的一頂面在該介電層的側壁之間延伸；及一第二導電材料，在該第一導電材料的該頂面上，該第二導電材料不同於該第一導電材料。在一個實施例中，該第一導電材料的該頂面為一凸面。在一個實施例中，該閘極接觸點包含：一膠層，該膠層的一側壁部分位在該介電層的該側壁與該第二導電材料之間，該膠層的一底部部分在該第一導電材料的該頂面與該第二導電材料的該頂面之間。在一個實施例中，該閘極接觸點更包含一第三導電材料，在該第二導電材料上，該第三導電材料不同於該第二導電材料。在一個實施例中，該第二導電材料及該第三導電材料混合在一合金中。在一個實施例中，該合金接觸該第一導電材料。在一個實施例中，該第二導電材料與該第一導電材料的該頂面物理接觸。在一個實施例中，該半導體裝置，更包含：一源極／閘極區，在該半導體鰭片中；一接觸插塞，在該源極／閘極區上；及一導孔，在該接觸插塞上，該導孔係被該介電層包圍。在一個實施例中，該導孔具有一鉚釘形底部部分，該鉚釘形底部部分係位在該接觸插塞的頂面之下。
根據另一個實施例，一種半導體裝置，包含：一半導體基板；一閘極結構，在該半導體基板上；一源極／閘極區，在該半導體基板上；一接觸插塞，在該源極／閘極區上；一第一導電材料，在該閘極結構上；及一第二導電材料，在該第一導電材料和該接觸插塞上，該第二導電材料不同於該第一導電材料。在一個實施例中，該半導體裝置更包含一覆蓋層，在該閘極結構上。在一個實施例中，該半導體裝置更包含一膠層。在一個實施例中，該半導體裝置更包含：一第三導電材料，在該第二導電材料上，該第三導電材料不同於該第二導電材料，該第二導電材料覆蓋該第三導電材料的側壁和底面。
根據又一實施例，一種形成半導體裝置的方法，包含：形成一第一開口，其貫穿一介電層，該第一開口暴露出該介電層的一側壁以及一閘極結構的一頂面，該閘極結構設置在一基板上；在該第一開口中形成一第一導電材料，其中該第一導電材料以比該介電層的該側壁更快的速度選擇性地形成在該閘極結構的該頂面上；及在該第一開口中的該第一導電材料上形成一第二導電材料，該第二導電材料不同於該第一導電材料。
在一個實施例中，形成該的一導電材料包含使用選擇性CVD製程在該閘極結構的該頂面上沉積鎢。在一個實施例中，其中使用WFx或WClx作為一前驅物來執行該選擇性CVD製程。在一個實施例中，形成該第一導電材料包括使用無電解電鍍製程從該閘極結構的頂面鍍鈷。在一個實施例中，該無電解電鍍製程使用包含CoCl x或CoS xO y的電鍍液進行，該電鍍液具有在6.0至9.0的範圍內的pH值。在一個實施例中，形成該第一導電材料包括使用無電解電鍍製程從該閘極結構的頂面鍍銅。在一個實施例中，該無電解電鍍製程使用包含CuCl x或CuS xO y的電鍍液進行，該電鍍液具有在7.0至10.0的範圍內的pH值。
前述概述了幾個實施例的特徵，以便本領域具有通常知識者可以更好地理解本公開的方面。本領域具有通常知識者應當理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域具有通常知識者也應該認識到，這樣的等效構造並不脫離本發明的精神和範圍，在不脫離本發明的精神和範圍的情況下，可以在本文中進行各種變化、替換和變更。
100 …   半導體裝置 101 …   半導體基板 102 …   隔離區 103 …   半導體鰭片 107 …   源極/汲極區 109 …   閘極結構 111 …   閘極間隔件 113 …   覆蓋層 115 …   光罩層 117 …   層間介電質層/ILD層 118 …   接觸間隔件 119 …   接觸插塞 121 …   蝕刻停止層/ESL 123 …   ILD層 130 …   開口 132 …   開口 133 …   第一導電材料 134 …   開口 144 …   抗光蝕劑 146 …   開口 147 …   開口 149 …   凹槽 152 …   膠層 154 …   第二導電材料 155 …   金屬晶粒分隔件 156 …   第三導電材料 160 …   閘極接觸點 162 …   對接接觸點 170 …   導電通孔 1000     …   區域 1002     …   區域
當結合隨附圖式進行閱讀時，本發明揭露實施例之詳細描述將能被充分地理解。應注意，根據業界的慣例，各特徵並非按比例繪製且僅用於圖示目的。事實上，為了清楚地說明和討論，可任意增加或減小各特徵之尺寸。
圖1示出了根據一些實施例處於製造中間階段的半導體裝置的三維視圖。
圖2至8A是根據一些實施例的半導體裝置製造中的中間階段的視圖。
圖8B、8C、8D、8E、8F、8G和8H是根據一些實施例的半導體裝置的視圖。
圖9至圖10是根據一些實施例的半導體裝置製造中的中間階段的視圖。
圖11至13A是根據一些實施例的半導體裝置製造中的中間階段的視圖。
圖13B是根據一些實施例的半導體裝置的視圖。
圖14至18A是根據一些實施例的半導體裝置製造中的中間階段的視圖。
圖18B、18C和18D是根據一些實施例的半導體裝置的視圖。
圖19至21A是根據一些實施例的半導體裝置製造中的中間階段的視圖。
圖21B、21C和21D是根據一些實施例的半導體裝置的視圖。
100:半導體裝置
101:半導體基板
102:隔離區
103:半導體鰭片
107:源極/汲極區
109:閘極結構
111:閘極間隔件
113:覆蓋層
115:光罩層
117:層間介電質層/ILD層

Claims (10)

  1. 一種半導體裝置，包含：一閘極結構，在一半導體鰭片上；一介電層，在該閘極結構上；及一閘極接觸點，穿過該介電層延伸到該閘極結構，該閘極接觸點包含：一第一導電材料，在該閘極結構上，該第一導電材料的一頂面在該介電層的側壁之間延伸；及一第二導電材料，在該第一導電材料的該頂面上，該第二導電材料不同於該第一導電材料。
  2. 如請求項1所述的半導體裝置，其中該閘極接觸點包含：一膠層，該膠層的一側壁部分位在該介電層的該側壁與該第二導電材料之間，該膠層的一底部部分在該第一導電材料的該頂面與該第二導電材料的該頂面之間。
  3. 如請求項1所述的半導體裝置，其中該閘極接觸點更包含一第三導電材料，在該第二導電材料上，該第三導電材料不同於該第二導電材料。
  4. 如請求項3所述的半導體裝置，其中該第二導電材料及該第三導電材料混合在一合金中。
  5. 如請求項1所述的半導體裝置，更包含：一源極/閘極區，在該半導體鰭片中；一接觸插塞，在該源極/閘極區上；及一導孔，在該接觸插塞上，該導孔係被該介電層包圍。
  6. 一種半導體裝置，包含：一半導體基板； 一閘極結構，在該半導體基板上；一源極/閘極區，在該半導體基板上；一接觸插塞，在該源極/閘極區上；一第一導電材料，在該閘極結構上；及一第二導電材料，在該第一導電材料和該接觸插塞上，該第二導電材料不同於該第一導電材料。
  7. 如請求項6所述的半導體裝置，更包含一覆蓋層，在該閘極結構上。
  8. 一種形成半導體裝置的方法，包含：形成一第一開口，其貫穿一介電層，該第一開口暴露出該介電層的一側壁以及一閘極結構的一頂面，該閘極結構設置在一基板上；在該第一開口中形成一第一導電材料，其中該第一導電材料以比該介電層的該側壁更快的速度選擇性地形成在該閘極結構的該頂面上；及在該第一開口中的該第一導電材料上形成一第二導電材料，該第二導電材料不同於該第一導電材料。
  9. 如請求項8所述的形成方法，其中形成該第一導電材料包含使用選擇性CVD製程在該閘極結構的該頂面上沉積鎢。
  10. 如請求項9所述的形成方法，其中使用WFx或WClx作為一前驅物來執行該選擇性CVD製程。
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