KR20180113887A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20180113887A
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유스케 오니키
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법에서, 반도체 핀 채널 층이 노출되는 유전체 재료 부분들에 의해 구성된 게이트 공간이 형성된다. 유전체 재료 부분들의 표면들은 소수성으로 만들어진다. 유전체 재료 부분들의 표면들을 소수성으로 유지하면서, 반도체 핀 채널 층 상에 제1 유전체 층이 형성된다. 형성된 제1 유전체 층의 표면은 친수성이다. 유전체 재료 부분들의 표면들을 소수성으로 유지하면서, 제1 유전체 층 위에 제1 도전성 층이 형성된다. 제1 도전성 층 위에 그리고 유전체 재료 부분들의 소수성 표면들 상에 제2 도전성 층이 형성되어, 게이트 공간을 채운다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
개시물은 반도체 집적 회로들, 더 구체적으로는 금속 게이트 구조물들을 갖는 반도체 디바이스들 및 그들의 제조 프로세스에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 프로세스 노드들로 진행함에 따라, 제조 및 설계 쟁점들 모두로부터의 도전과제들은 핀 전계 효과 트랜지스터(FinFET, fin field effect transistor)와 같은 3차원 설계들의 개발을 초래시켜 왔다. Fin FET 디바이스는 통상적으로 높은 종횡비들을 가지며 반도체 트랜지스터 디바이스들의 채널 및 소스/드레인 영역들이 형성되는 반도체 핀(fin)들을 포함한다. 게이트는 채널 구조 및 소스/드레인 영역들의 증가된 표면적의 이점을 이용하여 핀 구조물들(예를 들어, 랩핑)의 측면들 위에 그리고 이를 따라 형성되어, 보다 빠르고 신뢰성이 높으며 제어가 잘 되는 반도체 트랜지스터 디바이스들을 생성한다. 높은 유전 상수를 갖는 하이-k(high-k) 게이트 유전체와 함께 금속 게이트 구조물은 종종 Fin FET 디바이스에서 사용되고, 게이트-대체 기술에 의해 제조된다.
본 개시물은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조한다. 실제로, 다양한 피처들의 치수들은 설명의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a-도 1d는 본 개시물의 몇몇 실시예들에 따른 반도체 디바이스의 예시적 도면들이다. 도 1a는 예시적인 평면도이고, 도 1b는 예시적인 사시도이고, 도 1c 및 도 1d는 예시적인 단면도들이다.
도 2는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 단면도이다.
도 3는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 단면도이다.
도 4는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 단면도이다.
도 5a 내지 5c는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 도면들이다. 도 5a는 예시적인 단면도이고, 도 5b는 예시적인 평면도이고, 도 5c는 예시적인 사시도들이다.
도 6a 및 도 6b는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 도면들이다. 도 6a는 예시적인 단면도이고, 도 6b는 예시적인 평면도이다.
도 7a 및 도 7b는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 도면들이다. 도 7a는 예시적인 단면도이고, 도 7b는 예시적인 평면도이다.
도 8a 및 도 8b는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 도면들이다. 도 8a 및 8c는 예시적인 단면도들이고, 도 8c는 예시적인 평면도이다.
도 9a 및 도 9b는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 단면도들이다.
도 10a 및 도 10b는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 단면도들이다.
도 11a는 자기 조립 단층(self-assembled mono layer)의 예시적인 도면이다.
도 11b 및 11c는 친수성 표면과 소수성 표면 간의 차이를 도시한다.
도 12는 자기 조립 단층을 위한 화합물들의 예들을 도시한다.
도 13a 및 도 13b는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 단면도들이다.
도 14a 및 도 14b는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 단면도들이다.
도 15a 및 도 15b는 본 개시물의 몇몇 실시예들에 따른 순차적 반도체 디바이스 제조 프로세스의 다양한 스테이지들 중 하나의 예시적인 단면도들이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다는 것이 이해되어야 한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들에 제한되지 않지만, 프로세스 조건들 및/또는 디바이스의 원하는 특성들에 의존할 수 있다. 뿐만 아니라, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에 개재하여 형성될 수 있는 실시예들을 포함할 수 있다. 다양한 피처들은 단순하고 명료하게 하기 위해 상이한 스케일들로 임의적으로 도시될 수 있다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 디바이스는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다. 또한, "~로 만들어진"이라는 용어는 "포함하는" 또는 "~로 구성되는"을 의미할 수 있다.
도 1a-도 1d는 본 개시물의 몇몇 실시예들에 따른 반도체 디바이스의 예시적 도면들이다. 도 1a는 예시적인 평면도이고, 도 1b는 예시적인 사시도이고, 도 1c는 도 1a의 라인 X1-X1을 따른 예시적인 단면도이고, 도 1d는 도 1a의 라인 Y1-Y1을 따른 예시적인 단면도이다. 도 1b는 도 1a의 둘러싸인 부분 A에 대응한다.
도 1a-도 1d에 도시된 바와 같이, 핀 전계 효과 트랜지스터(Fin FET)와 같은 반도체 디바이스는 제1 디바이스 영역(1A) 및 제2 디바이스 영역(1B)을 포함한다. 제1 디바이스 영역(1A)은 하나 이상의 제1 Fin FET들을 포함하고, 제2 디바이스 영역은 하나 이상의 제2 Fin FET들을 포함한다. 제1 FinFET의 채널 타입은 제2 FinFET의 채널 타입과 동일하거나 상이하다.
일 실시예에서, 제1 디바이스 영역(1A)은 p 타입 MOS FET들을 포함하고, 제2 디바이스 영역(1B)은 n 타입 MOS FET들을 포함한다. 다른 실시예들에서, 제1 및 제2 디바이스 영역들은 p 타입 MOS FET들을 포함하거나, 제1 및 제2 디바이스 영역들은 n 타입 MOS FET들을 포함하거나, 또는 제1 및 제2 디바이스 영역들은 p 타입 및 n 타입 MOS FET들 모두를 포함한다.
FinFET은 다른 피처들 중에서도, 기판(10), 핀 구조물들(20), 게이트 유전체 층(30) 및 게이트 전극(40)을 포함한다. 일 실시예에서, 기판(10)은 실리콘 기판이다. 대안적으로, 기판(10)은 게르마늄과 같은 다른 일원소 반도체(elementary semiconductor); SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합물들을 포함할 수 있다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판들, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 적절하게 불순물들로 도핑된 다양한 영역들(예를 들어, p 타입 또는 n 타입 도전성(conductivity))을 포함할 수 있다.
핀 구조물(20)은 기판(10) 위에 배치된다. 핀 구조물(20)은 기판(10)과 동일한 재료로 만들어지며, 기판(10)으로부터 연속적으로 연장될 수 있다. 일 실시예에서, 핀 구조물은 Si로 만들어진다. 핀 구조물 (20)의 실리콘 층은 진성(intrinsic)이거나, 또는 n 타입 불순물 또는 p 타입 불순물로 적절히 도핑될 수 있다.
도 1a-도 1c에서, 2개의 핀 구조물들(20)은 제1 디바이스 영역(1A)에 그리고 제2 디바이스 영역(1B)에 각각 배치된다. 그러나, 핀 구조물들의 개수는 2개(또는 4개)로 제한되지 않는다. 개수는 1개, 2개, 3개 또는 5개 또는 그 이상일 수 있다. 또한, 하나 이상의 더미 핀 구조물들은 핀 구조물들(20)의 양 측면들에 인접하게 배치되어, 패터닝 프로세스들의 패턴 충실도를 향상시킬 수 있다. 핀 구조물(20)의 폭(W1)은 몇몇 실시예들에서는 약 5nm 내지 약 40nm의 범위에 있고, 특정 실시예들에서는 약 7nm 내지 약 15nm의 범위에 있다. 핀 구조물(20)의 높이는 몇몇 실시예들에서는 약 100nm 내지 약 300nm의 범위에 있고, 특정 실시예들에서는 약 50nm 내지 약 100nm의 범위에 있다.
또한, 핀 구조물들(20) 사이의 공간들 및/또는 하나의 핀 구조물과 기판(10) 위에 형성된 다른 엘리먼트 사이의 공간은 절연 재료를 포함하는 격리 절연 층(50)(또는 소위 "얕은 트렌치 격리(STI, shallow-trench-isolation)" 층)에 의해 채워지고, 층간 유전체 층(70)은 격리 절연 층(50) 위에 배치된다. 격리 절연 층(50) 및 층간 유전체 층(70)을 위한 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass) 또는 로우-K(low-K) 유전체 재료를 포함할 수 있다. 격리 절연 층(50)을 위한 절연 재료는 층간 유전체 층(70)을 위한 절연 재료와 동일하거나 상이할 수 있다.
게이트 전극(40) 아래의 핀 구조물(20)의 하부 부분은 우물(well) 층으로 지칭되고, 핀 구조물 (20)의 상부 부분은 채널 층 또는 채널 영역으로 지칭된다. 게이트 전극(40) 아래에서, 우물 층이 격리 절연 층(50)에 매립되고, 채널 층이 격리 절연 층(50)으로부터 돌출된다. 채널 층의 하부 부분은 또한 약 1nm 내지 약 5nm의 깊이로 격리 절연 층(50)에 매립될 수 있다.
몇몇 실시예들에서, 우물 층의 높이는 약 60nm 내지 100nm의 범위이고, 채널 층의 높이는 약 40nm 내지 60nm의 범위이다.
격리 절연 층(50)으로부터 돌출되는 핀 구조물(20)의 채널 층은 게이트 유전체 층(30)에 의해 커버되고, 게이트 유전체 층(30)은 게이트 전극(40)에 의해 또한 커버된다. 게이트 전극(40)에 의해 커버되지 않는 채널 층의 부분은 MOS FET의 소스 및/또는 드레인으로서 기능한다(도 1b 참조). 핀 구조물들(20)은 제1 방향으로 연장되고, 게이트 전극들(40)은 제1 방향에 수직인 제2 방향으로 연장된다.
특정 실시예들에서, 게이트 유전체 층(30)은 계면 층(230) 및 하이-k 유전체 층(235)을 포함한다. 계면 층(230)은 예를 들어 실리콘 산화물로 만들어진다. 하이-k 유전체 층(235)은 HfO2, HfSiO, HfSiON, HfTaO, La2O3, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3), 다른 적절한 하이-k 유전체 재료들로 만들어진다.
게이트 전극(40)은 하나 이상의 도전성인 아래 놓인 층들(240) 및 주 전극층(250)을 포함한다. 주 전극 층(250)은 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 니켈, 이들의 합금들, 또는 다른 적절한 도전성 재료의 하나 이상의 층들을 포함한다.
하나 이상의 도전성의 아래 놓인 층들(240)은 하나 이상의 일함수 조정 층들, 하나 이상의 배리어 층들, 하나 이상의 접착 층들 및/또는 하나 이상의 라이너 층들을 포함한다. Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 기타 적절한 도전성 재료로 만들어진 하나 이상의 층들을 포함한다. 몇몇 실시예들에서, 일함수 조정 층은 p-채널 Fin FET(예를 들어, 제1 디바이스 영역(1A) 내의)에 대한 제1 금속 재료 및 n-채널 Fin FET(예를 들어, 제2 디바이스 영역(1B) 내의)에 대한 제2 금속 재료를 포함할 수 있다. 일함수 조정 층은 ALD, PVD, CVD, e-빔 증발 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정 층은 상이한 금속 층들을 사용할 수 있는 n-채널 Fin FET 및 p-채널 Fin FET에 대해 개별적으로 형성될 수 있다.
하나 이상의 배리어 층들, 접착 층들 및/또는 라이너 층들은 Ti, TiN, Ta 및/또는 TaN을 포함한다.
소스 및 드레인 영역들은 또한 소스 영역 및 드레인 영역에 불순물들을 적절하게 도핑함으로써, 그리고/또는 하나 이상의 에피택셜 층들을 형성함으로써, 게이트 전극(40)에 의해 커버되지 않는 핀 구조물에 형성된다. 소스 영역 또는 드레인 영역 상에 Co, Ni, W, Ti 또는 Ta와 같은 금속과 Si 또는 Ge의 합금이 형성될 수 있다.
또한, 게이트 전극(40)의 대향하는 측면들에는 측벽 절연 층들(80)이 배치된다. 게이트 전극 (40) 및 소스/드레인 영역들은 층간 유전체 층(70)에 의해 커버되고, 필요한 배선들 및/또는 비아/콘택 홀들이 반도체 디바이스를 완성하도록 배치된다.
몇몇 실시예들에서, 게이트 전극(40)의 폭(W2)은 약 20nm 내지 40nm의 범위이다. 몇몇 실시예들에서, 복수의 게이트 전극들(40)이 폭 방향으로 배열되면(도 1b 참조), 게이트 전극들의 피치는 약 60nm 내지 100nm의 범위이다.
도 1a 내지 도 1c에 도시된 바와 같이, 인접한 게이트 전극들(40)은 절연 재료로 만들어진 분리 플러그(200)에 의해 서로 분리된다. 몇몇 실시예들에서, 분리 플러그(200)는 보다 작은 상단 사이즈(폭) 및 보다 큰 하단 사이즈(폭)를 갖는 테이퍼드(tapered) 형상을 갖는다. 다른 실시예들에서, 분리 플러그(200)는 보다 큰 상단 사이즈(폭) 및 보다 작은 하단 사이즈(폭)를 갖는 역(reverse) 테이퍼드 형상을 갖는다.
분리 플러그의 상단에서의 폭(W3)은 특정 실시예들에서는 약 20nm 미만이고, 몇몇 실시예들에서는 약 5nm 내지 약 15nm의 범위일 수 있다. 분리 플러그의 하단에서의 폭(W4)은 특정 실시예들에서는 약 35nm 미만이고, 몇몇 실시예들에서는 약 10nm 내지 약 30nm의 범위일 수 있다. 몇몇 실시예들에서, 분리 플러그의 상단은 게이트 전극(40)의 상부 표면에 대응하고, 분리 플러그(200)의 하단은 게이트 유전체 층(30)의 하단 또는 격리 절연 층(50)과 층간 유전체 층(70) 사이의 계면에 대응한다. 분리 플러그(200)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass) 또는 로우-k 유전체 재료를 포함할 수 있으며, 격리 절연 층(50) 및/또는 층간 유전체 층(70)을 위한 절연 재료를 위한 재료들과 동일하거나 상이할 수 있다. 몇몇 실시예들에서, 분리 플러그(200)는 SiN, SiON, SiCN 또는 SiOCN과 같은 실리콘 질화물계 재료로 만들어진다.
도 1c 및 도 1d에 도시된 바와 같이, (분리 플러그(200)를 구성하는 Si 원자가 아닌) 황, N-H, C-H 및 원자 Si 중 적어도 하나는 자기 조립 단층(SAM, self-assembled monolayer) 잔류물(225)로서, 주 전극 층(250)과 분리 플러그(200) 사이의 계면에(도 1c) 그리고/또는 주 전극 층(250)과 측벽 스페이서들(80) 사이의 계면에(도 1d) 형성될 수 있다.
도 2-도 10b 및 도 13a-도 15b는 본 개시물의 몇몇 실시예들에 따른 FinFET을 제조하는 예시적인 순차적 프로세스들을 도시한다. 도 2-도 10b 및 도 13a-도 15b에 도시된 프로세스들 전, 프로세스들 동안 및 프로세스들 후에 부가적인 동작들이 제공될 수 있으며, 방법의 추가적 실시예들에 대해 아래에 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호교환가능할 수 있다.
핀 구조물을 제조하기 위해, 마스크 층이 예를 들어 열 산화 프로세스 및/또는 화학 기상 증착(CVD) 프로세스에 의해 기판(예를 들어, 반도체 웨이퍼) 위에 형성된다. 기판은 예를 들어 약 1 × 1015㎝-3 내지 약 5 × 1015㎝-3 범위인 불순물 농도를 갖는 p 타입 실리콘 기판이다. 다른 실시예들에서, 기판은 예를 들어 약 1 × 1015㎝-3 내지 약 5 × 1015㎝-3 범위인 불순물 농도를 갖는 n 타입 실리콘 기판이다. 기판(10)은 적절하게 불순물들로 도핑된 다양한 영역들(예를 들어, p 타입 또는 n 타입 도전성(conductivity))을 포함할 수 있다.
마스크 층은 몇몇 실시예들에서, 예를 들어 패드 산화물(예를 들어, 실리콘 산화물) 층 및 실리콘 질화물 마스크 층을 포함한다. 패드 산물 층은 열 산화 또는 CVD 프로세스를 사용함으로써 형성될 수 있다. 실리콘 질화물 마스크 층은 물리 기상 증착(PVD, physical vapor deposition), 예컨대 스퍼터링 방법, CVD, 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition), 대기압 화학 기상 증착(APCVD, atmospheric pressure chemical vapor deposition), 감압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 원자 층 증착(ALD, atomic layer deposition) 및/또는 다른 프로세스들에 의해 형성될 수 있다.
패드 산화물 층의 두께는 약 2nm 내지 약 15nm의 범위이고, 실리콘 질화물 마스크 층의 두께는 약 2nm 내지 약 50nm의 범위이다. 마스크 패턴은 마스크 층 위에 추가로 형성된다. 마스크 패턴은, 예를 들어, 포토 리소그래피에 의해 형성된 포토레지스트 패턴이다.
마스크 패턴을 에칭 마스크로 사용함으로써, 도 2에 도시 된 바와 같이, 패드 산화물 층(106) 및 실리콘 질화물 마스크 층(107)의 하드 마스크 패턴(100)이 형성된다.
하드 마스크 패턴을 에칭 마스크로 사용함으로써, 건식 에칭 방법 및/또는 습식 에칭 방법을 사용하여 트렌치 에칭에 의해 기판은 핀 구조물들(20)로 패터닝된다.
일 실시예에서, 기판(10) 위에 배치된 핀 구조물들(20)은 기판(10)과 동일한 재료로 만들어지며, 기판(10)으로부터 연속적으로 연장된다. 핀 구조물들(20)은 진성(intrinsic)이거나, 또는 n 타입 불순물 또는 p 타입 불순물로 적절히 도핑될 수 있다.
도 2에서, 4개의 핀 구조물들이 배치된다. 이들 핀 구조물들은 p 타입 Fin FET 및/또는 n 타입 Fin FET에 대해 사용된다. 그러나, 핀 구조물들의 개수는 4개로 제한되지 않는다. 개수는 1개만큼 작거나 또는 4개를 초과할 수 있다. 또한, 하나 이상의 더미 핀 구조물들 핀 구조물들(20)의 양 측면들에 인접하게 배치되어, 패터닝 프로세스들의 패턴 충실도를 향상시킬 수 있다. 핀 구조물들(20)의 폭(W1)은 몇몇 실시예들에서는 약 5nm 내지 약 40nm의 범위이고, 특정 실시예들에서는 약 7nm 내지 약 20nm의 범위이다. 핀 구조물들(20)의 높이(H1)는 몇몇 실시예들에서는 약 100nm 내지 약 300nm의 범위이고, 다른 실시예들에서는 약 50nm 내지 약 100nm의 범위이다. 핀 구조물들의 높이들이 균일하지 않은 경우, 기판으로부터의 높이는 핀 구조물들의 평균 높이들에 대응하는 평면으로부터 측정될 수 있다.
도 3에 도시된 바와 같이, 핀 구조물(20)을 완전히 커버하도록 격리 절연 층을 형성하기 위한 절연 재료 층(50)이 기판(10) 위에 형성된다.
격리 절연 층(50)을 위한 절연 재료는, 예를 들어 LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD, 유동성 CVD에 의해 형성된 실리콘 이산화물로 만들어진다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 재료들이 성막된다. 유동성 유전체 재료들은 그 이름에서 알 수 있듯이 성막 동안에 고 종횡비의 갭들 또는 공간들을 채우기 위해 "흐를" 수 있다. 대개, 성막된 막이 흐르도록 허용하기 위해 다양한 케미스트리(chemistry)들이 실리콘 함유 전구체들에 부가된다. 몇몇 실시예들에서, 질소 하이드라이드 결합들이 부가된다. 유동성 유전체 전구체들, 특히 유동성 실리콘 산화물 전구체들의 예들은 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼히드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸오르소실리케이트(TEOS) 또는 트리실릴아민(TSA)과 같은 실릴-아민을 포함한다. 이들 유동성 실리콘 산화물 재료들은 다중 동작 프로세스에서 형성된다. 유동성 막이 성막된 후, 이것은 경화되고 그 후 어닐링되어, 실리콘 산화물을 형성하기 위해 원치 않는 원소(들)를 제거한다. 원하지 않는 원소(들)가 제거될 때, 유동성 막은 치밀화되고 수축한다. 몇몇 실시예들에서, 다중 어닐링 프로세스들이 수행된다. 유동성 막은 한 번 이상 경화되고 어닐링된다. 격리 절연 층(50)은 SOG, SiO, SiON, SiOCN 또는 불소 도핑 실리케이트 유리(FSG)일 수 있다. 격리 절연 층(50)은 붕소 및/또는 인으로 도핑될 수 있다.
격리 절연 층(50)을 형성한 후, 격리 절연 층(50)의 상부 부분과 패드 산화물 층(106) 및 실리콘 질화물 마스크 층(107)을 포함하는 마스크 층(100)을 제거하도록 평탄화 동작이 수행된다. 그 후, 도 4에 도시된 바와 같이, 채널 영역이 되는 핀 구조물들(20)의 상부 부분이 노출되도록, 격리 절연 층(50)은 더 제거된다.
격리 절연 층(50)을 형성한 후, 격리 절연 층(50)의 품질을 향상시키기 위해 열 프로세스, 예컨대 어닐링 프로세스가 선택적으로 수행된다. 특정 실시예들에서, 열 프로세스는 약 900 ℃ 내지 약 1050 ℃ 범위의 온도에서 약 1.5 초 내지 약 10 초 동안 불활성 가스 분위기, 예를 들어 N2, Ar 또는 He 분위기에서 급속 열 어닐링(RTA, rapid thermal annealing)을 사용하여 수행된다.
핀 구조물들(20)의 상부 부분들이 격리 절연 층(50)으로부터 노출된 후, 격리 절연 층(50) 및 노출된 핀 구조물(20) 위에 더미 게이트 절연 층(105) 및 폴리 실리콘 층이 형성되고, 도 5a-도 5c에 도시된 바와 같이 폴리 실리콘으로 만들어진 더미 게이트 층(110)을 얻도록 패터닝 동작들이 수행된다. 더미 게이트 절연 층(105)은 CVD, PVD, ALD, e-빔 증발, 또는 다른 적절한 프로세스에 의해 형성된 실리콘 산화물일 수 있다. 몇몇 실시예들에서 폴리 실리콘 층의 두께는 약 5 내지 약 100nm 범위이다. 이 실시예에서 설명된 게이트 대체 기술에서는, 더미 게이트 절연 층(105)과 더미 게이트 층(110)이 후속하여 제거된다.
폴리 실리콘 층을 패터닝 한 후에, 게이트 층(110)의 양면들에 측벽 절연 층들(80)(측벽 스페이서들)이 또한 형성된다. 측벽 절연 층들(80)은 SiN, SiCN, SiON 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물계 재료들의 하나 이상의 층들로 만들어진다. 일 실시예에서, 실리콘 질화물이 사용된다.
측벽 절연 층(80)이 형성된 후, 몇몇 실시예들에서, 폴리 실리콘 층(110)과 측벽 절연 층(80) 위에 콘택 에칭 스탑 층(CESL, contact-etch stop layer)으로서 사용될 절연 층(72)을 형성한다. CESL(72) 층은 SiN, SiCN, SiON 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물 계 재료들의 하나 이상의 층들로 만들어질 수 있다. 일 실시예에서, 실리콘 질화물이 사용된다.
또한, 층간 유전체 층(ILD, interlayer dielectric layer)(70)이 게이트 층(110) 위에 그리고 측벽 절연 층들(80)을 갖는 게이트 층들(110) 사이의 공간들에서 CESL(72) 상에 형성된다. ILD(70)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, 불소 도핑 실리케이트 유리(FSG), 또는 로우-K 유전체 재료를 포함할 수 있으며, CVD 또는 다른 적절한 프로세스들에 의해 만들어질 수 있다. 격리 절연 층(50)을 위한 절연 재료는 ILD(70)을 위한 절연 재료와 동일하거나 상이할 수 있다.
에치 백 프로세스 및/또는 화학 기계적 연마(CMP, chemical mechanical polishing) 프로세스와 같은 평탄화 동작이 수행되어, 도 5a-도 5c에 도시된 구조물들을 획득한다.
도 5b는 더미 게이트 층(110) 및 층간 유전체 층(70)이 형성된 후의 평면도(상면도)이고, 도 5c는 Fin FET 디바이스의 사시도이다. 도 2-도 4 및 도 5a는 도 5b의 라인 X1-X1을 따른 단면도들에 대응한다. 도 5c는 도 5b의 둘러싸인 부분 B에 대응한다.
도 5b 및 도 5c에 도시된 바와 같이, 더미 게이트 층들(110)은 일정한 피치로 일 방향(X 방향)으로 연장되는 라인 앤드 스페이스(line-and-space) 배열로 형성된다. 더미 게이트 층들(110)은 일 방향에 수직인 다른 방향(Y 방향)으로 연장되는 다른 라인 앤드 스페이스 배열 및 상이한 치수들을 갖는 또 다른 라인 앤드 스페이스 배열을 포함할 수 있다.
더미 게이트 층들(110)은 핀 구조물들(20)과 함께 형성된 Fin FET의 채널 영역들을 커버한다. 즉, 더미 게이트 층들(110)은 채널 영역들 위에 형성된다. 게이트 층들에 의해 커버되지 않는 핀 구조물들은 적절한 소스/드레인 제조 동작들에 의해 소스/드레인 영역들이 될 것이다.
다음으로, 도 6a 및 도 6b에 도시된 바와 같이, 리소그래피 동작 및 에칭 동작과 같은 패터닝 동작들에 의해 게이트 층들(110)의 상부 표면을 노출시키기 위한 평탄화 동작 후에, 더미 게이트 층들(110)과 더미 게이트 절연 층(105)(즉, 더미 층들)은 분할되어, 분할된 더미 게이트 층(110A) 및 분할된 더미 게이트 층(110B)이 형성된다. 몇몇 실시예들에서, 하드 마스크는 더미 게이트 전극 층을 에칭하는데 사용되며, 제1 분할된 더미 게이트 전극 층 및 제2 분할된 더미 게이트 전극 층의 상부에 남아있을 수 있다. 도 6a 및 도 6b에 도시된 바와 같이, 개구(115)는 제1 및 제 2 분할된 더미 게이트 층들(110A 및 110B) 사이에 형성된다.
그 후, 도 7a 및 도 7b에 도시된 바와 같이, 분리 플러그(200)가 개구(115) 내에 형성된다. 분리 플러그(200)를 형성하기 위해, CVD 또는 ALD를 사용함으로써, 개구(115) 내에 그리고 더미 게이트 전극 층들(110A, 110B) 및 ILD 층 (70) 상에 절연 재료의 블랭킷 층이 형성되고, 그 후 CMP와 같은 평탄화 동작이 수행된다. 도 7a 및 도 7b에 도시된 바와 같이, 더미 게이트 전극 층들(110A, 110B)의 상부 표면을 노출시키기 위해 CMP가 수행된다. 이 평탄화 동작에 의해, 분리 플러그(200)가 형성된다. 분리 플러그(200)는 예를 들어, SiN, SiON, SiCN 또는 SiOCN 또는 임의의 다른 적절한 유전체 재료와 같은 실리콘 산화물 또는 실리콘 질화물 계 재료로 만들어진다.
후속하여, 도 8a-도 8c에 도시된 바와 같이, 건식 에칭 및/또는 습식 에칭을 사용함으로서 더미 게이트 전극층들(110A 및 110B)과 더미 게이트 절연 층(105)은 제거되어, 게이트 공간(210)을 형성한다. 더미 게이트 절연 층(105)을 제거함으로써, 게이트 공간(210)에서 채널 층들(20)(핀 구조물의 상부 부분)이 노출된다.
게이트 공간(210)은 분리 플러그들(200), 측벽 스페이서들(80) 및 격리 절연 층(50)을 포함하는 유전체 재료 부분들에 의해 구성되거나 그에 의해 둘러싸인다.
다른 실시예들에서, 더미 게이트 전극(110)이 형성된 후, 더미 게이트 전극 층(110)은 제1 및 제2 더미 게이트 전극 층들(110A, 110B)으로 분할되고, 그 후 측벽 스페이서들(80) 및 ILD 층(170)이 형성된다. 그러한 경우에, 분리 플러그는 스페이서들의 일부 및 ILD 층에 의해 형성된다. 또한, 게이트 공간은 측벽 스페이서들(80) 및 격리 절연 층(50)을 포함하는 유전체 재료 부분들에 의해 구성되거나 그에 의해 둘러싸인다.
도 9a-도 10b 및 도 13a-도 15b에서, "A" 도면들은 도 8c의 영역 D에 대응하고, "B" 도면들은 도 8a의 영역 C에 대응한다.
도 9a 및 도 9b는 더미 게이트 절연 층(105)이 제거된 후의 예시적인 단면도들을 도시한다. 몇몇 실시예들에서, 더미 게이트 절연 층(105)은 희석된 HF 또는 완충된 HF를 사용함으로써 제거된다. HF 에칭은 수소 종결에 의해 채널(핀) 표면을 소수성으로 만드는 반면, 유전체 부분들(예를 들어, SiO2, SiN)의 표면들은 -OH 종결을 유지하며, 이는 표면들을 친수성으로 만든다.
친수성 표면 또는 친수성 수단은 도 11b에 도시된 바와 같이, 표면 상의 물방울의 접촉각(θ1)이 90도보다 작지만, 소수성 표면 또는 소수성 수단은 도 11c에 도시된 바와 같이, 표면 상의 물방울의 접촉각(θ2)이 90도 이상(및 180도 미만)이다.
다음에, 도 10a 및 도 10b에 도시된 바와 같이, 분리 플러그(200), 측벽 스페이서들(80) 및 격리 절연 층(50)을 포함하는 유전체 재료 부분들의 표면들 상에 자기 조립 단층(SAM)(220)이 형성되어, 친수성 표면들을 소수성 표면들로 변환한다.
SAM(200)은 실란 계 화합물, 예컨대 페닐에틸트리클로로실란(PETS), 메르캅토프로필트리메톡시실란(MPTMS), 퍼플루오로데실트리클로로실란(FDTS), 아미노프로필트리메톡시실란(AMPTS), 운데실트리클로로실란(UTS), 아미노프로필트리에톡시실란(APTES), 아미노에틸아미노프로필트리메톡시실란(EDA) 또는 아미노에틸아미노메틸페네틸트리메톡시실란(PEDA); 티올 계 화합물, 예컨대 메탈프로판티올(MPT), 옥타데칸티올(ODT), 헥사데칸티올(HDT), 운데칸티올(UDT) 또는 도데칸티올(DDT); 산 계 화합물, 예컨대 메르캅토헥사데카노익 산(MUDO), 또는 메르캅토운데카노익 산(MUDA); 아민 계 화합물, 예컨대 시스테아민(CYS), 트리메톡시실릴프로필디에틸렌트리아민(DETA) 또는 테트라메틸실릴디에틸아민(TMSDMA); 및 다른 화합물들, 예컨대 메르캅토운데카놀(MUDO) 또는 헥사메틸디실라잔(HMDS)으로 만들어진다. 이들 재료들의 구조식들은 도 12에 도시된다.
도 11a는 티올 계 SAM의 예시적인 구조를 도시한다. 황(S)을 포함하는 헤드 그룹들은 유전체 층들의 표면에 부착되고, 꼬리 부분들은 CH3에 의해 종결된 알칸 사슬을 갖는다.
SAM(220)은 습식 프로세스 또는 건식 프로세스에 의해 형성될 수 있다. 습식 프로세스에서, SAM 화합물이 물, 알콜들(예를 들어, 이소프로필 알콜(IPA), 에탄올, 메탄올) 또는 유기 용매들(예를 들어, 디메틸 술폭시드(DMSO), 디메틸 포름아미드(DMSO), 프로필렌 카보네이트(PC))에 의해 희석되는 SAM 용액에 침지된다. SAM 화합물과 희석 용액의 중량비는 몇몇 실시예들에서 1:0(희석 없음) 내지 1:10000 이다. 몇몇 실시예들에서, 용액의 온도는 대략 실온(25 ℃) 내지 약 120 ℃이다. pH 값을 조정하기 위해 산(예를 들어, HCl, HF, 시트르산) 및/또는 염기(예를 들어, NH4OH, 테트라메틸암모늄(TMAH))가 첨가될 수 있다. 몇몇 실시예들에서, SAM 용액의 pH 값은 약 6.0 내지 약 8.0이다. 건식 프로세스에서, 증발된 SAM 재료는 진공 챔버에서 처리될 기판에 공급된다. 몇몇 실시예들에서, 프로세스 온도는 대략 실온(25 ℃) 내지 약 400 ℃이다. N2, Ar, He 및/또는 H2와 같은 캐리어 가스가 사용될 수 있다. 형성된 SAM(220)의 두께는 SAM 재료에 따라 약 0.2nm 내지 약 1nm 범위이다.
도 10a 및 도 10b에 도시된 바와 같이, SAM(220)은 유전체/절연 재료 층들(분리 플러그들(200), 측벽 스페이서들(80) 및 격리 절연 층(50)의 표면 상에 선택적으로 형성된다.
SAM(220)이 형성된 후에, 채널 층들(20)을 포함하는 게이트 공간(210)의 내부 표면은 완전히 소수성이다.
다음으로, 도 13a 및 도 13b에 도시된 바와 같이, 계면 층(230)이 채널 층(20)의 표면 상에 형성된다. 계면 층(230)은 습식 화학적 산화를 사용하여, 황산(H2SO4) 및 과산화수소(H2O2)(SPM)를 함유하는 수용액, 오존수, NH4OH 및 H2O2(SC1)를 함유하는 수용액, 또는 HCl과 H2O2(SC2)를 함유하는 수용액을 사용하여 형성된다. 습식 화학적 산화에 의해, 표면이 친수성인, 약 0.2nm 내지 약 2nm의 두께를 갖는 얇은 SiO2 계면 층(230)이 형성된다. SAM(220)은 습식 화학적 산화 동안 안정적으로 유지된다.
다른 실시예들에서, SiO2 계면 층(230)을 형성하는 대신에, H2O2 증기를 사용함으로써 채널 층(20)의 표면은 친수성으로 변형될 수 있다.
일단 친수성 표면(SiO2 계면 층(230))이 형성되면, ALD를 사용함으로써 후속하여 형성된 층이 친수성 표면 상에 실질적으로 선택적으로 형성될 수 있다. 몇몇 실시예들에서, ALD의 프로세스 온도를 조정함으로써, 층이 친수성 표면 상에만 선택적으로 성막된다.
도 14a 및 도 14b에 도시된 바와 같이, 계면 층(230)이 형성된 후에, 계면 층(230) 상에 약 1 nm 내지 약 20 nm의 두께를 갖는 하이-k 유전체 층(235)이 선택적으로 형성된다. 하이-k 유전체 층(235)은 측벽 스페이서들(80)의 측면들(하이-k 유전체 층(235)의 측단부면을 제외하고) 및 분리 플러그(200)의 표면 상에 실질적으로 형성되지 않는다. 따라서, 하이-k 유전체 층(235)은 실질적으로 균일한 두께(편차는 평균 두께로부터 ± 0.5nm 이내임)를 가지며, Y 방향을 따라 U자형 단면을 갖지 않는다.
여기서, U자형 단면은 두꺼운 단부 부분들과 얇은 중앙 부분을 갖는다. 측벽 스페이서들(80)의 표면이 소수성이 아니지만 친수성인 경우, 하이-k 유전체 층(235)은 계면 층(230) 뿐만 아니라 측벽 스페이서들(80)(및 ILD 층(70)의 상부 부분) 상에 컨포멀하게 형성되어, U자형을 형성한다. U자형 단면은 게이트 공간(210)을 더 작게 만들 것이다. 그러나, 본 실시예들에서, 하이-k 유전체 층(235)은 측벽 스페이서들(80)의 측면들 상에 실질적으로 형성되지 않기 때문에, 게이트 공간(210)의 사이즈의 감소를 최소화할 수 있다. 유사하게, 분리 플러그(200)의 표면 상에 하이-k 유전체 층(235)이 실질적으로 형성되지 않기 때문에, X 방향으로의 게이트 공간(210)의 사이즈의 감소, 특히 분리 플러그(200)와 분리 플러그(200)에 가장 가까운 채널(20) 사이의 거리의 감소를 최소화하는 것이 가능하다.
후속하여, 하나 이상의 도전성인 아래 놓인 층들(240)이 ALD를 사용함으로서 하이-k 유전체 층(235) 상에 형성된다. 하이-k 유전체 층(235)은 금속 산화물로 만들어지므로, 하이-k 유전체 층(235)의 표면은 또한 친수성이다. 따라서, 하나 이상의 도전성인 아래 놓인 층들(240)은 (하나 이상의 도전성의 아래 놓인 층들(240)의 측단면을 제외하고) 측벽 스페이서들(80) 상에 형성되지 않고, 하이-k 유전체 층(235) 상에 그리고 분리 플러그(200)의 표면 상에 선택적으로 형성될 수 있고, 이들은 소수성이다.
몇몇 실시예들에서, 도전성인 아래 놓인 층들(240)은 제1 도전성 층(242), 제2 도전성 층(244), 제3 도전성 층(246) 및 제4 도전성 층(248)을 포함한다. 하나 이상의 도전성인 아래 놓인 층들(240) 각각은 실질적으로 균일한 두께(편차는 평균 두께로부터 ± 0.5nm 이내임)를 가지며, Y 방향을 따라 U자형 단면을 갖지 않는다. 몇몇 실시예들에서, 제 1 도전성 층(242)은 TiN으로 만들어지는 배리어 층이고, 제2 도전성 층(242)은 Ti로 만들어지는 접착 층이고, 제3 도전성 층(244)은 일함수 조정 층이며, 제4 도전성 층은 순차적으로 형성된 주 전극 층(250)에 대한 접착 층(248)이다. 도전성인 아래 놓인 층들(240)의 개수는 4개로 제한되지 않고, 1개만큼 적거나 또는 4개를 초과할 수 있다.
또한, 도 14b에 도시된 바와 같이, 소수성인 분리 플러그(200)의 표면 상에는 하이-k 유전체 층(235) 및 도전성인 아래 놓인 층들(240) 중 어느 것도 형성되지 않는다.
후속하여, 도 15a 및 도 15b에 도시된 바와 같이, 주 전극 층(250)이 하나 이상의 도전성인 아래 놓인 층들(240) 상에 형성된다. 주 전극 층(250)은 CVD, PVD, ALD 또는 전기 도금과 같은 적절한 막 형성 방법에 의해 형성될 수 있다. CMP와 같은 평탄화 동작이 후속하여 수행된다.
주 전극 층(250)이 형성되기 전에, 몇몇 실시예들에서 SAM 층(220)은 제거된다. SAM 층(220)은 기판을 약 400 ℃ 내지 600 ℃로 가열함으로써 또는 플라즈마 처리에 의해 제거될 수 있다. 몇몇 실시예들에서, SAM 층(220)은 완전히 제거될 수 있고, 다른 실시예에서는 SAM 층(220)의 잔류물(225)이 남는다. 특정 실시예들에서, SAM 층(220)의 헤드 부분들은 SAM 잔류물(225)로 남는다. SAM 잔류물(225)은 황, N-H, C-H 및 원자 Si 중 적어도 하나를 함유할 수 있으며, 주 전극 층(250)과 측벽 스페이서들(80) 사이의 계면에 및/또는 주 전극 층(250)과 분리 플러그(200) 사이의 계면에 배치된다.
도 15b에 도시된 바와 같이, 분리 플러그(200)의 표면 상에는 하이-k 유전체 층(235) 및 도전성인 아래 놓인 층들(240) 중 어느 것도 형성되어 있지 않기 때문에, 주 전극 층(250)은 분리 플러그(200)와 분리 플러그(200)에 가장 가까운 채널(20) 사이의 영역에서 그리고 2개의 인접한 채널들(20) 사이의 영역에서 격리 절연 층(50)의 표면과 직접 접촉한다(도 1c 참조).
측벽 스페이서들(80)의 표면이 소수성이 아니지만 친수성인 경우, 하나 이상의 도전성인 아래 놓인 층들(240)은 하이-k 유전체 층(235)(및 바로 이전에 형성된 도전성 층) 뿐만 아니라 측벽 스페이서들(80)(및 ILD 층(70)의 상부 부분) 상에 컨포멀하게 형성되어, U자 형상을 형성할 것이다. U자형 단면은 게이트 공간(210)을 더 작게 만들 것이다. 그러나, 본 실시예들에서, 하나 이상의 도전성인 아래 놓인 층들(240) 중 어느 것도 측벽 스페이서들(80)의 측면들 상에 형성되지 않기 때문에, 게이트 공간(210)의 사이즈의 감소를 최소화할 수 있다. 유사하게, 하나 이상의 도전성인 아래 놓인 층들(240) 중 어느 것도 분리 플러그(200)의 표면 상에 형성되지 않기 때문에, X 방향으로의 게이트 공간(210)의 사이즈의 감소, 특히 분리 플러그(200)와 분리 플러그(200)에 가장 가까운 채널(20) 사이의 거리의 감소를 최소화하는 것이 가능하다.
도 15a 및 도 15b에 도시된 구조물은 상호접속 비아들, 상호접속 금속 층들, 패시베이션 층들 등과 같은 다양한 피처들을 형성하기 위해 추가의 CMOS 프로세스들을 겪는다는 것이 이해된다.
본 명세서에 설명된 다양한 실시예들 또는 예들은 기존 기술에 비해 몇가지 이점들을 제공한다. 상기 실시예들에서, SAM을 사용함으로써, 후속 층이 형성되는 표면들의 소수성이 제어된다. 유전체 부분들의 표면을 소수성이 되게 함으로써, 실질적으로 소수성 표면 상에 후속 층의 형성을 나타낼 수 있다. 이 기술을 사용함으로써 게이트 공간의 사이즈의 감소를 최소화할 수 있다. 따라서, 주 게이트 전극 층의 보다 많은 체적이 게이트 공간에 채워질 수 있어, 게이트 전극의 저항을 감소시킨다. 또한, 분리 플러그와 분리 플러그에 인접한 채널 층 사이의 거리를 감소시킬 수 있다. 모든 이점이 본 명세서에서 반드시 논의되지는 않았으며, 모든 실시예들 또는 예들에 대해 특별한 이점이 요구되지 않으며, 다른 실시예들 또는 예들은 상이한 장점을 제공할 수 있음을 이해할 것이다.
본 개시물의 일 양상에 따라, 반도체 디바이스는 핀 전계 효과 트랜지스터(FinFET, fin field-effect transistor)를 포함한다. FinFET은, 제1 방향으로 연장되는 핀 구조물; 핀 구조물 위에 배치된 게이트 유전체 층 및 게이트 유전체 층 위에 배치된 게이트 전극 층을 포함하고, 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 구조물; 및 게이트 구조물의 대향 측면들 상에 배치되고, 절연 재료로 만들어지는 측벽 스페이서들을 포함한다. 게이트 전극 층은 제1 방향으로 측벽 스페이서들과의 사이에 게이트 유전체 층을 개재시키지 않고 측벽 스페이서들과 접촉한다.
본 개시물의 다른 양상에 따라, 반도체 디바이스는 제1 핀 전계 효과 트랜지스터(FinFET) 및 제2 Fin FET을 포함한다. 제1 Fin FET은 제1 방향으로 연장되는 제1 핀 구조물 및 제1 게이트 구조물을 포함한다. 제1 게이트 구조물은 제1 핀 구조물 위에 형성된 제1 게이트 유전체 층, 및 제1 게이트 유전체 층 위에 형성되고 제1 방향에 수직인 제2 방향으로 연장되는 제1 게이트 전극 층을 포함한다. 제2 Fin FET은 제1 방향으로 연장되는 제2 핀 구조물 및 제2 게이트 구조물을 포함한다. 제2 게이트 구조물은 제2 핀 구조물 위에 형성된 제2 게이트 유전체 층, 및 제2 게이트 유전체 층 위에 형성되고 제2 방향으로 연장되는 제2 게이트 전극 층을 포함한다. 제1 게이트 구조물 및 제2 게이트 구조물은 제2 방향을 따라 정렬된다. 제1 게이트 구조물과 제2 게이트 구조물은 절연 재료로 만들어진 분리 플러그에 의해 분리된다. 제1 게이트 전극 층은 분리 플러그의 측벽과의 사이에 제1 게이트 유전체 층을 개재시키지 않고 분리 플러그의 측벽과 접촉한다. 황 원자들은 제1 게이트 전극 층과 분리 플러그의 측벽 사이의 계면에 배치된다.
본 개시물의 다른 양상에 따라, 게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법에서, 반도체 핀 채널 층이 노출되는 유전체 재료 부분들에 의해 구성된 게이트 공간이 형성된다. 유전체 재료 부분들의 표면들은 소수성으로 만들어진다. 유전체 재료 부분들의 표면들을 소수성으로 유지하면서, 반도체 핀 채널 층 상에 제1 유전체 층이 형성된다. 형성된 제1 유전체 층의 표면은 친수성이다. 유전체 재료 부분들의 표면들을 소수성으로 유지하면서, 제1 유전체 층 위에 제1 도전성 층이 형성된다. 제1 도전성 층 위에 그리고 유전체 재료 부분들의 소수성 표면들 상에 제2 도전성 층이 형성되어, 게이트 공간을 채운다.
본 개시물의 양상들을 본 발명분야의 당업자들이 보다 잘 이해할 수 있도록 앞에서는 여러 실시예들의 피처들을 약술하였다. 본 발명분야의 당업자들은 여기서 소개한 실시예 또는 예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기반으로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예 1. 핀 전계 효과 트랜지스터(FinFET, fin field-effect transistor)를 포함하는 반도체 디바이스에 있어서, 상기 핀 FET은:
제1 방향으로 연장되는 핀 구조물;
상기 핀 구조물 위에 배치된 게이트 유전체 층 및 상기 게이트 유전체 층 위에 배치된 게이트 전극 층을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 구조물; 및
상기 게이트 구조물의 대향 측면들 상에 배치되고, 절연 재료로 만들어지는 측벽 스페이서들
을 포함하며, 상기 게이트 전극 층은 상기 제1 방향으로 상기 측벽 스페이서들과의 사이에 상기 게이트 유전체 층을 개재시키지 않고 상기 측벽 스페이서들과 접촉하는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 게이트 전극 층과 상기 측벽 스페이서들 사이의 계면에 황, N-H, C-H 및 원자 Si 중 적어도 하나가 배치되는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 게이트 전극 층과 상기 측벽 스페이서들 사이의 계면에 황 원자들이 배치되는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 게이트 전극 층은 하나 이상의 아래 놓인 층 및 주 금속 전극 층을 포함하며,
상기 주 금속 전극 층은 상기 하나 이상의 아래 놓인 층과 상기 게이트 유전체 층을 개재시키지 않고 상기 측벽 스페이서들과 접촉하는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
실시예 5. 실시예 4에 있어서,
상기 하나 이상의 아래 놓인 층 중 어느 것도 상기 제1 방향을 따라 중앙 부분보다 더 두꺼운 단부 부분들을 갖는 U자형 단면을 갖지 않는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
실시예 6. 실시예 4에 있어서,
상기 하나 이상의 아래 놓인 층은 상기 핀 구조물 위에 실질적으로 균일한 두께를 갖는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
실시예 7. 실시예 4에 있어서,
상기 주 금속 전극 층은 W, Co, Ni, Al 및 Cu의 적어도 하나의 층을 포함하며,
상기 하나 이상의 아래 놓인 층은 Ti, TiN, TaN 및 TiSiN의 적어도 하나의 층을 포함하는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
실시예 8. 실시예 7에 있어서,
상기 게이트 유전체 층은 상기 핀 구조물 상에 배치된 계면 층 및 상기 계면 층 상에 배치된 하이-k(high-k) 유전체 층을 포함하는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
실시예 9. 실시예 7에 있어서,
상기 하이-k 유전체 층은 HfO2, ZrO2, Al2O3, La2O3의 적어도 하나의 층을 포함하는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
실시예 10. 반도체 디바이스에 있어서,
제1 방향으로 연장되는 제1 핀 구조물 및 제1 게이트 구조물을 포함하는 제1 핀 전계 효과 트랜지스터(Fin FET) ― 상기 제1 게이트 구조물은 상기 제1 핀 구조물 위에 형성된 제1 게이트 유전체 층, 및 상기 제1 게이트 유전체 층 위에 형성되고 상기 제1 방향에 수직인 제2 방향으로 연장되는 제1 게이트 전극 층을 포함함 ― ; 및
상기 제1 방향으로 연장되는 제2 핀 구조물 및 제2 게이트 구조물을 포함하는 제2 Fin FET ― 상기 제2 게이트 구조물은 상기 제2 핀 구조물 위에 형성된 제2 게이트 유전체 층, 및 상기 제2 게이트 유전체 층 위에 형성되고 상기 제2 방향으로 연장되는 제2 게이트 전극 층을 포함함 ―
을 포함하고,
상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 상기 제2 방향을 따라 정렬되고,
상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 절연 재료로 만들어진 분리 플러그에 의해 분리되고,
상기 제1 게이트 전극 층은 상기 분리 플러그의 측벽과의 사이에 상기 제1 게이트 유전체 층을 개재시키지 않고 상기 분리 플러그의 측벽과 접촉하며,
상기 제1 게이트 전극 층과 상기 분리 플러그의 측벽 사이의 계면에 황 원자들이 배치되는 것인, 반도체 디바이스.
실시예 11. 실시예 10에 있어서,
상기 제1 게이트 전극 층은 하나 이상의 아래 놓인 층 및 주 금속 전극 층을 포함하고,
상기 주 금속 전극 층은 상기 분리 플러그의 측벽과 접촉하고, 상기 하나 이상의 아래 놓인 층 중 어느 것도 상기 분리 플러그의 측벽과 접촉하지 않는 것인, 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제1 핀 구조물 및 상기 제2 핀 구조물의 하단들이 매립되는 격리 절연 층을 더 포함하며,
상기 제1 핀 구조물과 상기 분리 플러그 사이에, 상기 제1 게이트 전극 층이 상기 격리 절연 층의 표면과 직접 접촉하는 것인, 반도체 디바이스.
실시예 13. 실시예 10에 있어서,
상기 제1 게이트 유전체 층 및 상기 제2 게이트 유전체 층은 상기 분리 플러그의 측벽들 상에 배치되지 않는 것인, 반도체 디바이스.
실시예 14. 실시예 10에 있어서,
상기 제1 게이트 유전체 층은 상기 제1 핀 구조물 상에 배치된 계면 층 및 상기 계면 층 상에 배치된 하이-k 유전체 층을 포함하며,
상기 하이-k 유전체 층은 상기 분리 플러그의 측벽 상에 배치되지 않는 것인, 반도체 디바이스.
실시예 15. 실시예 10에 있어서,
상기 분리 플러그는 실리콘 질화물계 재료로 만들어지는 것인, 반도체 디바이스.
실시예 16. 게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법에 있어서,
반도체 핀 채널 층이 노출되는 유전체 재료 부분들에 의해 구성된 게이트 공간을 형성하는 단계;
상기 유전체 재료 부분들의 표면들을 소수성으로 만드는 단계;
상기 유전체 재료 부분들의 표면들을 소수성으로 유지하면서, 상기 반도체 핀 채널 층 상에 제1 유전체 층을 형성하는 단계 ― 형성된 상기 제1 유전체 층의 표면은 친수성임 ―
상기 유전체 재료 부분들의 표면들을 소수성으로 유지하면서, 상기 제1 유전체 층 위에 제1 도전성 층을 형성하는 단계; 및
상기 제1 도전성 층 위에 그리고 상기 유전체 재료 부분들의 소수성 표면들 상에 제2 도전성 층을 형성하여, 상기 게이트 공간을 채우는 단계
를 포함하는, 게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법.
실시예 17. 실시예 16에 있어서,
상기 유전체 재료 부분들의 표면들은 상기 유전체 재료 부분들의 표면 상에 자기 조립 단층(self-assembling monolayer)을 형성함으로써, 소수성으로 만들어지는 것인, 게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법.
실시예 18. 실시예 17에 있어서,
상기 자기 조립 단층은, 페닐에틸트리클로로실란, 메르캅토프로필트리메톡실란, 퍼플루오로데실트리클로로실란, 아미노프로필트리메톡실란, 운데실트리클로로실란, 메틸프로판티올, 옥타데칸티올, 헥사데칸티올, 메르캅토헥사데카노익 산, 메르캅토운데카노익 산, 운데칸티올, 메르캅토운데카놀, 시스테아민, 도데칸티올, 아미노프로필트리에톡시실란, 아미노에틸아미노프로필트리메톡실란, 트리메톨시실릴프로필디에틸렌트리아민, 아미노에틸아미노메틸페네틸트리메톡실란, 테트라메틸실릴디에틸아민, 및 헥사메틸디실라잔 중 하나 이상을 포함하는 것인, 게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법.
실시예 19. 실시예 17에 있어서,
상기 유전체 재료 부분들의 표면들의 적어도 일부와 상기 제2 도전성 층 사이에 상기 자기 조립 단층의 잔류 원자들 또는 분자들이 존재하는 것인, 게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법.
실시예 20. 실시예 17에 있어서,
상기 제1 도전성 층을 형성하는 단계 이전에, 상기 제1 유전체 층 상에 제2 유전체 층을 형성하는 단계를 더 포함하며,
상기 제1 도전성 층은 하나 이상의 아래 놓인 도전성 층들을 포함하고,
상기 제2 유전체 층, 상기 하나 이상의 아래 놓인 도전성 층들, 및 상기 제2 도전성 층의 적어도 하나의 층이 원자층 증착에 의해 형성되어, 친수성 표면 상에 상기 적어도 하나의 층을 선택적으로 형성하는 것인, 게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법.

Claims (10)

  1. 핀 전계 효과 트랜지스터(FinFET, fin field-effect transistor)를 포함하는 반도체 디바이스에 있어서, 상기 FinFET은:
    제1 방향으로 연장되는 핀 구조물;
    상기 핀 구조물 위에 배치된 게이트 유전체 층 및 상기 게이트 유전체 층 위에 배치된 게이트 전극 층을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 구조물; 및
    상기 게이트 구조물의 대향 측면들 상에 배치되고, 절연 재료로 만들어지는 측벽 스페이서들
    을 포함하며, 상기 게이트 전극 층은 상기 제1 방향으로 상기 측벽 스페이서들과의 사이에 상기 게이트 유전체 층을 개재시키지 않고 상기 측벽 스페이서들과 접촉하는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 게이트 전극 층과 상기 측벽 스페이서들 사이의 계면에 황, N-H, C-H 및 원자 Si 중 적어도 하나가 배치되는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
  3. 제1항에 있어서,
    상기 게이트 전극 층은 하나 이상의 아래 놓인 층 및 주 금속 전극 층을 포함하며,
    상기 주 금속 전극 층은 상기 하나 이상의 아래 놓인 층과 상기 게이트 유전체 층을 개재시키지 않고 상기 측벽 스페이서들과 접촉하는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
  4. 제3항에 있어서,
    상기 하나 이상의 아래 놓인 층 중 어느 것도 상기 제1 방향을 따라 중앙 부분보다 더 두꺼운 단부 부분들을 갖는 U자형 단면을 갖지 않는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    제1 방향으로 연장되는 제1 핀 구조물 및 제1 게이트 구조물을 포함하는 제1 핀 전계 효과 트랜지스터(Fin FET) ― 상기 제1 게이트 구조물은 상기 제1 핀 구조물 위에 형성된 제1 게이트 유전체 층, 및 상기 제1 게이트 유전체 층 위에 형성되고 상기 제1 방향에 수직인 제2 방향으로 연장되는 제1 게이트 전극 층을 포함함 ― ; 및
    상기 제1 방향으로 연장되는 제2 핀 구조물 및 제2 게이트 구조물을 포함하는 제2 Fin FET ― 상기 제2 게이트 구조물은 상기 제2 핀 구조물 위에 형성된 제2 게이트 유전체 층, 및 상기 제2 게이트 유전체 층 위에 형성되고 상기 제2 방향으로 연장되는 제2 게이트 전극 층을 포함함 ―
    을 포함하고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 상기 제2 방향을 따라 정렬되고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 절연 재료로 만들어진 분리 플러그에 의해 분리되고,
    상기 제1 게이트 전극 층은 상기 분리 플러그의 측벽과의 사이에 상기 제1 게이트 유전체 층을 개재시키지 않고 상기 분리 플러그의 측벽과 접촉하며,
    상기 제1 게이트 전극 층과 상기 분리 플러그의 측벽 사이의 계면에 황 원자들이 배치되는 것인, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제1 게이트 전극 층은 하나 이상의 아래 놓인 층 및 주 금속 전극 층을 포함하고,
    상기 주 금속 전극 층은 상기 분리 플러그의 측벽과 접촉하고, 상기 하나 이상의 아래 놓인 층 중 어느 것도 상기 분리 플러그의 측벽과 접촉하지 않는 것인, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 핀 구조물 및 상기 제2 핀 구조물의 하단들이 매립되는 격리 절연 층을 더 포함하며,
    상기 제1 핀 구조물과 상기 분리 플러그 사이에, 상기 제1 게이트 전극 층이 상기 격리 절연 층의 표면과 직접 접촉하는 것인, 반도체 디바이스.
  8. 제5항에 있어서,
    상기 제1 게이트 유전체 층 및 상기 제2 게이트 유전체 층은 상기 분리 플러그의 측벽들 상에 배치되지 않는 것인, 반도체 디바이스.
  9. 제5항에 있어서,
    상기 제1 게이트 유전체 층은 상기 제1 핀 구조물 상에 배치된 계면 층 및 상기 계면 층 상에 배치된 하이-k 유전체 층을 포함하며,
    상기 하이-k 유전체 층은 상기 분리 플러그의 측벽 상에 배치되지 않는 것인, 반도체 디바이스.
  10. 게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법에 있어서,
    반도체 핀 채널 층이 노출되는 유전체 재료 부분들에 의해 구성된 게이트 공간을 형성하는 단계;
    상기 유전체 재료 부분들의 표면들을 소수성으로 만드는 단계;
    상기 유전체 재료 부분들의 표면들을 소수성으로 유지하면서, 상기 반도체 핀 채널 층 상에 제1 유전체 층을 형성하는 단계 ― 형성된 상기 제1 유전체 층의 표면은 친수성임 ―
    상기 유전체 재료 부분들의 표면들을 소수성으로 유지하면서, 상기 제1 유전체 층 위에 제1 도전성 층을 형성하는 단계; 및
    상기 제1 도전성 층 위에 그리고 상기 유전체 재료 부분들의 소수성 표면들 상에 제2 도전성 층을 형성하여, 상기 게이트 공간을 채우는 단계
    를 포함하는, 게이트 대체 기술을 사용함으로써 반도체 디바이스를 제조하기 위한 방법.
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