DE102017110846A1 - Halbleiterstruktur und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

In einem Verfahren zur Herstellung einer Halbleitervorrichtung unter Verwendung einer Gate-Ersatztechnologie wird eine Gate-Lücke ausgebildet, die durch dielektrische Materialabschnitte gebildet wird, wobei eine Halbleiterrippen-Kanalschicht freigelegt wird. Die Oberflächen der dielektrischen Materialabschnitte werden hydrophob gemacht. Eine erste dielektrische Schicht wird auf der Halbleiterrippen-Kanalschicht ausgebildet, während die Oberflächen der dielektrischen Materialabschnitte hydrophob gehalten werden. eine Oberfläche der ausgebildeten ersten dielektrischen Schicht ist hydrophil. Eine erste leitfähige Schicht wird über der ersten dielektrischen Schicht ausgebildet, während die Oberflächen der dielektrischen Materialabschnitte hydrophob gehalten werden. Eine zweite leitfähige Schicht wird über der ersten leitfähigen Schicht und auf den hydrophoben Oberflächen der dielektrischen Materialabschnitte ausgebildet, wodurch die Gate-Lücke gefüllt wird.

Description

  • TECHNISCHES GEBIET
  • Diese Offenbarung betrifft integrierte Halbleiterschaltungen und insbesondere Halbleitervorrichtungen mit Metallgatestrukturen und deren Herstellungsverfahren.
  • HINTERGRUND
  • Während die Halbleiterindustrie auf der Suche nach höherer Bauteildichte, höherer Leistungsfähigkeit und niedrigeren Kosten in Nanometertechnologie-Verfahrensknoten vorgedrungen ist, haben Herausforderungen sowohl bei Herstellungs- als auch Designproblemen zu der Entwicklung von dreidimensionalen Designs geführt, beispielsweise Fin-Feldeffekttransistoren (FinFETs). FinFET-Vorrichtungen umfassen üblicherweise Halbleiterrippen mit hohem Seitenverhältnis, in denen Kanal- und Source/Drain-Bereiche von Halbleitertransistorbauteilen ausgebildet werden. Ein Gate ist entlang den Seiten der Rippenstrukturen und über ihnen (z. B. sie umgebend) ausgebildet, wobei der Vorteil einer vergrößerten Oberfläche der Kanal- und Source/Drain-Bereiche genutzt wird, um schnellere, zuverlässigere und besser steuerbare Halbleitertransistorvorrichtungen herzustellen. Eine Metallgatestruktur zusammen mit einem High-k-Gatedielektrikum, das eine hohe Dielektrizitätskonstante hat, wird oft in FinFET-Vorrichtung verwendet und durch eine Gate-Ersatztechnik hergestellt.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
    • 1A-1D zeigen beispielhafte Ansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 1A ist eine beispielhafte Draufsicht, 1B ist eine beispielhafte Perspektivansicht und die 1C und 1D sind beispielhafte Querschnittsansichten.
    • 2 ist eine beispielhafte Querschnittsansicht einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3 ist eine beispielhafte Querschnittsansicht einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4 ist eine beispielhafte Querschnittsansicht einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 5A-5C sind beispielhafte Ansichten einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 5A ist eine beispielhafte Querschnittsansicht, 5B eine beispielhafte Draufsicht und 5C eine beispielhafte Perspektivansicht.
    • Die 6A und 6B sind beispielhafte Ansichten einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 6A ist eine beispielhafte Querschnittsansicht und 6B eine beispielhafte Draufsicht.
    • Die 7A und 7B sind beispielhafte Ansichten einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 7A ist eine beispielhafte Querschnittsansicht und 7B eine beispielhafte Draufsicht.
    • Die 8A und 8B sind beispielhafte Ansichten einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die 8A und 8C sind beispielhafte Querschnittsansichten und 8B ist eine beispielhafte Draufsicht.
    • Die 9A und 9B sind beispielhafte Querschnittsansichten einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 10A und 10B sind beispielhafte Querschnittsansichten einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 11A ist eine beispielhafte Ansicht einer selbstausrichtenden Monoschicht.
    • Die 11B und 11C zeigen den Unterschied zwischen hydrophilen und hydrophoben Oberflächen.
    • 12 zeigt Beispiele für Verbindungen für eine selbstausrichtende Monoschicht.
    • Die 13A und 13B sind beispielhafte Querschnittsansichten einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 14A und 14B sind beispielhafte Querschnittsansichten einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 15A und 15B sind beispielhafte Querschnittsansichten einer der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise sind Abmessungen von Elementen nicht auf die offenbarten Bereiche oder Werte beschränkt, sondern können von Verfahrensbedingungen und/oder den gewünschten Eigenschaften der Vorrichtung abhängen. Weiter kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Verschiedene Elemente können beliebig in verschiedenen Skalen zur Einfachheit und Klarheit gezeichnet sein.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.
  • Die 1A-1D zeigen beispielhafte Ansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 1A ist eine beispielhafte Draufsicht, 1B eine beispielhafte Perspektivansicht, 1C eine beispielhafte Querschnittsansicht entlang der Linie X1-X1 von 1A und 1D eine beispielhafte Querschnittsansicht entlang der Linie Y1-Y1 von 1A. 1B entspricht dem umschlossenen Abschnitt A in 1A.
  • Wie in den 1A-1D gezeigt, umfasst eine Halbleitervorrichtung wie beispielsweise ein Fin-Feldeffekttransistor (FinFET) einen ersten Vorrichtungsbereich 1A und einen zweiten Vorrichtungsbereich 1B. Der erste Vorrichtungsbereich 1A umfasst einen oder mehrere erste FinFETs und der zweite Vorrichtungsbereich einen oder mehrere zweite FinFETs. Ein Kanaltyp des ersten FinFETs gleicht oder unterscheidet sich von einem Kanaltyp des zweiten FinFETs.
  • In einer Ausführungsform umfasst der erste Vorrichtungsbereich p-MOSFETs und der zweite Vorrichtungsbereich 1B n-MOSTETs. In anderen Ausführungsformen umfassen der erste und der zweite Vorrichtungsbereich p-MOSFETs, der erste und der zweite Vorrichtungsbereich n-MOSFETs oder der erste und der zweite Vorrichtungsbereich sowohl p- als auch n-MOSFETs.
  • Die FinFETs umfassen neben anderen Merkmalen ein Substrat 10, Rippenstrukturen 20, eine Gatedielektrikumsschicht 30 und eine Gateelektrode 40. In einer Ausführungsform ist das Substrat 10 ein Siliziumsubstrat. Alternativ kann das Substrat 10 andere Elementhalbleiter umfassen, beispielsweise Germanium; einen Verbindungshalbleiter, der Gruppe-IV-IV-Verbindungshalbleiter wie SiC und SiGe aufweist; Gruppe-III-V-Verbindungshalbleiter wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, und/oder GaInAsP; oder Kombinationen davon. Amorphe Substrate, beispielsweise amorphes Si oder amorphes SiC, oder Isoliermaterial wie Siliziumoxid können auch als Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Bereiche umfassen, die geeignet mit Verunreinigungen dotiert wurden (z.B. der p- oder n-Leitfähigkeit).
  • Die Rippenstruktur 20 ist über dem Substrat 10 angeordnet. Die Rippenstrukturen 20 können aus dem gleichen Material wie das Substrat 10 hergestellt sein und können sich durchgehend von dem Substrat 10 erstrecken. In einer Ausführungsform ist die Rippenstruktur aus Si hergestellt. Die Siliziumschicht der Rippenstruktur 20 kann intrinsisch sein oder geeignet mit einer n-Verunreinigung oder einer p-Verunreinigung dotiert sein.
  • In den 1A-1C sind zwei Rippenstrukturen 20 in dem ersten Vorrichtungsbereich 1A bzw. in dem zweiten Vorrichtungsbereich 1B angeordnet. Die Anzahl der Rippenstrukturen ist jedoch nicht auf zwei (oder vier) beschränkt. Die Anzahl kann eins, zwei, drei oder fünf oder mehr sein. Zusätzlich können eine oder mehrere Dummy-Rippenstrukturen benachbart an beide Seiten der Rippenstrukturen 20 angeordnet sein, um die Strukturtreue in Strukturierungsverfahren zu verbessern. Die Breite W1 der Rippenstruktur 20 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 40 nm und in bestimmten Ausführungsformen im Bereich von etwa 7 nm bis etwa 15 nm. Die Höhe der Rippenstrukturen 20 liegt in einigen Ausführungsformen im Bereich zwischen etwa 100 nm und etwa 300 nm und in anderen Ausführungsformen im Bereich zwischen etwa 50 nm und etwa 100 nm.
  • Weiter sind Lücken zwischen den Rippenstrukturen 20 und/oder eine Lücke zwischen einer Rippenstruktur und einem anderen Element, das über dem Substrat 10 ausgebildet ist, mit einer Trennisolierschicht 50 (oder einer sogenannten „flachen Grabenisolations-“ (STI-) Schicht) gefüllt, die ein Isoliermaterial umfasst, und eine Zwischenschicht-Dielektrikumsschicht 70 ist über der Trennisolierschicht 50 angeordnet. Das Isoliermaterial für die Trennisolierschicht 50 und die Zwischenschicht-Dielektrikumsschicht 70 können Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, fluor-dotiertes Silikatglas (FSG) oder ein low-k-dielektrisches Material umfassen. Das Isoliermaterial für die Trennisolierschicht 50 kann das gleiche wie das für die Zwischenschicht-Dielektrikumsschicht 70 sein.
  • Der untere Teil der Rippenstruktur 20 unter der Gateelektrode 40 wird als Wannenschicht bezeichnet und der obere Teil der Rippenstruktur 20 wird als Kanalschicht oder Kanalbereich bezeichnet. Unter der Gateelektrode 40 ist die Wannenschicht in der Trennisolierschicht 50 eingebettet und die Kanalschicht ragt aus der Trennisolierschicht 50 hervor. Ein unterer Teil der Kanalschicht kann auch in der Trennisolierschicht 50 mit einer Tiefe von etwa 1 nm bis etwa 5 nm eingebettet sein.
  • Die Höhe der Wannenschicht liegt in einigen Ausführungsformen im Bereich von etwa 60 nm bis 100 nm und die Höhe der Kanalschicht liegt in einem Bereich von etwa 40 nm bis 60 nm.
  • Die Kanalschicht der Rippenstruktur 20, die aus der Trennisolierschicht 50 hervorragt, ist von einer Gatedielektrikumsschicht 30 bedeckt und die Gatedielektrikumsschicht 30 ist ferner mit eine Gateelektrode 40 bedeckt. Ein Teil der Kanalschicht, der nicht von der Gateelektrode 40 bedeckt ist, dient als Source und/oder Drain des MOSFETs (siehe 1B). Die Rippenstrukturen 20 erstrecken sich in einer ersten Richtung und die Gateelektroden 40 erstrecken sich jeweils in einer zweiten Richtung die senkrecht zu der ersten Richtung ist.
  • In bestimmten Ausführungsformen umfasst die Gatedielektrikumsschicht 30 eine Grenzschicht 230 und eine high-k-dielektrische Schicht 235. Die Grenzschicht 230 besteht beispielsweise aus Siliziumoxid. Die high-k-dielektrische Schicht 235 besteht aus einer oder mehreren Schichten aus HfO2, HfSiO, HfSiON, HfTaO, La2O3, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3) oder anderen geeigneten high-k-dielektrischen Materialien.
  • Die Gateelektrode 40 umfasst eine oder mehrere unten liegende leitfähige Schichten 240 und eine Hauptelektrodenschicht 250. Die Hauptelektrodenschicht 250 umfasst eine oder mehrere Schichten aus Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Nickel, Legierungen davon oder einem anderen geeigneten leitfähigen Material.
  • Die eine oder mehreren unten liegenden leitfähigen Schichten 240 umfassen eine oder mehrere Austrittsarbeits-Einstellschichten, eine oder mehrere Sperrschichten, eine oder mehrere Haftschichten und/oder eine oder mehrere Auskleidungsschichten. Die Austrittsarbeits-Einstellschicht umfasst eine oder mehrere Schichten aus Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni oder anderen geeigneten leitfähigen Materialien. In einigen Ausführungsformen kann die Austrittsarbeits-Einstellschicht ein erstes Metallmaterial für den p-Kanal-FinFET (z. B. in dem ersten Vorrichtungsbereich 1A) und ein zweites Metallmaterial für den n-Kanal-FinFET (z. B. in dem zweiten Vorrichtungsbereich 1B) umfassen. Die Austrittsarbeits-Einstellschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder andere geeignete Verfahren ausgebildet werden. Weiter kann die Austrittsarbeits-Einstellschicht getrennt für den n-Kanal-FinFET und den p-Kanal-FinFET ausgebildet werden, die verschiedene Metallschichten verwenden können.
  • Die eine oder mehreren Sperrschichten, Haftschichten und/oder Auskleidungsschichten umfassen Ti, TiN, Ta und/oder TaN.
  • Source- und Drainbereiche werden auch in der von der Gateelektrode 40 nicht abgedeckten Rippenstruktur ausgebildet, indem Verunreinigungen in die Source- und Drainbereichen in geeigneter Weise dotiert und/oder eine oder mehrere epitaktische Schichten ausgebildet werden. Eine Legierung aus Si oder Ge und ein Metall wie Co, Ni, W, Ti oder Ta können auf den Source- und Drain-Bereichen ausgebildet werden.
  • Weiter sind Seitenwand-Isolierschichten 80 an gegenüberliegenden Seitenflächen der Gateelektrode 40 angeordnet. Die Gateelektrode 40 und die Source/Drain-Bereiche sind von der Zwischenschicht-Dielektrikumsschicht 70 bedeckt und notwendige Verdrahtungen und/oder Durchkontaktierungen/Kontaktlöcher sind so angeordnet, dass sie die Halbleitervorrichtung vervollständigen.
  • Die Breite W2 der Gateelektrode 40 liegt in einigen Ausführungsformen im Bereich von etwa 20 nm bis etwa 40 nm. Wenn mehrere Gateelektroden 40 in der Breitenrichtung angeordnet sind (siehe 1B), liegt ein Abstand der Gateelektroden in einigen Ausführungsformen im Bereich von etwa 60 nm bis 100 nm.
  • Wie in den 1A-1C gezeigt ist, sind benachbarte Gateelektroden 40 durch einen Trennstecker 200 aus einem Isoliermaterial voneinander getrennt. In einigen Ausführungsformen weist der Trennstecker 200 eine verjüngte Form auf, die eine kleinere obere Ausdehnung (Breite) und eine größere untere Ausdehnung (Breite) hat. In einigen Ausführungsformen weist der Trennstecker 200 eine umgekehrte verjüngte Form auf, die eine größere obere Ausdehnung (Breite) und eine kleinere untere Ausdehnung (Breite) hat.
  • Die Breite W3 an der Oberseite des Trennsteckers beträgt in bestimmten Ausführungsformen weniger als etwa 20 nm und kann in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 15 nm liegen. Die Breite W4 an der Unterseite des Trennsteckers beträgt in bestimmten Ausführungsformen weniger als etwa 35 nm und kann in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 30 nm liegen. In einigen Ausführungsformen entspricht die Oberseite des Trennsteckers der oberen Fläche der Gateelektrode 40 und die Unterseite des Trennsteckers 200 der Unterseite der Gatedielektrikumsschicht 30 oder der Grenzfläche zwischen der Trennisolierschicht 50 und der Zwischenschicht-Dielektrikumsschicht 70. Das Isoliermaterial für den Trennstecker 200 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, fluor-dotiertes Silikatglas (FSG) oder ein low-k-dielektrisches Material umfassen und kann gleich oder verschieden sein wie die Materialien für das Isoliermaterial für die Trennisolierschicht 50 und/oder die Zwischenschicht-Dielektrikumsschicht 70. In einigen Ausführungsformen ist der Trennstecker 200 Siliziumnitrid-basiertem Material wie SiN, SiON, SiCN oder SiOCN hergestellt.
  • Wie in den 1C und 1D gezeigt, ist mindestens eines von Schwefel, N-H, C-H und atomarem Si (nicht die Si-Atome, die den Trennstecker 200 bilden) als selbstausrichtender Monoschicht-(SAM-) Rest 225 an einer Grenzfläche zwischen der Hauptelektrodenschicht 250 und dem Trennstecker 200 (Fig. 1DC) und/oder an einer Grenzfläche zwischen der Hauptelektrodenschicht 250 und den Seitenwandabstandshaltern 80 (1D) angeordnet.
  • Die 2-10B und 13A-15B zeigen beispielhafte sequentielle Verfahren zur Herstellung des FinFETs gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den Verfahren vorgesehen sein können, die durch die 2A-10B und 13A-15B gezeigt sind, und dass die unten beschriebenen Vorgänge für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Vorgänge/Verfahren kann geändert werden.
  • Um eine Rippenstruktur herzustellen, wird eine Maskenschicht über dem Substrat (z. B. einem Halbleiterwafer) beispielsweise durch ein thermisches Oxidationsverfahren und/oder ein chemisches Dampfabscheidungsverfahren (CVD) ausgebildet. Das Substrat ist beispielsweise ein p-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich zwischen etwa 1*1015 cm-3 und etwa 5*1015 cm-3. In anderen Ausführungsformen ist das Substrat ein n-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich zwischen etwa 1*1015 cm-3 und etwa 5*1015 cm-3. Das Substrat 10 kann verschiedene Bereiche umfassen, die geeignet mit Verunreinigungen dotiert wurden (z.B. der p- oder n-Leitfähigkeit).
  • Die Maskenschicht umfasst in einigen Ausführungsformen beispielsweise eine Polsteroxidschicht (beispielsweise Siliziumdioxid) und eine Siliziumnitrid-Maskenschicht. Die Polsteroxidschicht kann durch Verwendung von thermischer Oxidation oder eines CVD-Verfahrens ausgebildet werden. Die Siliziumnitrid-Maskenschicht kann durch physikalische Dampfabscheidung (PVD), etwa einem Sputterverfahren, CVD, plasmaverstärkte chemische Dampfabscheidung (PECVD), chemische Dampfabscheidung bei Atmosphärendruck (APCVD), Niederdruck-CVD (LPCVD), Hochdichtes-Plasma-CVD (HDPCVD), Atomlagenabscheidung (ALD) und/oder andere Verfahren ausgebildet werden.
  • Die Dicke der Polsteroxidschicht liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 15 nm und die Dicke der Siliziumnitrid-Maskenschicht im Bereich von etwa 2 nm bis etwa 50 nm. Eine Maskenstruktur wird weiter über der Maskenschicht ausgebildet. Die Maskenstruktur ist beispielsweise eine Photoresiststruktur, die durch Photolithographie ausgebildet wird.
  • Indem die Maskenstruktur als Ätzmaske verwendet wird, wird eine Hartmaskenstruktur 100 der Polsteroxidschicht 106 und der Siliziumnitrid-Maskenschicht 107 ausgebildet, wie in 2 gezeigt ist.
  • Indem die Hartmaskenstruktur als Ätzmaske verwendet wird, wird das Substrat durch Grabenätzen unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahrens in Rippenstrukturen 20 strukturiert.
  • Die Rippenstrukturen 20, die über dem Substrat 10 angeordnet sind, sind in einer Ausführungsform aus dem gleichen Material wie das Substrat 10 hergestellt und erstrecken sich durchgehend von dem Substrat 10. Die Rippenstrukturen 20 können intrinsisch sein oder geeignet mit einer n-Verunreinigung oder einer p-Verunreinigung dotiert sein.
  • In 2 sind vier Rippenstrukturen 20 angeordnet. Diese Rippenstrukturen werden für einen p-FinFET und/oder einen n-FinFET verwendet. Die Anzahl der Rippenstrukturen ist nicht auf vier beschränkt. Die Anzahl kann nur eins oder größer als vier sein. Zusätzlich können eine oder mehrere Dummy-Rippenstrukturen benachbart an beide Seiten der Rippenstrukturen 20 angeordnet sein, um die Strukturtreue in Strukturierungsverfahren zu verbessern. Die Breite W1 der Rippenstrukturen 20 liegt in einigen Ausführungsformen im Bereich zwischen etwa 5 nm und etwa 40 nm und in bestimmten Ausführungsformen im Bereich zwischen etwa 7 nm und etwa 20 nm. Die Höhe H1 der Rippenstrukturen 20 liegt in einigen Ausführungsformen im Bereich zwischen etwa 100 nm und etwa 300 nm und in anderen Ausführungsformen im Bereich zwischen etwa 50 nm und etwa 100 nm. Wenn die Höhe der Rippenstrukturen nicht einheitlich ist, kann die Höhe ab dem Substrat von der Ebene aus gemessen werden, die der durchschnittlichen Höhe der Rippenstrukturen entspricht.
  • Wie in 3 gezeigt, wird eine Isoliermaterialschicht 50 zum Ausbilden einer Trennisolierschicht über dem Substrat 10 so ausgebildet, dass sie die Rippenstrukturen 20 vollständig bedeckt.
  • Das Isoliermaterial für die Trennisolierschicht 50 ist beispielsweise aus Siliziumdioxid hergestellt, das durch LPCVD (chemische Dampfabscheidung bei Niederdruck), Plasma-CVD oder fließfähige CVD ausgebildet wird. Bei fließfähiger CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie der Name schon sagt, während des Abscheidens „fließen“, um Lücken oder Räume mit hohem Seitenverhältnis zu füllen. Üblicherweise werden verschiedene Chemikalien zu siliziumhaltigen Vorläufern hinzugefügt, um den abgeschiedenen Film fließen zu lassen. In einigen Ausführungsformen werden Stickstoffhydridbindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorläufer, insbesondere fließfähige Siliziumoxid-Vorläufer, umfassen Silikat, Siloxan, Methylsilsesquioxan (MSQ), Hydrogensilsesquioxan (HSQ), MSQ/HSQ, Perhydrosilazane (TCPS), Perhydro-Polysilazan (PSZ), Tetraethylorthosilikat (TEOS) oder ein Silylamin, etwa Trisilylamine (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Mehrschrittverfahren ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er ausgehärtet und dann geglüht, um unerwünschte Element(e) zu entfernen, um Siliziumoxid ausbilden. Wenn die unerwünschten Element(e) entfernt wurden, verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Glühverfahren durchgeführt. Der fließfähige Film wird mehr als einmal ausgehärtet und geglüht. Die Trennisolierschicht 50 kann aus SOG, SiO, SiON, SiOCN oder Fluor-dotiertem Silikatglas (FSG) bestehen. Die Trennisolierschicht 50 kann mit Bor und/oder Phosphor dotiert sein.
  • Nachdem die Trennisolierschicht 50 ausgebildet wurde, wird ein Planarisierungsvorgang durchgeführt, um einen oberen Teil der Trennisolierschicht 50 und der Maskenschicht 100 zu entfernen, der die Polsteroxidschicht 106 und die Siliziumnitrid-Maskenschicht 107 umfasst. Dann wird die Trennisolierschicht 50 weiter entfernt, so dass ein oberer Teil der Rippenstrukturen 20 freigelegt wird, der ein Kanalbereich werden soll, wie in 4 gezeigt ist.
  • Nach dem Ausbilden der Trennisolierschicht 50 wird ein thermisches Verfahren, beispielsweise ein Glühverfahren, wahlweise durchgeführt, um die Qualität der Trennisolierschicht 50 zu verbessern. In bestimmten Ausführungsformen wird das thermische Verfahren durchgeführt, indem Kurzzeitglühen (RTA) bei einer Temperatur in einem Bereich von etwa 900 °C bis etwa 1050 °C für etwa 1,5 Sekunden bis etwa 10 Sekunden in einer Inertgasumgebung durchgeführt wird, beispielsweise einer N2-, Ar- oder He-Umgebung.
  • Nachdem die oberen Abschnitte der Rippenstrukturen 20 von der Trennisolierschicht 50 freigelegt wurden, werden eine Dummy-Gateisolierschicht 105 und eine Polysiliziumschicht über der Trennisolierschicht 50 und den freigelegten Rippenstrukturen 20 ausgebildet und dann Strukturierungsvorgänge durchgeführt, um eine Dummy-Gateschicht 110 zu erhalten, die aus Polysilizium hergestellt ist, wie in den 5A-5C gezeigt ist. Die Dummy-Gateisolierschicht 105 kann aus Siliziumoxid bestehen, das durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder andere geeignete Verfahren ausgebildet wird. Eine Dicke der Polysiliziumschicht liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 100 nm. Bei der in dieser Ausführungsform beschriebenen Gate-Ersatztechnik werden sowohl die Dummy-Gateisolierschicht 105 als auch die Dummy-Gateschicht 100 später entfernt.
  • Nach dem Strukturieren der Polysiliziumschicht werden auch Seitenwand-Isolierschichten 80 (Seitenwandabstandshalter) auf beiden Seitenflächen der Gateschicht 110 ausgebildet. Die Seitenwand-Isolierschichten 80 sind aus einer oder mehreren Schichten aus Siliziumoxid- oder Siliziumnitrid-basierten Materialien wie SiN, SiCN, SiON oder SiOCN hergestellt. In einer Ausführungsform wird Siliziumnitrid verwendet.
  • Nachdem die Seitenwand-Isolierschichten 80 ausgebildet wurden, wird in einigen Ausführungsformen eine Isolierschicht 72, die als Kontaktätzstoppschicht (CESL) verwendet wird, über der Polysiliziumschicht 110 und der Seitenwand-Isolierschicht 80 ausgebildet. Die CESL 72 kann aus einer oder mehreren Schichten aus Siliziumoxid- oder Siliziumnitrid-basierten Materialien wie SiN, SiON, SiCN, SiON oder SiOCN hergestellt sein. In einer Ausführungsform wird Siliziumnitrid verwendet.
  • Ferner wird eine Zwischenschicht-Dielektrikumsschicht (ILD) 70 auf der CESL 72 in Lücken zwischen den Gateschichten 110 mit den Seitenwand-Isolierschichten 80 und über der Gateschicht 110 ausgebildet. Das ILD 70 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid (SiON), SiOCN, Fluor-dotiertes Silikatglas (FSG) oder ein low-k-dielektrisches Material umfassen und durch CVD oder andere geeignete Verfahren hergestellt werden. Das Isoliermaterial für die Trennisolierschicht 50 kann das gleiche oder ein anderes als das für das ILD 70 sein.
  • Planarisierungsvorgänge wie beispielsweise ein Rückätzverfahren und/oder ein chemisch-mechanisches Polier- (CMP-) Verfahren werden durchgeführt, um die in den 5A-5C gezeigte Struktur zu erhalten.
  • 5B ist eine Draufsicht (Plan) und 5C eine Perspektivansicht der FinFET-Vorrichtung, nachdem die Dummy-Gateschicht 110 und die Zwischenschicht-Dielektrikumsschicht 70 ausgebildet wurden. Die 2-4 und 5A entsprechen Querschnittsansichten entlang der Linie X1-X1 in 5B. 5C entspricht dem umschlossenen Abschnitt B in 5B.
  • Wie in den 5A und 5C gezeigt ist, sind die Dummy-Gateschichten 110 in einer Leitung-Zwischenraum-Anordnung ausgebildet, die sich in einer Richtung (X-Richtung) mit einem konstanten Abstand erstreckt. Die Dummy-Gateschichten 110 können eine andere Leitung-Zwischenraum-Anordnung in einer anderen Richtung (Y-Richtung) senkrecht zu der einen Richtung und eine andere Leitung-Zwischenraum-Anordnung mit anderen Abmessungen aufweisen.
  • Die Dummy-Gateschichten 110 bedecken die Kanalbereiche der FinFETs, die mit den Rippenstrukturen 20 ausgebildet werden. Mit anderen Worten werden die Dummy-Gateschichten 110 über den Kanalbereichen ausgebildet. Die Rippenstrukturen, die nicht von den Gateschichten bedeckt sind, werden durch geeignete Source/Drain-Herstellungsvorgänge zu Source/Drain-Bereichen.
  • Als nächstes werden, wie in den 6A und 6B gezeigt ist, nach dem Planarisierungsvorgang zum Freilegen der oberen Fläche der Gateschichten 110, die Dummy-Gateschichten 110 und die Dummy-Gateisolierschicht 105 (d. h. die Dummy-Schichten) durch Strukturierungsvorgänge wie Lithographievorgänge und einen Ätzvorgang geteilt, wodurch eine geteilte Dummy-Gateschicht 110A und eine geteilte Dummy-Gateschicht 110B ausgebildet werden. In einigen Ausführungsformen wird eine Hartmaske verwendet, um die Dummy-Gateelektrodenschicht zu ätzen und kann auf der Oberseite der ersten und der zweiten geteilten Dummy-Gateelektrodenschicht verbleiben. Wie in den 6A und 6B gezeigt ist, wird eine Öffnung 115 zwischen der ersten und der zweiten geteilten Dummy-Gateschicht 110A und 110B ausgebildet.
  • Dann wird, wie in den 7A und 7B gezeigt ist, ein Trennstecker 200 in der Öffnung 115 ausgebildet. Um den Trennstecker 200 auszubilden, wird eine Deckschicht eines Isoliermaterials in der Öffnung 115 und über den Dummy-Gateelektrodenschichten 110A, 110B und der ILD-Schicht 70 ausgebildet, indem CVD oder ALD verwendet wird, und dann ein Planarisierungsvorgang wie CMP durchgeführt. Das CMP wird durchgeführt, um die obere Fläche der Dummy-Gateelektrodenschichten 110A, 110B freizulegen, wie in den 7A und 7B gezeigt ist. Durch diesen Planarisierungsvorgang wird ein Trennstecker 200 ausgebildet. Der Trennstecker 200 ist beispielsweise aus Siliziumoxid- oder Siliziumnitrid-basiertem Material wie SiN, SiON, SiCN oder SiOCN oder jedem anderen geeigneten dielektrischen Material hergestellt.
  • Anschließend werden die Dummy-Gateelektrodenschichten 110A und 110B und die Dummy-Gateisolierschicht 105 unter Verwendung von Trockenätzen und/oder Nassätzen entfernt, wodurch eine Gate-Lücke 210 ausgebildet wird, wie in den 8A-8C gezeigt ist. Indem die Dummy-Gateisolierschicht 105 entfernt wird, werden die Kanalschichten 20 (der obere Teil der Rippenstruktur) in der Gate-Lücke 210 freigelegt.
  • Die Gate-Lücke 210 wird durch dielektrische Materialabschnitte gebildet oder umgeben, die die Trennstecker 200, die Seitenwandabstandshalter 80 und die Trennisolierschicht 50 umfassen.
  • In anderen Ausführungsformen wird, nachdem die Dummy-Gateelektrode 110 ausgebildet wurde, die Dummy-Gateelektrodenschicht 110 in die erste und die zweite Dummy-Gateelektrodenschicht 110A, 110B geteilt und dann werden die Seitenwand-Abstandshalter 8o und die ILD-Schicht 70 ausgebildet. In diesem Fall wird der Trennstecker durch einen Teil der Abstandshalter und die ILD-Schicht gebildet. Des Weiteren wird die Gate-Lücke durch dielektrische Materialabschnitte gebildet oder umgeben, die die Seitenwandabstandshalter 80 und die Trennisolierschicht 50 umfassen.
  • In den 9A-10B und 13A-15B entsprechen die „A“-Figuren dem Bereich D von 8C und die „B“-Figuren dem Bereich C von 8A.
  • Die 9A und 9B zeigen beispielhafte Querschnittsansichten, nachdem die Dummy-Gateisolierschicht 105 entfernt wurde. In einigen Ausführungsformen wird die Dummy-Gateisolierschicht 105 unter Verwendung von verdünntem HF oder gepuffertem HF entfernt. Das HF-Ätzen macht die Kanal- (Rippen-) Oberfläche durch Wasserstoff-Termination hydrophob, während die Oberflächen der dielektrischen Abschnitte (z. B. SiO2, SiN) -OH-Termination beibehalten, was die Oberflächen hydrophil macht.
  • Eine hydrophile Oberfläche oder hydrophil bedeutet, wie in 11B gezeigt ist, dass der Kontaktwinkel θ1 eines Wassertröpfchens auf der Oberfläche kleiner als 90 Grad ist, während eine hydrophobe Oberfläche oder hydrophob bedeutet, wie in 11C gezeigt ist, dass der Kontaktwinkel θ2 eines Wassertröpfchens auf der Oberfläche größer oder gleich 90 Grad (und kleiner als 180 Grad) ist.
  • Als nächstes wird, wie in den 10A und 10B gezeigt ist, eine selbstausrichtende Monoschicht (SAM) 220 auf den Oberflächen der dielektrischen Materialabschnitte ausgebildet, die den Trennstecker 200, die Seitenwandabstandshalter 80 und die Trennisolierschicht 50 umfassen, wodurch die hydrophilen Oberflächen in hydrophobe Oberflächen umgewandelt werden
  • Die SAM 220 besteht aus einer Silan-basierten Verbindung wie Phenylethyltrichlorsilan (PETS), Mercaptopropyltrimethoxysilan (MPTMS), Perfluordecyltrichlorsilan (FDTS), Aminopropyltrimethoxysilan (AMPTS), Undecyltrichlorsilan (UTS), Aminopropyltriethoxysilan (APTES), Aminoethylaminopropyltrimethoxysilan (EDA) oder Aminoethylaminomethylphenethyltrimethoxysilan (PEDA); einer Thiol-basierten Verbindung wie Methylpropanthiol (MPT), Octadecanthiol (ODT), Hexadecanthiol (HDT), Undecanthiol (UDT) oder Dodecanthiol (DDT); einer Säure-basierte Verbindung wie Mercaptohexadecansäure (MU-DO) oder Mercaptoundecansäure (MUDA); einer Amin-basierten Verbindung wie Cysteamin (CYS), Trimethoxysilylpropyldiethylentriamin (DETA) oder Tetramethylsilyldiethylamin (TMSDMA); und anderen Verbindungen wie Mercaptoundecanol (MUDO) oder Hexamethyldisilazan (HMDS). Die Strukturformeln dieser Materialien sind in 12 gezeigt.
  • 11A zeigt eine beispielhafte Struktur einer Thiol-basierten SAM. Die Kopfgruppen, die Schwefel (S) umfassen, sind an einer Oberfläche der dielektrischen Schichten gebunden und die Schwanzabschnitte weisen eine Alkankette auf, die von CH3 terminiert wird.
  • Die SAM 220 kann entweder durch ein Nassverfahren oder ein Trockenverfahren ausgebildet werden. Im Nassverfahren wird ein zu behandelndes Substrat in eine SAM-Lösung getaucht, in der die SAM-Verbindung durch Wasser oder Alkohole (z. B. Isopropylalkohol (IPA), Ethanol, Methanol) oder organische Lösungsmittel (z. B. Dimethylsulfoxid (DMSO), Dimethylformamid, Propylencarbonat (PC)) verdünnt wird. Das Gewichtsverhältnis der SAM-Verbindung und der verdünnten Lösung beträgt in einigen Ausführungsformen 1:0 (keine Verdünnung) bis 1:10000. Die Temperatur der Lösung beträgt in einigen Ausführungsformen etwa Raumtemperatur (25 °C) bis etwa 120 °C. Säure (z. B. HCl, HF, Zitronensäure) und/oder Base (z. B. NH4OH, Tetramethylammonium (TMAH)) können zugegeben werden, um den pH-Wert einzustellen. Der pH-Wert der SAM-Lösung beträgt in einigen Ausführungsformen etwa 6,0 bis etwa 8,0. Im Trockenverfahren wird verdampftes SAM-Material dem Substrat zugeführt, das in einer Vakuumkammer behandelt werden soll. Die Prozesstemperatur beträgt in einigen Ausführungsformen etwa Raumtemperatur (25 °C) bis etwa 400 °C. Ein Trägergas wie N2, Ar, He und/oder H2 kann verwendet werden. Die Dicke der ausgebildeten SAM 220 liegt in einigen Ausführungsformen im Bereich von etwa 0,2 nm bis etwa 1 nm, abhängig von dem SAM-Material.
  • Wie in den 10A und 10B gezeigt ist, wird die SAM 220 selektiv auf der Oberfläche der dielektrischen/isolierenden Materialschichten (der Trennstecker 200, der Seitenwandabstandshalter 80 und der Trennisolierschicht 50) ausgebildet.
  • Nachdem die SAM 220 ausgebildet wurde, sind die Innenfläche der Gate-Lücke 210 einschließlich der Kanalschichten 20 vollständig hydrophob.
  • Dann wird, wie in den 13A und 13B gezeigt ist, die Grenzschicht 230 auf der Oberfläche der Kanalschicht 20 ausgebildet. Die Grenzschicht 230 wird unter Verwendung einer nasschemischen Oxidation mittels einer wässrigen Lösung ausgebildet, die Schwefelsäure (H2SO4) und Wasserstoffperoxid (H2O2;) (SPM), Ozonwasser, eine wässrige Lösung mit NH4OH und H2O2 (SC1) oder eine wässrige Lösung mit HCl und H2O2 (SC2) umfasst. Durch nasschemische Oxidation wird eine dünne SiO2-Grenzschicht 230 mit einer Dicke von etwa 0,2 nm bis etwa 2 nm ausgebildet, deren Oberfläche hydrophil ist. Die SAM 220 wird während der nasschemischen Oxidation stabil gehalten.
  • In anderen Ausführungsformen kann anstelle des Ausbildens einer SiO2-Grenzschicht 230 die Oberfläche der Kanalschicht 20 so durch Verwendung von H2O2-Dampf modifiziert werden, dass sie hydrophil ist.
  • Nachdem eine hydrophile Oberfläche (die SiO2-Grenzschicht 230) ausgebildet wurde, kann eine nachfolgend ausgebildete Schicht im Wesentlichen selektiv auf der hydrophilen Oberfläche unter Verwendung von ALD ausgebildet werden. In einigen Ausführungsformen wird durch Einstellen einer Prozesstemperatur der ALD eine Schicht selektiv nur auf der hydrophilen Oberfläche abgeschieden.
  • Wie in den 14A und 14B gezeigt ist, wird, nachdem die Grenzschicht 230 ausgebildet wurde, eine high-k-dielektrische Schicht 235 mit einer Dicke von etwa 1 nm bis etwa 20 nm selektiv auf der Grenzschicht 230 ausgebildet. Die high-k-dielektrische Schicht 235 wird im Wesentlichen nicht auf Seitenflächen der Seitenwand-Abstandshalter 80 (außer auf den Seiten-Abschlussflächen der high-k-dielektrischen Schicht 235) und der Oberfläche des Trennsteckers 200 ausgebildet. Daher weist die high-h-dielektrische Schicht 235 eine im Wesentlichen gleichförmige Dicke auf (die Abweichung liegt innerhalb ± 0,5 nm der durchschnittlichen Dicke) und hat keinen U-förmigen Querschnitt entlang der Y-Richtung.
  • Hier weist der U-förmige Querschnitt dicke Endabschnitte und einen dünnen Mittelabschnitt auf. Wenn die Oberfläche der Seitenwand-Abstandshalter 80 nicht hydrophob sondern hydrophil ist, würde die high-k-dielektrische Schicht 235 nicht nur auf der Grenzschicht 230 sondern auch auf den Seitenwand-Abstandshaltern 80 (und dem oberen Abschnitt der ILD-Schicht 70) konform ausgebildet. Der U-förmige Querschnitt würde die Gate-Lücke 210 kleiner machen. In den vorliegenden Ausführungsformen ist es jedoch möglich, da die high-k-dielektrische Schicht 235 im Wesentlichen nicht auf Seitenflächen der Seitenwand-Abstandshalter 80 ausgebildet ist, eine Verringerung der Größe der Gate-Lücke 210 zu minimieren. Ähnlich ist es möglich, da die high-k-dielektrische Schicht 235 im Wesentlichen nicht auf der Oberfläche des Trennsteckers 200 ausgebildet ist, eine Verringerung der Größe der Gate-Lücke 210 in X-Richtung zu minimieren, insbesondere eine Verringerung des Abstands zwischen dem Trennstecker 200 und dem dem Trennstecker 200 nächstliegenden Kanal 20.
  • Anschließend werden eine oder mehrere unten liegende leitfähige Schichten 240 auf der high-k-dielektrischen Schicht 235 unter Verwendung von ALD ausgebildet. Da die high-k-dielektrische Schicht 235 aus Metalloxid besteht, ist die Oberfläche der high-k-dielektrischen Schicht 235 ebenfalls hydrophil. Daher können die eine oder mehreren unten liegenden leitfähigen Schichten 240 selektiv auf der high-k-dielektrischen Schicht 235 ausgebildet werden, ohne dass sie auf den Seitenwand-Abstandshaltern 80 (mit Ausnahme der Seitenendflächen der einen oder mehreren unten liegenden leitfähigen Schichten 240) und der Oberfläche des Trennsteckers 200 ausgebildet werden, die hydrophob sind.
  • In einigen Ausführungsformen umfassen die unten liegenden leitfähigen Schichten 240 eine erste leitfähige Schicht 242, eine zweite leitfähige Schicht 244, eine dritte leitfähige Schicht 246 und eine vierte leitfähige Schicht 248. Jede der einen oder mehreren unten liegenden leitfähigen Schichten 240 hat eine im Wesentlichen gleichförmige Dicke (die Abweichung liegt innerhalb ± 0,5 nm der mittleren Dicke) und hat keinen U-förmigen Querschnitt entlang der Y-Richtung. In einigen Ausführungsformen ist die erste leitfähige Schicht 242 eine aus TiN hergestellte Sperrschicht, die zweite leitfähige Schicht 244 eine aus Ti hergestellte Haftschicht, die dritte leitfähige Schicht 246 eine Austrittsarbeits-Einstellschicht und die vierte leitfähige Schicht eine Haftschicht 248 für die nachfolgend ausgebildete Hauptelektrodenschicht 250. Die Anzahl der unten liegenden leitfähigen Schichten 240 ist nicht auf vier beschränkt und kann nur eins oder größer als vier sein.
  • Weiter werden, wie in 14B gezeigt ist, weder die high-k-dielektrische Schicht 235 noch die unten liegenden leitfähigen Schichten 240 auf der Oberfläche des Trennsteckers 200 ausgebildet, der hydrophob ist.
  • Anschließend wird, wie in den 15A und 15B gezeigt ist, die Hauptelektrodenschicht 250 auf der einen oder mehreren unten liegenden leitfähigen Schichten 240 ausgebildet. Die Hauptelektrodenschicht 250 kann durch ein geeignetes Filmbildungsverfahren ausgebildet werden, beispielsweise CVD, PVD, ALD oder Galvanisieren. Ein Planarisierungsvorgang wie CMP wird anschließend durchgeführt.
  • Bevor die Hauptelektrodenschicht 250 ausgebildet wird, wird in einigen Ausführungsformen die SAM-Schicht 220 entfernt. Die SAM-Schicht 220 kann durch Erhitzen des Substrats auf etwa 400 °C bis 600 °C oder durch eine Plasmabehandlung entfernt werden. In einigen Ausführungsformen kann die SAM-Schicht 220 vollständig entfernt werden und in anderen Ausführungsformen bleibt ein Rest 225 der SAM-Schicht 220 erhalten. In bestimmten Ausführungsformen verbleiben die Kopfabschnitte der SAM-Schicht 220 als der SAM-Rest 225. Der SAM-Rest 225 kann mindestens eines von Schwefel, N-H, C-H und atomarem Si umfassen und ist an einer Grenzfläche zwischen der Hauptelektrodenschicht 250 und den Seitenwandabstandshaltern 80 und/oder einer Grenzfläche zwischen der Hauptelektrodenschicht 250 und dem Trennstecker 200 angeordnet.
  • Wie in 15B gezeigt ist, ist, da weder die high-k-dielektrische Schicht 235 noch die eine oder mehreren unten liegenden leitfähigen Schichten 240 auf der Oberfläche des Trennsteckers 200 ausgebildet sind, die Hauptelektrodenschicht 250 in direktem Kontakt mit der Oberfläche der Trennisolierschicht 50 in einem Bereich zwischen dem Trennstecker 200 und dem dem Trennstecker 200 am nächsten liegenden Kanal 20 und in einem Bereich zwischen zwei benachbarten Kanälen 20 (siehe 1C).
  • Wenn die Oberfläche der Seitenwand-Abstandshalter 80 nicht hydrophob sondern hydrophil ist, würde die eine oder mehreren unten liegenden leitfähigen Schichten 240 nicht nur auf der high-k-dielektrischen Schicht 235 (und der leitfähigen Schicht, die kurz zuvor ausgebildet wurde) sondern auch auf den Seitenwand-Abstandshaltern 80 (und dem oberen Abschnitt der ILD-Schicht 70) konform ausgebildet, was eine U-Form bilden würde. Der U-förmige Querschnitt würde die Gate-Lücke 210 kleiner machen. In den vorliegenden Ausführungsformen ist es jedoch möglich, da keine der einen oder mehreren unten liegenden leitfähigen Schichten 240 auf Seitenflächen der Seitenwand-Abstandshalter 80 ausgebildet ist, eine Verringerung der Größe der Gate-Lücke 210 zu minimieren. Ähnlich ist es möglich, da keine der einen oder mehreren unten liegenden leitfähigen Schichten 240 auf der Oberfläche des Trennsteckers 200 ausgebildet sind, eine Verringerung der Größe der Gate-Lücke 210 in X-Richtung zu minimieren, insbesondere eine Verringerung des Abstands zwischen dem Trennstecker 200 und dem dem Trennstecker 200 nächstliegenden Kanal 20.
  • Es versteht sich, dass die in den 15A und 15B gezeigte Struktur weiteren CMOS-Verfahren unterzogen wird, um verschiedene Elemente wie Verbindungsdurchkontaktierungen, Verbindungsmetallschichten, Passivierungsschichten etc. auszubilden.
  • Die verschiedenen hier beschriebenen Ausführungsformen oder Beispiele bieten mehrere Vorteile gegenüber dem Stand der Technik. In den obigen Ausführungsformen wird, indem eine SAM verwendet wird, eine Hydrophobie der Oberflächen gesteuert, auf denen eine nachfolgende Schicht ausgebildet wird. Indem die Oberfläche der dielektrischen Abschnitte hydrophob gemacht wird, kann ein Ausbilden der nachfolgenden Schicht auf der hydrophoben Oberfläche im Wesentlichen verhindert werden. Indem diese Technologie verwendet wird, kann eine Verringerung der Größe der Gate-Lücke minimiert werden. Daher kann mehr Volumen der Haupt-Gateelektrodenschicht in die Gate-Lücke gefüllt werden, wodurch der Widerstand der Gateelektrode verringert wird. Weiterhin ist es möglich, den Abstand zwischen einem Trennstecker und einer dem Trennstecker benachbarten Kanalschicht zu verringern. Es versteht sich, dass nicht alle Vorteile notwendigerweise hierin beschrieben wurden; kein bestimmter Vorteil ist bei allen Ausführungsformen oder Beispielen erforderlich und andere Ausführungsformen oder Beispiele können andere Vorteile bieten.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung einen Fin-Feldeffekttransistor (FinFET) auf. Der FinFET umfasst eine sich in einer ersten Richtung erstreckende Rippenstruktur, eine Gatestruktur, die eine Gatedielektrikumsschicht, die über der Rippenstruktur angeordnet ist, und eine Gateelektrodenschicht umfasst, die über der Gatedielektrikumsschicht angeordnet ist, und die sich in einer zweiten Richtung erstreckt, die die erste Richtung kreuzt, und Seitenwandabstandshalter, die auf gegenüberliegenden Seitenflächen der Gatestruktur angeordnet sind und aus einem Isoliermaterial hergestellt sind. Die Gateelektrodenschicht steht in Kontakt mit den Seitenwandabstandshaltern, ohne dass die Gatedielektrikumsschicht in der ersten Richtung dazwischen liegt.
  • In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen ersten Fin-Feldeffekttransistor (FinFET) und einen zweiten FinFET. Der erste FinFET umfasst eine erste Rippenstruktur, die sich in einer ersten Richtung erstreckt, und eine erste Gatestruktur. Die erste Gatestruktur umfasst eine erste Gatedielektrikumsschicht, die über der ersten Rippenstruktur ausgebildet ist, und eine erste Gateelektrodenschicht, die über der ersten Gatedielektrikumsschicht ausgebildet ist, und erstreckt sich in einer zweiten Richtung senkrecht zu der ersten Richtung. Der zweite FinFET umfasst eine zweite Rippenstruktur, die sich in der ersten Richtung erstreckt, und eine zweite Gatestruktur. Die zweite Gatestruktur umfasst eine zweite Gatedielektrikumsschicht, die über der zweiten Rippenstruktur ausgebildet ist, und eine zweite Gateelektrodenschicht, die über der zweiten Gatedielektrikumsschicht ausgebildet ist, und erstreckt sich in der zweiten Richtung. Die erste Gatestruktur und die zweite Gatestruktur sind entlang der zweiten Richtung ausgerichtet. Die erste Gatestruktur und die zweite Gatestruktur sind durch einen Trennstecker aus einem Isoliermaterial getrennt. Die erste Gateelektrodenschicht steht in Kontakt mit einer Seitenwand des Trennsteckers, ohne dass die erste Gatedielektrikumsschicht dazwischen liegt. Schwefelatome sind an einer Grenzfläche zwischen der ersten Gateelektrodenschicht und der Seitenwand des Trennsteckers angeordnet.
  • In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung unter Verwendung einer Gate-Ersatztechnologie eine Gate-Lücke ausgebildet, die durch dielektrische Materialabschnitte gebildet wird, wobei eine Halbleiterrippen-Kanalschicht freigelegt wird. Die Oberflächen der dielektrischen Materialabschnitte werden hydrophob gemacht. Eine erste dielektrische Schicht wird auf der Halbleiterrippen-Kanalschicht ausgebildet, während die Oberflächen der dielektrischen Materialabschnitte hydrophob gehalten werden. eine Oberfläche der ausgebildeten ersten dielektrischen Schicht ist hydrophil. Eine erste leitfähige Schicht wird über der ersten dielektrischen Schicht ausgebildet, während die Oberflächen der dielektrischen Materialabschnitte hydrophob gehalten werden. Eine zweite leitfähige Schicht wird über der ersten leitfähigen Schicht und auf den hydrophoben Oberflächen der dielektrischen Materialabschnitte ausgebildet, wodurch die Gate-Lücke gefüllt wird.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen oder Beispielen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen oder Beispiele zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, die einen Fin-Feldeffekttransistor (FinFET) aufweist, der FinFET umfassend: eine Rippenstruktur, die sich in einer ersten Richtung erstreckt; eine Gatestruktur, die eine Gatedielektrikumsschicht, die über der Rippenstruktur angeordnet ist, und eine Gateelektrodenschicht umfasst, die über der Gatedielektrikumsschicht angeordnet ist, und die sich in einer zweiten Richtung erstreckt, die die erste Richtung kreuzt; und Seitenwandabstandshalter, die auf gegenüberliegenden Seitenflächen der Gatestruktur angeordnet sind und aus einem Isoliermaterial hergestellt sind, wobei die Gateelektrodenschicht in Kontakt mit den Seitenwandabstandshaltern steht, ohne dass die Gatedielektrikumsschicht in der ersten Richtung dazwischen liegt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei mindestens eines von Schwefel, N-H, C-H und atomarem Si an einer Grenzfläche zwischen der Gateelektrodenschicht und den Seitenwandabstandshaltern angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei Schwefelatome an der Grenzfläche zwischen der Gateelektrodenschicht und den Seitenwandabstandshaltern angeordnet sind.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die Gateelektrodenschicht eine oder mehrere unten liegende Schichten und eine Haupt-Metallelektrodenschicht umfasst und die Haupt-Metallelektrodenschicht in Kontakt mit den Seitenwandabstandshaltern steht, ohne dass die eine oder mehreren unten liegenden Schichten und die Gatedielektrikumsschicht dazwischen liegen.
  5. Halbleitervorrichtung nach Anspruch 4, wobei keine der einen oder mehreren unten liegenden Schichten einen U-förmigen Querschnitt mit Endabschnitten aufweist, die dicker als ein Mittelabschnitt entlang der ersten Richtung sind.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei die eine oder die mehreren unten liegenden Schichten eine im Wesentlichen gleichförmige Dicke über der Rippenstruktur aufweisen.
  7. Halbleitervorrichtung nach Anspruch 4, 5 oder 6, wobei: die Haupt-Metallelektrodenmaterialschicht mindestens eine Schicht aus W, Co, Ni, Al und Cu aufweist und die eine oder mehreren unten liegenden Schichten mindestens eine Schicht aus Ti, TiN, TaN und TiSiN aufweisen.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die Gatedielektrikumsschicht eine Grenzschicht, die auf der Rippenstruktur angeordnet ist, und eine high-k-dielektrische Schicht, die auf der Grenzschicht angeordnet ist, umfasst.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die high-k-dielektrische Schicht mindestens eine Schicht aus HfO2, ZrO2, Al2O3, La2O3 umfasst.
  10. Halbleitervorrichtung, umfassend: einen ersten Fin-Feldeffekttransistor (FinFET), der eine erste Rippenstruktur, die sich in einer ersten Richtung erstreckt, und eine erste Gatestruktur umfasst, wobei die erste Gatestruktur eine erste Gatedielektrikumsschicht, die über der ersten Rippenstruktur ausgebildet ist, und eine erste Gateelektrodenschicht umfasst, die über der ersten Gatedielektrikumsschicht ausgebildet ist, und sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstreckt; und einen zweiten FinFET, der eine zweite Rippenstruktur, die sich in der ersten Richtung erstreckt, und eine zweite Gatestruktur umfasst, wobei die zweite Gatestruktur eine zweite Gatedielektrikumsschicht, die über der zweiten Rippenstruktur ausgebildet ist, und eine zweite Gateelektrodenschicht umfasst, die über der zweiten Gatedielektrikumsschicht ausgebildet ist, und sich in der zweiten Richtung erstreckt, wobei: die erste Gatestruktur und die zweite Gatestruktur entlang der zweiten Richtung ausgerichtet sind, die erste Gatestruktur und die zweite Gatestruktur durch einen Trennstecker getrennt sind, der aus einem Isoliermaterial hergestellt ist, die erste Gateelektrodenschicht in Kontakt mit einer Seitenwand des Trennsteckers steht, ohne dass die erste Gatedielektrikumsschicht dazwischen liegt, und Schwefelatome an der Grenzfläche zwischen der ersten Gateelektrodenschicht und der Seitenwand des Trennsteckers angeordnet sind.
  11. Halbleitervorrichtung nach Anspruch 10, wobei: die erste Gateelektrodenschicht eine oder mehrere unten liegende Schichten und eine Haupt-Metallelektrodenschicht umfasst und die Haupt-Metallelektrodenschicht in Kontakt mit der Seitenwand des Trennsteckers steht und keine der einen oder mehreren unten liegenden Schichten in Kontakt mit der Seitenwand des Trennsteckers steht.
  12. Halbleitervorrichtung nach Anspruch 10 oder 11, die weiter eine Trennisolierschicht umfasst, in der Unterseiten der ersten und der zweiten Rippenstruktur eingebettet sind, wobei zwischen der ersten Rippenstruktur und dem Trennstecker die erste Gateelektrodenschicht in direktem Kontakt mit einer Oberfläche der Trennisolierschicht steht.
  13. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 10 bis 12, wobei die erste Gatedielektrikumsschicht und die zweite Gatedielektrikumsschicht nicht auf Seitenwänden des Trennsteckers angeordnet sind.
  14. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 10 bis 13, wobei: die erste Gatedielektrikumsschicht eine Grenzschicht, die auf der ersten Rippenstruktur angeordnet ist, und eine high-k-dielektrische Schicht umfasst, die auf der Grenzschicht angeordnet ist, und die high-k-dielektrische Schicht nicht auf der Seitenwand des Trennsteckers angeordnet ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 10 bis 14, wobei der Trennstecker aus Siliziumnitrid-basiertem Material hergestellt ist.
  16. Verfahren zur Herstellung einer Halbleitervorrichtung durch Verwendung einer Gate-Ersatztechnologie, wobei das Verfahren umfasst: Ausbilden einer Gate-Lücke, die durch dielektrische Materialabschnitte gebildet wird, wobei eine Halbleiterrippen-Kanalschicht freigelegt wird, hydrophob Machen der Oberflächen der dielektrischen Materialabschnitte; Ausbilden einer ersten dielektrischen Schicht auf der Halbleiterrippen-Kanalschicht, während die Oberflächen der dielektrischen Materialabschnitte hydrophob gehalten werden, wobei eine Oberfläche der ausgebildeten ersten dielektrischen Schicht hydrophil ist; Ausbilden einer ersten leitfähigen Schicht über der ersten dielektrischen Schicht, während die Oberflächen der dielektrischen Materialabschnitte hydrophob gehalten werden; und Ausbilden einer zweiten leitfähigen Schicht über der ersten leitfähigen Schicht und auf den hydrophoben Oberflächen der dielektrischen Materialabschnitte, wodurch die Gate-Lücke gefüllt wird.
  17. Verfahren nach Anspruch 16, wobei die Oberflächen der dielektrischen Materialabschnitte hydrophob gemacht werden, indem eine selbstausrichtende Monoschicht auf der Oberfläche der dielektrischen Materialabschnitte ausgebildet wird.
  18. Verfahren nach Anspruch 17, wobei die selbstausrichtende Monoschicht eines oder mehrere von Phenylethyltrichlorosilan, Mercaptopropyltrimethoxysilan, Perfluordecyltrichlorsilan, Aminopropyltrimethoxysilan, Undecyltrichlorosilan, Methylpropanthiol, Octadecanthiol, Hexadecanthiol, Mercaptohexadecansäure, Mercaptoundecansäure, Undecanthiol, Mercaptoundecanol, Cysteamin, Dodecanthiol, Aminopropyltriethoxysilan, Aminoethylaminopropyltrimethoxysilan, Trimethoxysilylpropyldiethylentriamin, Aminoethylaminomethylphenethyltrimethoxysilan, Tetramethylsilyldiethylamin und Hexamethyldisilazan umfasst.
  19. Verfahren nach Anspruch 17 oder 18, wobei Restatome oder -moleküle der selbstausrichtenden Monoschicht zwischen der zweiten leitfähigen Schicht und mindestens einem Teil der Oberflächen der dielektrischen Materialabschnitte vorhanden sind.
  20. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, das weiter das Ausbilden einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht vor dem Ausbilden der ersten leitfähigen Schicht umfasst, wobei: die erste leitfähige Schicht eine oder mehrere unten liegende leitfähige Schichten umfasst und mindestens eine der zweiten dielektrischen Schichten, der einen oder mehreren unten liegenden leitfähigen Schichten und der zweiten leitfähigen Schicht durch eine Atomlagenabscheidung ausgebildet werden, wodurch die mindestens eine Schicht auf einer hydrophilen Oberfläche selektiv ausgebildet wird.
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