TWI752220B - 半導體裝置 - Google Patents

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緒方完
藤戶正道
齋藤朋也
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日商瑞薩電子股份有限公司
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Abstract

本發明使在半導體基板上具備非揮發性記憶體及電容元件之半導體裝置小型化。於半導體基板1的主面之電容元件區CR，將從該主面突出的複數之鰭FB，以往X方向延伸之狀態沿著Y方向配置。此外，於半導體基板1的主面之電容元件區CR，將電容元件CD的複數之電容電極CE1、CE2，以對複數之鰭FB交叉之狀態沿著X方向交互地配置。鰭FB，在配置於半導體基板1的非揮發性記憶體之記憶單元陣列的鰭之形成步驟時形成。此外，電容電極CE1，在非揮發性記憶體的控制閘極電極之形成步驟時形成。此外，電容電極CE2，在非揮發性記憶體的記憶閘極電極之形成步驟時形成。

Description

半導體裝置
本發明係關於一種半導體裝置技術，例如關於應用於在半導體基板上具備非揮發性記憶體及電容元件之半導體裝置的有效技術。
關於在半導體基板上具備非揮發性記憶體之半導體裝置，例如，於日本特開第2014－49735號公報（專利文獻1）中有所記載，其揭露下述構成。亦即，電容元件之一對電容電極，以MONOS（Metal Oxide Nitride Oxide Semiconductor,金屬氧化氮化氧化半導體）記憶體之控制閘極用的多晶矽膜及記憶閘極用的多晶矽膜形成。而該一對電容電極，係以隔著MONOS記憶體之ONO膜而沿著半導體基板的主面鄰接之狀態配置。 [習知技術文獻] [專利文獻]
專利文獻1：日本特開第2014－49735號公報
[本發明所欲解決的問題]
在半導體基板上具備非揮發性記憶體及電容元件之半導體裝置中，期望使半導體裝置小型化。
其他課題與新特徵，應可自本說明書之記述內容及附圖明暸。 [解決問題之技術手段]
一實施形態之半導體裝置中，記憶體區的記憶單元，具備：複數之第1突出部，從半導體基板的主面突出；以及複數之第1閘極電極及第2閘極電極，與複數之第1突出部交叉。此外，電容元件區的電容元件，具備：複數之第2突出部，從半導體基板的主面突出；以及複數之第1電容電極及第2電容電極，與複數之第2突出部交叉。而第1閘極電極與第1電容電極，係以第1導體膜形成；第2閘極電極與第2電容電極，係以第2導體膜形成；複數之第2突出部之鄰接間隔，較複數之第1突出部之鄰接間隔更小。
一實施形態之半導體裝置中，記憶體區的記憶單元，具備：複數之第1突出部，從半導體基板的主面突出；以及複數之第1閘極電極及第2閘極電極，與複數之第1突出部交叉。此外，電容元件區的電容元件，具備：複數之第2突出部，從半導體基板的主面突出；以及複數之第1電容電極及第2電容電極，與複數之第2突出部交叉。而第1閘極電極與第1電容電極，係以第1導體膜形成；第2閘極電極與第2電容電極，係以第2導體膜形成；複數之第1電容電極之鄰接間隔，較複數之第1閘極電極之鄰接間隔更小。
一實施形態之半導體裝置中，記憶體區的記憶單元，具備：複數之第1突出部，從半導體基板的主面往第1方向突出；以及複數之第1閘極電極及第2閘極電極，與複數之第1突出部交叉。此外，電容元件區的電容元件，具備：複數之第2突出部，從半導體基板的主面往第1方向突出；以及複數之第1電容電極及第2電容電極，與複數之第2突出部交叉。此外，第1閘極電極與第1電容電極，係以第1導體膜形成；第2閘極電極與第2電容電極，係以第2導體膜形成；配置在鄰接的複數之第2突出部間之第2電容電極的第1方向之長度，較配置在鄰接的複數之第1突出部間之第2閘極電極的第1方向之長度更長。 [本發明之效果]
依一實施形態，則可使在半導體基板上具備非揮發性記憶體及電容元件之半導體裝置小型化。
下述實施形態中，雖為了方便在必要時分割為複數之部分或實施形態予以說明，但除了特別指出之情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、詳細說明、補充說明等關係。
此外，下述實施形態中，在提及要素的數目等（包括個數、數值、量、範圍等）之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定於該特定數目，可為特定數目以上亦可為以下。
進一步，下述實施形態中，其構成要素（亦包含要素步驟等），除了特別指出之情況及原理上明顯被視為必須之情況等以外，自然可說是並非為必要。
同樣地，下述實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者。此一條件，對於上述數值及範圍亦相同。
此外，在用於說明實施形態的全部附圖中，對於相同構件原則上給予相同符號，並省略其重複的說明。另，為了使附圖容易理解，而有即便為俯視圖仍給予影線之情況。
（實施形態1） ＜半導體晶片的佈置構成例＞ 圖1為，顯示本實施形態1之半導體晶片（半導體裝置）CHP的佈置構成例之圖。本實施形態1之半導體晶片（以下單稱作晶片）CHP，具備CPU100、RAM200、類比電路300、EEPROM400、快閃記憶體500、及I／O電路600。CPU（Central Processing Unit,中央處理器）100，亦稱作中央運算處理裝置，從記憶裝置讀取命令並予以解讀，依據其進行多種各式各樣的運算、控制。RAM（Random Access Memory,隨機存取記憶體）200，可隨機地，亦即隨時讀取儲存之儲存資訊，新寫入儲存資訊。作為RAM，例如使用利用靜態電路之SRAM（Static RAM,靜態隨機存取記憶體）。類比電路300，為處理類比訊號（隨著時間連續改變的電壓或電流之訊號）的電路，例如有放大電路、轉換電路、調變電路、振盪電路、及電源電路等。
EEPROM（Electrically Erasable Programmable Read Only Memory,電子抹除式可複寫唯讀記憶體）400及快閃記憶體500，為寫入動作及抹除動作皆可進行電性複寫之非揮發性記憶體的一種，亦稱作可電子抹除可程式規劃唯讀記憶體。
此一EEPROM400及快閃記憶體500的記憶單元，例如具有儲存用的MONOS（Metal Oxide Nitride Oxide Semiconductor,金屬氧化氮化氧化半導體）型電晶體、MNOS（Metal Nitride Oxide Semiconductor,金屬氮化氧化半導體）型電晶體。EEPROM400與快閃記憶體500，相對於EEPROM400為例如能夠以位元單位抹除之非揮發性記憶體，快閃記憶體500為例如能夠以字元線單位抹除之非揮發性記憶體。一般而言，於快閃記憶體500，儲存用於以CPU100實行各種處理之程式等。相對於此，於EEPROM400，儲存複寫頻率高的各種資料。EEPROM400或快閃記憶體500，具有將複數之非揮發性記憶體單元行列狀地配置之記憶單元陣列、位址緩衝器、行解碼器、列解碼器、驗證感測放大電路、感測放大器電路、及寫入電路等。
I／O（Input／Output,輸入／輸出）電路600，係輸出入電路，為用於進行下述輸出入的電路：從晶片CHP內往與晶片CHP之外部連接的機器輸出資料、從與晶片CHP之外部連接的機器往晶片CHP內輸入資料。
本實施形態1的半導體裝置，具備記憶單元陣列與邏輯電路區。於記憶單元陣列，行列狀地配置複數之非揮發性記憶體單元。另一方面，於邏輯電路區，形成CPU100、RAM200、類比電路300、I／O電路600、及記憶體（EEPROM400或快閃記憶體500）之位址緩衝器、行解碼器、列解碼器、驗證感測放大電路、感測放大電路、及寫入電路等。
＜半導體裝置的構造＞ 圖2為圖1之晶片CHP的記憶單元陣列MR之要部俯視圖，圖3為圖2之記憶單元陣列MR的記憶單元MC之放大俯視圖，圖4為圖2的X1－X1線之剖面圖，圖5為圖2的X2－X2線之剖面圖，圖6為圖2的Y1－Y1線之剖面圖，圖7為圖2的Y2－Y2線之剖面圖。另，X、Y表示俯視時彼此交叉（宜為垂直）的2個方向。此外，俯視係指從與半導體基板1的主面垂直之方向觀察的情況。此外，圖2及圖3為俯視圖，但為了容易理解而對控制閘極電極CG給予影線。
如圖2所示，於記憶單元陣列（記憶體區）MR中，例如，在由p型單晶矽構成之半導體基板（以下單稱作基板）1的主面，將往X方向（第3方向）延伸之複數之鰭（第1突出部）FA，沿著Y方向（第2方向）等間隔地配置。各鰭FA，以在Y方向具有既定寬度之俯視時呈帶狀的圖案形成。此外，各鰭FA，係以基板1之一部分形成。亦即，如圖6及圖7所示，各鰭FA，係以從基板1的主面往與基板1的主面垂直之方向（第1方向）突出的直方體形狀之突出部（凸部）構成。各鰭FA，形成在基板1之上部的p型井PW1內。p型井PW1，係於基板1之上部，例如導入如磷（P）或砷（As）等雜質藉以形成。
如圖5～圖7所示，以分離部STI包圍各鰭FA的足部（下部）側之周圍，以分離部STI分離各鰭FA間。分離部STI，例如係以溝型之分離部形成，於形成在基板1的主面之溝內，例如嵌入如氧化矽膜等絕緣膜而形成。換而言之，從分離部STI露出的鰭FA，成為形成基板1之主動區的部分。亦即，鰭FA，係形成記憶單元MC所用之主動區。此外，於各鰭FA，將複數之記憶單元MC以沿著X方向鄰接之狀態配置。
此外，如圖2所示，於記憶單元陣列MR中，在基板1上，將往Y方向延伸之複數之控制閘極電極（第1閘極電極）CG及複數之記憶閘極電極（第2閘極電極）MG，以對複數之鰭FA交叉的狀態配置。控制閘極電極CG及記憶閘極電極MG，以在X方向具有既定寬度之俯視時呈帶狀的圖案形成，以隔著閘極絕緣膜Gim於X方向鄰接之狀態配置。
如圖2～圖4所示，各記憶單元MC，例如以分離閘極式記憶單元構成，具備：控制閘極電極CG、記憶閘極電極MG、閘極絕緣膜Git與Gim、汲極區（第1半導體區）MD、及源極區（第2半導體區）MS。
記憶單元MC的控制閘極電極CG，例如由如導入既定雜質之多晶矽膜等導體膜形成。如圖4及圖6所示，在控制閘極電極CG，與鰭FA的表面（主面及與其交叉的側面）之間，形成閘極絕緣膜（第1閘極絕緣膜）Git。藉由此閘極絕緣膜Git，使控制閘極電極CG與基板1絕緣。閘極絕緣膜Git，例如由氧化矽膜形成，其膜厚例如為2nm。閘極絕緣膜Git，例如藉由將鰭FA的表面（主面及側面）熱氧化而形成。
另一方面，記憶單元MC的記憶閘極電極MG，例如由如導入既定雜質之多晶矽膜等導體膜形成。如圖3～圖5及圖7所示，在記憶閘極電極MG與鰭FA的表面之間、及記憶閘極電極MG與控制閘極電極CG之間，形成閘極絕緣膜（第2閘極絕緣膜）Gim。藉由此閘極絕緣膜Gim，使記憶閘極電極MG，與控制閘極電極CG及基板1絕緣。
閘極絕緣膜Gim，例如係將3層絕緣膜i1～i3疊層而形成，形成為較上述閘極絕緣膜Git更厚。絕緣膜i1，例如由氧化矽膜形成，其膜厚例如為4～5nm。此絕緣膜i1，例如藉由將鰭FA的表面熱氧化而形成。其上方之絕緣膜i2，例如由氮化矽膜構成，其膜厚例如為7～10nm。此絕緣膜i2，為電荷儲存部（電荷儲存層）。進一步，其上方之絕緣膜i3，例如由氧化矽膜形成，其膜厚例如為5nm。絕緣膜i3，亦可取代氧化矽膜，例如以厚度9nm程度之氮氧化矽膜形成。另，絕緣膜i2、i3，例如藉由CVD（Chemical Vapor Deposition,化學氣相沉積）法形成。
記憶單元MC的汲極區MD及源極區MS，如圖2及圖3所示，在鰭FA中以包夾控制閘極電極CG及記憶閘極電極MG的方式形成。另，記憶單元MC之通道長，成為在X方向相鄰的汲極區MD與源極區MS之間的距離。此外，記憶單元MC之通道寬，成為和控制閘極電極CG及記憶閘極電極MG相對向之鰭FA的主面Y方向之長度、與鰭FA的2個側面之高度的和。
汲極區MD，形成於在X方向相鄰的2個控制閘極電極CG之間，成為在X方向相鄰的2個記憶單元MC彼此所共用。此外，共用汲極區MD之2個記憶單元MC，以汲極區MD為中心而於X方向呈鏡面對稱地配置。
此外，源極區MS，形成於在X方向相鄰的2個記憶閘極電極MG之間，成為在X方向相鄰的2個記憶單元MC彼此所共用。此外，共用源極區MS之2個記憶單元MC，以源極區MS為中心而於X方向呈鏡面對稱地配置。
此外，如圖4所示，汲極區MD，具備n－ 型半導體區MD1及n＋ 型半導體區MD2，形成在從分離部STI、控制閘極電極CG、記憶閘極電極MG及閘極絕緣膜Gim露出的鰭FA之全域。
此外，源極區MS，具備n－ 型半導體區MS1及n＋ 型半導體區MS2，形成在從分離部STI、控制閘極電極CG、記憶閘極電極MG、及閘極絕緣膜Gim露出的鰭FA之全域。
此外，如圖4～圖7所示，於控制閘極電極CG及記憶閘極電極MG的單側側面，例如形成由氧化矽膜構成之側壁間隔件SW。進一步，於基板1上方，從下層依序沉積絕緣膜LiF及層間絕緣膜IF1、IF2。
絕緣膜LiF，例如由氮化矽膜（取蝕刻選擇比相對於層間絕緣膜IF1、IF2較大的材料）構成，以覆蓋鰭FA的表面（主面及側面）、分離部STI的頂面、及側壁間隔件SW的側面之方式沉積。此絕緣膜LiF，形成為較層間絕緣膜IF1、IF2更薄。
層間絕緣膜IF1、IF2，例如由氧化矽膜形成。下層的層間絕緣膜IF1，具有使鰭FA、控制閘極電極CG、及記憶閘極電極MG等所造成之基板1S的主面之段差消失（即平坦化）的功能；層間絕緣膜IF1的頂面，與控制閘極電極CG及記憶閘極電極MG的頂面幾近一致。
於此層間絕緣膜IF2上，形成如圖2及圖4所示之源極線SL及位元線BL等配線。源極線SL，例如由金屬形成，通過形成於在層間絕緣膜IF2、IF1及絕緣膜LiF穿孔的接觸洞CT內之栓塞電極PG，而與汲極區MD電性連接。另一方面，位元線BL，例如由金屬形成，通過形成於在層間絕緣膜IF2、IF1及絕緣膜LiF穿孔的接觸洞CT內之栓塞電極PG，而與源極區MS電性連接。源極線SL，宜以與位元線BL相異之配線層的配線形成。
接著，圖8為圖1之晶片CHP的電容元件區CR之要部俯視圖，圖9為圖8的區域A1之放大俯視圖，圖10為圖8的X3－X3線之剖面圖，圖11為圖8的X4－X4線之剖面圖，圖12為圖8的Y3－Y3線之剖面圖，圖13為圖8的Y4－Y4線之剖面圖。另，圖8及圖9雖為俯視圖，但為了容易理解，對於電容元件CD中之在與上述控制閘極電極CG相同的形成步驟時以相同導體膜形成之電容電極CE1，給予與控制閘極電極CG相同的影線。
如圖8所示，於電容元件區CR中，在基板1的主面，將往X方向延伸之複數之鰭（第2突出部）FB，沿著Y方向等間隔地配置。各鰭FB，以在Y方向具有既定寬度之俯視時呈帶狀的圖案形成。此外，各鰭FB，與上述鰭FA同時形成，與鰭FA同樣地，以基板1之一部分形成。亦即，如圖12及圖13所示，各鰭FB，係以從基板1的主面往與基板1的主面垂直之方向（第1方向）突出的直方體形狀之突出部（凸部）構成。各鰭FB，形成在基板1之上部的p型井PW2內。p型井PW2，係於基板1之上部，例如導入如磷（P）或砷（As）等雜質藉以形成。
如圖11～圖13所示，與上述鰭FA同樣地，以分離部STI包圍各鰭FB的足部（下部）側之周圍，以分離部STI分離各鰭FB間。換而言之，從分離部STI露出的鰭FB，成為形成基板1之主動區的部分。亦即，鰭FB，為形成電容元件所用之主動區。
此外，如圖8所示，於電容元件區CR中，在基板1上，將往Y方向延伸的複數之電容電極CE1、CE2，以對複數之鰭FB交叉之狀態配置。電容電極CE1、CE2，為形成電容元件CD的一對電極，以沿著X方向交互鄰接之狀態配置。於相鄰的電容電極CE1、CE2之間，配置電容絕緣膜Ci。另，在此例中，複數之電容電極CE1之一端，與和此等複數之電容電極CE1交叉的共通之電容電極CE1相連接。然則，複數之電容電極CE1亦可不以其一端連接，而以上層的配線連接。
電容元件CD之電容電極（第1電容電極）CE1，係在與上述控制閘極電極CG相同的形成步驟時以相同導體膜形成。亦即，電容電極CE1，例如由如導入既定雜質之多晶矽膜等導體膜形成。此外，電容電極CE1之寬度（短方向尺寸），例如與控制閘極電極CG之寬度（短方向尺寸）相同。
此外，如圖10及圖12所示，在鰭FB的表面（主面及與其交叉的側面）與電容電極CE1之間，形成絕緣膜ig。此絕緣膜ig，在與上述控制閘極電極CG下之閘極絕緣膜Git相同的形成步驟時以相同絕緣膜形成。亦即，絕緣膜ig，例如係由藉由將鰭FB的表面（主面及側面）熱氧化而形成之氧化矽膜所構成，其膜厚例如為2nm。然則，電容元件CD之電容電極CE1，雖因絕緣膜ig而未與基板1直接連接，但通過基板1之上層的配線（未圖示），而與基板1之P型井PW2電性連接。
另一方面，電容元件CD之電容電極（第2電容電極）CE2，在與上述記憶閘極電極MG相同的形成步驟時以相同導體膜形成。亦即，電容電極CE2，例如由如導入既定雜質之多晶矽膜等導體膜形成。此外，電容電極CE2之寬度（X方向尺寸、短方向尺寸），例如與記憶閘極電極MG之寬度（X方向尺寸、短方向尺寸）相同。
此外，如圖9～圖11及圖13所示，在電容電極CE2與鰭FB的表面之間、及電容電極CE2與電容電極CE1之間，形成電容絕緣膜Ci。藉由此電容絕緣膜Ci，使電容電極CE2，與電容電極CE1及基板1絕緣。此電容絕緣膜Ci，在與上述閘極絕緣膜Gim相同的形成步驟時以相同絕緣膜形成。亦即，電容絕緣膜Ci，例如，以3層絕緣膜i1～i3之疊層構造形成。亦即，絕緣膜i1，例如由氧化矽膜構成，其膜厚例如為4～5nm。此絕緣膜i1，例如係藉由將鰭FB的表面等熱氧化而形成。其上方之絕緣膜i2，例如由氮化矽膜構成，其膜厚例如為7～10nm。進一步，其上方之絕緣膜i3，例如由氧化矽膜構成，其膜厚例如為5nm。絕緣膜i3，亦可取代氧化矽膜，例如以厚度9nm程度之氮氧化矽膜（SiON膜）形成。此外，例如亦可將絕緣膜i2以HfSiO形成，將絕緣膜i3以AlO形成。藉由將電容絕緣膜Ci以閘極絕緣膜Gim構成，而可使電容絕緣膜Ci中包含介電常數較氧化矽膜更高之氮化矽膜等，故可增加每單位面積的電容元件CD之電容。
如此地，本實施形態1中，藉由將電容電極CE1、CE2、絕緣膜ig、及電容絕緣膜Ci，以與控制閘極電極CG、記憶閘極電極MG、閘極絕緣膜Git、及閘極絕緣膜Gim相同的形成步驟形成，而可簡化半導體裝置之製程。
於此電容元件區CR中，在基板1的主面上，與上述內容同樣地，從下層依序沉積絕緣膜LiF及層間絕緣膜IF1、IF2。此處，絕緣膜LiF，形成為覆蓋鰭FB的表面（主面及側面）、分離部STI的頂面、及側壁間隔件SW的側面。此外，層間絕緣膜IF1，具有使鰭FB、及電容電極CE1與CE2等所造成之基板1S的主面之段差消失（即平坦化）的功能；層間絕緣膜IF1的頂面，與電容電極CE1、CE2的頂面幾近一致。
此外，圖14之左側係電容元件CD的電容之說明圖，為圖10之要部放大剖面圖；圖14之右側係電容元件CD的電容之說明圖，為圖13之要部放大剖面圖；圖15為電容元件CD之單位電路圖。另，圖14中為了容易觀看附圖而省略電容絕緣膜Ci的影線。
如圖14所示，本實施形態1中，電容元件CD的電容，具有電容電極CE2與電容電極CE1之間的電容CL、及電容電極CE2與基板1之間的電容CV（CV1、CV2）。特別是，關於電容CV，如圖14之右側所示，不僅形成電容電極CE2與鰭FB的主面之間的電容CV1，亦形成電容電極CE2與鰭FB的側面之間的電容CV2。此外，如圖15所示，在電容電極CE1及p型井PW2（基板1），與電容電極CE2之間，並聯連接電容元件CD的電容CV、CL。藉由此等構造，相較於未在電容元件區CR配置鰭FB的情況，可增加電容元件CD之每單位面積的電容。因此，可減小電容元件CD之平面面積，故可減小晶片CHP之平面面積（晶片尺寸）。因此，可降低半導體裝置的成本。
此外，圖16之左側為將電容元件CD的複數之電容電極CE1之鄰接間隔、與記憶單元MC的複數之控制閘極電極CG之鄰接間隔予以比較顯示的基板1之要部剖面圖。
本實施形態1中，將電容電極CE1與控制閘極電極CG的圖案，利用相同曝光遮罩轉印，因而一般從避免圖案轉印時之尺寸變動的觀點等來看，考慮使電容電極CE1之鄰接間隔與控制閘極電極CG之鄰接間隔相等。從此觀點來看，亦可使構成電容元件CD的複數之電容電極CE1之鄰接間隔、與構成記憶單元MC的複數之控制閘極電極CG之鄰接間隔相等。本實施形態1中，在考慮此一觀點後，仍使電容元件CD的複數之電容電極CE1之鄰接間隔d1，較記憶單元MC的複數之控制閘極電極CG之鄰接間隔d2更小。藉此，增加可配置於電容元件區CR之電容電極CE1、CE2的數目，故可增加電容元件CD之每單位面積的電容。然則，若電容電極CE1之鄰接間隔d1過小，則變得無法在相鄰的電容電極CE1之間嵌入電容電極CE2及電容絕緣膜Ci。因而，本實施形態1中，將電容電極CE1之鄰接間隔d1設定為電容絕緣膜Ci的3倍以上。藉此，可於相鄰的電容電極CE1之間嵌入電容電極CE2及電容絕緣膜Ci。
此外，圖16之右側為將配置於電容元件區CR的複數之鰭FB之鄰接間隔、與配置於記憶單元陣列MR的複數之鰭FA之鄰接間隔予以比較顯示的基板1之要部剖面圖。
本實施形態1中，將記憶單元陣列MR之鰭FA與電容元件區CR之鰭FB的圖案，利用相同曝光遮罩轉印，因而與上述同樣地，一般從避免圖案轉印時之尺寸變動的觀點等來看，考慮使鰭FA之鄰接間隔與鰭FB之鄰接間隔相等。從此觀點來看，亦可使電容元件區CR的複數之鰭FB之鄰接間隔、與記憶單元陣列MR的複數之鰭FA之鄰接間隔相等。本實施形態1中，在考慮此一觀點後，仍使電容元件區CR的複數之鰭FB之鄰接間隔d3，較記憶單元陣列MR的複數之鰭FA之鄰接間隔更小。藉此，增加可配置於電容元件區CR之鰭FB的數目，故可增加電容元件CD之每單位面積的電容。然則，若鰭FB之鄰接間隔d3過小，則變得無法於相鄰的鰭FB之間嵌入電容電極CE1、CE2及電容絕緣膜Ci。因而，本實施形態1中，使鰭FB之鄰接間隔d3為電容絕緣膜Ci的3倍以上。藉此，可於相鄰的鰭FB之間嵌入電容電極CE1、CE2及電容絕緣膜Ci。
此外，上述之說明，係對於使控制閘極電極CG之寬度（X方向尺寸），與電容電極CE1之寬度（X方向尺寸）相等的情況進行說明。其理由，與上述說明相同，係因將控制閘極電極CG與電容電極CE1的圖案以相同曝光遮罩轉印，因而避免圖案轉印時之尺寸變動的觀點等。此一情況，在考慮此一觀點後，仍使電容電極CE1之寬度，較控制閘極電極CG之寬度更小亦可。藉此，增加可配置於電容元件區CR之電容電極CE1、CE2的數目，故可增加電容元件CD之每單位面積的電容。
此外，亦可使從鰭FB的主面至電容電極CE1、CE2的頂面之長度（厚度、高度）、及從鰭FB的側面至電容電極CE1、CE2的側面之長度（厚度），較電容電極的X方向（短方向尺寸）之寬度更長（厚、高）。藉此，能夠以不增加電容元件CD之占有面積的方式增加電容電極CE1、CE2間之對向面積，故可增加電容元件CD之每單位面積的電容。
此外，圖17～圖20為鰭FA、FB之放大剖面圖。本實施形態1中，如圖17所示，使鰭FA、FB的形狀為直方體形狀，但鰭FA、FB的形狀並未限定為直方體形狀，可進行各種變更。例如，如圖18所示，亦可使鰭FA、FB之突出端部的角部具有圓弧（斜度）。藉此，可抑制電場集中於鰭FA、FB之突出端部的角。因此，可改善記憶單元MC與電容元件CD之可靠度，可改善記憶單元MC與電容元件CD之壽命。
此外，例如，如圖19所示，亦可使鰭FB之突出端部的角具有圓弧，且以鰭FB之寬度（短方向尺寸）隨著從鰭FB之足部朝向突出端部逐漸變小的方式，使鰭FB的兩側面（長邊方向側面）對基板1的主面傾斜。此一情況，藉由圖18的構造，可抑制電場集中於鰭FA、FB之突出端部的角。因此，可進一步改善電容元件CD之可靠度，可進一步改善電容元件CD之壽命。此外，較圖17的構造更為增加電容電極CE2與鰭FB之對向面積，故可增加電容元件CD的電容。
此外，例如，亦可如圖20所示，於鰭FB的表面形成複數之微小突起（凹凸）。藉此，較圖17～圖19的構造更為增加電容電極CE2與鰭FB之對向面積，故可增加電容元件CD的電容。另，鰭FB之微小突起，例如由矽（Si）構成，可藉由CVD法等形成。
此外，圖21～圖24為電容元件CD之電容電極CE1、CE2的變形例之要部剖面圖。本實施形態1中，雖將電容電極CE1、CE2，例如以低電阻之多晶矽膜的單體膜形成，但並未限定於此一形態，可進行各種變更。例如，如圖21所示，亦可將電容電極CE1、CE2，以如低電阻之多晶矽膜等導體膜CF1、CF2，及形成於其上部之矽化物層SS的疊層構造構成。藉此，可降低電容電極CE1、CE2與配線之接觸電阻。此外，亦可降低電容電極CE1、CE2之電阻。矽化物層SS，例如由鈦（Ti）、鎳（Ni）、鈷（Co）或鉑（Pt）與矽（Si）的化合物形成。電容電極CE1、CE2之矽化物層SS，例如，可於在記憶單元陣列MR的控制閘極電極CG及記憶閘極電極MG（或控制閘極電極CG、記憶閘極電極MG、源極區MS、及汲極區MD）之上部形成矽化物層SS時同時形成。
此外，如圖22所示，亦可將電容電極CE1，以導體膜CF1與其上部之矽化物層SS的疊層構造構成，並將電容電極CE2，例如以如鎢或鋁等之金屬膜形成。藉此，除了獲得在圖21之情況得到的效果以外，可進一步降低電容電極CE2與配線之接觸電阻。此外，可進一步降低電容電極CE2之電阻。進一步，可抑制電容電極CE2之空乏化，故可增加電容電極CE1、CE2之間的電容。另，電容電極CE2，例如，可於在形成記憶單元陣列MR的記憶閘極電極MG時同時形成。
此外，如圖23所示，亦可與圖22之情況相反，將電容電極CE2，以導體膜CF2與其上部之矽化物層SS的疊層構造構成，並將電容電極CE1，例如以如鎢或鋁等之金屬膜形成。藉此，除了獲得在圖21之情況得到的效果以外，可進一步降低電容電極CE1與配線之接觸電阻。此外，可進一步降低電容電極CE1之電阻。進一步，可抑制電容電極CE1之空乏化，故可增加電容電極CE1、CE2之間的電容。另，電容電極CE1，例如，可於在形成記憶單元陣列MR的控制閘極電極CG時同時形成。
進一步，如圖24所示，亦可將電容電極CE1、CE2，例如以如鎢或鋁等之金屬膜形成。藉此，除了獲得在圖21之情況得到的效果以外，可進一步降低電容電極CE1、CE2與配線之接觸電阻。此外，可進一步降低電容電極CE1、CE2之電阻。進一步，可抑制電容電極CE1、CE2之空乏化，故可進一步增加電容電極CE1、CE2之間的電容。另，電容電極CE1、CE2，例如，可於在形成記憶單元陣列MR的控制閘極電極CG及記憶閘極電極MG時同時形成。
此外，圖25的左側為電容元件之具體的配置例之俯視圖，圖25的右側為圖25的左側區域A2之放大俯視圖。
電容電極CE1、CE2，例如，形成為俯視時呈梳齒狀，以彼此之梳齒咬合的狀態配置。藉此，可改善電容電極CE1、CE2之配置密度，故可增加電容元件CD之每單位面積的電容。
電容電極CE1，通過複數之接觸洞CT內之栓塞電極PG，而與上層的配線WL1電性連接。配線WL1，例如由金屬形成。對配線WL1，例如供給0V的電壓。
另一方面，電容電極CE2，通過複數之接觸洞CT內之栓塞電極PG，而與上層的配線WL2電性連接。配線WL2，與上述配線WL1同樣地由金屬形成，但與配線WL1絕緣。對此配線WL2，例如供給0～VCC的電壓。
此外，於電容電極CE2之一部分形成中空區域，在該中空區域內，將形成電容電極CE1所用之導體膜CF1以孤立的狀態配置。此導體膜CF1，並未與電容電極CE1電性連接。此導體膜CF1，係為了使將電容電極CE2與配線WL2連接的接觸洞CT內之栓塞電極PG的連接性良好而設置。另，將配線WL2與電容電極CE2電性連接的接觸洞CT內之栓塞電極PG，可與導體膜CF1電性連接，亦可不與其連接。
此外，在電容電極CE1、CE2之與梳齒咬合的區域，以對該梳齒交叉的狀態配置複數之鰭FB1（FB）。藉此，可如同上述地增加電容元件CD之每單位面積的電容。另，圖25中為了容易觀看附圖而例示配置2條鰭FB1之情況，但並未限定於此一形態，亦可配置2條以上。
此外，於電容電極CE1、CE2的Y方向兩側，亦以包夾電容電極CE1、CE2之方式配置往X方向延伸的鰭FB2（FB）。此等鰭FB2，通過複數之接觸洞CT內之栓塞電極PG，而與上述配線WL1電性連接。藉此，可將電容電極CE1，與基板1之P型井PW2電性連接，並固定基板1之P型井PW2的電位。
此外，圖26為電容元件之應用例的電荷泵電路之電路圖。快閃記憶體之情況，在資料的寫入、抹除及讀取時，須為較電源電壓VCC更高的電壓。因此，須有將電源電壓VCC升壓而產生高電壓之升壓電路。於升壓電路，使用圖26例示的稱作電荷泵電路CPC之電路。電荷泵電路CPC，係將單位電路多階段地串聯連接藉以構成，單位電路包含電容元件CX、及二極體連接法之複數之電場效應電晶體Qd。各電場效應電晶體Qd之汲極，與電容元件CX的一方之電容電極電性連接。對電容元件CX的另一方之電容電極，輸入時脈訊號。每當電位升壓時，將儲存在電容元件CX的電荷於每個時脈訊號往下一階段傳遞，藉以使輸出之容量性負載的電位上升。
然則，電荷泵電路CPC中，在必須為高的升壓電壓之情況，必須增加上述單位電路（以電容元件CX、及二極體連接法之電場效應電晶體Qd構成）的階段數，故電荷泵電路CPC之占有面積增大。
因而，本實施形態1中，藉由將此電荷泵電路CPC的電容元件CX，以上述本實施形態1的電容元件CD構成，即便在獲得大的升壓電壓之情況，仍可減少單位電路的階段數。藉此，可縮小電荷泵電路CPC之占有面積，故可縮小晶片尺寸。然則，電荷泵電路，並未限定於圖26所例示的構成，可進行各種變更。此外，本實施形態1的電容元件CD之應用處，並未限定於電荷泵電路的電容元件，可進行各種應用，例如，亦可應用於在供給電源電壓VCC所用的配線與供給基準電壓（GND，例如0V）所用的配線之間電性連接的旁路電容器等。
＜關於半導體裝置之製造方法例＞ 圖27～圖62為，本實施形態之半導體裝置的製程中之基板1的要部剖面圖。另，以下剖面圖中，X1－X1、X2－X2、Y1－Y1、Y2－Y2、X3－X3、X4－X4、Y3－Y3、及Y4－Y4的表示，係顯示和各製程中之圖2的X1－X1線、X2－X2線、Y1－Y1線、及Y2－Y2線，與圖8的X3－X3線、X4－X4線、Y3－Y3線、及Y4－Y4線相當處之剖面圖。
如圖27所示，例如，對於具有1～10Ωcm程度之比電阻的由p型單晶矽等構成之基板1，藉由以離子注入法等導入如硼等雜質，而於基板1之上部形成p型井PW1、PW2。
而後，藉由對基板1施行熱氧化處理等，而於基板1的主面，例如形成膜厚為2～10nm程度的由氧化矽膜等構成之絕緣膜2。其後，於絕緣膜2上，例如藉由CVD法等沉積膜厚為20～100nm程度的由氮化矽膜構成之絕緣膜3。
接著，於絕緣膜3上，藉由CVD法等沉積非晶矽膜後，圖案化為期望的形狀，於絕緣膜3上形成由非晶矽膜構成之遮罩膜4。遮罩膜4的膜厚，例如為20～200nm。於此遮罩膜4之兩端，形成鰭FA、FB，故可藉由遮罩膜4之寬度，決定相鄰的鰭FA之間隔及相鄰的鰭FB之間隔。此處，使鰭FB之鄰接間隔，較鰭FA之鄰接間隔更小。
而後，以覆蓋遮罩膜4的頂面及側面之方式，於基板1上，例如藉由CVD法等沉積膜厚為10～40nm之氧化矽膜後，對該氧化矽膜施行非等向性乾蝕刻，於遮罩膜4的側壁上形成硬罩膜5。硬罩膜5之寬度（短方向尺寸），例如成為10～40nm。此硬罩膜5之寬度，成為鰭FA、FB之寬度。因此，在使硬罩膜5之任一為遮罩的狀態下，藉由對從遮罩露出之硬罩膜5施行濕蝕刻，亦可改變硬罩膜5之寬度，改變鰭FA、FB之寬度。
接著，去除遮罩膜4後，如圖28所示，將留下的硬罩膜5作為蝕刻遮罩，對絕緣膜2、3及基板1施行非等向性乾蝕刻。藉此，如圖29所示，形成俯視時形狀與硬罩膜5相等之絕緣膜2、3及鰭FA、FB。另，將從硬罩膜5露出的區域之基板1，例如下鑿100～250nm，藉而例如可形成具有從基板1的主面算起之高度100～250nm的鰭FA、FB。此處，記憶單元陣列MR的鰭FA之寬度，與電容元件區CR的鰭FB之寬度相等，但亦可改變。此處，鰭FA、FB之寬度，係對前述的控制閘極電極CG或電容電極CE1交叉的方向之長度。形成鰭FA、FB後，將硬罩膜5去除。
接著，將由氧化矽膜等構成之絕緣膜沉積於基板1上後，對此絕緣膜施行CMP（Chemical Mechanical Polishing,化學機械研磨）處理直至絕緣膜3的頂面露出為止。藉此，如圖30所示，以於基板1上嵌入相鄰的鰭FA、FB之間的方式形成絕緣膜6後，將絕緣膜3、2依序去除。
接著，藉由對絕緣膜6施行蝕刻處理，而如圖31～圖34所示，使絕緣膜6的主面往高度方向後退（下降）。藉此，使鰭FA、FB的表面（主面及與其交叉的側面）之一部分從絕緣膜6露出，並於記憶單元陣列MR及電容元件區CR形成以絕緣膜6構成之分離部STI（參考圖32～圖34）。此處，在記憶單元陣列MR與電容元件區CR，絕緣膜6之後退量相等，故鰭FA、FB之露出高度亦相等。為了改變鰭FA、FB之高度，於遮蓋記憶單元陣列MR或電容元件區CR之任一方側的狀態下施行蝕刻處理，蝕刻露出之絕緣膜6即可。
而後，藉由對基板1施行熱氧化處理，而如圖35～圖38所示，於露出之鰭FA、FB的表面（主面及側面），例如形成膜厚為2nm程度的由氧化矽膜構成之絕緣膜7。
接著，於基板1的主面上，以覆蓋分離部STI及絕緣膜7的方式，藉由CVD法等沉積鰭FA、FB之高度以上的膜厚之導體膜（第1導體膜）CF1後，藉由對該導體膜CF1施行CMP處理，而形成具有平坦主面之導體膜CF1。導體膜CF1，例如由低電阻之多晶矽膜形成。另，在對於導體膜CF1之CMP步驟中，於鰭FA、FB的主面上留下導體膜CF1。
而後，於導體膜CF1的主面上，藉由CVD法等沉積絕緣膜9。絕緣膜9，例如由氮化矽膜形成。其後，於絕緣膜9上，選擇性地形成光阻膜PR1。光阻膜PR1，在記憶單元陣列MR中，具有覆蓋控制閘極電極CG的形成區域，並露出其以外的區域之圖案。進一步，光阻膜PR1，在電容元件區CR中，具有覆蓋一方的電容電極CE1之圖案。
其後，如圖39～圖42所示，將光阻膜PR1作為蝕刻遮罩，對絕緣膜9及導體膜CF1施行乾蝕刻處理，將從光阻膜PR1露出之絕緣膜9及導體膜CF1去除。藉此，於記憶單元陣列MR形成控制閘極電極CG（CF1）及閘極絕緣膜Git（7），並於電容元件區CR形成電容電極CE1（CF1）及絕緣膜ig（7）。另，光阻膜PR1，在將絕緣膜9圖案化後，或將絕緣膜9及導體膜CF1圖案化後去除。
接著，如圖43～圖46所示，於基板1上形成絕緣膜10。亦即，首先，藉由對基板1施行熱氧化處理，而於鰭FA、FB的表面（主面及側面）等，例如形成膜厚為4～5nm程度之氧化矽膜後，於其上方，例如藉由CVD法等沉積膜厚為7～10nm程度之氮化矽膜。其後，於其上方，例如，藉由CVD法等沉積膜厚為5nm程度之氧化矽膜。如此地，形成具有3層絕緣膜之絕緣膜10。絕緣膜10中的第1層絕緣膜之厚度，較閘極絕緣膜Git、絕緣膜ig更厚。絕緣膜10中的第3層絕緣膜，亦可取代氧化矽膜，而例如以厚度9nm程度之氮氧化矽膜形成。亦可將絕緣膜10的第2層絕緣膜以HfSiO形成，將第3層絕緣膜以AlO形成。
接著，如圖47～圖50所示，於基板1上（絕緣膜10上），例如藉由CVD法等沉積由低電阻的多晶矽膜構成之導體膜（第2導體膜）CF2。使導體膜CF2之高度，為控制閘極電極CG與絕緣膜9的疊層體之高度、電容電極CE1與絕緣膜9的疊層體之高度、及鰭FA、FB之高度以上。此一階段的導體膜CF2之膜厚，例如為200nm程度。
而後，如圖51～圖54所示，對導體膜CF2施行CMP處理，藉由使控制閘極電極CG及電容電極CE1上之絕緣膜10露出，而於鄰接的複數之控制閘極電極CG之間及鄰接的複數之電容電極CE1之間，形成導體膜CF2。在此CMP處理後，於鰭FA、FB上留下導體膜CF2。
其後，藉由對導體膜CF2施行蝕刻處理，而降低導體膜CF2的頂面之高度。此時，使控制閘極電極CG及電容電極CE1上之絕緣膜9作為蝕刻阻擋層而作用，蝕刻處理後，亦於控制閘極電極CG及電容電極CE1上留下絕緣膜9。此一蝕刻處理後之導體膜CF2的頂面之高度，例如，與控制閘極電極CG及電容電極CE1的頂面之高度幾近相等。
接著，於基板1上，例如藉由CVD法等沉積由氮化矽膜構成之絕緣膜後，藉由對該絕緣膜施行非等向性乾蝕刻處理，而如圖55～圖58所示，於控制閘極電極CG及電容電極CE1上之絕緣膜9的側面，形成遮罩膜13。
此處，圖55及圖56之左側（記憶單元陣列MR）中，彼此鄰接的控制閘極電極CG之鄰接間隔寬，故在彼此鄰接之相鄰的控制閘極電極CG之間形成未以遮罩膜13被覆的區域。相對於此，圖55及圖56之右側（電容元件區CR）中，彼此鄰接的電容電極CE1之鄰接間隔窄，故以遮罩膜13被覆相鄰的電容電極CE1之間的區域。
而後，對從絕緣膜9及遮罩膜13露出之導體膜CF2施行蝕刻處理而將其去除。藉此，如圖59～圖62所示，在記憶單元陣列MR中，於控制閘極電極CG之側壁，隔著絕緣膜10，形成以導體膜CF2形成之記憶閘極電極MG及間隔件SPm。另一方面，在電容元件區CR中，於電容電極CE1之側壁，隔著絕緣膜10，形成以導體膜CF2形成之電容電極CE2及間隔件SPc。另，間隔件SPm、SPc，為與記憶閘極電極MG及電容電極CE2同樣的構造，但在後述步驟去除，故使其為與記憶閘極電極MG及電容電極CE2不同的名稱。此外，於控制閘極電極CG及電容電極CE1的頂面，留下絕緣膜9。
接著，於基板1上，藉由微影形成光阻膜PR2。光阻膜PR2，形成為使間隔件SPm、SPc等不需要的部分露出，覆蓋其以外的部分。而後，將光阻膜PR2作為蝕刻遮罩，例如藉由施行濕蝕刻處理，而將從光阻膜PR2露出之間隔件SPm、SPc等不需要的部分蝕刻去除。
其後，將從記憶閘極電極MG及電容電極CE2露出的區域之絕緣膜10，例如，藉由濕蝕刻處理而去除。藉此，記憶單元陣列MR中，在記憶閘極電極MG與鰭FA之間、及記憶閘極電極MG與控制閘極電極CG之間，形成以絕緣膜10形成的閘極絕緣膜Gim。另一方面，電容元件區CR中，在電容電極CE2與基板1（鰭FB）之間、及電容電極CE2與電容電極CE1之間，形成以絕緣膜10形成的電容絕緣膜Ci。
接著，形成覆蓋電容元件區CR之光阻膜（未圖示）後，例如藉由離子注入法等，將如砷（As）或磷（P）等n型雜質往鰭FA內導入。其後，將電容元件區CR之光阻膜去除後，藉由對基板1施行熱處理，而如圖4所示，於鰭FA內形成n－ 型半導體區MD1、MS1。n－ 型半導體區MD1、MS1，對控制閘極電極CG及記憶閘極電極MG以自對準方式形成。
接著，於基板1上，例如，沉積由氧化矽膜或氮化矽膜或其等的疊層膜構成之絕緣膜後，對該絕緣膜施行非等向性乾蝕刻。藉此，如圖4～圖7所示，在記憶單元陣列MR中，於控制閘極電極CG、記憶閘極電極MG之側壁，形成側壁間隔件SW。同時，如圖10～圖13所示，在電容元件區CR中，於電容電極CE1之側壁，形成側壁間隔件SW。
接著，將控制閘極電極CG、記憶閘極電極MG及側壁間隔件SW作為遮罩，例如以離子注入法等將如砷（As）或磷（P）等n型雜質，往鰭FA導入，藉以如圖4所示，形成n＋ 型半導體區MD2、MS2。藉此，形成記憶單元MC的源極區MS及汲極區MD。而後，經由配線形成步驟而製造半導體裝置。
（實施形態2） 參考圖63及圖64，對本實施形態2的半導體裝置之構造例予以說明。圖63之左側為本實施形態2的半導體裝置之圖8的X4－X4線之剖面圖，圖63之右側為圖63的左側區域A3之放大剖面圖，圖64之左側為本實施形態2的半導體裝置之圖8的Y4－Y4線之剖面圖，圖64之右側為圖64的左側區域A4之放大剖面圖。另，本實施形態2的半導體裝置中，圖8的X3－X3線之剖面圖與圖10相同，圖8的Y3－Y3線之剖面圖與圖12相同。此外，本實施形態2之記憶單元陣列MR的構造，與上述實施形態1相同。此外，圖63及圖64的右側之剖面圖中，為了容易觀看附圖而省略電容絕緣膜Ci的影線。
本實施形態2中，如圖63及圖64之左側所示，在鄰接的複數之鰭FB之間、及最外側之鰭FB的長邊與電容元件CD的外周位置之間（下稱鄰接的鰭FB之間等）中，將電容電極CE2之正下方（電容電極CE2與基板1之間）的分離部STI部分地去除。亦即，將鄰接的複數之鰭FB之間等的電容電極CE2之正下方的分離部STI部分地去除，形成溝T。從溝T的底面露出基板1的主面。而後，在鄰接的複數之鰭FB之間等中，將電容電極CE2的下部（基板1側）嵌入溝T內。亦即，在鄰接的複數之鰭FB之間等中，使電容電極CE2的下部貫通分離部STI而到達至基板1的主面附近。另，鄰接的複數之鰭FB之間的電容電極CE2與基板1（溝T的底面與側面），藉由設置於其等之間的電容絕緣膜Ci而絕緣。
從另一角度來看，本實施形態2的半導體裝置中，在比較電容元件區CR（圖63、圖64）與記憶單元陣列MR（圖5、圖7）之情況，鄰接的複數之鰭FB之間等的電容電極CE2的底面之高度位置，較鄰接的複數之鰭FA之間等的記憶閘極電極MG的底面之高度位置更低。此外，在比較電容元件區CR與記憶單元陣列MR之情況，鄰接的複數之鰭FB之間等的電容電極CE2之長度（鰭FB之突出方向長度：高度），較鄰接的複數之鰭FA之間等的記憶閘極電極MG之長度（鰭FA之突出方向長度：高度）更長（高）。因此，可使鄰接的複數之鰭FB之間等的電容電極CE2與鰭FB之對向面積，較鄰接的複數之鰭FA之間等的記憶閘極電極MG與鰭FA之對向面積更大。
另，鄰接的複數之鰭FB之間等的電容電極CE2之底面，係電容電極CE2中與鰭FB之周圍的基板1相對向之面。此外，鄰接的複數之鰭FA之間等的記憶閘極電極MG的底面，係記憶閘極電極MG中與鰭FB之周圍的基板1相對向之面。
換而言之，本實施形態2中，除了在圖14所示的電容CV、CL以外，如圖63及圖64的右側所示，於鄰接的複數之鰭FB之間等中，在電容電極CE2的底面與基板1的主面（鰭FB周圍之基板1的主面、溝T的底面）之間，形成電容CV3（CV）。進一步，如圖64的右側所示，在電容電極CE2之下部（基板1側）的側面與鰭FB之足部（去除分離部STI之處，即溝T內之部分）的側面之間，形成電容CV4（CV）。因此，可較上述實施形態1更為增加電容元件CD之每單位面積的電容。
接著，參考圖65～圖72，對本實施形態2的半導體裝置之製造方法例予以說明。圖65～圖72為本實施形態2之半導體裝置的製程中之基板1的要部剖面圖。
首先，經由上述實施形態1之以圖27～圖42說明的步驟，形成閘極電極CG及電容電極CE1，其後，將用來形成閘極電極CG及電容電極CE1的光阻膜PR1去除。
而後，如圖65～圖68所示，藉由微影形成光阻膜PR3，其覆蓋記憶單元陣列MR之全域及電容元件區CR之一部分，露出其以外之部分。
其後，如圖69及圖70所示，將光阻膜PR3作為蝕刻遮罩，選擇性地蝕刻從光阻膜PR3露出之分離部STI而將其去除。藉此，於電容元件區CR中，在鄰接的複數之鰭FB之間等形成溝T。從溝T的底面，露出鰭FB的周圍之基板1的主面。另，圖69及圖70的階段下之圖2的X1－X1線及圖8的X3－X3線之剖面圖、圖2的Y1－Y1線及圖8的Y3－Y3線之剖面圖，與圖65及圖67相同，故將其等省略。
此後，經由與上述實施形態1的圖43後所說明之內容同樣的步驟，製造圖63及圖64所示之半導體裝置。
＜實施形態2的變形例＞ 圖71的左側為實施形態2之半導體裝置的變形例之圖8的X4－X4線之剖面圖，圖71的右側為圖71的左側區域A5之放大剖面圖，圖72的左側為實施形態2之半導體裝置的變形例之圖8的Y4－Y4線之剖面圖，圖72的右側為圖72的左側區域A6之放大剖面圖。另，此變形例中，圖8的X3－X3線之剖面圖與圖10相同，圖8的Y3－Y3線之剖面圖與圖12相同。此外，此變形例之記憶單元陣列MR的構造，與上述實施形態1相同。此外，圖71及圖72的右側之剖面圖中為了容易觀看附圖而省略電容絕緣膜Ci的影線。
此變形例中，如圖71及圖72所示，鄰接的複數之鰭FB之間等的溝T，貫通電容電極CE2之下方（電容電極CE2與基板1之間）的分離部STI，形成至較基板1的主面（分離部STI的形成區域面內之基板1的主面）更深之位置。亦即，溝T之深度，較上述實施形態2（參考圖63及圖64）更深。此外，在鄰接的複數之鰭FB之間等中，電容電極CE2的下部（基板1側），貫通分離部STI，到達至較基板1的主面（分離部STI的形成區域面內之基板1的主面）更深之位置。然則，溝T的底部，在p型井PW2的區域內（較p型井PW2與基板1之邊界更淺的位置）終止；電容電極CE2的下部，亦在基板1之P型井PW2的區域內（較p型井PW2與基板1之邊界更淺的位置）終止。另，在鄰接的鰭FB之間等的溝T內中，電容電極CE2與基板1，藉由設置於其等之間的電容絕緣膜Ci絕緣。此一情況，亦使與記憶單元陣列MR與電容元件區CR對比之構成等，與上述實施形態2所說明之構成相同。
此變形例中，除了圖14、圖63、及圖64所示的電容CV、CL以外，進一步如圖71及圖72之右側所示，於鄰接的複數之鰭FB之間等中，在電容電極CE2之下部（基板1側）的側面與基板1的側面（形成在基板1之溝T的側面）之間，形成電容CV5。因此，可較上述實施形態2更為增加電容元件CD之每單位面積的電容。其以外之構成，與實施形態1所說明之構成相同。此外，關於此變形例的半導體裝置之製造方法，藉由蝕刻在圖69及圖70說明的溝T，而形成至更深之位置即可。
（實施形態3） 參考圖73～圖75，對本實施形態3的半導體裝置之構造例予以說明。圖73之左側為本實施形態3的半導體裝置之圖8的X4－X4線之剖面圖，圖73之右側為圖73的左側區域A7之放大剖面圖，圖74之左側為本實施形態3的半導體裝置之圖8的Y3－Y3線之剖面圖，圖74之右側為圖74的左側區域A8之放大剖面圖。此外，圖75為本實施形態3的半導體裝置之圖8的Y4－Y4線之剖面圖。另，本實施形態3的半導體裝置中，圖8的X3－X3線之剖面圖與圖10相同。此外，本實施形態3之記憶單元陣列MR的構造，與上述實施形態1相同。此外，圖73及圖74的右側之剖面圖中，為了容易觀看附圖而省略電容絕緣膜Ci的影線。
本實施形態3中，如圖73～圖75所示，在鄰接的複數之鰭FB之間等中，將電容電極CE1、CE2之正下方（電容電極CE1、CE2與基板1之間）的分離部STI部分地去除。亦即，在鄰接的複數之鰭FB之間等的電容電極CE1之正下方亦形成溝TL，通過此溝TL，將在鰭FB之延伸方向（X方向）鄰接的溝T彼此連結。此外，將在鰭FB之延伸方向（X方向）鄰接的電容電極CE2之下部，通過溝TL內之電容電極CE2的一部分（第1部分）而連結。亦即，在X方向鄰接的複數之電容電極CE2，於電容電極CE2、CE2之間的電容電極CE1下方（電容電極CE1與和其底面相對向的基板1之對向面間）彼此電性連接。換而言之，在電容電極CE1與基板1之對向面間，亦設置電容電極CE2的一部分（第1部分）。另，電容電極CE2與基板1（溝T、TL的底面與側面）、電容電極CE2與電容電極CE1，係藉由設置於其等之間的電容絕緣膜Ci而絕緣。使與記憶單元陣列MR與電容元件區CR對比之構成等，與上述實施形態2相同。
本實施形態3中，除了圖14、圖63、圖64、圖71、及圖72所示的電容CV、CL以外，進一步如圖73及圖74之右側所示，於鄰接的複數之鰭FB之間等中，在溝TL內之電容電極CE2的底面，與和其相對向的基板1之間，形成電容CV6（CV）。此外，在溝TL內之電容電極CE2的頂面，與和其相對向之電容電極CE1的底面之間，形成電容CV7（CV）。進一步，雖未圖示，但在溝TL內之電容電極CE2與鰭FB的對向面間，亦形成電容。因此，可較上述實施形態1、2及變形例更為增加電容元件CD之每單位面積的電容。其以外之構成，與實施形態1所說明之構成相同。
接著，參考圖76～圖79，對本實施形態3的半導體裝置之製造方法例予以說明。圖76～圖79為本實施形態3之半導體裝置的製程中之基板1的要部剖面圖。
首先，與上述實施形態1、2同樣地，形成閘極電極CG及電容電極CE1，將光阻膜PR1去除後，如圖76～圖79所示，藉由微影形成光阻膜PR3，其覆蓋記憶單元陣列MR之全域及電容元件區CR之一部分，露出其等以外之部分。
而後，將光阻膜PR3作為蝕刻遮罩，選擇性地蝕刻從光阻膜PR3露出之分離部STI而將其去除。此時，藉由等向性蝕刻，將電容電極CE1之正下方（電容電極CE1與基板1之對向面間）的分離部STI亦蝕刻而去除。藉此，於電容元件區CR中，在鄰接的複數之鰭FB之間等，形成露出基板1的主面之溝T，並於電容電極CE1下方形成溝TL。
此後，經由與上述實施形態1的圖43之後所說明的內容同樣之步驟，製造圖73～圖75所示之半導體裝置。另，在絕緣膜10之形成步驟中，於溝T的內面（底面與側面）及溝TL的內面（除了包含底面與側面以外，尚包含在溝TL內與基板1相對向之電容電極CE1的背面），亦形成絕緣膜10。
以上，雖依據上述實施形態具體地說明本案發明人所提出之發明，但本發明並未限定於上述實施形態，自然可在不脫離其要旨之範圍內進行各種變更。
1、1S‧‧‧基板（半導體基板）2、3、6、7、9、10、i1、i2、i3、LiF‧‧‧絕緣膜4、13‧‧‧遮罩膜5‧‧‧硬罩膜100‧‧‧CPU（Central Processing Unit,中央處理器）200‧‧‧RAM（Random Access Memory,隨機存取記憶體）300‧‧‧類比電路400‧‧‧‧‧‧EEPROM（Electrically Erasable Programmable Read Only Memory,電子抹除式可複寫唯讀記憶體）500‧‧‧快閃記憶體600‧‧‧I／O（Input／Output,輸入／輸出）電路A1～A8‧‧‧區域BL‧‧‧位元線CD、CX‧‧‧電容元件CE1、CE2‧‧‧電容電極CF1、CF2‧‧‧導體膜CG‧‧‧控制閘極電極CHP‧‧‧半導體晶片Ci‧‧‧電容絕緣膜CL、CV、CV1、CV2、CV3、CV4、CV5、CV6、CV7‧‧‧電容CPC‧‧‧電荷泵電路CR‧‧‧電容元件區CT‧‧‧接觸洞d1、d2、d3‧‧‧鄰接間隔FA、FB、FB1、FB2‧‧‧鰭Gim、Git‧‧‧閘極絕緣膜IF1、IF2‧‧‧層間絕緣膜Ig‧‧‧絕緣膜MC‧‧‧記憶單元MD‧‧‧汲極區MD1、MS1‧‧‧n－型半導體區MD2、MS2‧‧‧n＋型半導體區MG‧‧‧記憶閘極電極MR‧‧‧記憶單元陣列MS‧‧‧源極區PG‧‧‧栓塞電極PR1、PR2、PR3‧‧‧光阻膜PW1、PW2‧‧‧P型井Qd‧‧‧電場效應電晶體SL‧‧‧源極線SPm、SPc‧‧‧間隔件SS‧‧‧矽化物層STI‧‧‧分離部SW‧‧‧側壁間隔件T、TL‧‧‧溝VCC‧‧‧電源電壓WL1、WL2‧‧‧配線
圖1係顯示一實施形態之半導體晶片的佈置構成例之圖。 圖2係圖1之半導體晶片的記憶單元陣列之要部俯視圖。 圖3係圖2之記憶單元陣列的記憶單元之放大俯視圖。 圖4係圖2的X1－X1線之剖面圖。 圖5係圖2的X2－X2線之剖面圖。 圖6係圖2的Y1－Y1線之剖面圖。 圖7係圖2的Y2－Y2線之剖面圖。 圖8係圖1之半導體晶片的電容元件區之要部俯視圖。 圖9係圖8的區域A1之放大俯視圖。 圖10係圖8的X3－X3線之剖面圖。 圖11係圖8的X4－X4線之剖面圖。 圖12係圖8的Y3－Y3線之剖面圖。 圖13係圖8的Y4－Y4線之剖面圖。 圖14左側係電容元件的電容之說明圖，為圖10之要部放大剖面圖；右側係電容元件的電容之說明圖，為圖13之要部放大剖面圖。 圖15係電容元件之單位電路圖。 圖16左側為將電容元件的複數之電容電極之鄰接間隔、與記憶單元的複數之控制閘極電極之鄰接間隔予以比較顯示的半導體基板之要部剖面圖；右側為將配置於電容元件區的複數之鰭之鄰接間隔、與配置於記憶單元陣列的複數之鰭之鄰接間隔予以比較顯示的半導體基板之要部剖面圖。 圖17係鰭之放大剖面圖。 圖18係鰭的變形例之放大剖面圖。 圖19係鰭的變形例之放大剖面圖。 圖20係鰭的變形例之放大剖面圖。 圖21係電容元件之電容電極的變形例之要部剖面圖。 圖22係電容元件之電容電極的變形例之要部剖面圖。 圖23係電容元件之電容電極的變形例之要部剖面圖。 圖24係電容元件之電容電極的變形例之要部剖面圖。 圖25左側為電容元件之具體的配置例之俯視圖；右側為圖25的左側區域A2之放大俯視圖。 圖26係電容元件之應用例的電荷泵電路之電路圖。 圖27係實施形態之半導體裝置的製程中之半導體基板的要部剖面圖。 圖28係圖27之後的製程之半導體基板的要部剖面圖。 圖29係圖28之後的製程之半導體基板的要部剖面圖。 圖30係圖29之後的製程之半導體基板的要部剖面圖。 圖31係圖30之後的製程之半導體基板的要部剖面圖。 圖32係與圖31相同的製程之半導體基板的要部剖面圖。 圖33係與圖31相同的製程之半導體基板的要部剖面圖。 圖34係與圖31相同的製程之半導體基板的要部剖面圖。 圖35係圖31之後的製程之半導體基板的要部剖面圖。 圖36係與圖35相同的製程之半導體基板的要部剖面圖。 圖37係與圖35相同的製程之半導體基板的要部剖面圖。 圖38係與圖35相同的製程之半導體基板的要部剖面圖。 圖39係圖35之後的製程之半導體基板的要部剖面圖。 圖40係與圖39相同的製程之半導體基板的要部剖面圖。 圖41係與圖39相同的製程之半導體基板的要部剖面圖。 圖42係與圖39相同的製程之半導體基板的要部剖面圖。 圖43係圖39之後的製程之半導體基板的要部剖面圖。 圖44係與圖43相同的製程之半導體基板的要部剖面圖。 圖45係與圖43相同的製程之半導體基板的要部剖面圖。 圖46係與圖43相同的製程之半導體基板的要部剖面圖。 圖47係圖43之後的製程之半導體基板的要部剖面圖。 圖48係與圖47相同的製程之半導體基板的要部剖面圖。 圖49係與圖47相同的製程之半導體基板的要部剖面圖。 圖50係與圖47相同的製程之半導體基板的要部剖面圖。 圖51係圖47之後的製程之半導體基板的要部剖面圖。 圖52係與圖51相同的製程之半導體基板的要部剖面圖。 圖53係與圖51相同的製程之半導體基板的要部剖面圖。 圖54係與圖51相同的製程之半導體基板的要部剖面圖。 圖55係圖51之後的製程之半導體基板的要部剖面圖。 圖56係與圖55相同的製程之半導體基板的要部剖面圖。 圖57係與圖55相同的製程之半導體基板的要部剖面圖。 圖58係與圖55相同的製程之半導體基板的要部剖面圖。 圖59係圖55之後的製程之半導體基板的要部剖面圖。 圖60係與圖59相同的製程之半導體基板的要部剖面圖。 圖61係與圖59相同的製程之半導體基板的要部剖面圖。 圖62係與圖59相同的製程之半導體基板的要部剖面圖。 圖63左側為實施形態2的半導體裝置之圖8的X4－X4線之剖面圖；右側為圖63的左側區域A3之放大剖面圖。 圖64左側為實施形態2的半導體裝置之圖8的Y4－Y4線之剖面圖；右側為圖64的左側區域A4之放大剖面圖。 圖65係圖63及圖64之半導體裝置的製程中之半導體基板的要部剖面圖。 圖66係與圖65相同的製程中之半導體基板的要部剖面圖。 圖67係與圖65相同的製程中之半導體基板的要部剖面圖。 圖68係與圖65相同的製程中之半導體基板的要部剖面圖。 圖69係圖65之後的製程中之半導體基板的要部剖面圖。 圖70係與圖69相同的製程中之半導體基板的要部剖面圖。 圖71左側為實施形態2之半導體裝置的變形例之圖8的X4－X4線之剖面圖；右側為圖71的左側區域A5之放大剖面圖。 圖72左側為實施形態2之半導體裝置的變形例之圖8的Y4－Y4線之剖面圖；右側為圖72的左側區域A6之放大剖面圖。 圖73左側為實施形態3的半導體裝置之圖8的X4－X4線之剖面圖；右側為圖73的左側區域A7之放大剖面圖。 圖74左側為實施形態3的半導體裝置之圖8的Y3－Y3線之剖面圖；右側為圖74的左側區域A8之放大剖面圖。 圖75係實施形態3的半導體裝置之圖8的Y4－Y4線之剖面圖。 圖76係圖73～圖75之半導體裝置的製程中之半導體基板的要部剖面圖。 圖77係與圖76相同的製程中之半導體基板的要部剖面圖。 圖78係與圖76相同的製程中之半導體基板的要部剖面圖。 圖79係與圖76相同的製程中之半導體基板的要部剖面圖。
1‧‧‧基板(半導體基板)
A1‧‧‧區域
CD‧‧‧電容元件
CE1、CE2‧‧‧電容電極
Ci‧‧‧電容絕緣膜
CR‧‧‧電容元件區
FB‧‧‧鰭
PW2‧‧‧P型井
STI‧‧‧分離部

Claims (20)

  1. 一種半導體裝置，包含： 記憶體區，配置於半導體基板；以及 電容元件區，配置於該半導體基板； 該記憶體區的記憶單元，包含： 複數之第1突出部，以該半導體基板之一部分形成，從該半導體基板的主面往第1方向突出，在第2方向具有寬度，往與該第2方向交叉之第3方向延伸，沿著該第2方向配置； 複數之第1閘極電極，與該第1突出部之間隔著第1閘極絕緣膜而配置，往該第2方向延伸，沿著該第3方向配置； 複數之第2閘極電極，與該第1突出部之間隔著第2閘極絕緣膜而配置，隔著該第2閘極絕緣膜而與該複數之第1閘極電極之各自的側面鄰接，往該第2方向延伸，沿著該第3方向配置；以及 第1半導體區及第2半導體區，以將隔著該第2閘極絕緣膜彼此鄰接之該第1閘極電極及該第2閘極電極予以包夾的方式，設置於該第1突出部； 該電容元件區的電容元件，包含： 複數之第2突出部，以該半導體基板之一部分形成，從該半導體基板的主面往該第1方向突出，在該第2方向具有寬度，往該第3方向延伸，沿著該第2方向配置； 複數之第1電容電極，與該第2突出部之間隔著絕緣膜而配置，往該第2方向延伸，沿著該第3方向配置；以及 複數之第2電容電極，與該第2突出部之間隔著電容絕緣膜而配置，隔著該電容絕緣膜而與該複數之第1電容電極之各自的側面鄰接，往該第2方向延伸，沿著該第3方向配置； 該第1閘極電極與該第1電容電極，係以第1導體膜形成； 該第2閘極電極與該第2電容電極，係以第2導體膜形成； 該複數之第2突出部之鄰接間隔，較該複數之第1突出部之鄰接間隔更小。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該複數之第2突出部之鄰接間隔，為該電容絕緣膜之厚度的3倍以上。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該複數之第1電容電極之鄰接間隔，較該複數之第1閘極電極之鄰接間隔更小。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該複數之第1電容電極之鄰接間隔，為該電容絕緣膜之厚度的3倍以上。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該第1電容電極的該第3方向之寬度，較該第1閘極電極的該第3方向之寬度更小。
  6. 如申請專利範圍第1項之半導體裝置，其中， 配置在鄰接的該複數之第2突出部間之該第2電容電極的該第1方向之長度，較配置在鄰接的該複數之第1突出部間之該第2閘極電極的該第1方向之長度更長。
  7. 如申請專利範圍第6項之半導體裝置，其中， 在配置於鄰接的該複數之第2突出部間之該第1電容電極，與和該第1電容電極的底面相對向的該半導體基板之間，隔著該電容絕緣膜而設置該第2電容電極的第1部分。
  8. 如申請專利範圍第7項之半導體裝置，其中， 包夾該第1電容電極而鄰接之該第2電容電極，通過該第1部分而電性連接。
  9. 如申請專利範圍第1項之半導體裝置，其中， 於該第2突出部之突出端部形成斜度。
  10. 一種半導體裝置，包含： 記憶體區，配置於半導體基板；以及 電容元件區，配置於該半導體基板； 該記憶體區的記憶單元，包含： 複數之第1突出部，以該半導體基板之一部分形成，從該半導體基板的主面往第1方向突出，在第2方向具有寬度，往與該第2方向交叉之第3方向延伸，沿著該第2方向配置； 複數之第1閘極電極，與該第1突出部之間隔著第1閘極絕緣膜而配置，往該第2方向延伸，沿著該第3方向配置； 複數之第2閘極電極，與該第1突出部之間隔著第2閘極絕緣膜而配置，隔著該第2閘極絕緣膜而與該複數之第1閘極電極之各自的側面鄰接，往該第2方向延伸，沿著該第3方向配置；以及 第1半導體區及第2半導體區，以將隔著該第2閘極絕緣膜彼此鄰接之該第1閘極電極及該第2閘極電極予以包夾的方式，設置於該第1突出部； 該電容元件區的電容元件，包含： 複數之第2突出部，以該半導體基板之一部分形成，從該半導體基板的主面往該第1方向突出，在該第2方向具有寬度，往該第3方向延伸，沿著該第2方向配置； 複數之第1電容電極，與該第2突出部之間隔著絕緣膜而配置，往該第2方向延伸，沿著該第3方向配置；以及 複數之第2電容電極，與該第2突出部之間隔著電容絕緣膜而配置，隔著該電容絕緣膜而與該複數之第1電容電極之各自的側面鄰接，往該第2方向延伸，沿著該第3方向配置； 該第1閘極電極與該第1電容電極，係以第1導體膜形成； 該第2閘極電極與該第2電容電極，係以第2導體膜形成； 該複數之第1電容電極之鄰接間隔，較該第1閘極電極之鄰接間隔更小。
  11. 如申請專利範圍第10項之半導體裝置，其中， 該複數之第1電容電極之鄰接間隔，為該電容絕緣膜之厚度的3倍以上。
  12. 如申請專利範圍第10項之半導體裝置，其中， 該第1電容電極的該第3方向之寬度，較該第1閘極電極的該第3方向之寬度更小。
  13. 如申請專利範圍第10項之半導體裝置，其中， 配置在鄰接的該複數之第2突出部間之該第2電容電極的該第1方向之長度，較配置在鄰接的該複數之第1突出部間之該第2閘極電極的該第1方向之長度更長。
  14. 如申請專利範圍第13項之半導體裝置，其中， 在配置於鄰接的該複數之第2突出部間之該第1電容電極，與和該第1電容電極的底面相對向的該半導體基板之間，隔著該電容絕緣膜而設置該第2電容電極的第1部分。
  15. 如申請專利範圍第14項之半導體裝置，其中， 包夾該第1電容電極而鄰接之該第2電容電極，通過該第1部分而電性連接。
  16. 如申請專利範圍第10項之半導體裝置，其中， 於該第2突出部之突出端部形成斜度。
  17. 一種半導體裝置，包含： 記憶體區，配置於半導體基板；以及 電容元件區，配置於該半導體基板； 該記憶體區的記憶單元，包含： 複數之第1突出部，以該半導體基板之一部分形成，從該半導體基板的主面往第1方向突出，在第2方向具有寬度，往與該第2方向交叉之第3方向延伸，沿著該第2方向配置； 複數之第1閘極電極，與該第1突出部之間隔著第1閘極絕緣膜而配置，往該第2方向延伸，沿著該第3方向配置； 複數之第2閘極電極，與該第1突出部之間隔著第2閘極絕緣膜而配置，隔著該第2閘極絕緣膜而與該複數之第1閘極電極之各自的側面鄰接，往該第2方向延伸，沿著該第3方向配置；以及 第1半導體區及第2半導體區，以將隔著該第2閘極絕緣膜彼此鄰接之該第1閘極電極及該第2閘極電極予以包夾的方式，設置於該第1突出部； 該電容元件區的電容元件，包含： 複數之第2突出部，以該半導體基板之一部分形成，從該半導體基板的主面往該第1方向突出，在該第2方向具有寬度，往該第3方向延伸，沿著該第2方向配置； 複數之第1電容電極，與該第2突出部之間隔著絕緣膜而配置，往該第2方向延伸，沿著該第3方向配置；以及 複數之第2電容電極，與該第2突出部之間隔著電容絕緣膜而配置，隔著該電容絕緣膜而與該複數之第1電容電極之各自的側面鄰接，往該第2方向延伸，沿著該第3方向配置； 該第1閘極電極與該第1電容電極，係以第1導體膜形成； 該第2閘極電極與該第2電容電極，係以第2導體膜形成； 配置在鄰接的該複數之第2突出部間之該第2電容電極的該第1方向之長度，較配置在鄰接的該複數之第1突出部間之該第2閘極電極的該第1方向之長度更長。
  18. 如申請專利範圍第17項之半導體裝置，其中， 在配置於鄰接的該複數之第2突出部之間的該第1電容電極，與和該第1電容電極的底面相對向的該半導體基板之間，隔著該電容絕緣膜而設置該第2電容電極的第1部分。
  19. 如申請專利範圍第18項之半導體裝置，其中， 包夾該第1電容電極而鄰接之該第2電容電極，通過該第1部分而電性連接。
  20. 如申請專利範圍第17項之半導體裝置，其中， 該第1電容電極的該第3方向之寬度，較該第1閘極電極的該第3方向之寬度更小。
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