JP7262322B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
動作速度が速く、リーク電流および消費電力の低減並びに微細化が可能なトランジスタとして、フィン型のトランジスタが知られている。フィン型の電界効果トランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜であり、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
特許文献１（特開２０１７－４５８６０号公報）には、ＦＩＮＦＥＴから成るＭＯＮＯＳ型のメモリセルが記載されている。
特開２０１７－４５８６０号公報
半導体装置の微細化を進めると、フィンを当該フィンの短手方向に複数並べた場合にフィン同士の間隔が小さくなるため、フィン上に形成するＦＩＮＦＥＴのソース領域およびドレイン領域のそれぞれに接続するコンタクトプラグは、当該短手方向において２以上のフィンに跨がって形成される。このため、１ｂｉｔ分のメモリセルを形成するために必要な面積が大きくなり、半導体装置の微細化が困難となる問題が生じる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板の一部分であって、半導体基板の上面から突出して第１方向に延在し、第１方向に交差する第２方向に順に並ぶ第１フィン、第２フィンおよび第３フィンと、それらのフィン上に跨がって第２方向に延在し、第１方向に隣り合う制御ゲート電極およびメモリゲート電極と、各フィンの内部に形成されたソース領域およびドレイン領域と、第１フィンおよび第２フィンのそれぞれのドレイン領域に接続された第１プラグと、第２フィンおよび第３フィンのそれぞれのソース領域に接続された第２プラグとを有し、第２フィンの内部に形成されたソース領域、ドレイン領域、第２フィン上の制御ゲート電極およびメモリゲート電極は、メモリセルを構成するものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、フィン型ＭＯＮＯＳメモリの１ｂｉｔ当たりの面積を低減し、半導体装置を微細化することができる。
本発明の実施の形態である半導体装置の平面図である。 本発明の実施の形態である半導体装置の斜視図である。 図１のＡ－Ａ線およびＢ－Ｂ線における断面図である。 図１のＣ－Ｃ線における断面図である。 図１のＤ－Ｄ線における断面図である。 本発明の実施の形態である半導体装置の平面図である。 本発明の実施の形態の変形例である半導体装置の平面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 本発明者が検討した比較例である半導体装置の平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図等であってもハッチングを付す場合がある。
以下に、図１～図６を用いて、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態における半導体装置の平面図である。図２は、本実施の形態における半導体装置の斜視図である。図３～図５は、本実施の形態における半導体装置の断面図である。図１では、フィン、ゲート電極およびプラグのみを示している。図２では、ソース・ドレイン領域、メモリセルを覆う層間絶縁膜および層間絶縁膜上の配線層の図示を省略している。図３では、左から順に、図１のＡ－Ａ線における断面および図１のＢ－Ｂ線における断面を示している。図４は、図１のＣ－Ｃ線における断面図である。図５は、図１のＤ－Ｄ線における断面図である。図６では、フィン、ゲート電極、プラグおよび一部の配線のみを示している。なお、図２では、ウェルの図示を省略している。また、図４では、ソース・ドレイン領域の図示を省略している。
図１および図２には、不揮発性記憶素子であるメモリセルが複数並んで形成されたメモリセルアレイを含むメモリセル領域を示している。メモリセル領域は、半導体チップ内において、書き込み動作および消去動作により、記憶情報を電気的に書き換え可能な不揮発性メモリ（電気的消去可能なプログラマブル読み出し専用メモリ）が形成された領域である。メモリセル領域には、Ｘ方向に延在する複数のフィンＦ１～Ｆ４およびＦＤ１～ＦＤ４が、Ｙ方向に等間隔に並んでいる。Ｘ方向およびＹ方向のそれぞれは、半導体基板ＳＢの上面に沿う方向であり、Ｘ方向はＹ方向に対して交差している。フィンＦ１～Ｆ４およびＦＤ１～ＦＤ４は、例えば、半導体基板ＳＢの上面から選択的に突出した直方体の突出部（凸部）であり、板状の形状を有している。具体的には、Ｙ方向において、フィンＦ１、ＦＤ１、Ｆ２、ＦＤ２、Ｆ３、ＦＤ３、Ｆ４およびＦＤ４が順に並んでいる。
また、平面視でフィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれが延在する方向が各フィンの長手方向（長辺方向、延在方向）であり、当該長手方向に交差する方向が各フィンの短手方向（短辺方向）である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で蛇行するレイアウトを有していてもよい。
フィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれの下端部分は、平面視において、半導体基板ＳＢの上面を覆う素子分離膜ＥＩで囲まれている。つまり、フィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のうち、平面視において隣り合うフィン同士の間は素子分離膜ＥＩで埋まっている。フィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。ただし、フィンＦ１～Ｆ４はメモリセルＭＣ１～ＭＣ８を形成するための活性領域であるのに対し、フィンＦＤ１～ＦＤ４には、メモリセルは形成されない。すなわち、フィンＦＤ１～ＦＤ４はダミーのフィン、つまり、擬似的なフィンであり、フィンＦＤ１～ＦＤ４にトランジスタのチャネルは形成されない。
フィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれは、半導体基板ＳＢの上面をエッチングすることで後退させ、これにより形成した溝同士の間に板状に残った半導体基板ＳＢの一部である。ただし、本願でいう「半導体基板の上面」は、フィン型の電界効果トランジスタ（ＦＩＮＦＥＴ）から成るメモリセルが複数形成されたメモリセルアレイ（メモリセル領域）において、隣り合うフィン同士の間に位置する半導体基板の表面を指すものと定義する。つまり、ここで「半導体基板の上面」という場合、当該上面はフィンの上面を指すのではなく、フィンの周囲において素子分離膜に覆われた溝の底面を指す。
フィンＦ１～Ｆ４およびＦＤ１～ＦＤ４の上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、電荷蓄積部を含むＯＮＯ（Oxide Nitride Oxide）膜である絶縁膜Ｃ１を介して互いに隣接している。ここで、メモリゲート電極ＭＧとフィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれとの間の絶縁膜は電荷蓄積部を含む膜（例えばＯＮＯ膜）である必要がある。ただし、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の絶縁膜は、例えば酸化シリコン膜または窒化シリコン膜などから成る絶縁膜であってもよい。よって、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の絶縁膜は、メモリゲート電極ＭＧの直下の絶縁膜と連続的に形成された同じ膜である必要はなく、積層膜でも単層の膜でもよい。
フィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれの内部には、フィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれの表面から内部に亘って、ｎ型の半導体領域であるソース領域ＳＲおよびドレイン領域ＤＲが形成されている。１つのフィンに形成されたソース領域ＳＲおよびドレイン領域ＤＲは、平面視で制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように配置されており、ドレイン領域ＤＲは制御ゲート電極ＣＧ側に配置され、ソース領域ＳＲはメモリゲート電極側に配置されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＳＲとドレイン領域ＤＲとの間に位置している。
ここで、１つのメモリセルを構成し、平面視で制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟む一対の半導体領域のそれぞれは、メモリセルの動作によってはソース領域として機能する場合もドレイン領域として機能する場合もある。そこで、ここでは、メモリゲート電極ＭＧ側の半導体領域（拡散領域）をソース領域と定義し、制御ゲート電極ＣＧ側の半導体領域（拡散領域）をドレイン領域と定義する。
図１に示すように、互いに隣り合う１組の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、他の１組の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとＸ方向において線対称に配置されている。つまり、互いに隣り合う制御ゲート電極ＣＧ同士の間にメモリゲート電極ＭＧは配置されておらず、それらの制御ゲート電極ＣＧ同士の間のフィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれには、ドレイン領域ＤＲが形成されている。また、互いに隣り合うメモリゲート電極ＭＧ同士の間に制御ゲート電極ＣＧは配置されておらず、それらのメモリゲート電極ＭＧ同士の間のフィンＦ１～Ｆ４およびＦＤ１～ＦＤ４のそれぞれには、ソース領域ＳＲが形成されている。
フィンＦ１、ＦＤ１およびＦ２のそれぞれのドレイン領域ＤＲには、１つのプラグ（ドレインコンタクトプラグ、導電性接続部）ＤＣが接続されている。フィンＦ３、ＦＤ３およびＦ４のそれぞれのドレイン領域ＤＲには、１つのプラグＤＣが接続されている。すなわち、フィンＦ１、ＦＤ１およびＦ２のそれぞれのドレイン領域ＤＲには、１つのプラグＤＣが電気的に接続されており、当該プラグＤＣは、フィンＦ１、ＦＤ１およびＦ２と平面視で重なっている。同様に、フィンＦ３、ＦＤ３およびＦ４のそれぞれのドレイン領域ＤＲには、他の１つのプラグＤＣが電気的に接続されており、当該プラグＤＣは、フィンＦ３、ＦＤ３およびＦ４と平面視で重なっている。
これに対し、フィンＦＤ２、ＦＤ４のそれぞれのドレイン領域ＤＲには、プラグＤＣが接続されていない。つまり、複数形成されたプラグＤＣは、いずれも平面視においてフィンＦＤ２、ＦＤ４から離間している。言い換えれば、フィンＦＤ２およびＦＤ４のそれぞれは、平面視において、Ｙ方向に並ぶプラグＤＣ同士の間に配置されている。よって、フィンＦＤ２、ＦＤ４とプラグＤＣとは互いに絶縁されている。
また、フィンＦ１および図示されていない領域の２つのフィンのそれぞれのソース領域ＳＲには、１つのプラグ（ソースコンタクトプラグ、導電性接続部）ＳＣが接続されている。フィンＦ２、ＦＤ２およびＦ３のそれぞれのソース領域ＳＲには、１つのプラグＳＣが接続されている。フィンＦ４、ＦＤ４およびフィンＦＤ４と隣り合うフィン（図示しない）のそれぞれのソース領域ＳＲには、１つのプラグＳＣが接続されている。すなわち、フィンＦ１のソース領域ＳＲおよび図示されていない領域の２つのフィンのそれぞれには、１つのプラグＳＣが電気的に接続されており、当該プラグＳＣは、フィンＦ１および当該２つのフィンと平面視で重なっている。フィンＦ２、ＦＤ２およびＦ３のそれぞれのソース領域ＳＲには、１つのプラグＳＣが電気的に接続されており、当該プラグＳＣは、フィンＦ２、ＦＤ２およびＦ３と平面視で重なっている。同様に、フィンＦ４、ＦＤ４およびフィンＦＤ４と隣り合うフィン（図示しない）のそれぞれのソース領域ＳＲには、他の１つのプラグＳＣが電気的に接続されており、当該プラグＳＣは、フィンＦ４、ＦＤ４およびフィンＦＤ４と隣り合うフィン（図示しない）と平面視で重なっている。
これに対し、フィンＦＤ１、ＦＤ３（図５参照）のそれぞれのソース領域ＳＲには、プラグＳＣが接続されていない。つまり、複数形成されたプラグＳＣは、いずれも平面視においてフィンＦＤ１、ＦＤ３から離間している。言い換えれば、フィンＦＤ１およびＦＤ３のそれぞれは、平面視において、Ｙ方向に並ぶプラグＳＣ同士の間に配置されている。よって、フィンＦＤ１、ＦＤ３とプラグＳＣとは互いに絶縁されている。
このように、プラグＤＣ、ＳＣのそれぞれは、Ｙ方向に並んで複数配置されている。互いにＸ方向で並ぶプラグＤＣとプラグＳＣとは、Ｙ方向において半周期ずれた位置に配置されている。つまり、プラグＤＣとプラグＳＣとは千鳥状に配置されている。このため、１つのプラグＤＣに接続された複数のフィンのうち、一部のフィンにはプラグＳＣが接続され、他の一部のフィンには他のプラグＳＣが接続されている。同様に、１つのプラグＳＣに接続された複数のフィンのうち、一部のフィンにはプラグＤＣが接続され、他の一部のフィンには他のプラグＤＣが接続されている。すなわち、プラグＤＣのＹ方向における一方の端部に接続された第１フィンと、当該プラグＤＣのＹ方向における他方の端部に接続された第２フィンとのそれぞれには、別々のプラグＳＣが接続されている。同様に、プラグＳＣのＹ方向における一方の端部に接続された第２フィンと、当該プラグＳＣのＹ方向における他方の端部に接続された第３フィンとのそれぞれには、別々のプラグＤＣが接続されている。
ここで、チャネルが形成されず、半導体装置の動作に影響しないフィンＦＤ１～ＦＤ４が存在しないものとして考える。その場合、図１において、メモリセルＭＣ１～ＭＣ８のいずれかを構成するフィンＦ１～Ｆ４のそれぞれは、Ｙ方向に並ぶ１番目のフィン、２番目のフィン、３番目のフィンおよび４番目のフィンとしてみなすことができる。このとき、Ｙ方向に並ぶ複数のプラグＤＣのうち、１番目のプラグＤＣは１番目のフィンおよび２番目のフィンに接続されている。また、図１に全体が示されているプラグＳＣのみに着目すると、Ｙ方向に並ぶ複数のプラグＳＣのうち、１番目のプラグＳＣは２番目および３番目のフィンに接続されている。また、Ｙ方向に並ぶ複数のプラグＤＣのうち、２番目のプラグＤＣは３番目のフィンおよび４番目のフィンに接続される。
すなわち、Ｙ方向に並ぶＮ（Ｎ：正の整数）番目のプラグＤＣは２Ｎ－１番目および２Ｎ番目のフィンに接続され、Ｙ方向に並ぶＮ番目のプラグＳＣは２Ｎ番目および２Ｎ＋１番目のフィンに接続されている。つまり、Ｙ方向に並ぶ複数のプラグＤＣのうち、Ｎ番目のプラグＤＣは、Ｙ方向における２Ｎ－１番目および２Ｎ番目のフィンのそれぞれの内部のドレイン領域ＤＲに電気的に接続されている。また、Ｙ方向に並ぶ複数のプラグＳＣのうち、Ｎ番目のプラグＳＣは、Ｙ方向における２Ｎ番目および２Ｎ＋１番目のフィンのそれぞれの内部のソース領域ＳＲに電気的に接続されている。
ここで、ダミーのフィンＦＤ１～ＦＤ４の存在に着目すると、Ｙ方向に並ぶ複数のプラグＤＣのうち、Ｎ番目のプラグＤＣは、Ｙ向における２Ｎ－１番目のフィンＦ１と２Ｎ番目のフィンＦ２との相互間のフィンＦＤ１に電気的に接続されている。また、Ｙ方向に並ぶ複数のプラグＳＣのうち、Ｎ番目のプラグＳＣは、Ｙ方向における２Ｎ番目のフィンＦ２および２Ｎ＋１番目のフィンＦ３との相互間のフィンＦＤ２に電気的に接続されている。
メモリセルＭＣ１は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、フィンＦ１に形成されたドレイン領域ＤＲおよびソース領域ＳＲとを有する不揮発性記憶素子である。メモリセルＭＣ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、フィンＦ２に形成されたドレイン領域ＤＲおよびソース領域ＳＲとを有する不揮発性記憶素子である。メモリセルＭＣ３は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、フィンＦ３に形成されたドレイン領域ＤＲおよびソース領域ＳＲとを有する不揮発性記憶素子である。メモリセルＭＣ４は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、フィンＦ４に形成されたドレイン領域ＤＲおよびソース領域ＳＲとを有する不揮発性記憶素子である。以下では、１つのメモリセルを構成するソース領域ＳＲおよびドレイン領域ＤＲを、ソース・ドレイン領域と呼ぶ場合がある。
また、図１には、上記制御ゲート電極ＣＧおよび上記メモリゲート電極ＭＧと異なる制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを有するメモリセルＭＣ５～ＭＣ８を示している。メモリセルＭＣ５はフィンＦ１に形成されたソース・ドレイン領域を備え、メモリセルＭＣ６はフィンＦ２に形成されたソース・ドレイン領域を備え、メモリセルＭＣ７はフィンＦ３に形成されたソース・ドレイン領域を備え、メモリセルＭＣ８はフィンＦ４に形成されたソース・ドレイン領域を備えている。つまり、メモリセルＭＣ１、ＭＣ５はフィンＦ１上に形成され、メモリセルＭＣ２、ＭＣ６はフィンＦ２上に形成され、メモリセルＭＣ３、ＭＣ７はフィンＦ３上に形成され、メモリセルＭＣ４、ＭＣ８はフィンＦ４上に形成されている。
メモリセルＭＣ１～ＭＣ４と、メモリセルＭＣ５～ＭＣ８とは、Ｘ方向におけるプラグＳＣの中心を通る線を軸として、Ｘ方向において線対称な構造を有している。すなわち、メモリセルＭＣ１、ＭＣ５は、互いに１つのソース領域ＳＲを共有している。このことは、メモリセルＭＣ２およびＭＣ６の相互間、メモリセルＭＣ３およびＭＣ７の相互間、および、メモリセルＭＣ４およびＭＣ８の相互間においても同様である。また、プラグＤＣを挟んでＸ方向においてメモリセルＭＣ１と隣り合う他のメモリセル（図示しない）は、メモリセルＭＣ１と線対称な構造を有しており、当該メモリセルとメモリセルＭＣ１とは、１つのドレイン領域を共有している。
メモリセルＭＣ１～ＭＣ８は、いずれも異なる組み合わせのプラグＤＣおよびプラグＳＣに接続されている。つまり、所定のプラグＤＣおよび所定のプラグＳＣに接続されているメモリセルは、１つのみである。Ｙ方向に並ぶプラグＤＣのそれぞれには同時に別々の電位を供給することができる。また、Ｙ方向に並ぶプラグＳＣのうち、２Ｎ－１番目のプラグＳＣおよび２Ｎ番目のプラグＳＣのそれぞれには、同時に別々の電位（電圧）を供給（印加）することができる。つまり、Ｙ方向に並ぶ複数のプラグＳＣは、交互に別々のソース線に接続されている（図６参照）。すなわち、Ｙ方向に並ぶ複数のプラグＳＣのうち、２Ｎ－１番目のプラグＳＣと、２Ｎ番目のプラグＳＣとのそれぞれの電位は、別々に制御することができる。
これにより、メモリセルＭＣ１～ＭＣ８のうち、任意のメモリセルを選択し、所望の動作をさせることが可能である。つまり、メモリセルＭＣ１～ＭＣ８のそれぞれの動作を別々に制御できる。言い換えれば、Ｙ方向に並ぶ複数のフィン（ダミーのフィンを除く）のうち、Ｎ番目のフィンＦ１内に形成された一対のソース領域ＳＲおよびドレイン領域ＤＲを含むメモリセルＭＣ１と、Ｙ方向に並ぶ複数のフィンのうち、Ｎ＋１番目のフィンＦ２内に形成された一対のソース領域ＳＲおよびドレイン領域ＤＲを含むメモリセルＭＣ２とは、それぞれの動作を別々に制御できる。したがって、１ｂｉｔのメモリセルを形成するために必要な領域は、図１に破線で囲まれた矩形の範囲の領域であり、当該領域は、Ｙ方向において、プラグＳＣの中心から、互いに隣り合うプラグＳＣ同士の中間までの範囲に収まる。
当該領域のＸ方向の距離（幅）は、１組の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むプラグＤＣおよびプラグＳＣのそれぞれのＸ方向における中心同士の間の距離である。また、当該領域のＹ方向の距離（幅、セルピッチ）は、距離Ｌｙの約１．５倍である。距離Ｌｙは、Ｙ方向に隣り合うプラグＤＣ同士の間の相互間の距離であり、Ｙ方向に隣り合うプラグＳＣ同士の間の相互間の距離である。ここでは、Ｙ方向に並ぶ複数のフィンを等間隔で配置しているため、プラグＤＣのＹ方向の長さおよびプラグＳＣのＹ方向の長さは、それぞれ、Ｙ方向に隣り合うプラグＤＣ同士の間の相互間の距離、および、Ｙ方向に隣り合うプラグＳＣ同士の間の相互間の距離により決まる。具体的には、プラグＤＣ、ＳＣのそれぞれのＹ方向の長さは距離Ｌｙの約２倍となる。よって、上記のように当該領域のＹ方向の距離は１．５×Ｌｙとなる。すなわち、プラグＤＣまたはＳＣの幅である距離Ｌｙを基準にしてメモリセルアレイを形成すると、Ｙ方向のセルピッチは１．５×Ｌｙとなる。これは、本実施の形態の変形例として後述するように、ダミーのフィンＦＤ１～ＦＤ４を形成しない場合（図７参照）も同様である。本願でいうセルサイズは、１ｂｉｔのメモリセルを形成するために必要な領域の大きさ（面積）であり、本願でいうセルピッチは、当該領域の幅である。
なお、本実施の形態では説明を省略しているが、本実施の形態の半導体チップは、メモリセルアレイが形成されたメモリセル領域の他にロジック回路領域を有している。ロジック回路領域には、ロジック回路を構成するフィン型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）を複数備えている。ロジック回路領域では、それらのＭＩＳＦＥＴが形成された複数のフィンを、それらのフィンの短手方向において、例えば形成可能な最短距離で等間隔に配置している。メモリセル領域では、ロジック回路領域のフィンの配置間隔に合わせるためにダミーのフィンＦＤ１～ＦＤ４を形成することで、半導体装置の製造工程の簡略化および信頼性向上を実現している。また、ダミーのフィンＦＤ１～ＦＤ４が形成されていることにより、フィンが密に形成され、局所的な過剰研磨（ディッシング）などの不良が生じることを防ぐことができる。
複数のメモリセルがＸ方向およびＹ方向にアレイ状に並んでいる領域（メモリセルアレイ）には、破線で囲まれた１ｂｉｔ分のメモリセルの構造が、Ｘ方向およびＹ方向において繰り返し並んで配置されている。ただし、Ｘ方向またはＹ方向において互いに隣接するメモリセル同士は、図１の破線により構成された矩形の１辺を軸として、平面視で互いに線対称なレイアウトを有している。
図３では、左側から右側に向かって順に、フィンＦ２の長手方向に沿い、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、プラグＤＣおよびＳＣを含む断面と、フィンＦ２の短手方向に沿い、メモリゲート電極ＭＧを含む断面を示している。また、図４では、フィンＦ２～Ｆ４およびフィンＦＤ１～ＦＤ４のそれぞれの短手方向に沿い、プラグＳＣを含む断面を示している。
図２～図５に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦ２を含む複数のフィンを跨ぐようにＹ方向に延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、シリサイド層により覆われていることが考えられるが、ここではその図示を省略している。シリサイド層は、例えばＮｉＳｉ（ニッケルシリサイド）から成る。以下でフィンについて説明する際はフィンＦ２について説明を行うが、他のフィンもフィンＦ２と同様の構造を有している。また、以下では主にメモリセルＭＣ２について説明するが、他のメモリセルもメモリセルＭＣ２と同様の構造を有している。
フィンＦ２の側面の下部は、半導体基板ＳＢの上面上に形成された素子分離膜ＥＩで囲まれている。つまり、各フィン同士は、素子分離膜ＥＩで分離されている。フィンＦ２内には、フィンＦ２の上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷが形成されている。
フィンＦ２は、半導体基板ＳＢの上面から、上面に対して垂直な方向に突出する、例えば、直方体の突出部である。ただし、フィンＦ２は、必ずしも直方体である必要はなく、短手方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦ２の側面は半導体基板ＳＢの上面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦ２の断面形状は、直方体であるか、または台形である。
フィンＦ２の上面上および側面上には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成されており、フィンＦ２の長手方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、絶縁膜Ｃ１を介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜Ｃ１が介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、絶縁膜Ｃ１で電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦ２の上面との間には、絶縁膜Ｃ１が介在している。絶縁膜Ｃ１はメモリゲート電極ＭＧの側面および底面を覆うように連続的に形成されている。このため、絶縁膜Ｃ１はＬ字型の断面形状を有する。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦ２の上面および側面を覆っている。
ゲート絶縁膜ＧＦは、シリコンから成る半導体基板ＳＢの突出部であるフィンＦ２の上面および側面を熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は例えば２ｎｍである。また、絶縁膜Ｃ１は、フィンＦ２の上面および側面を熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜から成る酸化シリコン膜Ｘ１と、酸化シリコン膜Ｘ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜Ｘ２とから成る。窒化シリコン膜ＮＦは、メモリセルＭＣ２の電荷蓄積部（電荷蓄積層、電荷蓄積膜）である。窒化シリコン膜は、例えば７ｎｍの膜厚を有し、酸化シリコン膜Ｘ２は、例えば９ｎｍの膜厚を有する。
つまり、絶縁膜Ｃ１は、フィンＦ２の上面側および制御ゲート電極ＣＧの側面側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層構造を有する。絶縁膜Ｃ１の膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＦの膜厚よりも大きい。酸化シリコン膜Ｘ２は、酸窒化シリコン膜により形成してもよい。
フィンＦ２の短手方向（Ｙ方向）において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＦを介して、フィンＦ２の上面、側面および素子分離膜ＥＩの上面に沿って延在している。同様に、フィンＦ２の短手方向において、メモリゲート電極ＭＧは、絶縁膜Ｃ１を介して、フィンＦ２の上面、側面および素子分離膜ＥＩの上面に沿って延在している。
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦおよび絶縁膜Ｃ１を含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造から成る。
制御ゲート電極ＣＧを含む当該パターンの直下のフィンＦ２を挟むように、フィンＦ２表面からフィンＦ２の内部に亘って、ソース領域ＳＲおよびドレイン領域ＤＲが形成されている。ソース領域ＳＲは、ｎ＋型半導体領域である拡散領域ＤＳから成り、ドレイン領域ＤＲは、ｎ－型半導体領域であるエクステンション領域ＥＸおよびｎ＋型半導体領域である拡散領域ＤＤにより構成されている。拡散領域ＤＤ、ＤＳは、エクステンション領域ＥＸに比べて不純物濃度が高い。また、エクステンション領域ＥＸの深さは、拡散領域ＤＤ、ＤＳよりも深い。エクステンション領域ＥＸの深さは、拡散領域ＤＤ、ＤＳより浅くても深くてもよいが、いずれの場合も、エクステンション領域ＥＸの端部は、拡散領域ＤＤよりも上記パターンの直下のフィンＦ２側、つまりチャネル領域側に位置している。エクステンション領域ＥＸおよび拡散領域ＤＤは互いに接している。
このように、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散領域ＤＤとを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するドレイン領域ＤＲを形成することで、当該ドレイン領域ＤＲを有するＭＩＳＦＥＴの短チャネル特性を改善することができる。
フィンＦ２上および素子分離膜ＥＩ上には、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ１が形成されている。
ソース領域ＳＲを構成する拡散領域ＤＳが形成されたフィンＦ２の側面の一部および上面は、連続的に、エピタキシャル層（エピタキシャル成長層、半導体層）ＥＰＳにより覆われている。また、ドレイン領域ＤＲを構成する拡散領域ＤＤが形成されたフィンＦ２の側面の一部および上面は、連続的に、エピタキシャル層（エピタキシャル成長層、半導体層）ＥＰＤにより覆われている。エピタキシャル層ＥＰＤ、ＥＰＳは、プラグＤＣ、ＳＣのそれぞれと同様に、Ｙ方向に複数並んで配置されている。エピタキシャル層ＥＰＤ、ＥＰＳは、エピタキシャル成長法により、各フィンの表面から成長させた半導体層を、Ｙ方向において隣り合う複数のフィン同士の間で接続させたものである。
すなわち、図４に示すように、１つのエピタキシャル層ＥＰＳは、例えばフィンＦ２、ＦＤ２およびＦ３に接して形成されており、他のエピタキシャル層ＥＰＳは、例えばフィンＦ４、ＦＤ４に接しているが、フィンＦ３、Ｆ４の相互間のフィンＦＤ３には、いずれのエピタキシャル層ＥＰＳも接していない。これは、エピタキシャル層が形成されていない各フィン上に層間絶縁膜ＩＬ１を形成した後、一部のエピタキシャル層の上端を露出するように選択的に層間絶縁膜ＩＬ１の上面をエッチバックし、続いてエピタキシャル成長法を用いてエピタキシャル層ＥＰＳを形成したためである。すなわち、フィンＦＤ３は当該エッチバック工程で露出せず、フィンＦＤ３が層間絶縁膜ＩＬ１に保護された状態でエピタキシャル層ＥＰＳを形成しているため、フィンＦＤ３はエピタキシャル層ＥＰＳから離間している。また、エピタキシャル層ＥＰＤも、エピタキシャル層ＥＰＳと同様の方法で形成されている。したがって、エピタキシャル層ＥＰＳ、ＥＰＤのそれぞれは、層間絶縁膜ＩＬ１の上面に形成された溝内に形成されている。当該溝内であって、エピタキシャル層ＥＰＳ、ＥＰＤのそれぞれの上には、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ２が埋め込まれている。層間絶縁膜ＩＬ１、ＩＬ２の上面は、略同一の面において平坦化されている。
エピタキシャル層ＥＰＳ、ＥＰＤのそれぞれは、例えばＳｉＰ（リン化シリコン）またはＳｉＣ（炭化シリコン）から成る。エピタキシャル層ＥＰＳ、ＥＰＤのそれぞれは、各フィンの表面から成長した半導体層であって、Ｙ方向に沿う断面（図４参照）において菱形の形状を有する半導体層が成長して互いに接し、一体化したものである。
エピタキシャル層ＥＰＳ、ＥＰＤのそれぞれは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された半導体層であり、エピタキシャル層ＥＰＳはソース領域ＳＲを構成し、エピタキシャル層ＥＰＤはドレイン領域ＤＲを構成している。
エピタキシャル層ＥＰＳの上面には、Ｙ方向に延在するプラグＳＣが接続されている。エピタキシャル層ＥＰＤの上面には、Ｙ方向に延在するプラグＤＣが接続されている。ただし、プラグＳＣとエピタキシャル層ＥＰＳとの間、および、プラグＤＣとエピタキシャル層ＥＰＤとの間のそれぞれには、シリサイド層（図示しない）が介在していてもよい。シリサイド層は、例えばタングステン（Ｗ）を主に含む金属膜から成る接続部であるプラグＤＣまたはＳＣと、半導体から成るエピタキシャル層ＥＰＤまたはＥＰＳとの間の接続抵抗を低減する役割を有する。また、エピタキシャル層ＥＰＤ、ＥＰＳは、プラグＤＣ、ＳＣのそれぞれとフィンとの間の寄生抵抗を低減する役割を有している。エピタキシャル層ＥＰＤは、図４に示すエピタキシャル層ＥＰＳと同様の構造を有している。ただし、エピタキシャル層ＥＰＳは、図１に示すプラグＳＣと平面視で重なる位置に形成されており、エピタキシャル層ＥＰＤは、図１に示すプラグＤＣと平面視で重なる位置に形成されている。
したがって、全てのエピタキシャル層ＥＰＳがフィンＦＤ３に接続されていないのに対し、１つのエピタキシャル層ＥＰＤは、フィンＦＤ３およびフィンＦＤ３のＹ方向の両隣のフィンＦ３、Ｆ４に接続され、全てのエピタキシャル層ＥＰＤは、図１に示すフィンＦＤ２、ＦＤ４に接続されていない。すなわち、Ｙ方向で並ぶ２つのエピタキシャル層ＥＰＤのうち、一方のエピタキシャル層ＥＰＤは、フィンＦ１、ＦＤ１およびＦ２に接しており、他方のエピタキシャル層ＥＰＤは、フィンＦ３、ＦＤ３およびＦ４に接している。
言い換えれば、Ｙ方向に並ぶ複数のエピタキシャル層ＥＰＤのうち、Ｎ番目のエピタキシャル層ＥＰＤは、Ｙ方向における２Ｎ－１番目および２Ｎ番目のフィンのそれぞれの内部のドレイン領域ＤＲの上面および側面に接している。また、Ｙ方向に並ぶ複数のエピタキシャル層ＥＰＳのうち、Ｎ番目のエピタキシャル層ＥＰＳは、Ｙ方向における２Ｎ番目および２Ｎ＋１番目のフィンのそれぞれの内部のソース領域ＳＲの上面および側面に接している。
プラグＤＣはエピタキシャル層ＥＰＤを介してフィン内のドレイン領域ＤＲに電気的に接続され、プラグＳＣはエピタキシャル層ＥＰＳを介してフィン内のソース領域ＳＲに電気的に接続されていればよい。したがって、プラグＤＣ、ＳＣのそれぞれは、Ｙ方向に並ぶ３つのフィンの全てと平面視で重なっている必要はない。プラグＤＣ、ＳＣのそれぞれは、層間絶縁膜ＩＬ２に開口されたコンタクトホール内に埋め込まれている。
図３に示すメモリセルＭＣ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、当該制御ゲート電極ＣＧおよび当該メモリゲート電極ＭＧを挟むようにフィンＦ２内に形成されたドレイン領域ＤＲおよびソース領域ＳＲとを有する。制御ゲート電極ＣＧ、ドレイン領域ＤＲおよびソース領域ＳＲは制御トランジスタを構成し、メモリゲート電極ＭＧ、ドレイン領域ＤＲおよびソース領域ＳＲはメモリトランジスタを構成し、当該制御トランジスタおよび当該メモリトランジスタはメモリセルＭＣ２を構成している。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。
制御トランジスタおよびメモリトランジスタのそれぞれは、フィンＦ２の側面および上面をチャネル領域として有するフィン型の電界効果トランジスタ（ＦＩＮＦＥＴ）である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）におけるドレイン領域ＤＲとソース領域ＳＲとの間の距離が、メモリセルＭＣ２のチャネル長に相当する。メモリセルＭＣ２を構成するトランジスタがオン状態である場合、フィンＦ２の上面および側面にチャネルが形成される。
層間絶縁膜ＩＬ２上には複数の配線Ｍ１が形成され、配線Ｍ１は、プラグＤＣまたはＳＣを介して、メモリセルＭＣ２のドレイン領域ＤＲまたはソース領域ＳＲに電気的に接続されている。図示はしていないが、配線Ｍ１上には、複数の配線および層間絶縁膜を重ねた積層配線層が形成されている。
図６に、フィンＦ１～Ｆ４およびＦＤ０～ＦＤ４のそれぞれの上のソース線ＳＬ１～ＳＬ４、ビット線ＢＬ１およびＢＬ２を示している。ただし、プラグＤＣとビット線ＢＬ１、ＢＬ２との間、および、プラグＳＣとソース線ＳＬ１～ＳＬ４との間のいずれかに下層配線が形成されていてもよいが、図６では当該下層配線を図示していない。図６では、メモリセルＭＣ１～ＭＣ８に対しＸ方向において線対称のレイアウトを有するメモリセルＭＣ９～ＭＣ１６も示している。なお、ここでは、図３に示す配線Ｍ１が、図６に示すソース線ＳＬ１～ＳＬ４、ビット線ＢＬ１およびＢＬ２の下に配置されている場合を想定している。ただし、配線Ｍ１は、ビット線またはソース線のいずれか一方を構成していてもよい。ソース線ＳＬ１～ＳＬ４とビット線ＢＬ１、ＢＬ２とは、互いに同じ高さには形成されず、いずれか一方が他方の上に位置している。図６では、ビット線ＢＬ１、ＢＬ２とその他のパターンとが平面視で重なる箇所であっても、ビット線ＢＬ１、ＢＬ２およびその他のパターンのそれぞれの輪郭を示している。
図６に示すように、ビット線ＢＬ１、ＢＬ２のそれぞれはＸ方向に延在し、互いにＹ方向に並んでいる。また、ソース線ＳＬ１～ＳＬ４のそれぞれはＹ方向に延在し、互いにＸ方向に並んでいる。ビット線ＢＬ１は、プラグＤＣを介してメモリセルＭＣ１、ＭＣ２、ＭＣ５、ＭＣ６、ＭＣ９、ＭＣ１０、ＭＣ１３およびＭＣ１４のそれぞれのドレイン領域ＤＲに電気的に接続されている。ビット線ＢＬ２は、プラグＤＣを介してメモリセルＭＣ３、ＭＣ４、ＭＣ７、ＭＣ８、ＭＣ１１、ＭＣ１２、ＭＣ１５およびＭＣ１６のそれぞれのドレイン領域ＤＲに電気的に接続されている。ソース線ＳＬ１は、メモリセルＭＣ１、ＭＣ４、ＭＣ５およびＭＣ８のそれぞれのソース領域ＳＲに電気的に接続されている。ソース線ＳＬ２は、メモリセルＭＣ２、ＭＣ３、ＭＣ６およびＭＣ７のそれぞれのソース領域ＳＲに電気的に接続されている。ソース線ＳＬ３は、メモリセルＭＣ９、ＭＣ１２、ＭＣ１３およびＭＣ１６のそれぞれのソース領域ＳＲに電気的に接続されている。ソース線ＳＬ４は、メモリセルＭＣ１０、ＭＣ１１、ＭＣ１４およびＭＣ１５のそれぞれのソース領域ＳＲに電気的に接続されている。
上述したように、Ｙ方向に並ぶ複数のプラグＳＣには、交互に別のソース線が接続されている。これにより、メモリセルＭＣ１～ＭＣ１６のうち、任意のメモリセルを選択し、所望の動作をさせることが可能である。ビット線ＢＬ１、ＢＬ２のそれぞれはプラグＤＣの直上で延在しているのに対し、ソース線ＳＬ１～ＳＬ４はプラグＳＣの直上で延在せず、ソース線ＳＬ１～ＳＬ４からＸ方向に突出する部分が、平面視でプラグＳＣと重なっている。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図８を参照して説明する。
図８は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図８の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図３に示すメモリセルＭＣ２（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域ＳＲに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域ＤＲに印加する電圧Ｖｄ、およびｐ型ウェルＰＷに印加する電圧Ｖｂが記載されている。なお、図８の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの電荷蓄積部である窒化シリコン膜ＮＦへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図８の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜Ｃ１の窒化シリコン膜ＮＦ中に電子を注入することで書込みを行う。
書込み動作では、例えば、ドレイン領域ＤＲに１．５Ｖを印加し、ソース領域ＳＲに６Ｖを印加する。このため、電流はソース領域ＳＲ（メモリゲート電極ＭＧ側）からドレイン領域ＤＲ（制御ゲート電極ＣＧ側）に流れる。キャリア（電子）は、ドレイン領域ＤＲ（制御ゲート電極ＣＧ側）からソース領域ＳＲ（メモリゲート電極ＭＧ側）に流れる。つまり、ここでは制御ゲート電極ＣＧ側の半導体領域（ドレイン領域ＤＲ）がソースとして機能し、メモリゲート電極ＭＧ側の半導体領域（ソース領域ＳＲ）がドレインとして機能する。
この際、ホットエレクトロンは、平面視において２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間に位置するチャネル領域（ソース・ドレイン領域間）で発生し、メモリゲート電極ＭＧの下の絶縁膜Ｃ１中の電荷蓄積部である窒化シリコン膜ＮＦにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜Ｃ１の窒化シリコン膜ＮＦ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜Ｃ１中の窒化シリコン膜ＮＦ）に注入することにより消去を行う。例えば図８の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜Ｃ１の窒化シリコン膜ＮＦ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図８の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
読出し動作では、例えば、ドレイン領域ＤＲに１．５Ｖを印加し、ソース領域ＳＲに０Ｖを印加する。このため、電流はドレイン領域ＤＲ（制御ゲート電極ＣＧ側）からソース領域ＳＲ（メモリゲート電極ＭＧ側）に流れる。キャリア（電子）は、ソース領域ＳＲ（メモリゲート電極ＭＧ側）からドレイン領域ＤＲ（制御ゲート電極ＣＧ側）に流れる。つまり、書込み動作時とはソース・ドレインの役割がソース領域ＳＲとドレイン領域ＤＲとの間で入れ替わる。
＜半導体装置の効果について＞
図９に本発明者が検討した比較例の半導体装置の平面図を示す。図１に示す本実施の形態のメモリセルアレイにおいて、１つのプラグＳＣは２つのメモリセルのみに接続されており、３以上のメモリセルには接続されていない。これに対し、図９に示すメモリセルアレイの平面レイアウトでは、図１に示す平面レイアウトと異なり、各メモリセルＭＣ１～ＭＣ４のソース領域に接続された１つのプラグ（ソースコンタクトプラグ）ＳＣ１がＹ方向に延在しており、Ｙ方向に並ぶ３以上のメモリセルのそれぞれが接続されている。
図９に示すように、メモリセルアレイでは、Ｙ方向においてフィンＦＤ１、Ｆ１、Ｆ１、ＦＤ２、ＦＤ２、Ｆ２、Ｆ２およびＦＤ３が順に並んでいる。フィンＦＤ１、ＦＤ２およびＦＤ３は、ソース・ドレイン領域を有しているが、プラグＤＣ１が接続されていないため、チャネルが形成されず、メモリセルを構成しない。フィンＦ１、Ｆ２およびＦ３は、ソース・ドレイン領域を有し、プラグＤＣ１、ＳＣ１の両方が接続されている。よって、フィンＦ１、Ｆ２およびＦ３のそれぞれに形成されたソース領域ＳＲおよびドレイン領域ＤＲは、メモリセルを構成する。
ここでは、１つのプラグＤＣ１に接続された２つのフィンＦ１の両方に、プラグＳＣ１が接続されている。つまり、Ｙ方向に隣り合う２つのフィンＦ１のそれぞれに別々のドレイン電圧またはソース電圧を印加することはできないため、２つのフィンＦ１が１つのメモリセルＭＣ１として動作する。したがって、メモリセルアレイのうち１ｂｉｔ分のメモリセルを形成するために必要な領域は、図９に示す破線で囲まれた領域となる。当該領域のＹ方向の距離（幅、セルピッチ）は、例えば、互いに隣り合う２つのフィンＦＤ１同士の中間から、互いに隣り合う２つのフィンＦＤ２同士の中間までの距離となる。
また、比較例のプラグＤＣ１は、Ｙ方向における一方の端部から他方の端部までの距離Ｌｘを有している。距離Ｌｘは、プラグＤＣ１を形成する際の最低限の長さであり、Ｙ方向において複数のフィンを最短の間隔で等間隔に配置する場合、プラグＤＣ１は２つのフィンと平面視で重なる必要がある。この場合、Ｙ方向に並ぶプラグＤＣ１同士の間の距離は、Ｙ方向のプラグＤＣ１の長さと同じ距離Ｌｘとなる。これは、ダミーのフィンＦＤ１、ＦＤ２およびＦＤ３を形成しない場合、または、プラグＤＣ１の直下にフィンを１つのみ形成する場合であっても同様である。その結果、１ｂｉｔ分のメモリセルを形成するために必要な領域のＹ方向の幅は２×Ｌｘとなる。すなわち、比較例ではプラグＤＣ１同士の間の距離Ｌｘを基準にメモリセルアレイを作成しているため、Ｙ方向のセルピッチは２×Ｌｘとなる。図９に示す構造では、Ｙ方向に隣り合うプラグＤＣ１同士の間に、プラグＤＣ１と接続されていないダミーのフィンＦＤ１、ＦＤ２またはＦＤ３のいずれかを２つ並べて配置している。
ここでは、フィンとプラグＤＣ１との間の寄生抵抗を低減するため、フィン上にエピタキシャル層（図示しない）をＹ方向に延在するように成長させている。このため、Ｙ方向に隣り合うプラグＤＣ１同士の間の距離を広く確保する必要がある。比較例の半導体装置では、プラグＤＣ１のＹ方向の長さを最短の大きさで形成することに起因して、プラグＤＣ１同士の間隔は距離Ｌｘとなっており、かつ、Ｙ方向に並ぶ複数のプラグＤＣ１のそれぞれに接続されたフィンの全てに１つのプラグＳＣ１を接続している。この場合、１つのプラグＤＣ１に接続された複数のフィンのそれぞれに、別々に制御可能なメモリセルを形成することができない。これに対して、プラグＤＣ１の直下にフィンを１つのみ形成してもセルサイズは縮小できない。よって、比較例ではセルサイズが大きくなる問題が生じる。
そこで、本実施の形態では、図１に示すように、Ｙ方向に周期的に並ぶ複数のプラグＤＣと、Ｙ方向に周期的に並ぶ複数のプラグＳＣとを形成し、Ｙ方向において、プラグＤＣに対し半周期ずれた位置にプラグＳＣを配置している。ここでは、例えば１つのプラグＤＣ１に接続されたフィンＦ１、Ｆ２のそれぞれに別々のプラグＳＣを接続しているため、フィンＦ１上のメモリセルＭＣ１と、フィンＦ２上のメモリセルＭＣ２とのそれぞれの動作を別々に制御することができる。したがって、１ｂｉｔ分のメモリセルのセルサイズを縮小することができる。
具体的には、比較例の距離Ｌｘ（図９参照）は例えば６０ｎｍであり、本実施の形態の距離Ｌｙ（図１参照）は例えば５０ｎｍであるため、Ｙ方向のセルピッチが１．５×Ｌｙである本実施の形態では、Ｙ方向のセルピッチが２×Ｌｘである比較例に比べ、セルサイズ６３％まで縮小することができる。
以上より、本実施の形態の半導体装置では、メモリセルのセルサイズを縮小することで、半導体装置の微細化、および、さらなる集積化が可能となる。よって、半導体装置の性能を向上させることができる。
＜変形例＞
図７に示すように、ダミーのフィンは形成されていなくてもよい。図７は、本実施の形態の半導体装置を示す平面図である。
図７に示すメモリセルアレイには、Ｙ方向においてフィンＦ１、Ｆ２、Ｆ３およびＦ４が順に配置されている。ダミーのフィンＦＤ１～ＦＤ４（図１参照）が形成されていない点を除き、本変形例の構造は図１～図６を用いて説明した構造と同様である。
具体的には、プラグＤＣ、ＳＣのそれぞれは、２つのフィンのみに接続されている。また、Ｙ方向に隣り合うプラグＤＣ同士の間、および、Ｙ方向に隣り合うプラグＳＣ同士の間のそれぞれには、平面視においてフィンは配置されていない。
本変形例のように、ダミーのフィンを配置しない場合でも、図１～図６を用いて説明した半導体装置と同様に、１ｂｉｔ分のメモリセルのセルサイズを縮小することができる。これにより、半導体装置の性能を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
Ｃ１ 絶縁膜（ＯＮＯ膜）
ＣＧ 制御ゲート電極
ＤＣ、ＳＣ プラグ
ＤＲ ドレイン領域
Ｆ１～Ｆ４、ＦＤ０～ＦＤ４ フィン
ＭＣ１～ＭＣ１６ メモリセル
ＭＧ メモリゲート電極
ＳＢ 半導体基板
ＳＲ ソース領域

Claims (7)

  1. 半導体基板と、
    前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する複数の第１突出部と、
    前記複数の第１突出部のそれぞれの上面上および側面上に第１絶縁膜を介して形成され、前記第１方向に交差する第２方向に延在する第１ゲート電極と、
    前記複数の第１突出部のそれぞれの前記上面上および前記側面上に電荷蓄積部である第２絶縁膜を介して形成され、前記第１ゲート電極の一方の側面に絶縁膜を介して隣接し、前記第２方向に延在する第２ゲート電極と、
    平面視において、前記第１ゲート電極と隣り合うように、前記複数の第１突出部のそれぞれの内部に形成された第１半導体領域と、
    平面視において、前記第２ゲート電極と隣り合うように、前記複数の第１突出部のそれぞれの内部に形成された第２半導体領域と、
    前記複数の第１突出部上に形成され、前記第２方向に並ぶ複数の第１プラグと、
    前記複数の第１突出部上に形成され、前記第２方向に並ぶ複数の第２プラグと、
    を有し、
    前記第１ゲート電極、前記第２ゲート電極、前記第１半導体領域および前記第２半導体領域は、不揮発性記憶素子を構成し、
    前記第２方向に並ぶ複数の前記第１プラグのうち、Ｎ番目の前記第１プラグは、前記第２方向における２Ｎ－１番目および２Ｎ番目の前記第１突出部のそれぞれの内部に形成された前記第１半導体領域に電気的に接続され、
    前記第２方向に並ぶ複数の前記第２プラグのうち、Ｎ番目の前記第２プラグは、前記第２方向における２Ｎ番目および２Ｎ＋１番目の前記第１突出部のそれぞれの内部に形成された前記第２半導体領域に電気的に接続されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２方向に並んで形成された複数の第１半導体層と、
    前記第２方向に並んで形成された複数の第２半導体層と、
    を有し、
    前記第２方向に並ぶ複数の前記第１半導体層のうち、Ｎ番目の前記第１半導体層は、前記第２方向における２Ｎ－１番目および２Ｎ番目の前記第１突出部のそれぞれの内部に形成された前記第１半導体領域の上面および側面に接し、
    前記第２方向に並ぶ複数の前記第２半導体層のうち、Ｎ番目の前記第２半導体層は、前記第２方向における２Ｎ番目および２Ｎ＋１番目の前記第１突出部のそれぞれの内部に形成された前記第２半導体領域の上面および側面に接し、
    前記第１プラグは、前記第１半導体層を介して前記第１半導体領域に電気的に接続され、前記第２プラグは、前記第２半導体層を介して前記第２半導体領域に電気的に接続されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２方向に並ぶ複数の前記第１突出部同士の間に形成され、前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記第１方向に延在する複数の第２突出部をさらに有し、
    前記第２方向に並ぶ複数の前記第１プラグのうち、Ｎ番目の前記第１プラグは、前記第２方向における２Ｎ－１番目の前記第１突出部と２Ｎ番目の前記第１突出部との相互間に位置する前記第２突出部に電気的に接続され、
    前記第２方向に並ぶ複数の前記第２プラグのうち、Ｎ番目の前記第２プラグは、前記第２方向における２Ｎ番目の前記第１突出部および２Ｎ＋１番目の前記第１突出部との相互間に位置する前記第２突出部に電気的に接続されている、半導体装置。
  4. 請求項３記載の半導体装置において、
    複数の前記第２突出部のうち、前記第１プラグに電気的に接続された前記第２突出部は、平面視で前記第２プラグと離間しており、
    前記第２プラグに電気的に接続された前記第２突出部は、平面視で前記第１プラグと離間している、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２方向に並ぶ複数の前記第１プラグ同士は、互いに離間しており、
    前記第２方向に隣り合う前記第２プラグ同士は、互いに離間している、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２方向に並ぶ複数の前記第２プラグのうち、２Ｎ－１番目の前記第２プラグと、２Ｎ番目の前記第２プラグとのそれぞれの電位は、別々に制御される、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２方向に並ぶ前記複数の第１突出部のうち、Ｎ番目の前記第１突出部内に形成された一対の前記第２半導体領域および前記第１半導体領域を含む第１不揮発性記憶素子と、
    前記第２方向に並ぶ前記複数の第１突出部のうち、Ｎ＋１番目の前記第１突出部内に形成された一対の前記第２半導体領域および前記第１半導体領域を含む第２不揮発性記憶素子とは、互いに別々に動作が制御される、半導体装置。
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