JP7200054B2 - 半導体装置およびその製造方法 - Google Patents

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    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Description

本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
動作速度が速く、リーク電流および消費電力の低減および微細化が可能なトランジスタとして、フィン型のトランジスタが知られている。フィン型の電界効果トランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状の半導体層のパターンをチャネル層として有する半導体素子である。ＦＩＮＦＥＴは、当該パターン上を跨ぐように形成されたゲート電極を有する。
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭが使用されている。フラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有している。当該記憶装置は、浮遊ゲート電極またはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、この記憶情報をトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜であり、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型メモリセルがある。
特許文献１（特開２００６－０４１３５４号公報）には、ＦＩＮＦＥＴを備えたスプリットゲート型のＭＯＮＯＳメモリにおいて、フィンの表面を覆うシリサイド層を形成することが記載されている。
特開２００６－０４１３５４号公報
ＦＩＮＦＥＴでは、幅が細いフィン内に形成されたソース・ドレイン領域と、コンタクトプラグとの接続抵抗を低減する方法として、次の第１の方法および第２の方法が考えられる。第１の方法は、ソース・ドレイン領域上にエピタキシャル層を形成することである。しかし、ＦＩＮＦＥＴから成るスプリットゲート型のＭＯＮＯＳメモリでは、高電圧が印加されるエピタキシャル層とメモリゲート電極との間の距離が短いため、エピタキシャル層とメモリゲート電極との間の耐圧が低い。また、エピタキシャル層を形成することで、ＦＩＮＦＥＴのチャネル領域の応力が増大し、記憶素子の性能が低下する虞がある。第２の方法は、ソース・ドレイン領域上にシリサイド層を形成した後に、ゲート電極をメタルゲート電極（金属膜）に置換することである。しかし、メタルゲート電極への置換工程で行う熱処理によりシリサイド層が変質し、逆に当該接続抵抗が高くなる虞がある。すなわち、ＭＯＮＯＳメモリをＦＩＮＦＥＴにより構成する場合、ＭＯＮＯＳメモリの耐圧および性能を下げることなく、当該接続抵抗を低減する課題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板の一部である第１突出部上に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極を備えたＦＩＮＦＥＴから成るスプリットゲート型のＭＯＮＯＳメモリに関するものである。ここでは、第１ゲート電極および第２ゲート電極を平面視で挟む第１突出部のうち、第１ゲート電極側の第１突出部上に第１半導体領域を含む第１半導体層を形成する。また、第１ゲート電極および第２ゲート電極を平面視で挟む第１突出部のうち、第２ゲート電極側に位置し、内部に第２半導体領域を含む第１突出部上にシリサイド層を形成する。
また、一実施の形態である半導体装置の製造方法は、ＦＩＮＦＥＴから成るスプリットゲート型のＭＯＮＯＳメモリのドレイン領域をエピタキシャル層により覆い、ゲート電極を金属膜に置換した後、当該ＭＯＮＯＳメモリのソース領域をシリサイド層により覆うものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。
本発明の実施の形態である半導体装置を示す平面図である。 本発明の実施の形態である半導体装置を示す斜視図である。 本発明の実施の形態である半導体装置を示す断面図である。 本発明の実施の形態である半導体装置を示す断面図である。 本発明の実施の形態である半導体装置を示す断面図である。 本発明の実施の形態である半導体装置の製造工程を説明する断面図である。 図６に続く半導体装置の製造工程を説明する断面図である。 図７に続く半導体装置の製造工程を説明する断面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 図９に続く半導体装置の製造工程を説明する断面図である。 図１０に続く半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１２に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 図１４に続く半導体装置の製造工程を説明する断面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 図１６に続く半導体装置の製造工程を説明する断面図である。 図１７に続く半導体装置の製造工程を説明する断面図である。 図１８に続く半導体装置の製造工程を説明する断面図である。 図１９に続く半導体装置の製造工程を説明する断面図である。 図２０に続く半導体装置の製造工程を説明する断面図である。 図２１に示すフィンの短手方向に沿う断面図である。 図２２に続く半導体装置の製造工程を説明する断面図である。 図２３に続く半導体装置の製造工程を説明する断面図である。 図２４に続く半導体装置の製造工程を説明する断面図である。 図２５に続く半導体装置の製造工程を説明する断面図である。 図２６に続く半導体装置の製造工程を説明する断面図である。 図２７に続く半導体装置の製造工程を説明する断面図である。 図２８に続く半導体装置の製造工程を説明する断面図である。 図２９に続く半導体装置の製造工程を説明する断面図である。 図３０に続く半導体装置の製造工程を説明する断面図である。 図３１に続く半導体装置の製造工程を説明する断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 本発明の実施の形態の変形例である半導体装置を示す平面図である。 比較例である半導体装置の製造工程を説明する断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
＜半導体チップの構成例＞
以下に、本実施の形態における不揮発性メモリを有する半導体チップの構成について説明する。本実施の形態における半導体チップ（図示しない）は、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）およびアナログ回路を有している。さらに、本実施の形態における半導体チップは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を有している。また、当該半導体チップは、フラッシュメモリおよびＩ／Ｏ（Input/Output）回路を有している。
ＣＰＵ（回路）は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて演算および制御などを行う。ＲＡＭ（回路）は、記憶情報を随時書込みおよび読み出しができるメモリである。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。アナログ回路は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路および電源回路などから構成されている。
ＥＥＰＲＯＭおよびフラッシュメモリは、書込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭおよびフラッシュメモリのメモリセルは、例えば、記憶（メモリ）用のＭＯＮＯＳ型トランジスタなどから構成される。ここでは、記憶用のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタをＭＯＮＯＳメモリと呼ぶ場合がある。
Ｉ／Ｏ回路は、入出力回路である。Ｉ／Ｏ回路は、半導体チップ内から半導体チップの外部に接続された機器へのデータの出力、または、半導体チップの外部に接続された機器から半導体チップ内へのデータの入力などを行うための回路である。
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、ＣＰＵ、ＲＡＭ、アナログ回路、Ｉ／Ｏ回路およびＥＥＰＲＯＭなどが形成されている。また、ロジック回路領域には、フラッシュメモリのアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
＜半導体装置のデバイス構造＞
以下に、図１～図５を用いて、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態における半導体装置の平面図である。図２は、本実施の形態における半導体装置の斜視図である。図３～図５は、本実施の形態における半導体装置の断面図である。図１では、フィン、素子分離膜、エピタキシャル層、ゲート電極、プラグおよび配線のみを示している。図２では、ウェル、素子分離膜および各素子の上の層間絶縁膜などの絶縁膜および配線の図示を省略している。図３では、素子分離膜および各素子の上の層間絶縁膜などの絶縁膜、プラグおよび配線の図示を省略している。また、図４および図５では、第１配線層を構成する層間絶縁膜および第１配線上の他の配線層の図示を省略している。なお、本願の断面図では、図を分かり易くするため、メモリセル領域の制御ゲート電極およびメモリゲート電極をロジック回路領域（ｎＭＩＳ領域およびｐＭＩＳ領域）のゲート電極より小さい幅で示している。しかし、実際にはロジック回路領域（ｎＭＩＳ領域およびｐＭＩＳ領域）のゲート電極の方が、制御ゲート電極およびメモリゲート電極に比べ、ゲート長方向における幅が小さい。
図１では、左から順に、メモリセル領域１Ａのメモリセルアレイ、ｎＭＩＳ領域１Ｂのｎ型トランジスタＱＮ、および、ｐＭＩＳ領域１Ｃのｐ型トランジスタＱＰを示している。ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰは、ロジック回路領域のロジック回路などを構成している。ｎ型トランジスタＱＮとしてはｎ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型の電界効果トランジスタ）を例示する。ｐ型トランジスタＱＰとしては、ｐ型のＭＩＳＦＥＴを例示する。ここでは、ｎ型のＭＩＳＦＥＴをｎＭＩＳと呼び、ｐ型のＭＩＳＦＥＴをｐＭＩＳと呼ぶ場合がある。
メモリセル領域１Ａに形成されたメモリセルＭＣは、例えばフラッシュメモリに形成されている。また、ｎＭＩＳ領域１Ｂのｎ型トランジスタＱＮおよびｐＭＩＳ領域１Ｃのｐ型トランジスタＱＰは、例えばＲＡＭまたはＣＰＵなどに形成されている。
図１に示すように、メモリセル領域１Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの上面（主面）に沿う方向であり。Ｘ方向はＹ方向に対して交差（直交）している。フィンＦＡは、例えば、半導体基板ＳＢの上面に形成された溝の底面から選択的に突出した直方体の突出部（凸部）であり、板状の形状を有している。つまり、フィンＦＡは、半導体基板ＳＢの上面をエッチングにより後退させて複数の溝を形成した際、隣り合う溝同士の間において板状に残った半導体基板ＳＢの一部である。フィンＦＡの下端部分の周囲は、当該溝の底面を覆う素子分離膜（素子分離領域）ＥＩで囲まれている。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間の溝内は、素子分離膜ＥＩで埋まっている。本願でいう半導体基板ＳＢの上面（主面）は、上記溝が形成される前の半導体基板ＳＢの上面、または、上記溝が形成されていない領域の半導体基板ＳＢの上面（例えばフィンＦＡの上面）を指す。
複数のフィンＦＡ上には、Ｙ方向（フィンＦＡの短手方向）に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。平面視で制御ゲート電極ＣＧと隣り合うフィンＦＡであって、メモリゲート電極ＭＧとは反対側のフィンＦＡの上面には溝が形成されており、当該溝内にはエピタキシャル層（せり上げ半導体層）ＥＰが形成されている。すなわち、エピタキシャル層ＥＰは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを平面視で挟むフィンＦＡのうち、制御ゲート電極ＣＧ側のフィンＦＡの上面に接して形成されている。エピタキシャル層ＥＰ内にはドレイン領域（ｎ型半導体領域）ＤＲが形成されている。平面視でメモリゲート電極ＭＧと隣り合うフィンＦＡであって、制御ゲート電極ＣＧとは反対側のフィンＦＡの上面および側面には、ソース領域（ｎ型半導体領域）ＳＲが形成されている。すなわち、ソース領域ＳＲは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを平面視で挟むフィンＦＡのうち、メモリゲート電極ＭＧ側のフィンＦＡ内に形成されている。
つまり、制御ゲート電極ＣＧ側のドレイン領域ＤＲと、メモリゲート電極側のソース領域ＳＲとが形成されている。すなわち、平面視のＸ方向（フィンＦＡの長手方向）において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＳＲとドレイン領域ＤＲとの間に位置している。
ドレイン領域ＤＲおよびソース領域ＳＲは、ｎ型の半導体領域である。ドレイン領域ＤＲは、平面視でＸ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＳＲは、平面視でＸ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、電荷蓄積膜（図示しない）、ドレイン領域ＤＲおよびソース領域ＳＲを有する不揮発性記憶素子である。以下では、１つのメモリセルＭＣを構成するソース領域ＳＲおよびドレイン領域ＤＲを、ソース・ドレイン領域と呼ぶ場合がある。
Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＤＲまたはソース領域ＳＲのいずれか一方を共有している。ドレイン領域ＤＲを共有する２つのメモリセルＭＣのそれぞれのレイアウトは、平面視でドレイン領域ＤＲと重なりＹ方向に延在する軸を中心として、Ｘ方向に線対称となっている。ソース領域ＳＲを共有する２つのメモリセルＭＣのそれぞれのレイアウトは、平面視でソース領域ＳＲに重なりＹ方向に延在する軸を中心として、Ｘ方向に線対称となっている。
各フィンＦＡには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのドレイン領域ＤＲは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたプラグ（コンタクトプラグ、導電性接続部）ＰＧに電気的に接続されている。当該プラグＰＧは、Ｘ方向に延在するビット線ＢＬに電気的に接続されている。また、Ｙ方向に並んで配置された複数のメモリセルＭＣのそれぞれのソース領域ＳＲは、プラグＰＧを介してＹ方向に延在するソース線ＳＬに電気的に接続されている。ビット線ＢＬおよびソース線ＳＬは、メモリセルＭＣ上に配置されている。
また、ｎＭＩＳ領域１Ｂには、例えば、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、フィンＦＡと同様に半導体基板ＳＢの一部であり、半導体基板の上面に形成された溝の底面から上方に突出した板状の形状を有している。また、フィンＦＢは、半導体基板ＳＢの活性領域であり、フィンＦＢの下端部分は、当該溝の底面を覆う素子分離膜ＥＩで囲まれている。フィンＦＢ上には、Ｙ方向に延在するゲート電極Ｇ１が配置されている。平面視でゲート電極Ｇ１と隣り合う両側のフィンＦＢのそれぞれの上面には溝が形成されており、当該溝内にはエピタキシャル層（半導体層）ＥＰ１が形成されている。Ｘ方向でゲート電極Ｇ１を挟むエピタキシャル層ＥＰ１のうち、一方の内部にはドレイン領域ＬＤ１が形成されており、他方の内部にはソース領域ＬＳ１が形成されている。ドレイン領域ＬＤ１およびソース領域ＬＳ１は、ｎ型の半導体領域である。
ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１を有する。ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１は、それぞれ、コンタクトホール内に形成されたプラグＰＧを介して、配線ＭＷに電気的に接続されている。
また、ｐＭＩＳ領域１Ｃには、Ｘ方向に延在するフィンＦＣと、その上部のｐ型トランジスタＱＰが形成されている。ゲート電極Ｇ２、ドレイン領域ＬＤ２およびソース領域ＬＳ２により構成されるｐ型トランジスタＱＰのレイアウトは、例えば、ｎ型トランジスタＱＮと同様である。ただし、ドレイン領域ＬＤ２およびソース領域ＬＳ２は、ｐ型の半導体領域である。ドレイン領域ＬＤ２およびソース領域ＬＳ２のそれぞれは、フィンＦＣの上面に形成された溝内に埋め込まれたエピタキシャル層ＥＰ２内に形成されている。配線ＭＷは、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれの上に配置されている。以下では、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれを構成するソース領域ＬＳ１、ＬＳ２およびドレイン領域ＬＤ１、ＬＤ２を、ソース・ドレイン領域と呼ぶ場合がある。
フィンＦＡ、ＦＢおよびＦＣは、半導体基板ＳＢの上面に形成された溝の底面から、当該底面に対して垂直な方向（上方）に突出する、例えば、直方体の突出部である。フィンＦＡ、ＦＢおよびＦＣは、必ずしも直方体である必要はなく、短手方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面は半導体基板ＳＢの上面に対して垂直であってもよいが、図５に示すように、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡ、ＦＢおよびＦＣのそれぞれの断面形状は、直方体であるか、または台形である。ここでは、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面は、半導体基板ＳＢの上面に対して斜めに傾斜している。
また、図１に示すように、平面視でフィンＦＡ、ＦＢおよびＦＣが延在する方向が各フィンの長手方向（長辺方向）であり、当該長辺方向に直交する方向が各フィンの短手方向（短辺方向）である。ここでいうフィンの短手方向および長手方向のそれぞれは、半導体基板の上面に沿う方向である。フィンＦＡ、ＦＢおよびＦＣは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
なお、図１のメモリセル領域１Ａでは１つのフィンＦＡ上に並ぶ複数の素子を示しているのに対し、図１のｎＭＩＳ領域１Ｂでは、１つのフィンＦＢの上に素子を１つのみ示している。また、図１のｐＭＩＳ領域１Ｃでも、１つのフィンＦＣの上に素子を１つのみ示している。ただし、フィンＦＢ、ＦＣのそれぞれの上においても、メモリセル領域１Ａと同様に複数の素子をＸ方向に並べて配置してもよい。その場合、隣り合う素子はドレイン領域またはソース領域のいずれか一方を共有していてもよい。このことは、図４以降の図でも同様である。
図２および図４では、左側から右側に向かって順にメモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃを並べて示している。図４および図５のメモリセル領域１Ａでは、図３で図示していない層間絶縁膜、プラグおよび配線などを追加して示している。図３では、左から順に、図１のＡ－Ａ線における断面、図１のＢ－Ｂ線における断面、および、図１のＣ－Ｃ線における断面を示している。メモリセル領域１Ａのみを示す図３では左から順に、ゲート電極およびソース・ドレイン領域を含みフィンの長手方向に沿う断面、ドレイン領域を含みフィンの短手方向に沿う断面、および、ソース領域を含みフィンの短手方向に沿う断面を示している。図４では、各フィンの長手方向に沿う断面を複数並べて示している。図４は、左から順に、図１のＡ－Ａ線、Ｄ－Ｄ線およびＥ－Ｅ線のそれぞれにおける半導体素子の断面を示している。
図５では、各フィンの短手方向に沿う断面を複数並べて示している。図５では、左から順に、図１のＢ－Ｂ線、Ｃ－Ｃ線、Ｆ－Ｆ線およびＧ－Ｇ線における断面を示している。図５では、左から順に、メモリセル領域１Ａのドレイン領域を含むフィンＦＡの断面、メモリセル領域１Ａのソース領域を含むフィンＦＡの断面を並べて示している。また、図５では、メモリセル領域１Ａの当該断面の右側に、ｎＭＩＳ領域１Ｂのドレイン領域を含むフィンＦＢの断面を示している。また、図５では、ｎＭＩＳ領域１Ｂの当該断面の右側に、ｐＭＩＳ領域１Ｃのドレイン領域を含むフィンＦＣの断面を示している。
図２および図３に示すように、メモリセル領域１Ａの半導体基板ＳＢを構成するフィンＦＡの上部には、メモリセルＭＣが形成されている。また、ｎＭＩＳ領域１Ｂの半導体基板ＳＢを構成するフィンＦＢの上部には、ｎ型トランジスタＱＮが形成されている。また、ｐＭＩＳ領域１Ｃの半導体基板ＳＢを構成するフィンＦＣの上部には、ｐ型トランジスタＱＰが形成されている。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＡを跨ぐようにＹ方向に延在し、ゲート電極Ｇ１はフィンＦＢを跨ぐようにＹ方向に延在し、ゲート電極Ｇ２はフィンＦＣを跨ぐようにＹ方向に延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）から成る。なお、シリサイド層Ｓ１は白金（Ｐｔ）を含んでいてもよい。図２では円筒形のプラグＰＧを示しているが、プラグの断面形状は四角形などであってもよい。なお、図２では絶縁膜ＩＦ９および金属膜ＣＰ（図３参照）の図示を省略している。
図３～図５に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面の下部は、半導体基板ＳＢの上面に形成された溝の底面上に形成された素子分離膜ＥＩで囲まれている。つまり、各フィン同士は、素子分離膜ＥＩで分離されている。フィンＦＡ内には、フィンＦＡの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷ１が形成されている。同様に、フィンＦＢ内には、フィンＦＢの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷ２が形成されている。また、フィンＦＣ内には、フィンＦＣの上面から下部に亘ってｎ型の半導体領域であるｎ型ウェルＮＷが形成されている。
フィンＦＡの上面上および側面上には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成されている。Ｘ方向において、制御ゲート電極ＣＧに隣り合う領域には、絶縁膜Ｃ１を介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜Ｃ１が介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、絶縁膜Ｃ１で電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦＡの上面および側面のそれぞれとの間には、絶縁膜Ｃ１が介在している。絶縁膜Ｃ１はメモリゲート電極ＭＧの側面および底面を覆うように連続的に形成されている。このため、絶縁膜Ｃ１はＬ字型の断面形状を有する。
ゲート絶縁膜ＧＦは、シリコンから成る半導体基板ＳＢの突出部であるフィンＦＡの上面および側面を熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は例えば２ｎｍである。また、絶縁膜Ｃ１は、シリコンから成る半導体基板ＳＢの突出部であるフィンＦＡの上面および側面を熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）から成る酸化シリコン膜Ｘ１を有する。また、絶縁膜Ｃ１は、酸化シリコン膜Ｘ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜Ｘ２とを有する。窒化シリコン膜ＮＦは、メモリセルＭＣの電荷蓄積部（電荷蓄積膜）である。窒化シリコン膜は、例えば７ｎｍの膜厚を有し、酸化シリコン膜Ｘ２は、例えば９ｎｍの膜厚を有する。
つまり、絶縁膜Ｃ１は、フィンＦＡの上面側および制御ゲート電極ＣＧの側面側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層構造を有する。すなわち、絶縁膜Ｃ１はＯＮＯ（Oxide Nitride Oxide）膜である。絶縁膜Ｃ１の膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＦの膜厚よりも大きい。酸化シリコン膜Ｘ２は、酸窒化シリコン膜により形成してもよい。
なお、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜は、電荷蓄積部を有するＯＮＯ膜に限らず、酸化シリコン膜などから成る絶縁膜であってもよい。つまり、メモリゲート電極ＭＧとフィンＦＡとの間の絶縁膜Ｃ１と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜とは、別の膜であってもよい。
フィンＦＡの短手方向（Ｙ方向）において、制御ゲート電極ＣＧは、素子分離膜ＥＩの上面に沿って延在している。同様に、Ｙ方向において、メモリゲート電極ＭＧは、素子分離膜ＥＩの上面に沿って延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上にはシリサイド層Ｓ１が形成されている。
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ、絶縁膜Ｃ１およびシリサイド層Ｓ１を含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜から成る絶縁膜ＩＦ６と、酸化シリコン膜から成るＩＦ７により構成された積層構造を有している。
平面視において、上記パターンおよびサイドウォールスペーサＳＷをＸ方向において挟むフィンＦＡのうち、制御ゲート電極ＣＧ側のフィンＦＡの上面には、フィンＦＡの途中深さまで達する溝（凹部）が形成されている。当該溝の底面は、例えば素子分離膜ＥＩの上面よりも高い箇所に位置している。当該溝内には、エピタキシャル成長法により形成されたエピタキシャル層（半導体層）ＥＰが埋め込まれている。エピタキシャル層ＥＰは当該溝内を埋め込んでおり、かつ、上方およびＹ方向において、当該溝の外へ突出している。エピタキシャル層ＥＰの上面は、制御ゲート電極ＣＧの直下のフィンＦＡの上面より上に位置しており、Ｙ方向のエピタキシャル層ＥＰの幅は、Ｙ方向のフィンＦＡの幅よりも大きい。
エピタキシャル層ＥＰは、Ｙ方向に沿う断面（図３および図５参照）において、菱形の形状を有している。すなわち、メモリセル領域１Ａのエピタキシャル層ＥＰの側面は、下部の側面および上部の側面を有している。当該下部の側面は素子分離膜ＥＩ側から上方に向かうにつれて、半導体基板ＳＢの上面に沿う方向においてフィンＦＡから離れるような傾斜を有している。また、当該上部の側面は素子分離膜ＥＩ側から上方に向かうにつれて、半導体基板ＳＢの上面に沿う方向においてフィンＦＡに近付くような傾斜を有している。当該下部の側面の上端と、当該上部の側面の下端とは接続されている。
言い換えれば、Ｙ方向において、エピタキシャル層ＥＰの左側の終端部と右側の終端部との間の幅は、エピタキシャル層ＥＰの上端および下端に比べて、当該上端および当該下端の間の中心部の方が大きい。また、Ｘ方向に沿う断面（図３および図５参照）においても、エピタキシャル層ＥＰの一部は菱形に近い形状を有している。エピタキシャル層ＥＰは、フィンＦＡの上面（溝の底面）を覆うように、フィンＦＡ上に形成されている。エピタキシャル層ＥＰは、フィンＦＡの上面に接している。エピタキシャル層ＥＰは、例えばリン化シリコン（ＳｉＰ）または炭化シリコン（ＳｉＣ）から成る。
エピタキシャル層ＥＰの上面からエピタキシャル層ＥＰの途中深さに亘って、ｎ型半導体領域である拡散領域ＤＤが形成されている。拡散領域ＤＤは、ドレイン領域ＤＲ（図１参照）を構成している。拡散領域ＤＤの下端はフィンＦＡの最上面より下に位置しているため、拡散領域ＤＤの一部とフィンＦＡの一部とは、Ｘ方向において互いに隣り合っている。
拡散領域ＤＤの上面は、制御ゲート電極ＣＧの直下のフィンＦＡの上面よりも上に位置している。拡散領域ＤＤの上面（エピタキシャル層ＥＰの上面）には、シリサイド層は形成されていない。つまり、拡散領域ＤＤの上面は、シリサイド層から露出している。言い換えれば、拡散領域ＤＤの上面は、いずれのシリサイド層からも離間しており、シリサイド層と接していない。拡散領域ＤＤの下端は、エピタキシャル層ＥＰ１の下のフィンＦＡ内に達していてもよい。
これに対し、平面視において、上記パターンおよびサイドウォールスペーサＳＷをＸ方向において挟むフィンＦＡのうち、メモリゲート電極ＭＧ側のフィンＦＡの上面には、拡散領域ＳＤが形成されている。拡散領域ＳＤはｎ型半導体領域であり、ソース領域ＳＲ（図１参照）を構成している。拡散領域ＳＤはフィンＦＡの上面から所定の深さで形成されている。拡散領域ＳＤの下端は、例えば、素子分離膜ＥＩの上面よりも上に位置している。つまり、拡散領域ＳＤはフィンＦＡの側面の一部にも形成されている。拡散領域ＳＤは、フィンＦＡの上面から、素子分離膜ＥＩの上面と同じ高さに亘って形成されていてもよい。
ここで、メモリセル領域１Ａのソース領域を構成する拡散領域ＳＤが形成されたフィンＦＡの上面には溝が形成されておらず、当該上面はシリサイド層Ｓ２により覆われている。つまり、制御ゲート電極ＣＧを含む上記パターンと、エピタキシャル層ＥＰと、サイドウォールスペーサＳＷとから露出するフィンＦＡの上面は、シリサイド層Ｓ２により覆われている。シリサイド層Ｓ２は、拡散領域ＳＤの上面に接し、拡散領域ＳＤに電気的に接続されている。シリサイド層Ｓ２は、例えばＮｉＳｉまたはＣｏＳｉから成る。シリサイド層Ｓ２の上面（最上面、上端）の位置は、メモリゲート電極ＭＧの下面の位置よりも低い。また、シリサイド層Ｓ２のメモリゲート電極ＭＧ側の端部の上面の位置は、メモリゲート電極ＭＧのシリサイド層Ｓ２側の下面の位置よりも低い。これに対し、エピタキシャル層ＥＰの上面の位置は、メモリゲート電極ＭＧの下面の位置より高い。
制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、電荷蓄積膜（窒化シリコン膜ＮＦ）、ソース領域およびドレイン領域は、メモリセルＭＣを構成している。言い換えれば、メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、電荷蓄積膜、ドレイン領域およびソース領域を有している。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタを構成している。メモリセルＭＣは、制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、電荷蓄積膜を含む絶縁膜Ｃ１およびソース・ドレイン領域は、スプリットゲート型のＭＯＮＯＳメモリ（不揮発性記憶素子）であるメモリセルＭＣを構成している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣのチャネル長に相当する。
上記のように、制御ゲート電極ＣＧ側（ドレイン領域側）のフィンＦＡには溝および溝内のエピタキシャル層ＥＰが設けられており、シリサイド層がない。これに対し、メモリゲート電極ＭＧ側（ソース領域側）のフィンＦＡには溝およびエピタキシャル層が設けられておらず、シリサイド層Ｓ２が形成されている。すなわち、平面視において制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンを挟むソース・ドレイン領域は、非対称な構造を有している。本実施の形態の主な特徴の１つは、ＦＩＮＦＥＴから成るメモリセルＭＣのドレイン領域側に、エピタキシャル層ＥＰを形成し、ソース領域側にエピタキシャル層を設けないことにある。ここで、エピタキシャル層ＥＰはシリサイド層に覆われていないのに対し、ソース領域が形成されたフィンＦＡの上面は、シリサイド層により覆われている。
エピタキシャル層ＥＰは半導体層であり、フィンＦＡ（半導体基板ＳＢ）と一体化し得る。エピタキシャル層ＥＰは、フィンＦＡに比べて上面が上方に突出しており、かつ、Ｙ方向において広い幅を有しているため、フィンＦＡと区別できる。このため、Ｙ方向におけるエピタキシャル層ＥＰの幅は、拡散領域ＤＤの幅、拡散領域ＳＤの幅よりも大きい。エピタキシャル層ＥＰは、フィンＦＡの上部に形成され、フィンＦＡの上端（上面）に接する半導体層である。エピタキシャル層ＥＰとフィンＦＡとが１つの半導体層を構成していると考えた場合、フィンＦＡは延在部であり、エピタキシャル層ＥＰは、当該半導体層の短手方向および上方への突出部（凸部、幅広部）である。
ｎＭＩＳ領域１Ｂにおいて、フィンＦＢの上面上および側面上には、ゲート絶縁膜として機能する絶縁膜ＩＦ９および絶縁膜ＨＫと、金属膜ＣＰとを介してゲート電極Ｇ１が形成されている。つまり、絶縁膜ＩＦ９上に絶縁膜ＨＫが形成され、絶縁膜ＨＫ上に金属膜ＣＰが形成され、金属膜ＣＰ上にゲート電極Ｇ１が形成されている。絶縁膜ＨＫおよび金属膜ＣＰはゲート電極Ｇ１の底面と側面とを連続的に覆っている。
絶縁膜ＩＦ９は、例えば酸化シリコン膜から成る。絶縁膜ＨＫは、シリコン窒化膜よりも誘電率（比誘電率）が高い絶縁材料膜、所謂Ｈｉｇｈ－ｋ膜（高誘電率膜）である。また、金属膜ＣＰは、例えば窒化チタン（ＴｉＮ）膜から成る。また、ゲート電極Ｇ１は、絶縁膜ＨＫの上面および側面を覆う金属膜ＭＦ１と、絶縁膜ＨＫ上に金属膜ＭＦ１を介して形成された金属膜ＭＦ２とから成る。つまり、金属膜ＭＦ１は、金属膜ＭＦ２の下面および側面を連続的に覆っている。金属膜ＭＦ１は、ｎ型トランジスタＱＮのしきい値を調整する仕事関数膜である。金属膜ＭＦ１は例えばチタンアルミニウム（ＴｉＡｌ）から成り、金属膜ＭＦ２は例えばタングステン（Ｗ）から成る。
絶縁膜ＨＫ上およびゲート電極Ｇ１上には、例えば窒化シリコン膜から成る絶縁膜ＩＦ１０が形成されている。フィンＦＢの短手方向（Ｙ方向）において、ゲート電極Ｇ１は、素子分離膜ＥＩの上面に沿って連続的に延在している。また、絶縁膜ＩＦ９、絶縁膜ＨＫ、ゲート電極Ｇ１および絶縁膜ＩＦ１０から成るパターンの側面は、サイドウォールスペーサＳＷにより覆われている。
また、平面視でＸ方向においてゲート電極Ｇ１を挟む両側のフィンＦＢの上面のそれぞれには、溝が形成されている。それらの溝の下面は、素子分離膜ＥＩの上面より上に位置するフィンＦＢの途中深さまで達している。それらの溝のそれぞれの内側には、エピタキシャル層（半導体層）ＥＰ１が形成されている。エピタキシャル層ＥＰ１は、メモリセル領域１Ａのエピタキシャル層ＥＰと同様の構造を有している。つまり、エピタキシャル層ＥＰ１はＹ方向においてフィンＦＢよりも大きい幅を有し、エピタキシャル層ＥＰ１の上端はフィンＦＢの上面から上に突出している。エピタキシャル層ＥＰ１は、フィンＦＢの上面上において当該溝内を埋め込むように形成され、フィンＦＢの上面に接している。エピタキシャル層ＥＰ１は、例えばリン化シリコン（ＳｉＰ）または炭化シリコン（ＳｉＣ）から成る。
ゲート電極Ｇ１を挟む一対のエピタキシャル層ＥＰ１のそれぞれの上面から、それらのエピタキシャル層ＥＰ１の途中深さに亘って、ｎ型半導体領域である拡散領域Ｄ１が形成されている。拡散領域Ｄ１の下端は、フィンＦＢの最上面より下に位置しているため、拡散領域Ｄ１の一部とフィンＦＢの一部とは、Ｘ方向において互いに隣り合っている。拡散領域Ｄ１の下端は、エピタキシャル層ＥＰ１の下のフィンＦＢ内に達していてもよい。ゲート電極Ｇ１を挟む一対の拡散領域Ｄ１のうち、一方はドレイン領域ＬＤ１（図１参照）を構成し、他方はソース領域ＬＳ１（図１参照）を構成している。このように、ゲート電極Ｇ１を挟むソース・ドレイン領域のそれぞれは、エピタキシャル層ＥＰ１内に形成されている。ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１は、ｎ型トランジスタＱＮを構成している。
拡散領域Ｄ１の上面（エピタキシャル層ＥＰ１の上面）には、シリサイド層は形成されていない。つまり、拡散領域Ｄ１の上面は、シリサイド層から露出している。言い換えれば、拡散領域Ｄ１の上面は、いずれのシリサイド層からも離間しており、シリサイド層と接していない。
ｐＭＩＳ領域１Ｃにおいて、フィンＦＣの上面上および側面上には、ゲート絶縁膜として機能する絶縁膜ＩＦ９および絶縁膜ＨＫと、金属膜ＣＰとを介してゲート電極Ｇ２が形成されている。つまり、絶縁膜ＩＦ９上に絶縁膜ＨＫが形成され、絶縁膜ＨＫ上に金属膜ＣＰが形成され、金属膜ＣＰ上にゲート電極Ｇ２が形成されている。絶縁膜ＨＫおよび金属膜ＣＰはゲート電極Ｇ２の底面と側面とを連続的に覆っている。
絶縁膜ＩＦ９は、例えば酸化シリコン膜から成る。絶縁膜ＨＫは、シリコン窒化膜よりも誘電率（比誘電率）が高い絶縁材料膜、所謂Ｈｉｇｈ－ｋ膜（高誘電率膜）である。また、金属膜ＣＰは、例えば窒化チタン（ＴｉＮ）膜から成る。また、ゲート電極Ｇ２は、絶縁膜ＨＫの上面および側面を覆う金属膜ＭＦ３と、絶縁膜ＨＫ上に金属膜ＭＦ３を介して形成された金属膜ＭＦ４とから成る。つまり、金属膜ＭＦ３は、金属膜ＭＦ４の下面および側面を連続的に覆っている。金属膜ＭＦ３は、ｐ型トランジスタＱＰのしきい値を調整する仕事関数膜である。金属膜ＭＦ３は例えばチタンアルミニウム（ＴｉＡｌ）から成り、金属膜ＭＦ４は例えばタングステン（Ｗ）から成る。
絶縁膜ＨＫ上およびゲート電極Ｇ２上には、例えば窒化シリコン膜から成る絶縁膜ＩＦ１０が形成されている。フィンＦＣの短手方向（Ｙ方向）において、ゲート電極Ｇ２は、素子分離膜ＥＩの上面に沿って連続的に延在している。また、絶縁膜ＩＦ９、絶縁膜ＨＫ、ゲート電極Ｇ２および絶縁膜ＩＦ１０から成るパターンの側面は、サイドウォールスペーサＳＷにより覆われている。
また、平面視でＸ方向においてゲート電極Ｇ２を挟む両側のフィンＦＣの上面のそれぞれには、溝が形成されている。それらの溝の下面は、素子分離膜ＥＩの上面より上に位置するフィンＦＣの途中深さまで達している。それらの溝のそれぞれの内側には、エピタキシャル層（半導体層）ＥＰ２が形成されている。エピタキシャル層ＥＰ２は、メモリセル領域１Ａのエピタキシャル層ＥＰと同様の構造を有している。つまり、エピタキシャル層ＥＰ２はＹ方向においてフィンＦＣよりも大きい幅を有し、エピタキシャル層ＥＰ２の上端はフィンＦＣの上面から上に突出している。エピタキシャル層ＥＰ２は、例えばシリコンゲルマニウム（ＳｉＧｅ）から成る。エピタキシャル層ＥＰ２は、フィンＦＣの上面上において当該溝内を埋め込むように形成され、フィンＦＣの上面に接している。
ゲート電極Ｇ２を挟む一対のエピタキシャル層ＥＰ２のそれぞれの上面から、それらのエピタキシャル層ＥＰ２の途中深さに亘って、ｐ型半導体領域である拡散領域Ｄ２が形成されている。拡散領域Ｄ２の下端は、フィンＦＣの最上面より下に位置しているため、拡散領域Ｄ２の一部とフィンＦＣの一部とは、Ｘ方向において互いに隣り合っている。拡散領域Ｄ２の下端は、エピタキシャル層ＥＰ２の下のフィンＦＣ内に達していてもよい。ゲート電極Ｇ２を挟む一対の拡散領域Ｄ２のうち、一方はドレイン領域ＬＤ２（図１参照）を構成し、他方はソース領域ＬＳ２（図１参照）を構成している。このように、ゲート電極Ｇ２を挟むソース・ドレイン領域のそれぞれは、エピタキシャル層ＥＰ２内に形成されている。ゲート電極Ｇ２、ドレイン領域ＬＤ２およびソース領域ＬＳ２は、ｐ型トランジスタＱＰを構成している。
拡散領域Ｄ２の上面（エピタキシャル層ＥＰ２の上面）には、シリサイド層は形成されていない。つまり、拡散領域Ｄ２の上面は、シリサイド層から露出している。言い換えれば、拡散領域Ｄ２の上面は、いずれのシリサイド層からも離間しており、シリサイド層と接していない。
また、メモリセル領域１Ａ、ｎＭＩＳ領域１Ｂ、ｐＭＩＳ領域１Ｃのそれぞれにおいて、フィンＦＡ、ＦＢおよびＦＣ、および素子分離膜ＥＩのそれぞれの上には、層間絶縁膜ＩＬ１、ＩＬ２が順に形成されている。層間絶縁膜ＩＬ１、サイドウォールスペーサＳＷおよび絶縁膜ＩＦ１０のそれぞれの上面は、略同一面において平坦化されており、互いに同様の高さに位置する。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、例えば、層間絶縁膜ＩＬ１、サイドウォールスペーサＳＷおよび絶縁膜ＩＦ１０のそれぞれの上面より低い箇所に位置している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上のシリサイド層Ｓ１の上面は、例えば層間絶縁膜ＩＬ１、サイドウォールスペーサＳＷおよび絶縁膜ＩＦ１０のそれぞれの上面より高い箇所に位置している。
ただし、メモリセル領域１Ａにおいて、拡散領域ＳＤが形成されたフィンＦＡの上面および側面は、層間絶縁膜ＩＬ１から露出しており、層間絶縁膜ＩＬ２により覆われている。つまり、制御ゲート電極ＣＧを介さずに互いに隣り合うメモリゲート電極ＭＧ同士の間には層間絶縁膜ＩＬ１が形成されておらず、層間絶縁膜ＩＬ２が埋め込まれている。
層間絶縁膜ＩＬ１と素子分離膜ＥＩ、フィンＦＡ、ＦＢ、ＦＣ、シリサイド層Ｓ１、エピタキシャル層ＥＰ、ＥＰ１、ＥＰ２およびサイドウォールスペーサＳＷとの間には、絶縁膜ＩＦ８が介在している。絶縁膜ＩＦ８は、例えば窒化シリコン膜から成るエッチングストッパ膜（ライナー絶縁膜）である。拡散領域ＳＤが形成された部分のフィンＦＡの上面は、絶縁膜ＩＦ８から露出している。また、拡散領域ＳＤが形成された部分のフィンＦＡと平面視で隣接する素子分離膜ＥＩの上面は、層間絶縁膜ＩＬ１および絶縁膜ＩＦ８から露出している。層間絶縁膜ＩＬ１上の層間絶縁膜ＩＬ２は、層間絶縁膜ＩＬ１、サイドウォールスペーサＳＷ、シリサイド層Ｓ１、Ｓ２および絶縁膜ＩＦ８のそれぞれの上面を覆っている。層間絶縁膜ＩＬ２の上面は平坦化されている。層間絶縁膜ＩＬ１、ＩＬ２は、例えば酸化シリコン膜から成る。
層間絶縁膜ＩＬ２上には複数の配線Ｍ１が形成されている。一部の配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧを介して、ソース領域またはドレイン領域に電気的に接続されている。すなわち、メモリセル領域１Ａのドレイン領域に電気的に接続されているプラグＰＧの底面は、エピタキシャル層ＥＰの上面に直接接している。また、メモリセル領域１Ａのソース領域に電気的に接続されているプラグＰＧの底面は、シリサイド層Ｓ２の上面に直接接している。また、ｎＭＩＳ領域１Ｂのソース・ドレイン領域に電気的に接続されているプラグＰＧの底面は、エピタキシャル層ＥＰ１の上面に直接接している。また、ｐＭＩＳ領域１Ｃのソース・ドレイン領域に電気的に接続されているプラグＰＧの底面は、エピタキシャル層ＥＰ２の上面に直接接している。
プラグＰＧの上面は、層間絶縁膜ＩＬ２の上面と略同一平面において平坦化されている。本実施の形態では、エピタキシャル層ＥＰの上面の位置は、シリサイド層Ｓ２の上面の位置よりも高い。このため、縦方向（垂直方向）において、エピタキシャル層ＥＰに接続されたプラグＰＧの長さは、シリサイド層Ｓ２に接続されたプラグＰＧの長さよりも小さい。ここでいう縦方向（垂直方向）は、半導体基板ＳＢの上面に対して垂直な方向、つまりＸ方向およびＹ方向の両方に対して垂直な方向である。
また、他の一部の配線Ｍ１は、層間絶縁膜ＩＬ２を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧを介して、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１またはＧ２に電気的に接続されている。ただし、図４および図５では、それらのゲート電極上のプラグＰＧを示していない。図３４では、メモリゲート電極ＭＧに接続されたプラグＰＧを示している。一部のプラグＰＧは、シリサイド層Ｓ１を介して制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに電気的に接続されている。ゲート電極Ｇ１、Ｇ２には、プラグＰＧが直接接している。
シリサイド層Ｓ１、Ｓ２は、例えばプラグＰＧと、ソース領域、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれとの間の接続抵抗を低減する役割を有する。プラグＰＧは、タングステン（Ｗ）を主に含む金属膜から成る接続部である。エピタキシャル層ＥＰ、ＥＰ１およびＥＰ２に接続されたプラグＰＧは、シリサイド層を介さずに半導体層（エピタキシャル層）に接している。ただし、エピタキシャル層ＥＰ、ＥＰ１およびＥＰ２はフィンＦＡ、ＦＢ、ＦＣよりも幅が大きい。このため、シリサイド層を介して接続されていなくても、プラグＰＧとエピタキシャル層ＥＰ、ＥＰ１およびＥＰ２との間の接続抵抗を低減できる。
図５に示すように、拡散領域ＳＤを含むフィンＦＡの両側の側面は、絶縁膜ＩＦ８により覆われている。このため、シリサイド層Ｓ２は、フィンＦＡの上面のみを覆っている。また、エピタキシャル層ＥＰとその下のフィンＦＡとのそれぞれの側面は、絶縁膜ＩＦ８により覆われている。同様に、エピタキシャル層ＥＰ１、ＥＰ２、フィンＦＢおよびＦＣのそれぞれの側面は、絶縁膜ＩＦ８により覆われている。
Ｙ方向において、プラグＰＧの幅は、接続対象であるエピタキシャル層ＥＰ、ＥＰ１およびＥＰ２のそれぞれの幅より大きくても小さくてもよい。ただし、Ｙ方向において、エピタキシャル層ＥＰ、ＥＰ１またはＥＰ２に接続されたプラグＰＧの幅は、各フィンの幅よりも大きい。また、メモリセル領域１Ａのソース領域に電気的に接続されたプラグＰＧはＹ方向に延在しており、当該プラグＰＧのＹ方向の長さは、フィンＦＡのＹ方向の幅よりも大きい。メモリセル領域１Ａのソース領域に電気的に接続されたプラグＰＧは、Ｙ方向に並ぶ複数のソース領域のそれぞれに電気的に接続されている（図３４参照）。
ここでは、各トランジスタを構成するソース・ドレイン領域がエクステンション領域を有しない構造について説明したが、上記ソース・ドレイン領域がエクステンション領域を有していてもよい。つまり、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成してもよい。エクステンション領域は、拡散領域ＤＤ、Ｄ１またはＤ２に接する半導体領域であり、その導電型は、隣接する拡散領域ＤＤ、Ｄ１またはＤ２と同じである。エクステンション領域の不純物濃度は、隣接する拡散領域ＤＤ、Ｄ１またはＤ２よりも低い。エクステンション領域は、フィンＦＡ、ＦＢまたはＦＣの上面および側面において、隣接する拡散領域ＤＤ、Ｄ１またはＤ２よりもチャネル領域側に形成される。ここでいうチャネル領域とは、トランジスタの動作時にチャネルが形成される領域を指す。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図３３を参照して説明する。
図３３は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３３の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図３に示すメモリセル（選択メモリセル）ＭＣの各部分に印加する電圧が記載されている。図３３の表には、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、および、制御ゲート電極ＣＧに印加する電圧Ｖｃｇを示している。さらに、図３３の表には、ドレイン領域に印加する電圧Ｖｄ、および、ｐ型ウェルＰＷ１に印加する電圧Ｖｂを示している。なお、図３３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。ここでは、メモリトランジスタの絶縁膜Ｃ１中の電荷蓄積部である窒化シリコン膜ＮＦ（図３参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いる。この書込み方式は、ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる。例えば図３３の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜Ｃ１を構成する窒化シリコン膜ＮＦ中に電子を注入することで書込みを行う。
書込み動作では、例えば、ドレイン領域に１．５Ｖを印加し、ソース領域に６Ｖを印加する。このため、電流はソース領域メモリゲート電極ＭＧ側）からドレイン領域（制御ゲート電極ＣＧ側）に流れる。キャリア（電子）は、ドレイン領域（制御ゲート電極ＣＧ側）からソース領域（メモリゲート電極ＭＧ側）に流れる。つまり、ここでは制御ゲート電極ＣＧ側の半導体領域（ドレイン領域）がソースとして機能し、メモリゲート電極ＭＧ側の半導体領域（ソース領域）がドレインとして機能する。
この際、ホットエレクトロンは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間に位置する絶縁膜Ｃ１の下のチャネル領域で発生し、メモリゲート電極ＭＧの下の絶縁膜Ｃ１中の電荷蓄積部である窒化シリコン膜ＮＦに注入される。注入されたホットエレクトロン（電子）は、窒化シリコン膜ＮＦ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、所謂ＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式を用いる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（窒化シリコン膜ＮＦ）に注入することにより消去を行う。このような消去方式は、ホットホール注入消去方式と呼ばれる。例えば図３３の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで、選択メモリセルの絶縁膜Ｃ１を構成する窒化シリコン膜ＮＦ中にホールを注入する。この注入により、メモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図３３の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にする。これにより、書込み状態と消去状態とを判別する。
読出し動作では、例えば、ドレイン領域に１．５Ｖを印加し、ソース領域に０Ｖを印加する。このため、電流はドレイン領域（制御ゲート電極ＣＧ側）からソース領域（メモリゲート電極ＭＧ側）に流れる。キャリア（電子）は、ソース領域（メモリゲート電極ＭＧ側）からドレイン領域（制御ゲート電極ＣＧ側）に流れる。つまり、読出し動作と書込み動作時とを比較すると、ソース・ドレインの役割が、制御ゲート電極ＣＧ側の半導体領域とメモリゲート電極ＭＧ側の半導体領域との間で入れ替わる。
＜半導体装置の効果＞
ＦＩＮＦＥＴでは、フィンの短手方向の幅が小さいため、フィン内にのみソース・ドレイン領域を形成すると、ソース・ドレイン領域に接続するプラグとフィンとの接触面積が小さくなる。したがって、プラグとソース・ドレイン領域との間の接続抵抗が大きくなる問題がある。そこで、図３５に示す比較例では、フィンＦＡの上面を覆い、当該短手方向においてフィンＦＡよりも大きい幅を有するエピタキシャル層ＥＰ、ＥＰ４を形成している。ここでは、エピタキシャル層ＥＰ内にドレイン領域を構成する拡散領域ＤＤを形成し、エピタキシャル層ＥＰ４内にソース領域を構成する拡散領域ＳＤを形成している。図３５は、比較例である半導体装置を示す断面図である。図３５では左から順に、ゲート電極およびソース・ドレイン領域を含みフィンの長手方向に沿う断面、ドレイン領域を含みフィンの短手方向に沿う断面、および、ソース領域を含みフィンの短手方向に沿う断面を示している。また、図３５では図４と異なり、積層構造を有するサイドウォールスペーサＳＷを、図を分かり易くするため１つの膜として示している。
比較例では、メモリセル領域１Ａにおいて、フィンＦＡよりも大きい幅を有するエピタキシャル層ＥＰ、ＥＰ４をエピタキシャル成長法により形成している。このとき、エピタキシャル層ＥＰ４の上端は、メモリセルＭＣＡを構成するメモリゲート電極ＭＧの底面より上の位置に達し得る。このとき、エピタキシャル層ＥＰ４を形成せずフィンＦＡ内にのみ拡散領域を形成する場合に比べ、メモリゲート電極ＭＧとソース領域との間の耐圧が低下する虞がある。すなわち、エピタキシャル層ＥＰ４を形成しない場合に比べ、図３５に矢印で示すように、拡散領域ＳＤとメモリゲート電極ＭＧとの間の距離が小さくなる。ソース領域（メモリゲート電極ＭＧ側の拡散領域ＳＤ）は、ドレイン領域（制御ゲート電極ＣＧ側の拡散領域ＤＤ）よりも高い電圧が印加される。したがって、ソース領域側にエピタキシャル層ＥＰ４を形成すると、メモリゲート電極ＭＧとソース領域との間で絶縁破壊が起き易い。このように、エピタキシャル層ＥＰ４が、メモリゲート電極ＭＧとサイドウォールスペーサを介して隣り合う位置まで成長することで、メモリセルＭＣＡの耐圧が低下する。
また、メモリゲート電極ＭＧと隣り合うフィン上にエピタキシャル層を形成すると、ＦＩＮＦＥＴのチャネル領域に加わる応力が増加する。その結果、メモリゲート電極ＭＧの下のチャネル領域での電流の流れ方が変化し得る。つまり、エピタキシャル層ＥＰ４を形成すると、メモリセルＭＣＡの書き換えに要する時間が変動し、半導体装置の信頼性が低下する。
そこで、本実施の形態では、図３に示すように、メモリセル領域１Ａの制御ゲート電極ＣＧと隣り合うフィンＦＡ上にエピタキシャル層ＥＰを形成している。これに対し、メモリゲート電極ＭＧと隣り合うフィンＦＡ上にはエピタキシャル層を形成せず、シリサイド層Ｓ２を形成している。
シリサイド層Ｓ２の上面の位置は、メモリゲート電極ＭＧの下面の位置よりも低いため、上記比較例に比べ、メモリゲート電極ＭＧとソース領域との間の耐圧低下を防げる。シリサイド層Ｓ２を形成することで、エピタキシャル層を形成しなくても、ソース領域とプラグＰＧとの接続抵抗を低減できる。
また、ソース領域側にエピタキシャル層を形成しないことで、エピタキシャル層の形成によりチャネル領域に加わる応力の発生を防げる。このため、メモリセルＭＣの動作が応力に起因して変動することを防げる。以上より、半導体装置の信頼性を向上できる。
＜半導体装置の製造方法について＞
以下に、図６～図３２を用いて、本実施の形態の半導体装置の製造方法について説明する。図６～図３２は、本実施の形態の半導体装置の製造工程中の断面図である。図６、図７および図２２は、Ｙ方向に沿う断面図である。図２２は、図５と同じ複数の領域を示す断面図である。
図６～図２１および図２３～図３２では、左側から右側に向かって順に並ぶメモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃを示している。ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃは、ロジック回路領域を構成する領域である。なお、図９～図１４では、図を分かり易くするため、図１５～図２１および図２３～～図３２とは異なり、メモリセル領域１Ａの一部（図の左側）のゲートパターンを図示しない。また、以下で特に説明をしない場合、フォトレジスト膜はエッチングマスクまたはイオン注入阻止マスクとして用いられた後に除去される。
ここではまず、図６に示すように、半導体基板ＳＢを用意する。その後、用意された半導体基板ＳＢの上面上に、絶縁膜ＩＦ１および絶縁膜ＩＦ２を順に形成し、絶縁膜ＩＦ２上にハードマスクＨＭ１を複数形成する。半導体基板ＳＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成り、上面（主面）と、その反対側の下面（裏面）とを有している。絶縁膜ＩＦ１は、例えば酸化シリコン膜から成り、例えば酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成できる。絶縁膜ＩＦ１の膜厚は、２～１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜から成り、その膜厚は、２０～１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成する。
ハードマスクＨＭ１は、絶縁膜ＩＦ２上に形成したシリコンパターン（図示しない）の側面にサイドウォールスペーサ状に形成した絶縁膜から成る。当該絶縁膜を形成した後、当該シリコンパターンおよび当該絶縁膜の一部を除去することで、絶縁膜ＩＦ２上には、半導体基板ＳＢの上面に沿って延在する当該絶縁膜から成る複数のハードマスクＨＭ１のみ残る。ハードマスクＨＭ１は、例えば酸化シリコン膜から成る。
次に、図７に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡ、ＦＢおよびＦＣを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの上面を１００～２５０ｎｍ掘り下げることで溝を形成する。これにより、当該溝の底面からの高さ１００～２５０ｎｍを有するフィンＦＡ、ＦＢおよびＦＣを形成できる。
続いて、半導体基板ＳＢの上に、フィンＦＡ、ＦＢ、ＦＣ、絶縁膜ＩＦ１およびＩＦ２を覆うように、酸化シリコン膜などから成る絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、絶縁膜ＩＦ２の上面を露出させる。これにより、当該絶縁膜から成る素子分離膜ＥＩを形成する。当該ＣＭＰ工程により、ハードマスクＨＭ１は除去される。なお、素子分離膜ＥＩを構成する絶縁膜を形成する前にハードマスクＨＭ１を除去してもよい。
続いて、絶縁膜ＩＦ１、ＩＦ２を除去する。続いて、素子分離膜ＥＩの上面に対しエッチング処理を施すことで、素子分離膜ＥＩの上面を高さ方向に後退（下降）させる。これにより、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面の一部および上面を露出させる。
続いて、イオン注入法を用いて半導体基板ＳＢの上面に不純物を導入する。これにより、メモリセル領域１ＡのフィンＦＡ内にｐ型ウェルＰＷ１を形成し、ｎＭＩＳ領域１ＢのフィンＦＢ内にｐ型ウェルＰＷ２を形成し、ｐＭＩＳ領域１ＣのフィンＦＣ内にｎ型ウェルＮＷを形成する。ｐ型ウェルＰＷ１、ＰＷ２は、ｐ型の不純物（例えばホウ素（Ｂ））を打ち込むことで形成する。ｎ型ウェルＮＷは、ｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を打ち込むことで形成する。各ウェルは、各フィン内の全体および各フィンの下の半導体基板ＳＢの一部に広がって形成される。
次に、図８に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面および側面を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成でき、例えば２ｎｍ程度の膜厚を有する酸化シリコン膜から成る。続いて、絶縁膜ＩＦ３上に、フィンＦＡ、ＦＢおよびＦＣのそれぞれの高さ以上の膜厚を有する半導体膜ＳＩ１をＣＶＤ法などにより堆積する。続いて、半導体膜ＳＩ１の上面をＣＭＰ法などにより平坦化することにより、平坦な上面を有する半導体膜ＳＩ１を形成する。その後、半導体膜ＳＩ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成する。半導体膜ＳＩ１は、例えばポリシリコン膜（シリコン膜）から成り、絶縁膜ＩＦ４は、例えば窒化シリコン膜から成る。上記のように半導体膜ＳＩ１に対してＣＭＰ法による研磨工程を行った後においても、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面上に半導体膜ＳＩ１が残っている。
次に、図９に示すように、メモリセル領域１ＡのフィンＦＡの一部の直上と、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃとを覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、メモリセル領域１Ａにおいて、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＡのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンＦＡの上面がフォトレジスト膜から露出している。
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、メモリセル領域１Ａの絶縁膜ＩＦ４、半導体膜ＳＩ１のそれぞれの一部を除去する。これによりメモリセル領域１Ａの素子分離膜ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＡの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ１から露出する。これにより、フィンＦＡ上には、半導体膜ＳＩ１から成る制御ゲート電極ＣＧが形成される。また、これにより、制御ゲート電極ＣＧとフィンＦＡとの間の絶縁膜ＩＦ３から成るゲート絶縁膜ＧＦが形成される。
ここでは、制御ゲート電極ＣＧから露出するフィンＦＡの表面を覆う絶縁膜ＩＦ３が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンＦＡの表面が露出される場合について説明する。ただし、フィンＦＡの上面および側面は絶縁膜ＩＦ３に覆われたままでもよい。
次に、図１０に示すように、半導体基板ＳＢ上に酸化シリコン膜（ボトム酸化膜）Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜（トップ酸化膜）Ｘ２を順に形成する。これにより、酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層構造を有する絶縁膜Ｃ１を形成する。すなわち、絶縁膜Ｃ１はＯＮＯ膜である。酸化シリコン膜Ｘ１は、酸化法またはＣＶＤ法などにより形成できる。窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２は、例えばＣＶＤ法により形成（堆積）する。
絶縁膜Ｃ１は、素子分離膜ＥＩの上面、並びに、フィンＦＡの上面および側面を覆っている。また、絶縁膜Ｃ１は、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４から成る積層パターンの上面および側面を覆っている。なお、窒化シリコン膜ＮＦは、後に形成するメモリセルの電荷蓄積部（電荷蓄積膜）として機能する膜であるが、窒化シリコン膜ＮＦの代わりに、ＨｆＳｉＯなどから成るｈｉｇｈ－ｋ膜を形成してもよい。また、酸化シリコン膜Ｘ２の代わりに、酸化アルミニウム（ＡｌＯ）膜を形成してもよい。
次に、図１１に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、半導体膜ＳＩ２を形成する。半導体膜ＳＩ２は、例えばポリシリコン膜から成り、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４を含む積層体の厚さよりも膜厚が大きい。続いて、半導体膜ＳＩ２の上面をＣＭＰ法により研磨することで、絶縁膜ＩＦ４上の絶縁膜Ｃ１の上面を露出させる。
次に、図１２に示すように、エッチバック工程を行うことで、半導体膜ＳＩ２の上面を後退させる。これにより、半導体膜ＳＩ２の上面の位置は、例えば、制御ゲート電極ＣＧの上面の位置とほぼ等しい高さとなる。
次に、図１３に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば窒化シリコン膜から成り、絶縁膜ＩＦ４の側面および上面を絶縁膜Ｃ１を介して覆い、半導体膜ＳＩ２の上面を覆っている。
次に、図１４に示すように、ドライエッチングを行うことで、絶縁膜ＩＦ５の一部を除去し、これにより絶縁膜Ｃ１の上面と半導体膜ＳＩ２の上面の一部とを露出させる。すなわち、絶縁膜ＩＦ５は、絶縁膜ＩＦ４の側面に絶縁膜Ｃ１を介してサイドウォールスペーサ状に残る。続いて、絶縁膜ＩＦ５をマスクとしてエッチングを行うことで、半導体膜ＳＩ２を加工する。これにより、制御ゲート電極ＣＧの両側の側面に近接する領域に半導体膜ＳＩ２が残り、制御ゲート電極ＣＧの両側の側面に近接する領域以外の領域において、フィンＦＡの上面は半導体膜ＳＩ２から露出する。
制御ゲート電極ＣＧのゲート長方向（Ｘ方向）における一方の側面に絶縁膜Ｃ１を介して近接する半導体膜ＳＩ２は、メモリゲート電極ＭＧを構成する。メモリゲート電極ＭＧは、制御ゲート電極ＣＧと並んで、複数のフィンＦＡに跨がるようにＹ方向に延在している。
次に、図１５に示すように、メモリゲート電極ＭＧおよびその直上の絶縁膜ＩＦ５を覆うレジストパターン（図示しない）を形成した後、当該レジストパターンをマスクとして用いてエッチングを行う。これにより、当該レジストパターンから露出する絶縁膜ＩＦ５および半導体膜ＳＩ２を除去する。この結果、ゲート長方向において、制御ゲート電極ＣＧの一方の側面には絶縁膜Ｃ１を介してメモリゲート電極ＭＧが残り、制御ゲート電極ＣＧの他方の側面は半導体膜ＳＩ２から露出する。
続いて、エッチングを行うことで、絶縁膜ＩＦ５およびメモリゲート電極ＭＧに覆われていない絶縁膜Ｃ１を除去する。これにより、絶縁膜ＩＦ４の上面、フィンＦＡの上面、フィンＦＡの側面、素子分離膜ＥＩの上面が露出する。また、メモリゲート電極ＭＧに覆われていない絶縁膜ＩＦ４の側面および制御ゲート電極ＣＧの側面が露出する。なお、図１５のメモリセル領域１Ａの左側では、図１４において図示していなかった制御ゲート電極ＣＧを図示している。
次に、図１６に示すように、メモリセル領域１Ａと、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１ＣのフィンＦＢ、ＦＣのそれぞれの一部の直上とを覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＢのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンを含んでいる。また、当該フォトレジスト膜は、Ｙ方向に並ぶ複数のフィンＦＣのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンＦＢ、ＦＣのそれぞれの上面がフォトレジスト膜から露出している。
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの絶縁膜ＩＦ４、半導体膜ＳＩ１のそれぞれの一部を除去する。これによりｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの素子分離膜ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＢ、ＦＣのそれぞれの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ１から露出する。これにより、フィンＦＢ、ＦＣのそれぞれの上には、絶縁膜ＩＦ３を介して、半導体膜ＳＩ１から成るダミーゲート電極（ゲートパターン）ＤＧが形成される。
ダミーゲート電極ＤＧは、後の工程で除去され、メタルゲート電極に置換される膜であり、完成した半導体装置には残らない。つまり、ダミーゲート電極ＤＧは、擬似的なゲート電極である。なお、ここでは、ダミーゲート電極ＤＧから露出するフィンＦＢ、ＦＣのそれぞれの表面を覆う絶縁膜ＩＦ３が除去される場合について説明する。
図１６を用いて説明した上記ゲート電極Ｇ１、Ｇ２の形成工程の後、図１７を用いて後述するエピタキシャル層の形成工程の前に、エクステンション領域を形成してもよい。エクステンション領域は、イオン注入法により各フィンに不純物を導入することで形成できる。メモリセル領域１ＡまたはｎＭＩＳ領域１Ｂにエクステンション領域を形成する場合は、フィンＦＡまたはＦＢにｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を打ち込む。ｐＭＩＳ領域１Ｃにエクステンション領域を形成する場合は、フィンＦＣにｐ型の不純物（例えばホウ素（Ｂ））を打ち込む。
次に、図１７に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、例えば窒化シリコン膜から成る。絶縁膜ＩＦ６は、素子分離膜ＥＩ、フィンＦＡ、ＦＢ、ＦＣ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの表面を覆っている。
続いて、ｐＭＩＳ領域１Ｃを露出し、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂを覆うフォトレジスト膜（図示しない）を形成する。その後、当該フォトレジスト膜をマスクとしてドライエッチングを行う。これにより、ｐＭＩＳ領域１Ｃの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離膜ＥＩ、フィンＦＣおよび絶縁膜ＩＦ４のそれぞれの上面を露出させる。ここで、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよび当該ダミーゲート電極ＤＧ上の絶縁膜ＩＦ４から成る積層体の側面には、絶縁膜ＩＦ６から成るサイドウォールスペーサＳＷが形成される。
続いて、当該フォトレジスト膜、絶縁膜ＩＦ４およびサイドウォールスペーサＳＷをマスクとしてドライエッチングを行う。これにより、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンから露出するフィンＦＣの上面を後退させる。この結果、当該パターンから露出するフィンＦＣの上面は、素子分離膜ＥＩの上面よりも高く、ダミーゲート電極ＤＧの直下のフィンＦＣの上面よりも低い位置まで後退する。つまり、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧの横のフィンＦＣの上面に、溝ＤＴ３を形成する。その後、当該フォトレジスト膜を除去する。
次に、図１８に示すように、エピタキシャル成長法を用いて、エピタキシャル層ＥＰ２を形成する。エピタキシャル層ＥＰ２は、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンから露出するフィンＦＣの上面を覆う半導体層である。エピタキシャル層ＥＰ２は、溝ＤＴ３の底面および側面を覆っている。言い換えれば、エピタキシャル層ＥＰ２の一部は、溝ＤＴ３内に埋め込まれており、エピタキシャル層ＥＰ２の他の一部は、上方向およびＹ方向において、溝ＤＴ３の外にはみ出している。エピタキシャル層ＥＰ２は、例えばシリコンゲルマニウム（ＳｉＧｅ）から成る。エピタキシャル層ＥＰ２は、図２２に示すように、菱形の断面形状を有する半導体層であり、Ｙ方向においてフィンＦＣよりも大きい幅を有している。この工程において、絶縁膜ＩＦ６は、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂでエピタキシャル成長防止膜として用いられる。
次に、図１９に示すように、半導体基板ＳＢ上に、例えば酸化シリコン膜から成る絶縁膜ＩＦ７を形成する。絶縁膜ＩＦ７は、例えばＣＶＤ法を用いて形成できる。
続いて、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂの全体を露出し、ｐＭＩＳ領域１Ｃの全体を覆うフォトレジスト膜（図示しない）を形成した後、当該フォトレジスト膜をマスクとしてドライエッチングを行う。当該フォトレジスト膜は、メモリセル領域１ＡのフィンＦＡのうち、メモリゲート電極ＭＧを介さずに隣り合う制御ゲート電極ＣＧ同士の間のフィンＦＡ（ドレイン形成領域）を露出している。また、当該フォトレジスト膜は、メモリセル領域１ＡのフィンＦＡのうち、制御ゲート電極ＣＧを介さずに隣り合うメモリゲート電極ＭＧ同士の間のフィンＦＡ（ソース形成領域）を覆っている。これにより、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂの絶縁膜ＩＦ６、ＩＦ７の一部を除去する。その結果、素子分離膜ＥＩ、フィンＦＡ、ＦＢおよび一部の絶縁膜ＩＦ４のそれぞれの上面を露出させる。ただし、メモリセル領域１ＡのフィンＦＡのうち、制御ゲート電極ＣＧを介さずに隣り合うメモリゲート電極ＭＧ同士の間のフィンＦＡ（ソース形成領域）は絶縁膜ＩＦ６、ＩＦ７により覆われている。
ここで、メモリセル領域１Ａの制御ゲート電極ＣＧおよび制御ゲート電極ＣＧ上の絶縁膜ＩＦ４から成る積層体の側面には、絶縁膜ＩＦ６、ＩＦ７から成るサイドウォールスペーサＳＷが形成される。ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよび当該ダミーゲート電極ＤＧ上の絶縁膜ＩＦ４から成る積層体の側面には、絶縁膜ＩＦ６、ＩＦ７から成るサイドウォールスペーサＳＷが形成される。
続いて、当該フォトレジスト膜、絶縁膜ＩＦ４およびサイドウォールスペーサＳＷをマスクとしてドライエッチングを行う。これにより、メモリセル領域１ＡのフィンＦＡのうち、隣り合う制御ゲート電極ＣＧ同士の間でサイドウォールスペーサＳＷから露出する領域のフィンＦＡ（ドレイン形成領域）の上面を後退させる。この結果、当該領域のフィンＦＡの上面は、素子分離膜ＥＩの上面よりも高く、制御ゲート電極ＣＧの直下のフィンＦＡの上面よりも低い位置まで後退する。つまり、メモリセル領域１Ａの制御ゲート電極ＣＧの横のフィンＦＡの上面に、溝ＤＴ１を形成する。
また、当該エッチング工程により、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンから露出するフィンＦＢの上面を後退させる。この結果、当該パターンから露出するフィンＦＢの上面は、素子分離膜ＥＩの上面よりも高く、ダミーゲート電極ＤＧの直下のフィンＦＢの上面よりも低い位置まで後退する。つまり、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧの横のフィンＦＢの上面に、溝ＤＴ２を形成する。その後、当該フォトレジスト膜を除去する。
次に、図２０に示すように、エピタキシャル成長法を用いて、エピタキシャル層ＥＰ、ＥＰ１を形成する。エピタキシャル層ＥＰは、メモリセル領域１Ａの制御ゲート電極ＣＧとサイドウォールスペーサＳＷを介して隣り合う領域のフィンＦＡの上面を覆う半導体層である。エピタキシャル層ＥＰは、溝ＤＴ１の底面および側面を覆っている。言い換えれば、エピタキシャル層ＥＰの一部は、溝ＤＴ１内に埋め込まれており、エピタキシャル層ＥＰの他の一部は、上方向およびＹ方向において、溝ＤＴ１の外にはみ出している。この工程において、絶縁膜ＩＦ６、ＩＦ７は、メモリセル領域１Ａのソース形成領域およびｐＭＩＳ領域１Ｃでエピタキシャル成長防止膜として用いられる。
エピタキシャル層ＥＰ１は、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンから露出するフィンＦＢの上面を覆う半導体層である。エピタキシャル層ＥＰ１は、溝ＤＴ２の底面および側面を覆っている。言い換えれば、エピタキシャル層ＥＰ１の一部は、溝ＤＴ２内に埋め込まれており、エピタキシャル層ＥＰ１の他の一部は、上方向およびＹ方向において、溝ＤＴ２の外にはみ出している。
エピタキシャル層ＥＰ、ＥＰ１は、例えばシリコン（Ｓｉ）から成る。また、ここでは例えばリン化シリコン（ＳｉＰ）膜または炭化シリコン（ＳｉＣ）膜から成るエピタキシャル層ＥＰ、ＥＰ１を形成してもよい。エピタキシャル層ＥＰ、ＥＰ１は、図２２に示すように、菱形の断面形状を有する半導体層であり、Ｙ方向においてフィンＦＡ、ＦＢよりも大きい幅を有している。本実施の形態の半導体装置の製造方法の主な特徴の１つとして、ここではメモリセル領域１Ａのソース形成領域上、つまりメモリゲート電極ＭＧと隣り合うフィンＦＡ上にエピタキシャル層を形成しない。
次に、図２１および図２２に示すように、ドライエッチングを行う。これにより、絶縁膜ＩＦ４上の絶縁膜ＩＦ６、ＩＦ７を除去することで、メモリセル領域１Ａの絶縁膜ＩＦ５の上面と、ｐＭＩＳ領域１Ｃの絶縁膜ＩＦ４の上面とを露出させる。以下では、ｐＭＩＳ領域１Ｃの絶縁膜ＩＦ７を、サイドウォールスペーサＳＷの一部とみなす。つまり、このドライエッチング工程の後において、ｐＭＩＳ領域１ＣのサイドウォールスペーサＳＷは、絶縁膜ＩＦ６、ＩＦ７により構成されている。
続いて、絶縁膜ＩＦ４、ダミーゲート電極ＤＧ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷをマスクとして用いて、イオン注入を行う。ここでは、フィンＦＡ、エピタキシャル層ＥＰ、ＥＰ１、ＥＰ２のそれぞれの上面に対しイオン注入を行う。これにより、エピタキシャル層ＥＰの上面からエピタキシャル層ＥＰの途中深さに亘って、ｎ型の半導体領域である拡散領域ＤＤを形成する。また、メモリゲート電極ＭＧと隣り合う領域のフィンＦＡの上面からフィンＦＡの途中深さに亘って、ｎ型の半導体領域である拡散領域ＳＤを形成する。また、エピタキシャル層ＥＰ１の上面からエピタキシャル層ＥＰ１の途中深さに亘って、ｎ型の半導体領域である拡散領域Ｄ１を形成する。また、エピタキシャル層ＥＰ２の上面からエピタキシャル層ＥＰ２の途中深さに亘って、ｐ型の半導体領域である拡散領域Ｄ２を形成する。
少なくとも、拡散領域Ｄ２は、拡散領域ＤＤ、Ｄ１およびＳＤの形成工程とは別の工程で形成される。拡散領域ＤＤ、Ｄ１およびＳＤは、ｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を打ち込むことで形成できる。拡散領域Ｄ２は、ｐ型の不純物（例えばホウ素（Ｂ））を打ち込むことで形成できる。拡散領域ＤＤの下端は、エピタキシャル層ＥＰの下のフィンＦＡ内に達していてもよい。拡散領域Ｄ１の下端は、エピタキシャル層ＥＰ１の下のフィンＦＢ内に達していてもよい。拡散領域Ｄ２の下端は、エピタキシャル層ＥＰ２の下のフィンＦＣ内に達していてもよい。拡散領域ＤＤは、ドレイン領域を構成し、拡散領域ＳＤは、ソース領域を構成している。ｎＭＩＳ領域１Ｂに形成された一対の拡散領域Ｄ１は、ソース・ドレイン領域を構成している。ｐＭＩＳ領域１Ｃに形成された一対の拡散領域Ｄ２は、ソース・ドレイン領域を構成している。
メモリセル領域１Ａにおいて、ソース・ドレイン領域および制御ゲート電極ＣＧは、制御トランジスタを構成し、当該ソース・ドレイン領域およびメモリゲート電極ＭＧは、メモリトランジスタを構成する。また、制御トランジスタおよびメモリトランジスタは、メモリセルＭＣを構成する。
次に、図２３に示すように、半導体基板ＳＢ上に、例えば窒化シリコン膜から成る絶縁膜ＩＦ８を形成する。絶縁膜ＩＦ８は、例えばＣＶＤ法を用いて形成できる。絶縁膜ＩＦ８は、フィンＦＡ、ＦＢ、ＦＣ、素子分離膜ＥＩ、サイドウォールスペーサＳＷ、エピタキシャル層ＥＰ、ＥＰ１、ＥＰ２および絶縁膜ＩＦ４を覆っている。絶縁膜ＩＦ８は、エッチングストッパ膜（ライナー絶縁膜）である。
続いて、絶縁膜ＩＦ８上に、酸化シリコン膜から成る層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えばＣＶＤ法により形成できる。層間絶縁膜ＩＬ１は、素子分離膜ＥＩの上面から絶縁膜ＩＦ４の上面までの高さよりも大きい膜厚を有する。続いて、層間絶縁膜ＩＬ１の焼き締めを行う。すなわち、層間絶縁膜ＩＬ１が形成された半導体基板ＳＢに対し、例えば６００℃で熱処理を行う。
次に、図２４に示すように、例えばＣＭＰ法により層間絶縁膜ＩＬ１の上面および絶縁膜ＩＦ４、ＩＦ８およびサイドウォールスペーサＳＷに対して研磨を行う。これにより、メモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの絶縁膜ＩＦ４の上面の高さを揃える。すなわち、この研磨工程の直後において、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧの上面は露出していない。
次に、図２５に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの絶縁膜ＩＦ４およびダミーゲート電極ＤＧを除去する。なお、ここではダミーゲート電極ＤＧの下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残す場合も考えられる。ダミーゲート電極ＤＧおよび絶縁膜ＩＦ３を除去することで、ｎＭＩＳ領域１Ｂにおいて、層間絶縁膜ＩＬ１およびサイドウォールスペーサＳＷを含む絶縁膜の上面に溝ＤＴ４が形成される。同様に、ｐＭＩＳ領域１Ｃにおいて、層間絶縁膜ＩＬ１およびサイドウォールスペーサＳＷを含む絶縁膜の上面に溝ＤＴ５が形成される。
次に、図２６に示すように、溝ＤＴ４、ＤＴ５のそれぞれの底面を覆うように、ゲート絶縁膜を構成する絶縁膜ＩＦ９を形成する。すなわち、オゾン（Ｏ３）水処理により、溝ＤＴ４、ＤＴ５のそれぞれの底部のフィンＦＢ、ＦＣの上面および溝ＤＴ４、ＤＴ５のそれぞれの側面を覆う絶縁膜ＩＦ９を形成する。続いて、半導体基板ＳＢ上に、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法を用いて絶縁膜ＨＫを形成する。絶縁膜ＨＫは、窒化シリコン膜よりも高い誘電率を有するｈｉｇｈ－ｋ膜であり、ここでは酸化ハフニウム膜から成る。ただし、絶縁膜ＨＫは、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。その後、絶縁膜ＩＦ９、ＨＫの信頼性向上を目的として、８００～９００℃で熱処理（第１熱処理）を行う。具体的には、絶縁膜ＩＦ９、ＨＫが形成された半導体基板ＳＢに対し、例えば８５０℃の熱処理を行う。当該熱処理は、比較的短時間行われる熱処理、つまりスパイクアニールである。
続いて、絶縁膜ＨＫ上に、ＣＶＤ法を用いて金属膜ＣＰおよび半導体膜ＳＩ３を順に形成する。半導体膜ＳＩ３は例えばポリシリコンから成り、金属膜ＣＰは、例えば窒化チタン（ＴｉＮ）から成る。ここでは、溝ＤＴ４、ＤＴ５のそれぞれの内部は、絶縁膜ＩＦ９、金属膜ＣＰおよび半導体膜ＳＩ３により埋め込まれる。すなわち、溝ＤＴ４、ＤＴ５のそれぞれの側面および底面は、当該側面側および当該底面側から順に形成された絶縁膜ＨＫ、金属膜ＣＰおよび半導体膜ＳＩ３により覆われている。
続いて、絶縁膜ＩＦ９、ＨＫ、金属膜ＣＰおよび半導体膜ＳＩ３が形成された半導体基板ＳＢに対し、例えば９００～１０００℃の熱処理（第２熱処理）を行う。具体的には、例えば９５０℃の熱処理を行う。当該熱処理は、絶縁膜ＩＦ９、ＨＫおよび金属膜ＣＰなどの信頼性を向上させることを目的として行われる。当該熱処理は、スパイクアニールとＬＳＡ（Laser Spike Anneal）を組み合わせて行う。ここでは、金属膜ＣＰが露出している状態で当該熱処理が行われることを避けるため、金属膜ＣＰを半導体膜ＳＩ３で覆った状態で当該熱処理を行う。上記の第１熱処理および第２熱処理のそれぞれは、後に形成するシリサイド層Ｓ１、Ｓ２を形成する際に金属と半導体とを反応させるために行う第３熱処理および第４熱処理のいずれよりも高い温度で行う。
次に、図２７に示すように、ウェットエッチング法により、半導体膜ＳＩ３を除去する。続いて、溝ＤＴ４内を含む半導体基板ＳＢ上に、例えばスパッタリング法を用いて、金属膜ＭＦ１を形成する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１ＡおよびｐＭＩＳ領域１Ｃの金属膜ＭＦ１を除去する。
金属膜ＭＦ１は、ここではチタンアルミニウム（ＴｉＡｌ）膜から成る。金属膜ＭＦ１には、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜または炭化チタン（ＴｉＣ）膜などを用いてもよい。また、金属膜ＭＦ１には、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜またはタンタル（Ｔａ）膜などを用いてもよい。
続いて、溝ＤＴ５内を含む半導体基板ＳＢ上に、例えばスパッタリング法を用いて、金属膜ＭＦ３を形成する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、ｎＭＩＳ領域１Ｂの金属膜ＭＦ３を除去する。
金属膜ＭＦ３は、ここでは窒化チタン（ＴｉＮ）膜から成る。金属膜ＭＦ３には、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜または炭化タンタル（ＴａＣ）膜などを用いてもよい。金属膜ＭＦ３には、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜またはチタンアルミニウム（ＴｉＡｌ）膜などを用いてもよい。
続いて、溝ＤＴ４内および溝ＤＴ５内を含む半導体基板ＳＢ上に、例えばスパッタリング法を用いて、金属膜ＭＦを形成する。金属膜ＭＦは、例えばタングステン（Ｗ）膜から成る。これにより、溝ＤＴ４および溝ＤＴ５のそれぞれの内部は金属膜ＭＦにより埋め込まれる。金属膜ＭＦ１は、ｎＭＩＳ領域１Ｂに形成するｎ型トランジスタのしきい値電圧を調整するための仕事関数膜である。金属膜ＭＦ３は、ｐＭＩＳ領域１Ｃに形成するｐ型トランジスタのしきい値電圧を調整するための仕事関数膜である。
次に、図２８に示すように、ＣＭＰ法により研磨を行い、溝ＤＴ４、ＤＴ５の上の金属膜ＭＦ、ＭＦ１およびＭＦ３を除去する。これにより、溝ＤＴ４内には、金属膜ＭＦから成る金属膜ＭＦ２が残る。また、溝ＤＴ５内には、金属膜ＭＦから成る金属膜ＭＦ４が残る。この研磨工程では、絶縁膜ＩＦ４を除去することで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出させる。また、層間絶縁膜ＩＬ１、サイドウォールスペーサＳＷ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、略同一平面において平坦化される。
当該研磨工程により、溝ＤＴ４内に埋め込まれた絶縁膜ＩＦ９、ＨＫから成るゲート絶縁膜と、金属膜ＭＦ１、ＭＦ２から成るゲート電極Ｇ１とを形成する。言い換えれば、第２方向で隣り合う一対のエピタキシャル層ＥＰ１の相互間のフィンＦＢの上面および側面を覆うゲート電極Ｇ１を形成する。これにより、ゲート電極Ｇ１と、ｎＭＩＳ領域１Ｂのソース・ドレイン領域とを含むｎ型トランジスタＱＮが形成される。また、当該研磨工程により、溝ＤＴ５内に埋め込まれた絶縁膜ＩＦ９、ＨＫから成るゲート絶縁膜と、金属膜ＭＦ３、ＭＦ４から成るゲート電極Ｇ２とを形成する。言い換えれば、第２方向で隣り合う一対のエピタキシャル層ＥＰ２の相互間のフィンＦＣの上面および側面を覆うゲート電極Ｇ２を形成する。これにより、ゲート電極Ｇ２と、ｐＭＩＳ領域１Ｃのソース・ドレイン領域とを含むｐ型トランジスタＱＰが形成される。
続いて、メモリセル領域１Ａを覆うフォトレジスト膜（図示しない）を形成した後、当該フォトレジスト膜をマスクとして用いてエッチングを行い、金属膜ＣＰ、ＭＦ１～ＭＦ４のそれぞれの上面を下方に後退させる。これにより、ゲート電極Ｇ１、Ｇ２のそれぞれの上に溝が形成される。続いて、当該フォトレジスト膜を除去した後、半導体基板ＳＢ上にＣＶＤ法などにより絶縁膜ＩＦ１０を形成する。絶縁膜ＩＦ１０は、例えば窒化シリコン膜から成り、当該溝内を埋め込んでいる。続いて、例えばＣＭＰ法により、層間絶縁膜ＩＬ１上の絶縁膜ＩＦ１０を除去する。これにより、絶縁膜ＩＦ１０はゲート電極Ｇ１、Ｇ２のそれぞれの上にのみ、ゲート電極Ｇ１、Ｇ２の保護膜として残る。
次に、図２９に示すように半導体基板ＳＢ上に、フォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１は、メモリセル領域１ＡのフィンＦＡのうち、制御ゲート電極ＣＧを介さずに隣り合うメモリゲート電極ＭＧ同士の間のフィンＦＡ（ソース形成領域）のみを露出している。フォトレジスト膜ＰＲ１は、メモリセル領域１Ａ内のその他の領域、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのそれぞれを覆っている。
続いて、フォトレジスト膜ＰＲ１をマスク（エッチングマスク）として用いてドライエッチングを行う。これにより、メモリゲート電極ＭＧ同士の間のフィンＦＡ（ソース形成領域）を覆う層間絶縁膜ＩＬ１および絶縁膜ＩＦ８を除去する。つまり、拡散領域ＳＤが形成されたフィンＦＡの上面は、層間絶縁膜ＩＬ１および絶縁膜ＩＦ８から露出する。このとき、エピタキシャル層ＥＰ、ＥＰ１およびＥＰ２は、層間絶縁膜ＩＬ１および絶縁膜ＩＦ８に覆われている。層間絶縁膜ＩＬ１は等方性エッチングにより除去されるが、絶縁膜ＩＦ８は異方性エッチングにより除去される。このため、拡散領域ＳＤが形成されたフィンＦＡの上面は露出するが、当該フィンＦＡの側面は絶縁膜ＩＦ８により覆われたままである。なお、当該フィンＦＡの上面および側面は層間絶縁膜ＩＬ１から露出する。
次に、図３０に示すように、フォトレジスト膜ＰＲ１を除去した後、周知のサリサイドプロセスを行う。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面にシリサイド層Ｓ１を形成し、ソース形成領域のフィンＦＡの上面にシリサイド層Ｓ２を形成する。ここでは、半導体基板ＳＢ上に、スパッタリング法により金属膜（ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜）を堆積した後、半導体基板ＳＢに対し第３熱処理を行ってシリサイド層Ｓ１、Ｓ２を形成する。第３熱処理の温度は例えば２１０～３１０℃であり、具体的には例えば２６０℃で行う。続いて、未反応の余分な当該金属膜を除去した後、半導体基板ＳＢに対し第４熱処理を行うことで、低抵抗なシリサイド層Ｓ１、Ｓ２を形成できる。第４熱処理の温度は例えば３５０～４５０℃であり、具体的には例えば４００℃で行う。シリサイド層Ｓ１は、例えばＮｉシリサイド層またはＣｏシリサイド層である。すなわち、シリサイド層Ｓ１、Ｓ２は互いに同じ材料から成る。シリサイド層Ｓ２の上面は、メモリゲート電極ＭＧの下面よりも下に位置している。シリサイド層Ｓ２は、拡散領域ＳＤに電気的に接続されている。
このとき、拡散領域ＳＤが形成されたフィンＦＡの上面にはシリサイド層Ｓ２が形成されるが、当該フィンＦＡの側面は絶縁膜ＩＦ８により覆われている。このため、当該側面にはシリサイド層Ｓ２が形成されないと考えられる。また、ドレイン領域を構成する拡散領域ＤＤを含むエピタキシャル層ＥＰは層間絶縁膜ＩＬ１および絶縁膜ＩＦ８に覆われているため、エピタキシャル層ＥＰの表面にシリサイド層は形成されない。本実施の形態の半導体装置の製造方法の主な特徴の１つは、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのダミーゲート電極をメタルゲート電極に置換した後に、メモリセルＭＣのソース領域上にシリサイド層Ｓ２を形成することにある。
次に、図３１に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢ上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜から成る。続いて、層間絶縁膜ＩＬ２の上面をＣＭＰ法などにより平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ２を貫通するコンタクトホールＣＨと、層間絶縁膜ＩＬ２、ＩＬ１を貫通するコンタクトホールＣＨとをそれぞれ複数形成する。層間絶縁膜ＩＬ１を貫通するコンタクトホールＣＨは、絶縁膜ＩＦ８も貫通している。
メモリセル領域１Ａにおいて、コンタクトホールＣＨの底部には、拡散領域ＳＤが形成されたエピタキシャル層ＥＰ、シリサイド層Ｓ１またはＳ２の上面が露出している。ｎＭＩＳ領域１Ｂにおいて、コンタクトホールＣＨの底部には、エピタキシャル層ＥＰ１の上面またはゲート電極Ｇ１の上面が露出している。ｐＭＩＳ領域１Ｃにおいて、コンタクトホールＣＨの底部には、エピタキシャル層ＥＰ２の上面またはゲート電極Ｇ１の上面が露出している。なお、ゲート電極Ｇ１、Ｇ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出するコンタクトホールＣＨは、図示していない領域で形成されている。これらのゲート電極上のコンタクトホールＣＨは、層間絶縁膜ＩＬ１を貫通していない。
次に、図３２に示すように、コンタクトホールＣＨ内に、接続用の導電部材として、タングステン（Ｗ）などから成る導電性のプラグＰＧを形成する。プラグＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、またはそれらの積層膜）と、当該バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造を有している。
メモリセル領域１Ａのドレイン領域に電気的に接続されたプラグＰＧは、拡散領域ＤＤが形成されたエピタキシャル層ＥＰに、シリサイド層を介さず接している。メモリセル領域１Ａのソース領域に電気的に接続されたプラグＰＧは、拡散領域ＳＤが形成されたフィンＦＡ上のシリサイド層Ｓ２の上面に接している。また、ｎＭＩＳ領域１Ｂのソース・ドレイン領域に接続されたプラグＰＧは、エピタキシャル層ＥＰ１の上面にシリサイド層を介さず接している。また、ｐＭＩＳ領域１Ｃのソース・ドレイン領域に接続されたプラグＰＧは、エピタキシャル層ＥＰ２の上面にシリサイド層を介さず接している。
プラグＰＧの形成工程では、コンタクトホールＣＨ内を埋め込むバリア導体膜および主導体膜を形成した後、ＣＭＰ法などにより層間絶縁膜ＩＬ２上のバリア導体膜および主導体膜を除去する。これにより、コンタクトホールＣＨ内に、バリア導体膜および主導体膜から成るプラグＰＧが形成される。
続いて、層間絶縁膜ＩＬ２上に配線Ｍ１を形成する。配線Ｍ１は、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造から成る。図３２では、図面の簡略化のために、配線Ｍ１は、バリア導体膜および主導体膜を一体化して示してある。また、プラグＰＧも同様である。
配線Ｍ１は、例えば所謂シングルダマシン法により形成できる。すなわち、層間絶縁膜ＩＬ２上に、配線溝を有する層間絶縁膜を形成し、当該配線溝内に金属膜を埋め込むことで、配線Ｍ１を形成できる。ただし、ここでは配線Ｍ１の横の層間絶縁膜の図示を省略している。この後は、配線Ｍ１上に積層配線層を形成する。
以上の工程により、本実施の形態の半導体装置が略完成する。
＜半導体装置の製造方法の効果＞
図３５を用いて上述したように、ＦＩＮＦＥＴから成るメモリセルでは、ソース・ドレイン領域のそれぞれをエピタキシャル層内に形成する場合がある。しかし、図３５に示すエピタキシャル層ＥＰ４の上端がメモリゲート電極ＭＧの底面より上の位置に達することで、メモリゲート電極ＭＧとソース領域との間の耐圧が低下する虞がある。
また、メモリゲート電極ＭＧと隣り合うフィン上にエピタキシャル層を形成すると、ＦＩＮＦＥＴのチャネル領域に加わる応力が増加する。その結果、メモリゲート電極ＭＧの下のチャネル領域での電流の流れ方が変化し得る。つまり、エピタキシャル層ＥＰ４を形成すると、メモリセルＭＣＡの書き換えに要する時間が変動し、半導体装置の信頼性が低下する。
したがって、このような耐圧の低下およびメモリセルの特性変動を防ぐ必要がある。よって、エピタキシャル層を形成せずに上記接続抵抗を低減することを目的として、ソース・ドレイン領域のそれぞれが形成されたフィンの上面をシリサイド層により覆う場合がある。しかし、例えばロジック回路領域のＦＩＮＦＥＴを構成するゲート電極を金属膜（メタルゲート電極）により形成する場合、当該シリサイド層が変質し、高抵抗化する虞がある。すなわち、当該金属膜を形成する方法として、ロジック回路領域にシリコンなどから成るダミーゲート電極を形成し、当該シリサイド層を形成した後、当該ダミーゲート電極を当該金属膜に置き換える方法がある。このような工程を行った場合、当該ダミーゲート電極を金属膜から成るメタルゲート電極に置換する際に行う熱処理により、シリサイド層が変質して高抵抗化する。
ここでいう熱処理とは、具体的には、図２６を用いて説明した２回の熱処理のそれぞれを指す。つまり、絶縁膜ＩＦ９、ＨＫの信頼性向上を目的として行う熱処理（例えば８００～９００℃）と、金属膜ＣＰおよび半導体膜ＳＩ３の形成後に行う熱処理（例えば９００～１０００℃）である。これらの高温の熱処理によりシリサイド層が変質することで却ってシリサイド層が高抵抗化した場合、シリサイド層を形成して得られる効果が損なわれる。
そこで、本実施の形態では、図２０に示すように、メモリセル領域１Ａの制御ゲート電極ＣＧと隣り合うフィンＦＡ上にエピタキシャル層ＥＰを形成している。これに対し、メモリゲート電極ＭＧと隣り合うフィンＦＡ上にはエピタキシャル層を形成せず、図３０に示すように、シリサイド層Ｓ２を形成している。シリサイド層Ｓ２の上面の位置は、メモリゲート電極ＭＧの下面の位置よりも低いため、上記比較例に比べ、メモリゲート電極ＭＧとソース領域との間の耐圧低下を防げる。シリサイド層Ｓ２を形成することで、エピタキシャル層を形成しなくても、ソース領域とプラグＰＧとの接続抵抗を低減できる。
また、ここでは、図２６を用いて説明した２回の熱処理の後に、図２９および図３０を用いて説明した工程により、拡散領域ＳＤに接続されたシリサイド層Ｓ２を形成している。このため、シリサイド層Ｓ２を形成した後に、シリサイド層Ｓ２が高温の熱処理により変質（高抵抗化）することを防げる。
また、ソース領域側にエピタキシャル層を形成しないことで、エピタキシャル層の形成によりチャネル領域に加わる応力の発生を防げる。このため、メモリセルＭＣの動作が応力に起因して変動することを防げる。以上より、半導体装置の信頼性を向上できる。
＜変形例＞
図３４に、本実施の形態の変形例である半導体装置の平面図を示す。図３４に示す平面図は、メモリセル領域のメモリセルアレイの端部を示す平面レイアウトである。ここでは、上述した実施の形態と同様に、メモリセルのドレイン領域はエピタキシャル層内に形成され、メモリセルのソース領域はフィン内にのみ形成されており、ソース領域上にエピタキシャル層は形成されていない。図３４では、エピタキシャル層の図示を省略している。図３４では、エピタキシャル層を形成する領域を一点鎖線で囲み、エピタキシャル層を形成しない領域を破線で囲んでいる。
図３４に示すように、それぞれＸ方向に延在する複数のフィンＦＡは、Ｙ方向に並んで配置されている。Ｙ方向に延在する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの一部は、平面視でメモリセルアレイの外側に突出しており、この突出した部分においてゲート電圧を給電されている。制御ゲート電極ＣＧの側面に沿って形成されているメモリゲート電極ＭＧは、当該突出部（給電部）において、制御ゲート電極ＣＧから離間しているダミー制御ゲート電極ＤＣＧを囲んでいる。給電部のメモリゲート電極ＭＧは、当該ダミー制御ゲート電極ＤＣＧと隣り合う領域でプラグＰＧに電気的に接続されている。
ここで、各フィンＦＡのドレイン領域は、上述したようにエピタキシャル層ＥＰ（図３参照）内に形成され、当該エピタキシャル層ＥＰの上面にはプラグＰＧが接続されている。ただし、Ｙ方向に並ぶフィンＦＡのうち、最端部の１つのフィンＦＡ上には、エピタキシャル層は形成されていない。つまり、当該フィンＦＡ上では、隣り合う制御ゲート電極ＣＧ同士の間（ドレイン領域）および隣り合うメモリゲート電極ＭＧ同士の間（ソース領域）のそれぞれにおいて、エピタキシャル層が形成されていない。また、当該フィンＦＡのドレイン領域にはプラグが接続されていない。これに対し、ソース領域に電気的に接続されたプラグＰＧは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと同様にＹ方向に延在しており、Ｙ方向の最端部のフィンＦＡにも電気的に接続されている。
また、メモリセルアレイでは、Ｘ方向において、互いに近接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが繰り返し配置されている。また、各ソース領域には、プラグＰＧを介してソース線からソース電位（図示しない）が供給され、各ドレイン領域には、ビット線（図示しない）を介してドレイン電位が供給される。ここで、Ｘ方向におけるフィンＦＡの最端部であって、Ｘ方向の最端部の制御ゲート電極ＣＧと隣り合うフィンＦＡ（ドレイン領域）の上に、エピタキシャル層およびプラグは形成されていない。最端部の当該フィンＦＡは、フィンＦＡの端部のうち、Ｘ方向の最端部の制御ゲート電極ＣＧとメモリゲート電極ＭＧを介さずに平面視で隣り合うフィンＦＡの端部である。
このように、本変形例では、Ｘ方向（フィンＦＡの長手方向）およびＹ方向（フィンＦＡの短手方向）のそれぞれの端部のフィンＦＡのドレイン領域（半導体領域）は、エピタキシャル層およびプラグに接続されていない。つまり、メモリセルアレイ内においてＸ方向およびＹ方向のそれぞれの端部で制御ゲート電極ＣＧと隣り合うフィンＦＡ内の半導体領域の上面は、エピタキシャル層およびプラグから露出しており、ビット線から絶縁されている。言い換えれば、メモリセルアレイ内においてＸ方向およびＹ方向のそれぞれの端部で制御ゲート電極ＣＧと隣り合うフィンＦＡは、平面視でエピタキシャル層から離間している。なお、ここでいうプラグとは、縦方向においてメモリセルＭＣに最も近く、メモリセルＭＣ上に配置された第１配線である配線Ｍ１（図４参照）よりも下に位置するプラグ（コンタクトプラグ）を指す。ここでいう縦方向（垂直方向）は、半導体基板の上面に対して垂直な方向、つまりＸ方向およびＹ方向の両方に対して垂直な方向である。
本変形例の半導体装置の製造工程においては、まず、第１領域（メモリセルアレイ形成領域）において、Ｙ方向に並ぶ複数のフィンＦＡを形成する。その後、複数並ぶフィンＦＡのうち、第１領域のＸ方向およびＹ方向のそれぞれの端部において制御ゲート電極ＣＧと隣り合うフィンＦＡを保護膜により覆った状態で、エピタキシャル層ＥＰを形成する。
このように、メモリセルアレイの端部のフィン上にエピタキシャル層を形成しないことで、半導体装置の製造工程において異物の発生（例えば発塵）を防げる。異物の発生は、成膜不良、耐圧低下および短絡の発生などの原因となる。このような異物の発生は、セルアレイの端部において発生し易い。したがって、本変形例では、半導体装置の信頼性を向上できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ メモリセル領域
１Ｂ ｎＭＩＳ領域
１Ｃ ｐＭＩＳ領域
Ｃ１ 絶縁膜（ＯＮＯ膜）
ＣＧ 制御ゲート電極
Ｄ１、Ｄ２、ＤＤ、ＳＤ 拡散領域
ＥＩ 素子分離膜
ＦＡ～ＦＣ フィン
ＥＰ、ＥＰ１～ＥＰ４ エピタキシャル層
Ｇ１、Ｇ２ ゲート電極
ＭＣ、ＭＣＡ メモリセル
ＭＦ１～ＭＦ４ 金属膜
ＭＧ メモリゲート電極
ＰＧ プラグ
ＱＮ ｎ型トランジスタ
ＱＰ ｐ型トランジスタ
Ｓ１、Ｓ２ シリサイド層
ＳＢ 半導体基板

Claims (13)

  1. 第１領域を有する半導体基板と、
    前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面に形成された第１溝の底面から上方に突出し、前記半導体基板の前記上面に沿う第１方向に延在する第１突出部と、
    前記第１突出部の上面上および側面上に第１絶縁膜を介して形成され、前記第１方向と平面視で交差する第２方向に延在する第１ゲート電極と、
    前記第１突出部の前記上面上および前記側面上に電荷蓄積部を含む第２絶縁膜を介して形成され、前記第１ゲート電極の一方の側面に第３絶縁膜を介して隣接し、前記第２方向に延在する第２ゲート電極と、
    前記第１ゲート電極および前記第２ゲート電極と平面視で隣り合う前記第１突出部のうち、前記第１ゲート電極側の前記第１突出部の前記上面に接して形成された第１半導体層と、
    前記第１半導体層内に形成された第１導電型の第１半導体領域と、
    前記第１ゲート電極および前記第２ゲート電極と平面視で隣り合う前記第１突出部のうち、前記第２ゲート電極側の前記第１突出部内に形成された前記第１導電型の第２半導体領域と、
    前記第２半導体領域の上面に接するシリサイド層と、
    を有し、
    前記第２方向において、前記第１半導体層の幅は、前記第１突出部の幅よりも大きく、
    前記第１ゲート電極、前記第２ゲート電極、前記第２絶縁膜、前記第１半導体領域および前記第２半導体領域は、不揮発性記憶素子を構成している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記不揮発性記憶素子上に形成された第１導電性接続部および第２導電性接続部をさらに有し、
    前記第１導電性接続部は、前記第１半導体層の上面に接し、
    前記第２導電性接続部は、前記シリサイド層の上面に接している、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１半導体層の上面の位置は、前記第２ゲート電極の下面の位置よりも高く、
    前記シリサイド層の上面の位置は、前記第２ゲート電極の前記下面の位置よりも低い、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２方向において、前記第１半導体領域の幅は、前記第２半導体領域の幅よりも大きい、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記半導体基板の前記第１領域とは異なる第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面に形成された第２溝の底面から上方に突出し、前記半導体基板の前記上面に沿う第３方向に延在する第２突出部と、
    前記第２突出部の上面上に第４絶縁膜を介して形成され、前記第３方向と平面視で交差する第４方向に延在する第３ゲート電極と、
    前記第３ゲート電極と平面視で隣り合う前記第２突出部のそれぞれの上に、前記第２突出部の前記上面に接して形成された一対の第２半導体層と、
    前記一対の第２半導体層のうち、一方の内部に形成されたドレイン領域、および、他方の内部に形成されたソース領域と、
    を有し、
    前記第４方向において、前記一対の第２半導体層のそれぞれの幅は、前記第２突出部の幅よりも大きく、
    前記第３ゲート電極は、金属膜から成り、
    前記第３ゲート電極、前記ドレイン領域および前記ソース領域は、電界効果トランジスタを構成している、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１突出部は、前記第１領域において前記第２方向に複数並んで配置され、
    複数の前記第１突出部のうち、前記第２方向における端部の前記第１突出部の前記上面、または、前記第１方向における前記第１突出部の端部であって、前記第１ゲート電極と隣り合う前記第１突出部の前記端部の前記上面は、前記第１半導体層から露出している、半導体装置。
  7. （ａ）第１領域を有する半導体基板を準備する工程、
    （ｂ）前記第１領域の前記半導体基板の上面に第１溝を形成することで、前記第１領域の前記半導体基板の一部から成り、前記第１溝の底面から上方に突出し、前記半導体基板の前記上面に沿う第１方向に延在する第１突出部を形成する工程、
    （ｃ）前記第１突出部の周囲を埋め込む素子分離膜を形成する工程、
    （ｄ）前記第１方向と平面視で交差する第２方向に延在する第１ゲート電極を、前記第１突出部の上面上および側面上に第１絶縁膜を介して形成し、前記第１ゲート電極の一方の側面に第３絶縁膜を介して隣接し、前記第２方向に延在する第２ゲート電極を、前記第１突出部の前記上面上および前記側面上に、電荷蓄積部を含む第２絶縁膜を介して形成する工程、
    （ｄ１）前記（ｄ）工程の後、平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部の前記上面のうち、前記第１ゲート電極側の前記第１突出部の前記上面を後退させることで第３溝を形成する工程をさらに有し、
    （ｅ）前記（ｄ１）工程の後、平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部の前記上面のうち、前記第１ゲート電極側の前記第１突出部の前記上面上に第１エピタキシャル層を形成する工程、
    （ｆ）前記第１エピタキシャル層内に第１導電型の第１半導体領域を形成し、平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部のうち、前記第２ゲート電極側の前記第１突出部内に前記第１導電型の第２半導体領域を形成する工程、
    （ｇ）前記（ｆ）工程の後、前記第１ゲート電極の上面上および前記第２ゲート電極の上面上に第１シリサイド層を形成し、平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部のうち、前記第２ゲート電極側の前記第１突出部の前記上面上に、前記第２半導体領域に電気的に接続された第２シリサイド層を形成する工程、
    を有し、
    前記第１ゲート電極、前記第２ゲート電極、前記第２絶縁膜、前記第１半導体領域および前記第２半導体領域は、不揮発性記憶素子を構成し、
    前記（ｅ）工程では、前記第３溝上に前記第１エピタキシャル層を形成する、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記半導体基板は、第２領域をさらに有し、
    前記（ｂ）工程では、前記第２領域の前記半導体基板の前記上面に第２溝を形成することで、前記第２領域の前記半導体基板の一部から成り、前記半導体基板の前記第２溝の底面から上方に突出し、前記半導体基板の前記上面に沿う第３方向に延在する第２突出部を形成し、
    前記（ｃ）工程では、前記第２突出部の周囲を埋め込む前記素子分離膜を形成し、
    前記（ｄ）工程では、前記第３方向と平面視で交差する第４方向に延在する第３ゲート電極を、前記第２突出部の上面上および側面上に第４絶縁膜を介して形成し、
    前記（ｅ）工程では、平面視において前記第３ゲート電極と隣り合う前記第２突出部の前記上面上に一対の第２エピタキシャル層を形成し、
    前記（ｆ）工程では、前記一対の第２エピタキシャル層のうち、一方の内部に前記第１導電型のソース領域を形成し、他方の内部に前記第１導電型のドレイン領域を形成し、
    （ｆ１）前記（ｆ）工程の後、前記第３ゲート電極を除去し、前記一対の第２エピタキシャル層の相互間の前記第２突出部の前記上面上および前記側面上に、前記第４方向に延在し、第１金属膜から成る第４ゲート電極を形成する工程をさらに有し、
    前記第４ゲート電極、前記ソース領域および前記ドレイン領域は、電界効果トランジスタを構成している、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ１）工程は、前記（ｇ）工程の前に行う、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｆ１）工程は、
    （ｆ２）前記第３ゲート電極を除去する工程、
    （ｆ３）前記（ｆ２）工程の後、前記一対の第２エピタキシャル層の相互間の前記第２突出部の前記上面上および前記側面上に第１膜を形成する工程、
    （ｆ４）前記（ｆ３）工程の後、前記半導体基板に対し第１温度で熱処理を行う工程、
    （ｆ５）前記（ｆ４）工程の後、前記第２突出部の前記上面上および前記側面上に前記第１膜を介して前記第４ゲート電極を形成する工程、
    を有し、
    前記（ｇ）工程は、
    （ｇ１）前記第１ゲート電極の前記上面および前記第２ゲート電極の前記上面をそれぞれ覆う第２金属膜を形成する工程、
    （ｇ２）前記（ｇ１）工程の後、前記半導体基板に対し、前記第１温度より低い第２温度で熱処理を行うことで、前記第１シリサイド層および前記第２シリサイド層を形成する工程、
    （ｇ３）前記（ｇ２）工程の後、前記半導体基板に対し、前記第１温度より低い第３温度で熱処理を行う工程、
    を有する、半導体装置の製造方法。
  11. 請求項７記載の半導体装置の製造方法において、
    （ｈ）前記（ｇ）工程の後、前記第１エピタキシャル層の上面に接する第１導電性接続部と、前記第２シリサイド層の上面に接する第２導電性接続部とを形成する工程をさらに有する、半導体装置の製造方法。
  12. 請求項７記載の半導体装置の製造方法において、
    （ｆ６）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記第１エピタキシャル層を覆い、平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部のうち、前記第２ゲート電極側の前記第１突出部の前記上面を露出する層間絶縁膜を形成する工程をさらに有し、
    前記（ｇ）工程では、前記層間絶縁膜が前記第１エピタキシャル層を覆った状態で前記第１シリサイド層および前記第２シリサイド層を形成する、半導体装置の製造方法。
  13. 請求項７記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１領域において、前記第１突出部を前記第２方向に複数並べて形成し、
    前記（ｅ）工程では、複数の前記第１突出部のうち、前記第２方向における端部の前記第１突出部の前記上面、または、前記第１方向における前記第１突出部の端部であって、前記第１ゲート電極と隣り合う前記第１突出部の前記端部の前記上面を保護膜により覆った状態で、前記第１エピタキシャル層を形成する、半導体装置の製造方法。
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