JP2018032760A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2018032760A5 JP2018032760A5 JP2016164586A JP2016164586A JP2018032760A5 JP 2018032760 A5 JP2018032760 A5 JP 2018032760A5 JP 2016164586 A JP2016164586 A JP 2016164586A JP 2016164586 A JP2016164586 A JP 2016164586A JP 2018032760 A5 JP2018032760 A5 JP 2018032760A5
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- manufacturing
- semiconductor device
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 14
- 230000002093 peripheral Effects 0.000 claims description 8
- 230000001590 oxidative Effects 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims 27
- 239000002184 metal Substances 0.000 claims 6
- 238000010438 heat treatment Methods 0.000 claims 4
- 238000007517 polishing process Methods 0.000 claims 4
- 229910021332 silicide Inorganic materials 0.000 claims 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 3
- 229910008069 Si-O-H Inorganic materials 0.000 claims 2
- 229910006283 Si—O—H Inorganic materials 0.000 claims 2
- 238000002955 isolation Methods 0.000 claims 2
- SCPYDCQAZCOKTP-UHFFFAOYSA-N silanol Chemical compound [SiH3]O SCPYDCQAZCOKTP-UHFFFAOYSA-N 0.000 claims 2
- 125000005373 siloxane group Chemical group [SiH2](O*)* 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000903 blocking Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005755 formation reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Description
メモリセル領域には、互いに直交する第1方向と第2方向に沿って、複数のメモリセルが行列状に配置されている。各メモリセルは、半導体基板上に第1ゲート絶縁膜を介して形成され、第1方向に延在する制御ゲート電極と、半導体基板上に電荷蓄積領域を含む第2ゲート絶縁膜を介して形成され、第1方向に延在するメモリゲート電極と、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域(ソース領域およびドレイン領域)と、を有している。そして、隣接するメモリセルの隣接する制御ゲート電極間および隣接するメモリゲート電極間は、O3−TEOS膜からなる層間絶縁膜で埋まっている。
シリコン膜PS1は、多結晶シリコン膜(ポリシリコン膜)からなり、CVD法などを用いて形成することができる。シリコン膜PS1の堆積膜厚は、例えば50〜100nm程度とすることができる。シリコン膜PS1は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜(ドープトポリシリコン膜)とすることができる。メモリセル領域1Aのシリコン膜PS1は、好ましくは、リン(P)またはヒ素(As)などのn型不純物が導入されたn型のシリコン膜である。
次に、異方性エッチング技術により、シリコン膜PS2をエッチバック(エッチング、異方性ドライエッチング、異方性エッチング)する(図1のステップS10)。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極MGが覆われかつシリコンスペーサSPが露出されるようなフォトレジストパターン(図示せず)を半導体基板SB上に形成してから、そのフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサSPを除去する(図2のステップS11)。その後、そのフォトレジストパターンを除去する。ステップS11のエッチング工程により、図10に示すように、シリコンスペーサSPが除去されるが、メモリゲート電極MGは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。また、積層膜LF1の側壁のシリコンスペーサSPは除去される。
ステップS16において、例えば、ヒ素(As)又はリン(P)等のn型不純物を、積層体LM1、メモリゲート電極MG、積層体LM2、およびサイドウォールスペーサSWをマスク(イオン注入阻止マスク)として用いて半導体基板SB(p型ウエルPW1,PW2)にイオン注入法で導入することで、n+型半導体領域SD1,SD2,SD3を形成することができる。この際、n+型半導体領域SD1は、メモリセル領域1Aにおいて、メモリゲート電極MGと、メモリゲート電極MGの側壁上のサイドウォールスペーサSWと、がマスク(イオン注入阻止マスク)として機能することにより、メモリゲート電極MGの側壁上のサイドウォールスペーサSWに自己整合して形成される。また、n+型半導体領域SD2は、メモリセル領域1Aにおいて、積層体LM1とその側壁上のサイドウォールスペーサSWとがマスク(イオン注入阻止マスク)として機能することにより、積層体LM1の側壁上のサイドウォールスペーサSWに自己整合して形成される。また、n+型半導体領域SD3は、周辺回路領域1Bにおいて、積層体LM2とその側壁上のサイドウォールスペーサSWとがマスク(イオン注入阻止マスク)として機能することにより、積層体LM2の両側壁上のサイドウォールスペーサSWに自己整合して形成される。これにより、LDD(Lightly doped Drain)構造が形成される。n+型半導体領域SD1とn+型半導体領域SD2とn+型半導体領域SD3は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、n+型半導体領域SD1とn+型半導体領域SD2とを同じイオン注入で形成し、n+型半導体領域SD3を他のイオン注入で形成することもできる。
なお、前述のように、酸化雰囲気で熱処理を施されたO3−TEOS膜からなる絶縁膜IL3は、堆積直後に比べ、硬化されウェットエッチングレートが低くなっているため、研磨工程(図2のステップS20)において、絶縁膜IL3の上面が制御ゲート電極CG、メモリゲート電極MGおよびゲート電極DGの上面に比べて、低く落ち込むのを低減または防止することができる。つまり、絶縁膜IL3のディッシングを低減できる。
次に、図29に示すように、図2のステップS20を実施する。図29は、上記実施の形態1の図16に対応しており、上記実施の形態1と同様にステップS20を実施する。
図示しないが、さらに、図3のステップS28〜ステップS31を実施して、実施の形態2の半導体装置を形成する。
Claims (16)
- (a)その主面に、メモリセル領域と周辺回路領域とを有する半導体基板を準備する工程、
(b)前記メモリセル領域において、前記半導体基板の主面上に、第1ゲート絶縁膜を介して形成された第1ゲート電極と、前記第1ゲート電極に隣接し、前記半導体基板の主面上に、電荷蓄積領域を含む第2ゲート絶縁膜を介して形成された第2ゲート電極と、前記第1ゲート電極および前記第2ゲート電極を挟むように、前記半導体基板の主面に形成された第1ソース領域および第1ドレイン領域と、を含むメモリセルを形成し、前記周辺回路領域において、前記半導体基板の主面上に、第3ゲート絶縁膜を介して形成された第3ゲート電極と、前記第3ゲート電極を挟むように、前記半導体基板の主面に形成された第2ソース領域および第2ドレイン領域と、を含むMISFETを形成する工程、
(c)前記メモリセルおよび前記MISFETを覆うように、前記半導体基板の主面上に、第1温度で成膜したO3−TEOS膜からなる第1絶縁膜を形成する工程、
(d)前記第1絶縁膜を、酸化雰囲気および第2温度で熱処理する工程、
(e)前記(d)工程後に、前記第1絶縁膜に第1研磨処理を施し、前記第1ゲート電極、前記第2ゲート電極、および、前記第3ゲート電極の上面を露出する工程、
(f)前記周辺回路領域において、前記第3ゲート電極を除去し、前記第1絶縁膜に溝を形成する工程、
(g)前記溝内を埋めるように、前記第1絶縁膜上に、金属膜を形成する工程、
(h)前記金属膜に第2研磨処理を施し、前記溝内に選択的に前記金属膜を残すことにより、前記溝内に、前記MISFETの第4ゲート電極を形成する工程、
を有する半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第2温度は、前記第1温度よりも低い、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記酸化雰囲気は、O2、O3、H2O、または、H2O2からなる、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(c)工程のO3−TEOS膜は、膜中のシロキサン(Si−O−Si)基に対するシラノール(Si−O−H)基の比率が10%以上である、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
熱処理後の前記第1絶縁膜の比誘電率は、熱処理前の前記第1絶縁膜の比誘電率よりも低い、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(f)工程で、前記第3ゲート電極は、ウェットエッチング法で除去し、
熱処理後の前記第1絶縁膜のウェットエッチングレートは、熱処理前の前記第1絶縁膜のウェットエッチングレートよりも低い、半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記第3ゲート電極は、多結晶シリコン膜からなる、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(b)工程と前記(c)工程の間に、さらに、
(i)前記第1ソース領域、前記第1ドレイン領域、前記第2ソース領域、および、前記第2ドレイン領域の上面に、第1シリサイド層を形成する工程、
を有する、半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記第1シリサイド層は、Niを含む、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(h)工程の後に、さらに、
(j)前記第1ゲート電極および前記第2ゲート電極の上面に第2シリサイド層を形成する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(h)工程の後に、さらに、
(k)前記第1ゲート電極、前記第2ゲート電極、および、前記第4ゲート電極を覆うように、前記第1絶縁膜上に第2絶縁膜を形成する工程、
(l)前記第2絶縁膜および前記第1絶縁膜を貫通し、前記第1ソース領域または前記第1ドレイン領域の上面を露出するコンタクトホールを形成する工程、
(m)前記コンタクトホール内に、プラグ電極を形成する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(b)工程において、
前記第1ゲート電極、前記第2ゲート電極、および、前記第3ゲート電極の側壁上には、絶縁膜からなるサイドウォールスペーサが形成されており、
前記(f)工程において、前記溝の側面には前記サイドウォールスペーサが露出している、半導体装置の製造方法。 - (a)その主面に、メモリセル領域と周辺回路領域とを有し、前記メモリセル領域において、素子分離膜を貫通して前記主面から突出する第1凸部と、前記周辺回路領域において、前記素子分離膜を貫通して前記主面から突出する第2凸部と、を有する半導体基板を準備する工程、
(b)前記メモリセル領域において、前記第1凸部上に、第1ゲート絶縁膜を介して形成された第1ゲート電極と、前記第1ゲート電極に隣接し、前記第1凸部上に、電荷蓄積領域を含む第2ゲート絶縁膜を介して形成された第2ゲート電極と、前記第1ゲート電極および前記第2ゲート電極を挟むように、前記第1凸部に形成された第1ソース領域および第1ドレイン領域と、を含むメモリセルを形成し、前記周辺回路領域において、前記第2凸部上に、第3ゲート絶縁膜を介して形成された第3ゲート電極と、前記第3ゲート電極を挟むように、前記第2凸部に形成された第2ソース領域および第2ドレイン領域と、を含むMISFETを形成する工程、
(c)前記メモリセルおよび前記MISFETを覆うように、前記半導体基板上に、第1温度で成膜したO3−TEOS膜からなる第1絶縁膜を形成する工程、
(d)前記第1絶縁膜を、酸化雰囲気および第2温度で熱処理する工程、
(e)前記(d)工程後に、前記第1絶縁膜に第1研磨処理を施し、前記第1ゲート電極、前記第2ゲート電極、および、前記第3ゲート電極の上面を露出する工程、
(f)前記周辺回路領域において、前記第3ゲート電極を除去し、前記第1絶縁膜に溝を形成する工程、
(g)前記溝内を埋めるように、前記第1絶縁膜上に、金属膜を形成する工程、
(h)前記金属膜に第2研磨処理を施し、前記溝内に選択的に前記金属膜を残すことにより、前記溝内に、前記MISFETの第4ゲート電極を形成する工程、
を有する半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記第2温度は、前記第1温度よりも低い、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記酸化雰囲気は、O2、O3、H2O、または、H2O2からなる、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(c)工程のO3−TEOS膜は、膜中のシロキサン(Si−O−Si)基に対するシラノール(Si−O−H)基の比率が10%以上である、半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016164586A JP6713878B2 (ja) | 2016-08-25 | 2016-08-25 | 半導体装置の製造方法 |
US15/602,448 US10186518B2 (en) | 2016-08-25 | 2017-05-23 | Method of manufacturing semiconductor device |
CN201710614700.3A CN107785377B (zh) | 2016-08-25 | 2017-07-26 | 制造半导体装置的方法 |
TW106127516A TW201820590A (zh) | 2016-08-25 | 2017-08-15 | 半導體裝置之製造方法 |
KR1020170105955A KR20180023831A (ko) | 2016-08-25 | 2017-08-22 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016164586A JP6713878B2 (ja) | 2016-08-25 | 2016-08-25 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2018032760A JP2018032760A (ja) | 2018-03-01 |
JP2018032760A5 true JP2018032760A5 (ja) | 2019-02-28 |
JP6713878B2 JP6713878B2 (ja) | 2020-06-24 |
Family
ID=61243373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016164586A Active JP6713878B2 (ja) | 2016-08-25 | 2016-08-25 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10186518B2 (ja) |
JP (1) | JP6713878B2 (ja) |
KR (1) | KR20180023831A (ja) |
CN (1) | CN107785377B (ja) |
TW (1) | TW201820590A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7200054B2 (ja) | 2019-06-24 | 2023-01-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10872898B2 (en) * | 2017-07-19 | 2020-12-22 | Cypress Semiconductor Corporation | Embedded non-volatile memory device and fabrication method of the same |
JP2020155485A (ja) * | 2019-03-18 | 2020-09-24 | キオクシア株式会社 | 半導体装置およびその製造方法 |
TWI690061B (zh) * | 2019-04-02 | 2020-04-01 | 億而得微電子股份有限公司 | 單閘極多次寫入非揮發性記憶體及其操作方法 |
JP2021027096A (ja) * | 2019-08-01 | 2021-02-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2022082242A (ja) * | 2020-11-20 | 2022-06-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US11781218B2 (en) * | 2020-12-11 | 2023-10-10 | Applied Materials, Inc. | Defect free germanium oxide gap fill |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61218135A (ja) * | 1985-03-23 | 1986-09-27 | Oki Electric Ind Co Ltd | シリコン酸化膜の形成方法 |
US5069747A (en) * | 1990-12-21 | 1991-12-03 | Micron Technology, Inc. | Creation and removal of temporary silicon dioxide structures on an in-process integrated circuit with minimal effect on exposed, permanent silicon dioxide structures |
JPH06349817A (ja) * | 1993-06-14 | 1994-12-22 | Kawasaki Steel Corp | 半導体装置の製造方法 |
JP2962250B2 (ja) * | 1996-11-12 | 1999-10-12 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
KR100363839B1 (ko) | 1999-12-24 | 2002-12-06 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
JP2002151664A (ja) * | 2000-11-13 | 2002-05-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US7141483B2 (en) * | 2002-09-19 | 2006-11-28 | Applied Materials, Inc. | Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill |
JP2006041107A (ja) * | 2004-07-26 | 2006-02-09 | Seiko Epson Corp | 半導体装置及びその製造方法 |
TWI311796B (en) * | 2005-11-17 | 2009-07-01 | Ememory Technology Inc | Semiconductor device and manufacturing method thereof |
JP4487266B2 (ja) * | 2006-08-30 | 2010-06-23 | エルピーダメモリ株式会社 | 半導体装置 |
JP2010182751A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP6026914B2 (ja) * | 2013-02-12 | 2016-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP6297430B2 (ja) * | 2014-06-30 | 2018-03-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2016
- 2016-08-25 JP JP2016164586A patent/JP6713878B2/ja active Active
-
2017
- 2017-05-23 US US15/602,448 patent/US10186518B2/en active Active
- 2017-07-26 CN CN201710614700.3A patent/CN107785377B/zh active Active
- 2017-08-15 TW TW106127516A patent/TW201820590A/zh unknown
- 2017-08-22 KR KR1020170105955A patent/KR20180023831A/ko unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7200054B2 (ja) | 2019-06-24 | 2023-01-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2018032760A5 (ja) | ||
US7994576B2 (en) | Metal gate transistor and resistor and method for fabricating the same | |
JP4987918B2 (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 | |
TWI538211B (zh) | 半導體結構及其製造方法 | |
US8697579B2 (en) | Method of forming an isolation structure and method of forming a semiconductor device | |
TWI484567B (zh) | 半導體結構與其製造方法 | |
TWI654744B (zh) | 積體晶片與其形成方法 | |
US8927432B2 (en) | Continuously scalable width and height semiconductor fins | |
TWI827712B (zh) | 半導體裝置與其形成方法 | |
KR20110085502A (ko) | 노어형 플래시 메모리 소자의 제조 방법 | |
US20160027785A1 (en) | Semiconductor device and method for manufacturing same | |
KR100721245B1 (ko) | 트랜지스터 소자 및 형성 방법 | |
WO2014027691A1 (ja) | 半導体装置及びその製造方法 | |
TW201733015A (zh) | 鰭狀場效電晶體及其製造方法 | |
JP2008085205A (ja) | 半導体装置及びその製造方法 | |
JP2003243542A (ja) | 不揮発性記憶装置の製造方法 | |
JP2000150806A (ja) | 半導体装置及びその製造方法 | |
JP2009117621A (ja) | 半導体装置及びその製造方法 | |
KR100832017B1 (ko) | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 | |
TWI809743B (zh) | 半導體裝置和製造方法 | |
KR101561058B1 (ko) | 반도체 장치의 제조 방법 | |
JP4887643B2 (ja) | 半導体装置およびその製造方法 | |
US7416968B2 (en) | Methods of forming field effect transistors having metal silicide gate electrodes | |
JP2003258132A (ja) | 不揮発性記憶装置の製造方法 | |
US20200083090A1 (en) | Method for Producing a Gate Cut Structure on an Array of Semiconductor Fins |