JP6375181B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、例えば、半導体基板に形成された半導体素子を備える半導体装置の製造方法に好適に利用できるものである。
半導体基板上に例えば不揮発性メモリなどのメモリセルなどが形成されたメモリセル領域と、半導体基板上に例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などからなる周辺回路が形成された周辺回路領域とを有する半導体装置が広く用いられている。
例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型のメモリセルを形成する場合がある。このとき、メモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴにより形成される。
このようなＭＩＳＦＥＴのゲート電極をドライエッチングにより形成すると、ゲート電極の側面の表面粗さが大きくなり、ゲート長が局所的にばらつくことがある。
特開２０１０−１０４７５号公報（特許文献１）には、半導体装置の製造方法において、活性領域上方にラインエッジラフネスを有するゲート電極を形成し、基板法線方向からゲート電極幅方向に傾けた２方向からの斜めイオン注入により、ラフネスの凹部の一部にはイオン注入を行わない技術が開示されている。
特開２０１０−１０４７５号公報
スプリットゲート型のメモリセルにおいては、制御ゲート電極の側面に形成されたサイドウォールスペーサに自己整合して、ソース領域またはドレイン領域のうちの一方が形成され、メモリゲート電極の側面に形成されたサイドウォールスペーサに自己整合して、ソース領域またはドレイン領域のうちの他方が形成される。
上記したゲート長の局所的なばらつきに起因してソース領域とドレイン領域との間の距離が短くなった場合、ソース領域およびドレイン領域の各々において、不純物イオンの注入深さが深いため、不純物イオンの拡散によるパンチスルーが、発生しやすい。すなわち、ソース領域とドレイン領域との距離は、実効的なゲート長に等しい。その結果、ソース領域とドレイン領域との距離、すなわち実効的なゲート長が局所的に短くなっている領域では、実効的なゲート長の短縮に伴ってパンチスルーが発生しやすくなるという、いわゆる短チャネル効果が顕著になる。
そのため、複数のメモリセルにそれぞれ含まれる複数の制御トランジスタにおける閾値電圧のばらつきが増大し、複数のメモリセルにそれぞれ含まれる複数のメモリトランジスタにおける閾値電圧のばらつきが増大する。したがって、複数のメモリセルを有する半導体装置において、データを書き込む際に不良が発生し、半導体装置の性能が低下する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法において、半導体基板上に形成された制御ゲート電極およびメモリゲート電極をマスクとして、半導体基板の主面に垂直な第１方向から、ｎ型の第１不純物イオンを注入する。次に、制御ゲート電極のメモリゲート電極側と反対側の側面に第１サイドウォールスペーサを形成し、メモリゲート電極の制御ゲート電極側と反対側の側面に第２サイドウォールスペーサを形成する。次に、制御ゲート電極、メモリゲート電極、第１サイドウォールスペーサおよび第２サイドウォールスペーサをマスクとして、第１方向に対して傾斜した第２方向から、ｎ型の第２不純物イオンを注入する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置が形成される半導体基板および素子領域を示す平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置におけるメモリセルの等価回路図である。 「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。 実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。 実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部平面図である。 不純物イオンを注入する方向を説明するための図である。 不純物イオンを注入する方向を説明するための図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 比較例１の半導体装置の製造工程中の要部平面図である。 比較例１の半導体装置の製造工程中の要部平面図である。 実施の形態１の半導体装置の製造工程中の要部平面図である。 実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部平面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部平面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部平面図である。 実施の形態２の半導体装置の製造工程中の要部平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
（実施の形態１）
＜半導体装置の構造＞
次に、本実施の形態１の半導体装置の構造を、図面を参照して説明する。図１は、実施の形態１の半導体装置が形成される半導体基板および素子領域を示す平面図である。図２〜図４は、実施の形態１の半導体装置の要部平面図である。図５は、実施の形態１の半導体装置の要部断面図である。図６は、実施の形態１の半導体装置におけるメモリセルの等価回路図である。
なお、図２〜図４では、金属シリサイド層１４、絶縁膜１５および層間絶縁膜１６を除去して透視した状態を示している。また、図５では、メモリセル領域１Ａにおける図２のＡ−Ａ断面に対応した素子構造と、周辺回路領域１Ｂにおける図３のＢ−Ｂ断面に対応した素子構造とを、合わせて図示している。また、周辺回路領域１Ｃにおける図４のＣ−Ｃ断面に対応した素子構造は、平面視において、９０°回転して配置されている点を除き、周辺回路領域１Ｂにおける図３のＢ−Ｂ断面に対応した素子構造と同様であるため、図５では、周辺回路領域１Ｃにおける図４のＣ−Ｃ断面に対応した素子構造の図示を省略する。
図１に示すように、半導体装置は、半導体基板１を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。半導体基板１は、半導体基板１の主面１ａの一部の領域として、複数の素子領域ＣＨＰを有する。なお、半導体基板１の主面１ａにそれぞれ平行な２つの方向であって、互いに交差、好適には直交する２つの方向を、Ｘ軸方向およびＹ軸方向とする。
図１に示すように、各素子領域ＣＨＰにおいて、半導体装置は、半導体基板１の主面１ａの一部の領域として、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃを有している。図２に示すように、メモリセル領域１ＡにはメモリセルＭＣＡおよびＭＣＢが形成され、図３および図４に示すように、周辺回路領域１Ｂおよび１ＣにはＭＩＳＦＥＴＱ１がそれぞれ形成されている。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵ（Central Processing Unit）などのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂおよび１Ｃの各々に形成されるＭＩＳＦＥＴＱ１は、周辺回路用のＭＩＳＦＥＴである。
なお、図１、図３および図４に示すように、周辺回路領域１Ｂでは、ゲート電極ＧＥ１は、平面視において、Ｙ軸方向に延在するが、周辺回路領域１Ｃでは、ゲート電極ＧＥ１は、平面視において、Ｘ軸方向に延在する。
次に、図２および図５を参照し、メモリセル領域１Ａに形成されたメモリセルＭＣＡおよびＭＣＢの構成を具体的に説明する。
メモリセル領域１Ａにおいて、半導体装置は、活性領域ＡＲ１および活性領域ＡＲ２と素子分離領域ＩＲ１とを有している。活性領域ＡＲ１および活性領域ＡＲ２は、半導体基板１の主面１ａにそれぞれ形成され、半導体基板１の主面１ａ内において、Ｘ軸方向にそれぞれ延在している。活性領域ＡＲ１および活性領域ＡＲ２は、半導体基板１の主面１ａ内において、Ｙ軸方向に沿って間隔を空けて配置されている。
半導体基板１の主面１ａ側であって、活性領域ＡＲ１と活性領域ＡＲ２との間には、素子分離領域ＩＲ１が形成されている。素子分離領域ＩＲ１は、半導体基板１の主面１ａ内において、Ｘ軸方向に延在しており、活性領域ＡＲ１と活性領域ＡＲ２との間に形成されている。素子分離領域ＩＲ１は、素子を分離するためのものであり、素子分離領域ＩＲ１には、素子分離膜２が形成されている。
なお、図２に示すように、Ｙ軸方向に沿っては、活性領域ＡＲ１と活性領域ＡＲ２とが間隔を空けて配置されているが、活性領域ＡＲ１と活性領域ＡＲ２とが全体として繋がって一つの活性領域となっていてもよい。つまり、半導体基板１の主面１ａ内において、一つの活性領域の一部の領域に、Ｘ軸方向に延在する素子分離領域ＩＲ１が形成されることで、活性領域ＡＲ１と活性領域ＡＲ２とが、Ｙ軸方向に沿って間隔を空けて配置されるようになっていてもよい。
活性領域ＡＲ１および活性領域ＡＲ２は、素子分離領域ＩＲ１により規定すなわち区画されている。また、図５に示すように、活性領域ＡＲ１には、ｐ型ウェルＰＷ１が形成され、図示は省略するが、活性領域ＡＲ２にも、活性領域ＡＲ１と同様に、ｐ型ウェルＰＷ１が形成されている。すなわち、活性領域ＡＲ１および活性領域ＡＲ２は、ｐ型ウェルＰＷ１が形成された領域である。ｐ型ウェルＰＷ１は、ｐ型の導電型を有する。
このようにして、図２のＹ軸方向には、複数の活性領域と複数の素子分離領域とが、交互に配置されて活性領域の列を形成しており、また、この活性領域の列が図２のＸ軸方向に複数配置されている。
活性領域ＡＲ１では、ｐ型ウェルＰＷ１に、不揮発性メモリとしての２つのメモリセルＭＣＡおよびＭＣＢが形成されている。メモリセルＭＣＡおよびＭＣＢの各々は、スプリットゲート型のメモリセルである。
図５に示すように、メモリセルＭＣＡは、制御ゲート電極ＣＧＡを有する制御トランジスタＣＴＡと、制御トランジスタＣＴＡに接続され、メモリゲート電極ＭＧＡを有するメモリトランジスタＭＴＡと、を有している。また、メモリセルＭＣＢは、制御ゲート電極ＣＧＢを有する制御トランジスタＣＴＢと、制御トランジスタＣＴＢに接続され、メモリゲート電極ＭＧＢを有するメモリトランジスタＭＴＢと、を有している。２つのメモリセルＭＣＡおよびＭＣＢは、ドレイン領域として機能する半導体領域ＭＤを共有している。
図２に示すように、活性領域ＡＲ２上にも、活性領域ＡＲ１上と同様に、２つのメモリセルＭＣＡおよびＭＣＢが形成されている。図示は省略するが、活性領域ＡＲ２でも、活性領域ＡＲ１と同様に、２つのメモリセルＭＣＡおよびＭＣＢは、ドレイン領域として機能する半導体領域ＭＤを共有している。このようにして、メモリセルＭＣＡおよびＭＣＢはＹ軸方向に複数配置され、メモリセル列を形成している。また、Ｙ軸方向に配列した複数のメモリセルＭＣＡおよび複数のメモリセルＭＣＢからなるメモリセル列は、図２のＸ軸方向に複数配置されている。このようにして、複数のメモリセルが、平面視において、Ｘ軸方向およびＹ軸方向に配列したアレイ状に形成されている。
なお、本願明細書において、平面視において、とは、半導体基板１の主面１ａに垂直な方向から視た場合を意味する。なお、前述した、半導体基板１の主面１ａ内において、という場合にも、半導体基板１の主面１ａに垂直な方向から視た場合を意味する。
図２および図５に示すように、メモリセルＭＣＡとメモリセルＭＣＢとは、ドレイン領域として機能する半導体領域ＭＤを挟んでほぼ対称に配置されている。メモリセルＭＣＡとメモリセルＭＣＢとは、図２のＸ軸方向に沿って並んで配置されている。
メモリセルＭＣＡは、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、制御ゲート電極ＣＧＡと、メモリゲート電極ＭＧＡと、を有している。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルＭＣＡは、制御ゲート電極ＣＧＡと半導体基板１との間に形成されたゲート絶縁膜ＧＩ１Ａと、メモリゲート電極ＭＧＡと半導体基板１との間、および、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間に形成されたゲート絶縁膜ＧＩ２Ａと、を有している。すなわち、ゲート絶縁膜ＧＩ１Ａ、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡおよびゲート絶縁膜ＧＩ２Ａにより、メモリセルＭＣＡが形成されている。
なお、メモリセルＭＣＡは、制御ゲート電極ＣＧＡ上に形成されたキャップ絶縁膜を有していてもよい。
メモリセルＭＣＢは、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、制御ゲート電極ＣＧＢと、メモリゲート電極ＭＧＢと、を有している。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルＭＣＢは、制御ゲート電極ＣＧＢと半導体基板１との間に形成されたゲート絶縁膜ＧＩ１Ｂと、メモリゲート電極ＭＧＢと半導体基板１との間、および、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間に形成されたゲート絶縁膜ＧＩ２Ｂと、を有している。すなわち、ゲート絶縁膜ＧＩ１Ｂ、制御ゲート電極ＣＧＢ、メモリゲート電極ＭＧＢおよびゲート絶縁膜ＧＩ２Ｂにより、メモリセルＭＣＢが形成されている。
なお、メモリセルＭＣＢは、制御ゲート電極ＣＧＢ上に形成されたキャップ絶縁膜を有していてもよい。
メモリセルＭＣＡでは、制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡは、それらの互いに対向する側面すなわち側壁の間にゲート絶縁膜ＧＩ２Ａを介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡの延在方向は、図２のＹ軸方向である。
メモリセルＭＣＢでは、制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢは、それらの互いに対向する側面すなわち側壁の間にゲート絶縁膜ＧＩ２Ｂを介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢの延在方向は、図２のＹ軸方向である。
制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡおよびゲート絶縁膜ＧＩ２Ａは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿ってそれぞれ延在するように、形成されている。また、制御ゲート電極ＣＧＢ、メモリゲート電極ＭＧＢおよびゲート絶縁膜ＧＩ２Ｂは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿ってそれぞれ延在するように、形成されている。
なお、図２のＸ軸方向は、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡ、制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢの各々のゲート長方向である。また、図２のＹ軸方向は、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡ、制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢの各々のゲート幅方向である。
制御ゲート電極ＣＧＡは、半導体領域ＭＤと半導体領域ＭＳとの間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ１Ａを介して形成されている。そして、メモリゲート電極ＭＧＡは、半導体領域ＭＤと半導体領域ＭＳとの間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ２Ａを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧＡが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧＡが配置されている。制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡは、メモリセルＭＣＡすなわち不揮発性メモリを構成するゲート電極である。
制御ゲート電極ＣＧＢは、半導体領域ＭＤと半導体領域ＭＳとの間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ１Ｂを介して形成されている。そして、メモリゲート電極ＭＧＢは、半導体領域ＭＤと半導体領域ＭＳとの間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ２Ｂを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧＢが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧＢが配置されている。制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢは、メモリセルＭＣＢすなわち不揮発性メモリを構成するゲート電極である。
制御ゲート電極ＣＧＡとメモリゲート電極ＭＧＡとは、間にゲート絶縁膜ＧＩ２Ａを介在させて互いに隣り合っており、メモリゲート電極ＭＧＡは、制御ゲート電極ＣＧＡの側面に、ゲート絶縁膜ＧＩ２Ａを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩ２Ａは、メモリゲート電極ＭＧＡと半導体基板１のｐ型ウェルＰＷ１の間の領域と、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間の領域の、両領域にわたって形成されている。
制御ゲート電極ＣＧＢとメモリゲート電極ＭＧＢとは、間にゲート絶縁膜ＧＩ２Ｂを介在させて互いに隣り合っており、メモリゲート電極ＭＧＢは、制御ゲート電極ＣＧＢの側面に、ゲート絶縁膜ＧＩ２Ｂを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩ２Ｂは、メモリゲート電極ＭＧＢと半導体基板１のｐ型ウェルＰＷ１の間の領域と、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間の領域の、両領域にわたって形成されている。
なお、電極の側面に形成されているとは、その電極の側面よりも外側方に形成されていることを意味する。
メモリゲート電極ＭＧＡは、半導体基板１の主面１ａ上であって、制御ゲート電極ＣＧＡを挟んで制御ゲート電極ＣＧＢと反対側に配置されている。また、メモリゲート電極ＭＧＢは、半導体基板１の主面１ａ上であって、制御ゲート電極ＣＧＢを挟んで制御ゲート電極ＣＧＡと反対側に配置されている。
制御ゲート電極ＣＧＡとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩ１Ａが、制御トランジスタＣＴＡのゲート絶縁膜として機能し、メモリゲート電極ＭＧＡとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩ２Ａが、メモリトランジスタＭＴＡのゲート絶縁膜として機能する。
制御ゲート電極ＣＧＢとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩ１Ｂが、制御トランジスタＣＴＢのゲート絶縁膜として機能し、メモリゲート電極ＭＧＢとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩ２Ｂが、メモリトランジスタＭＴＢのゲート絶縁膜として機能する。
ゲート絶縁膜ＧＩ１Ａおよびゲート絶縁膜ＧＩ１Ｂは、絶縁膜３からなる。絶縁膜３は、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜などの絶縁膜からなり、好適には、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコン膜よりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３が高誘電率膜であるときは、絶縁膜３として、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
メモリゲート電極ＭＧＡとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩ２Ａ、および、メモリゲート電極ＭＧＢとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩ２Ｂは、メモリトランジスタのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間のゲート絶縁膜ＧＩ２Ａは、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間を絶縁すなわち電気的に分離するための絶縁膜として機能する。また、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間のゲート絶縁膜ＧＩ２Ｂは、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間を絶縁すなわち電気的に分離するための絶縁膜として機能する。
ゲート絶縁膜ＧＩ２Ａおよびゲート絶縁膜ＧＩ２Ｂは、絶縁膜５からなる。絶縁膜５は、例えば、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の電荷蓄積部としての窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとを含む積層膜である。
絶縁膜５のうち、窒化シリコン膜５ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜５ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
窒化シリコン膜５ｂの上下に位置する酸化シリコン膜５ｃおよび酸化シリコン膜５ａは、電荷を閉じ込める電荷ブロック層として機能する。窒化シリコン膜５ｂを酸化シリコン膜５ｃおよび酸化シリコン膜５ａで挟んだ構造とすることで、窒化シリコン膜５ｂへの電荷の蓄積が可能となる。酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃは、ＭＯＮＯＳ膜の一部としてのＯＮＯ（Oxide-Nitride-Oxide）膜とみなすことができる。
制御ゲート電極ＣＧＡおよびＣＧＢの各々は、例えばｎ型不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などの導電膜４からなる。また、メモリゲート電極ＭＧＡおよびＭＧＢの各々は、例えばｎ型不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などの導電膜６からなる。
メモリゲート電極ＭＧＡは、半導体基板１上に制御ゲート電極ＣＧＡを覆うように形成された、例えばシリコン膜からなる導電膜６を、異方性エッチングすなわちエッチバックすることにより、形成されている。そして、メモリゲート電極ＭＧＡは、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側と反対側の側面ＳＳ２Ａに、ゲート絶縁膜ＧＩ２Ａを介して導電膜６を残すことにより、形成されている。このため、メモリゲート電極ＭＧＡは、制御ゲート電極ＣＧＡの側面ＳＳ２Ａに、ゲート絶縁膜ＧＩ２Ａを介してサイドウォールスペーサ状に形成されている。
メモリゲート電極ＭＧＢは、半導体基板１上に制御ゲート電極ＣＧＢを覆うように形成された、例えばシリコン膜からなる導電膜６を、異方性エッチングすなわちエッチバックすることにより、形成されている。そして、メモリゲート電極ＭＧＢは、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側と反対側の側面ＳＳ２Ｂに、ゲート絶縁膜ＧＩ２Ｂを介して導電膜６を残すことにより、形成されている。このため、メモリゲート電極ＭＧＢは、制御ゲート電極ＣＧＢの側面ＳＳ２Ｂに、ゲート絶縁膜ＧＩ２Ｂを介してサイドウォールスペーサ状に形成されている。
制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側と反対側の側面ＳＳ１Ａには、サイドウォールスペーサＳＷ１Ａが形成され、メモリゲート電極ＭＧＡの制御ゲート電極ＣＧＡ側と反対側の側面ＳＳ２Ａには、サイドウォールスペーサＳＷ２Ａが形成されている。また、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側と反対側の側面ＳＳ１Ｂには、サイドウォールスペーサＳＷ１Ｂが形成され、メモリゲート電極ＭＧＢの制御ゲート電極ＣＧＢ側と反対側の側面ＳＳ２Ｂには、サイドウォールスペーサＳＷ２Ｂが形成されている。サイドウォールスペーサＳＷ１Ａ、ＳＷ１Ｂ、ＳＷ２ＡおよびＳＷ２Ｂの各々は、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜１３からなる。
なお、制御ゲート電極ＣＧＡとサイドウォールスペーサＳＷ１Ａとの間、および、メモリゲート電極ＭＧＡとサイドウォールスペーサＳＷ２Ａとの間には、図示しない側壁絶縁膜が介在していてもよい。また、制御ゲート電極ＣＧＢとサイドウォールスペーサＳＷ１Ｂとの間、および、メモリゲート電極ＭＧＢとサイドウォールスペーサＳＷ２Ｂとの間には、図示しない側壁絶縁膜が介在していてもよい。
半導体領域ＭＳは、ソース領域およびドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域およびドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
ドレイン用の半導体領域ＭＤは、低濃度拡散層としてのｎ−型半導体領域１１ａと、ｎ−型半導体領域１１ａよりも高い不純物濃度を有する高濃度拡散層としてのｎ＋型半導体領域１２ａと、を有している。メモリセルＭＣＡのソース用の半導体領域ＭＳは、低濃度拡散層としてのｎ−型半導体領域１１ｂと、ｎ−型半導体領域１１ｂよりも高い不純物濃度を有する高濃度拡散層としてのｎ＋型半導体領域１２ｂと、を有している。また、メモリセルＭＣＢのソース用の半導体領域ＭＳは、低濃度拡散層としてのｎ−型半導体領域１１ｃと、ｎ−型半導体領域１１ｃよりも高い不純物濃度を有する高濃度拡散層としてのｎ＋型半導体領域１２ｃと、を有している。ｎ＋型半導体領域１２ａは、ｎ−型半導体領域１１ａよりも接合深さが深く、かつ、不純物濃度が高い。ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも接合深さが深く、かつ、不純物濃度が高い。また、ｎ＋型半導体領域１２ｃは、ｎ−型半導体領域１１ｃよりも接合深さが深く、かつ、不純物濃度が高い。
ドレイン領域としての２つのｎ−型半導体領域１１ａのうち、一方は、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側と反対側の側面ＳＳ１Ａに対して自己整合的に形成され、他方は、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側と反対側の側面ＳＳ１Ｂに対して自己整合的に形成されている。すなわち、２つのｎ−型半導体領域１１ａのうち、一方は、制御ゲート電極ＣＧＡを挟んでメモリゲート電極ＭＧＡと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に形成され、他方は、制御ゲート電極ＣＧＢを挟んでメモリゲート電極ＭＧＢと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に形成されている。
また、ドレイン領域としてのｎ＋型半導体領域１２ａは、制御ゲート電極ＣＧＡの側面ＳＳ１Ａに形成されたサイドウォールスペーサＳＷ１Ａの側面に対して自己整合的に形成され、かつ、制御ゲート電極ＣＧＢの側面ＳＳ１Ｂに形成されたサイドウォールスペーサＳＷ１Ｂの側面に対して自己整合的に形成されている。すなわち、ｎ＋型半導体領域１２ａは、サイドウォールスペーサＳＷ１Ａを挟んで制御ゲート電極ＣＧＡと反対側に位置し、かつ、サイドウォールスペーサＳＷ１Ｂを挟んで制御ゲート電極ＣＧＢと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に形成されている。
このため、２つの低濃度のｎ−型半導体領域１１ａのうち、一方は、制御ゲート電極ＣＧＡの側面ＳＳ１Ａに形成されたサイドウォールスペーサＳＷ１Ａの下に形成され、他方は、制御ゲート電極ＣＧＢの側面ＳＳ１Ｂに形成されたサイドウォールスペーサＳＷ１Ｂの下に形成されている。また、高濃度のｎ＋型半導体領域１２ａは、制御ゲート電極ＣＧＡ側、および、制御ゲート電極ＣＧＢ側に形成された２つの低濃度のｎ−型半導体領域１１ａの間に形成されている。つまり、メモリセルＭＣＡの制御トランジスタＣＴＡと、メモリセルＭＣＢの制御トランジスタＣＴＢとは、高濃度のｎ＋型半導体領域１２ａを共有している。
メモリゲート電極ＭＧＡ下のゲート絶縁膜ＧＩ２Ａの下には、メモリトランジスタＭＴＡのチャネル領域が形成され、制御ゲート電極ＣＧＡ下のゲート絶縁膜ＧＩ１Ａの下には、制御トランジスタＣＴＡのチャネル領域が形成されている。また、メモリゲート電極ＭＧＢ下のゲート絶縁膜ＧＩ２Ｂの下には、メモリトランジスタＭＴＢのチャネル領域が形成され、制御ゲート電極ＣＧＢ下のゲート絶縁膜ＧＩ１Ｂの下には、制御トランジスタＣＴＢのチャネル領域が形成されている。
したがって、２つの低濃度のｎ−型半導体領域１１ａのうち、一方は、制御トランジスタＣＴＡのチャネル領域に隣接するように形成され、他方は、制御トランジスタＣＴＢのチャネル領域に隣接するように形成されている。また、高濃度のｎ＋型半導体領域１２ａは、２つの低濃度のｎ−型半導体領域１１ａのいずれにも接触し、制御トランジスタＣＴＡのチャネル領域からもｎ−型半導体領域１１ａの分だけ離間するように形成され、制御トランジスタＣＴＢのチャネル領域からもｎ−型半導体領域１１ａの分だけ離間するように形成されている。
メモリセルＭＣＡでは、ソース領域としてのｎ−型半導体領域１１ｂは、メモリゲート電極ＭＧＡの制御ゲート電極ＣＧＡ側と反対側の側面ＳＳ２Ａに対して自己整合的に形成されている。また、メモリセルＭＣＢでは、ソース領域としてのｎ−型半導体領域１１ｃは、メモリゲート電極ＭＧＢの制御ゲート電極ＣＧＢ側と反対側の側面ＳＳ２Ｂに対して自己整合的に形成されている。すなわち、ｎ−型半導体領域１１ｂは、メモリゲート電極ＭＧＡを挟んで制御ゲート電極ＣＧＡと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に形成され、ｎ−型半導体領域１１ｃは、メモリゲート電極ＭＧＢを挟んで制御ゲート電極ＣＧＢと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に形成されている。
メモリセルＭＣＡでは、ソース領域としてのｎ＋型半導体領域１２ｂは、メモリゲート電極ＭＧＡの側面ＳＳ２Ａに形成されたサイドウォールスペーサＳＷ２Ａの側面に対して自己整合的に形成されている。また、メモリセルＭＣＢでは、ソース領域としてのｎ＋型半導体領域１２ｃは、メモリゲート電極ＭＧＢの側面ＳＳ２Ｂに形成されたサイドウォールスペーサＳＷ２Ｂの側面に対して自己整合的に形成されている。すなわち、ｎ−型半導体領域１２ｂは、サイドウォールスペーサＳＷ２Ａを挟んでメモリゲート電極ＭＧＡと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に形成されている。また、ｎ−型半導体領域１１ｃは、サイドウォールスペーサＳＷ２Ｂを挟んでメモリゲート電極ＭＧＢと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に形成されている。
このため、低濃度のｎ−型半導体領域１１ｂは、メモリゲート電極ＭＧＡの側面ＳＳ２Ａに形成されたサイドウォールスペーサＳＷ２Ａの下に形成され、低濃度のｎ−型半導体領域１１ｃは、メモリゲート電極ＭＧＢの側面ＳＳ２Ｂに形成されたサイドウォールスペーサＳＷ２Ｂの下に形成されている。また、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂの外側に形成され、高濃度のｎ＋型半導体領域１２ｃは、低濃度のｎ−型半導体領域１１ｃの外側に形成されている。
したがって、低濃度のｎ−型半導体領域１１ｂは、メモリトランジスタＭＴＡのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂに接触し、メモリトランジスタＭＴＡのチャネル領域からｎ−型半導体領域１１ｂの分だけ離間するように形成されている。また、低濃度のｎ−型半導体領域１１ｃは、メモリトランジスタＭＴＢのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ｃは、低濃度のｎ−型半導体領域１１ｃに接触し、メモリトランジスタＭＴＢのチャネル領域からｎ−型半導体領域１１ｃの分だけ離間するように形成されている。
ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃの各々の上、すなわちｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃの各々の上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層１４が形成されている。金属シリサイド層１４は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層１４により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
また、金属シリサイド層１４は、制御ゲート電極ＣＧＡ、制御ゲート電極ＣＧＢ、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢのいずれかの上面の全部または一部に形成されていてもよい。
次に、図３および図５を参照し、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱ１の構成を具体的に説明する。
周辺回路領域１Ｂにおいて、半導体装置は、活性領域ＡＲ３と素子分離領域ＩＲ２とを有している。素子分離領域ＩＲ２は、素子を分離するためのものであり、素子分離領域ＩＲ２には、素子分離膜２が形成されている。活性領域ＡＲ３は、素子分離領域ＩＲ２により規定、すなわち区画され、素子分離領域ＩＲ２により他の活性領域と電気的に分離されており、活性領域ＡＲ３には、ｐ型ウェルＰＷ２が形成されている。すなわち、活性領域ＡＲ３は、ｐ型ウェルＰＷ２が形成された領域である。ｐ型ウェルＰＷ２は、ｐ型の導電型を有する。
図５に示すように、周辺回路領域１Ｂのｐ型ウェルＰＷ２には、ＭＩＳＦＥＴＱ１が形成されている。周辺回路領域１Ｂには、実際には複数のＭＩＳＦＥＴＱ１が形成され、図５には、そのうちの１つのＭＩＳＦＥＴＱ１のゲート幅方向に垂直な断面が示されている。
図５に示すように、ＭＩＳＦＥＴＱ１は、ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄからなる半導体領域と、ｎ−型半導体領域１１ｅおよびｎ＋型半導体領域１２ｅからなる半導体領域と、ｐ型ウェルＰＷ２上に形成されたゲート絶縁膜ＧＩ３と、ゲート絶縁膜ＧＩ３上に形成されたゲート電極ＧＥ１と、を有している。ｎ−型半導体領域１１ｄおよび１１ｅ、ならびに、ｎ＋型半導体領域１２ｄおよび１２ｅの各々は、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
ゲート絶縁膜ＧＩ３は、絶縁膜３からなる。ゲート絶縁膜ＧＩ３は、ＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する。絶縁膜３として、メモリセルＭＣＡおよびＭＣＢの絶縁膜３と同層に形成された絶縁膜を用いることができる。
ゲート電極ＧＥ１は、導電膜４からなる。導電膜４として、メモリセルＭＣＡおよびＭＣＢの導電膜４と同層に形成された導電膜を用いることができる。
ゲート電極ＧＥ１のＸ軸方向における一方の側の側面ＳＳ３Ａには、サイドウォールスペーサＳＷ３Ａが形成され、ゲート電極ＧＥ１のＸ軸方向における一方の側と反対側の側面ＳＳ３Ｂには、サイドウォールスペーサＳＷ３Ｂが形成されている。サイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂの各々は、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜１３からなる。
ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄからなる半導体領域は、ソース領域およびドレイン領域の一方として機能する半導体領域であり、ｎ−型半導体領域１１ｅおよびｎ＋型半導体領域１２ｅからなる半導体領域は、ソース領域およびドレイン領域の他方として機能する半導体領域である。ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄからなる半導体領域、ならびに、ｎ−型半導体領域１１ｅおよびｎ＋型半導体領域１２ｅからなる半導体領域の各々は、メモリセルＭＣＡおよびＭＣＢの半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。ｎ＋型半導体領域１２ｄは、ｎ−型半導体領域１１ｄよりも接合深さが深く、かつ、不純物濃度が高く、ｎ＋型半導体領域１２ｅは、ｎ−型半導体領域１１ｅよりも接合深さが深く、かつ、不純物濃度が高い。
ｎ−型半導体領域１１ｄは、ゲート電極ＧＥ１の一方の側との側面ＳＳ３Ａに対して自己整合的に形成され、ｎ−型半導体領域１１ｅは、ゲート電極ＧＥ１の一方の側と反対側の側面ＳＳ３Ｂに対して自己整合的に形成されている。すなわち、ｎ−型半導体領域１１ｄは、ゲート電極ＧＥ１のＸ軸方向における一方の側に位置する部分のｐ型ウェルＰＷ２の上層部に形成され、ｎ−型半導体領域１１ｅは、ゲート電極ＧＥ１のＸ軸方向における一方の側と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成されている。
また、ｎ＋型半導体領域１２ｄは、ゲート電極ＧＥ１の側面ＳＳ３Ａに形成されたサイドウォールスペーサＳＷ３Ａの側面に対して自己整合的に形成され、ｎ＋型半導体領域１２ｅは、ゲート電極ＧＥ１の側面ＳＳ３Ｂに形成されたサイドウォールスペーサＳＷ３Ｂの側面に対して自己整合的に形成されている。すなわち、ｎ＋型半導体領域１２ｄは、サイドウォールスペーサＳＷ３Ａを挟んでゲート電極ＧＥ１と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成され、ｎ＋型半導体領域１２ｅは、サイドウォールスペーサＳＷ３Ｂを挟んでゲート電極ＧＥ１と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成されている。
このため、低濃度のｎ−型半導体領域１１ｄは、ゲート電極ＧＥ１の側面ＳＳ３Ａに形成されたサイドウォールスペーサＳＷ３Ａの下に形成され、低濃度のｎ−型半導体領域１１ｅは、ゲート電極ＧＥ１の側面ＳＳ３Ｂに形成されたサイドウォールスペーサＳＷ３Ｂの下に形成されている。また、高濃度のｎ＋型半導体領域１２ｄは、低濃度のｎ−型半導体領域１１ｄの外側に形成され、高濃度のｎ＋型半導体領域１２ｅは、低濃度のｎ−型半導体領域１１ｅの外側に形成されている。
ゲート電極ＧＥ１の下には、ＭＩＳＦＥＴＱ１のチャネル領域が形成されている。したがって、低濃度のｎ−型半導体領域１１ｄは、ＭＩＳＦＥＴＱ１のチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ｄは、低濃度のｎ−型半導体領域１１ｄに接触し、ＭＩＳＦＥＴＱ１のチャネル領域からｎ−型半導体領域１１ｄの分だけ離間するように形成されている。また、低濃度のｎ−型半導体領域１１ｅは、ＭＩＳＦＥＴＱ１のチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ｅは、低濃度のｎ−型半導体領域１１ｅに接触し、ＭＩＳＦＥＴＱ１のチャネル領域からｎ−型半導体領域１１ｅの分だけ離間するように形成されている。
ｎ＋型半導体領域１２ｄおよび１２ｅの各々の上、すなわちｎ＋型半導体領域１２ｄおよび１２ｅの各々の上面には、メモリセルＭＣＡおよびＭＣＢにおけるｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃの各々の上と同様に、サリサイド技術などにより、金属シリサイド層１４が形成されている。なお、金属シリサイド層１４は、ゲート電極ＧＥ１上に形成されていてもよい。
次に、メモリセル領域１Ａに形成されたメモリセルＭＣＡおよびＭＣＢの各々の上の構成、ならびに、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱ１上の構成を、具体的に説明する。
半導体基板１上には、制御ゲート電極ＣＧＡおよびＣＧＢ、メモリゲート電極ＭＧＡおよびＭＧＢ、ゲート電極ＧＥ１、ならびに、サイドウォールスペーサＳＷ１Ａ、ＳＷ１ＢＳＷ２Ａ、ＳＷ２Ｂ、ＳＷ３ＡおよびＳＷ３Ｂを覆うように、絶縁膜１５が形成されている。絶縁膜１５は、例えば窒化シリコン膜などからなる。
絶縁膜１５上には、層間絶縁膜１６が形成されている。層間絶縁膜１６は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１６の上面は平坦化されている。
メモリセル領域１Ａでは、層間絶縁膜１６にはコンタクトホールが形成され、そのコンタクトホール内に、導体膜からなるプラグＰＧ１が埋め込まれている。また、周辺回路領域１Ｂでは、層間絶縁膜１６にはコンタクトホールが形成され、そのコンタクトホール内に、導体膜からなるプラグＰＧ３が埋め込まれている。なお、図２に示すように、活性領域ＡＲ２上では、プラグＰＧ２が形成されている。
プラグＰＧ１およびＰＧ３の各々は、コンタクトホールの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールを埋め込むように形成された主導体膜と、により形成されている。図５では、図面の簡略化のために、プラグＰＧ１およびＰＧ３の各々を構成するバリア導体膜および主導体膜を一体化して示す。なお、プラグＰＧ１およびＰＧ３を構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧ１およびＰＧ３を構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
プラグＰＧ１は、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃ、制御ゲート電極ＣＧＡおよびＣＧＢ、ならびに、メモリゲート電極ＭＧＡおよびＭＧＢの各々の上に形成されている。そして、プラグＰＧ１は、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃ、制御ゲート電極ＣＧＡおよびＣＧＢ、ならびに、メモリゲート電極ＭＧＡおよびＭＧＢの各々と、電気的に接続されている。また、プラグＰＧ３は、ｎ＋型半導体領域１２ｄおよび１２ｅ、ならびに、ゲート電極ＧＥ１の各々の上に形成され、ｎ＋型半導体領域１２ｄおよび１２ｅ、ならびに、ゲート電極ＧＥ１の各々と、電気的に接続されている。
プラグＰＧ１およびＰＧ３が埋め込まれた層間絶縁膜１６上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線が形成され、その第１層目の配線上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
次に、メモリセル領域１Ａに形成されたメモリセルＭＣＡおよびＭＣＢを代表してメモリセルＭＣＡの動作を説明する。しかし、メモリセルＭＣＢもメモリセルＭＣＡの回路構成と同様の回路構成を有するため、メモリセルＭＣＢの動作も、メモリセルＭＣＡの動作と同様である。
図７は、「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。図７の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧＡに印加される電圧Ｖｍｇ、半導体領域ＭＳに印加される電圧Ｖｓ、制御ゲート電極ＣＧＡに印加される電圧Ｖｃｇ、および、半導体領域ＭＤに印加される電圧Ｖｄが記載されている。また、図７の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ｐ型ウェルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図７の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
本実施の形態１では、メモリトランジスタの絶縁膜５中の電荷蓄積部である窒化シリコン膜５ｂへの電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを１．５Ｖとする。
書き込み方式は、いわゆるソースサイド注入（Source Side Injection：ＳＳＩ）方式と呼ばれるホットエレクトロン書き込みを用いることができる。例えば図７の「書込」の欄に示すような電圧を、書き込みを行うメモリセルＭＣＡの各部位に印加し、メモリセルＭＣＡのゲート絶縁膜ＧＩ２Ａ中の窒化シリコン膜５ｂ中に電子を注入する。ホットエレクトロンは、主としてメモリゲート電極ＭＧＡ下にゲート絶縁膜ＧＩ２Ａを介して位置する部分のチャネル領域で発生し、ゲート絶縁膜ＧＩ２Ａ中の電荷蓄積部である窒化シリコン膜５ｂに注入される。注入されたホットエレクトロンは、ゲート絶縁膜ＧＩ２Ａ中の窒化シリコン膜５ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
消去方法は、バンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホール、すなわち正孔を電荷蓄積部、すなわちゲート絶縁膜ＧＩ２Ａ中の窒化シリコン膜５ｂに注入することにより消去を行う。例えば図７の「消去」の欄に示すような電圧を、消去を行うメモリセルＭＣＡの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルＭＣＡのゲート絶縁膜ＧＩ２Ａ中の窒化シリコン膜５ｂ中にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
消去方法は、直接トンネル現象を利用したホール注入による消去方式も用いることができる。つまり、直接トンネル現象によりホールを電荷蓄積部、すなわちゲート絶縁膜ＧＩ２Ａ中の窒化シリコン膜５ｂに注入することにより消去を行う。図７の「消去」の欄では図示を省略するが、メモリゲート電極ＭＧＡに印加される電圧Ｖｍｇを、例えば正の電圧である１２Ｖとし、ｐ型ウェルＰＷ１に印加される電圧Ｖｂを、例えば０Ｖとする。これにより、メモリゲート電極ＭＧＡ側からホールが、酸化シリコン膜５ｃを介して直接トンネル現象により電荷蓄積部、すなわち窒化シリコン膜５ｂに注入され、窒化シリコン膜５ｂ中の電子を相殺することにより消去が行われる。あるいは、窒化シリコン膜５ｂに注入されたホールが窒化シリコン膜５ｂ中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタの閾値電圧が低下し、消去状態となる。このような消去方法を用いた場合には、ＢＴＢＴ現象による消去方法を用いた場合と比較し、消費電流を低減することができる。
読出し時には、例えば図７の「読出」の欄に示すような電圧を、読出しを行うメモリセルＭＣＡの各部位に印加する。読出し時のメモリゲート電極ＭＧＡに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書き込み状態と消去状態とを判別することができる。
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。図８〜図１０は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図１１〜図２３および図２７は、実施の形態１の半導体装置の製造工程中の要部断面図である。図２４は、実施の形態１の半導体装置の製造工程中の要部平面図である。図２５および図２６は、不純物イオンを注入する方向を説明するための図である。
図１０は、図９のステップＳ１３に含まれる工程を示す。図１１〜図２３および図２７では、メモリセル領域１Ａにおける図２のＡ−Ａ断面に対応した素子構造と、周辺回路領域１Ｂにおける図３のＢ−Ｂ断面に対応した素子構造とを、合わせて図示している。また、周辺回路領域１Ｃにおける図４のＣ−Ｃ断面に対応した素子構造は、平面視において、９０°回転して配置されている点を除き、周辺回路領域１Ｂにおける図３のＢ−Ｂ断面に対応した素子構造と同様であるため、図１１〜図２３および図２７では、周辺回路領域１Ｃにおける図４のＣ−Ｃ断面に対応した素子構造の図示を省略する。
また、本実施の形態１においては、メモリセル領域１Ａに、ｎチャネル型の制御トランジスタＣＴＡおよびＣＴＢならびにメモリトランジスタＭＴＡおよびＭＴＢを形成する場合について説明する。しかし、導電型を逆にしてｐチャネル型の制御トランジスタＣＴＡおよびＣＴＢならびにメモリトランジスタＭＴＡおよびＭＴＢをメモリセル領域１Ａに形成することもできる。同様に、本実施の形態１においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴＱ１を形成する場合について説明する。しかし、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱ１を周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
図１１に示すように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハとしての半導体基板１を用意、すなわち準備する（図８のステップＳ１）。
次に、図１１に示すように、半導体基板１の主面１ａのメモリセル領域１Ａにおいて、活性領域ＡＲ１を区画する素子分離領域ＩＲ１となり、半導体基板１の主面１ａ側の周辺回路領域１Ｂにおいて、活性領域ＡＲ３を区画する素子分離領域ＩＲ２となる、素子分離膜２を形成する（図８のステップＳ２）。素子分離膜２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。例えば、素子分離領域ＩＲ１およびＩＲ２に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離膜２を形成することができる。
なお、図１１では、メモリセル領域１Ａにおける素子分離領域ＩＲ１および素子分離膜２の図示を省略するが、メモリセル領域１Ａにおける素子分離領域ＩＲ１および素子分離膜２は、図２に示したように形成することができる。
次に、図１１に示すように、メモリセル領域１Ａで活性領域ＡＲ１にｐ型ウェルＰＷ１を形成し、周辺回路領域１Ｂで活性領域ＡＲ３にｐ型ウェルＰＷ２を形成する（図８のステップＳ３）。ｐ型ウェルＰＷ１およびＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウェルＰＷ１およびＰＷ２は、半導体基板１の主面１ａから所定の深さにわたって形成される。
なお、周辺回路領域１Ｂでｐ型ウェルＰＷ２を形成する際に、周辺回路領域１Ｃでもｐ型ウェルＰＷ２が形成される。そのため、ステップＳ１〜ステップＳ３を行うことにより、メモリセル領域１Ａで主面１ａに形成されたｐ型ウェルＰＷ１と、周辺回路領域１Ｂで主面１ａに形成されたｐ型ウェルＰＷ２と、周辺回路領域１Ｃで主面１ａに形成されたｐ型ウェルＰＷ２と、を有する半導体基板１を用意することになる。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、半導体基板１の表面、すなわちｐ型ウェルＰＷ１およびＰＷ２の表面が露出される。
次に、図１２に示すように、半導体基板１の主面１ａ全面に、絶縁膜３および導電膜４を形成する（図４のステップＳ４）。
このステップＳ４では、まず、図１２に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｂで、半導体基板１の主面１ａに、絶縁膜３を形成する。前述したように、絶縁膜３として、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜３として使用可能な材料例は、前述した通りである。また、絶縁膜３を、熱酸化法、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。
このステップＳ４では、次に、図１２に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｂで、絶縁膜３上に、シリコンからなる導電膜４を形成する。
好適には、導電膜４は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜４を、ＣＶＤ法などを用いて形成することができる。導電膜４の膜厚を、絶縁膜３を覆うように十分な程度の厚さとすることができる。また、成膜時は導電膜４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
導電膜４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜４の成膜時または成膜後に導入することができる。導電膜４の成膜時に不純物を導入する場合には、導電膜４の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜４を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することで、不純物が導入された導電膜４を形成することができる。
なお、導電膜４を形成した後、導電膜４をパターニング（後述する図８のステップＳ５）する前に、導電膜４上に、キャップ絶縁膜用の絶縁膜を形成してもよい。
次に、図１２に示すように、導電膜４をパターニングする（図８のステップＳ５）。このステップＳ５では、例えばフォトリソグラフィおよびエッチングを用いて、導電膜４を、パターニングする。
まず、導電膜４上にレジスト膜（図示せず）を形成する。次いで、メモリセル領域１Ａのうち、制御ゲート電極ＣＧＡおよびＣＧＢを形成する予定の領域以外の領域で、レジスト膜を貫通して導電膜４に達する開口部を形成し、開口部が形成されたレジスト膜からなるレジストパターン（図示せず）を形成する。このとき、メモリセル領域１Ａのうち、制御ゲート電極ＣＧＡおよびＣＧＢを形成する予定の領域に配置された部分の導電膜４、ならびに、周辺回路領域１Ｂに配置された部分の導電膜４は、レジスト膜に覆われている。
次いで、レジストパターンをエッチングマスクとして用いて、導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。
これにより、メモリセル領域１Ａで、導電膜４からなる制御ゲート電極ＣＧＡが形成され、制御ゲート電極ＣＧＡと半導体基板１のｐ型ウェルＰＷ１との間の絶縁膜３からなるゲート絶縁膜ＧＩ１Ａが形成される。言い換えれば、制御ゲート電極ＣＧＡは、メモリセル領域１Ａで、ｐ型ウェルＰＷ１上、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩ１Ａを介して形成される。
また、メモリセル領域１Ａで、導電膜４からなる制御ゲート電極ＣＧＢが形成され、制御ゲート電極ＣＧＢと半導体基板１のｐ型ウェルＰＷ１との間の絶縁膜３からなるゲート絶縁膜ＧＩ１Ｂが形成される。言い換えれば、制御ゲート電極ＣＧＢは、メモリセル領域１Ａで、ｐ型ウェルＰＷ１上、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩ１Ｂを介して形成される。
一方、周辺回路領域１Ｂでは、導電膜４が残される。その後、レジストパターン、すなわちレジスト膜を除去する。
このとき、図２に示したように、制御ゲート電極ＣＧＡおよびＣＧＢの各々は、平面視において、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向にそれぞれ延在する。
なお、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧＡおよびＣＧＢのいずれにも覆われていない部分の絶縁膜３は、ステップＳ５のドライエッチングを行うことによって、または、ステップＳ５のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。そして、メモリセル領域１Ａのうち、制御ゲート電極ＣＧＡおよびＣＧＢのいずれも形成されていない部分では、半導体基板１のｐ型ウェルＰＷ１が露出する。
次に、図１３に示すように、半導体基板１の主面１ａ全面に、メモリトランジスタＭＴＡのゲート絶縁膜ＧＩ２Ａ（後述する図１５参照）用、および、メモリトランジスタＭＴＢのゲート絶縁膜ＧＩ２Ｂ（後述する図１５参照）用の、絶縁膜５を形成する（図８のステップＳ６）。
このステップＳ６において、メモリセル領域１Ａでは、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧＡの上面および側面、ならびに、制御ゲート電極ＣＧＢの上面および側面に、絶縁膜５が形成される。また、周辺回路領域１Ｂに残された部分の導電膜４の上面に、絶縁膜５が形成される。すなわち、ステップＳ６において、絶縁膜５は、半導体基板１の主面１ａ、制御ゲート電極ＣＧＡおよびＣＧＢの表面、ならびに、周辺回路領域１Ｂに残された部分の導電膜４の表面を覆うように、形成される。
絶縁膜５は、前述したように、内部に電荷蓄積部を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる。
絶縁膜５のうち、酸化シリコン膜５ａを、例えば熱酸化法またはＩＳＳＧ酸化法などにより形成することができる。また、絶縁膜５のうち、窒化シリコン膜５ｂを、例えばＣＶＤ法により形成することができる。さらに、絶縁膜５のうち、酸化シリコン膜５ｃを、例えばＣＶＤ法またはＩＳＳＧ（In Situ Steam Generation）酸化法により形成することができる。
まず、露出した部分の半導体基板１の主面１ａと、制御ゲート電極ＣＧＡの上面および側面と、制御ゲート電極ＣＧＢの上面および側面と、周辺回路領域１Ｂに残された部分の導電膜４の上面および側面とに、例えば熱酸化法またはＩＳＳＧ酸化法により酸化シリコン膜５ａを形成する。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧＡの上面および側面、制御ゲート電極ＣＧＢの上面および側面、ならびに、周辺回路領域１Ｂに残された部分の導電膜４の上面が、酸化される。酸化シリコン膜５ａの厚みは、例えば４ｎｍ程度とすることができる。
他の形態として、酸化シリコン膜５ａをＡＬＤ（Atomic Layer Deposition）法で形成することもできる。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧＡの上面および側面、制御ゲート電極ＣＧＢの上面および側面、ならびに、周辺回路領域１Ｂに残された部分の導電膜４の上面に酸化シリコンが成長する。
次に、酸化シリコン膜５ａ上に窒化シリコン膜５ｂを例えばＣＶＤ法で形成し、さらに窒化シリコン膜５ｂ上に酸化シリコン膜５ｃを例えばＣＶＤ法、ＩＳＳＧ酸化法またはその両方で形成する。これにより、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる絶縁膜５を形成することができる。
メモリセル領域１Ａに形成された絶縁膜５は、メモリゲート電極ＭＧＡおよびＭＧＢ（後述する図１４参照）の各々のゲート絶縁膜として機能し、電荷保持機能を有する。絶縁膜５は、電荷蓄積部としての窒化シリコン膜５ｂを、電荷ブロック層としての酸化シリコン膜５ａと酸化シリコン膜５ｃとで挟んだ構造を有している。そして、酸化シリコン膜５ａおよび５ｃからなる電荷ブロック層のポテンシャル障壁高さが、窒化シリコン膜５ｂからなる電荷蓄積部のポテンシャル障壁高さに比べ、高くなる。
なお、本実施の形態１においては、トラップ準位を有する絶縁膜として、窒化シリコン膜５ｂを用いるが、窒化シリコン膜５ｂを用いた場合、信頼性の面で好適である。しかし、トラップ準位を有する絶縁膜としては、窒化シリコン膜に限定されず、例えば酸化アルミニウム（アルミナ）膜、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることができる。
次に、図１３に示すように、半導体基板１の主面１ａ全面に、すなわち絶縁膜５上に、シリコンからなる導電膜６を形成する（図８のステップＳ７）。
好適には、導電膜６は、例えば多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜６を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜６をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
導電膜６として、例えばリン（Ｐ）もしくはヒ素（Ａｓ）などのｎ型の不純物、または、ホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜６の成膜時または成膜後に導入することができる。導電膜６の成膜後のイオン注入で導電膜６に不純物を導入することもできるが、導電膜６の成膜時に導電膜６に不純物を導入することもできる。導電膜６の成膜時に不純物を導入する場合には、導電膜６の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜６を成膜することができる。
次に、図１４に示すように、異方性エッチング技術により導電膜６をエッチバックして、メモリゲート電極ＭＧＡおよびＭＧＢを形成する（図８のステップＳ８）。
このステップＳ８では、導電膜６の膜厚の分だけ導電膜６をエッチバックすることにより、制御ゲート電極ＣＧＡの両側面に、絶縁膜５を介して導電膜６をサイドウォールスペーサ状に残し、制御ゲート電極ＣＧＢの両側面に、絶縁膜５を介して導電膜６をサイドウォールスペーサ状に残す。そして、他の領域の導電膜６を除去する。
これにより、図１４に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧＡのＸ軸方向における一方の側、すなわち制御ゲート電極ＣＧＢ側と反対側の側面ＳＳ０Ａに、絶縁膜５を介してサイドウォールスペーサ状に残された導電膜６からなる、メモリゲート電極ＭＧＡが形成される。また、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＳ１Ａに、絶縁膜５を介してサイドウォールスペーサ状に残された導電膜６からなる、スペーサＳＰ１が形成される。
また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧＢのＸ軸方向における一方の側、すなわち制御ゲート電極ＣＧＡ側と反対側の側面ＳＳ０Ｂに、絶縁膜５を介してサイドウォールスペーサ状に残された導電膜６からなる、メモリゲート電極ＭＧＢが形成される。また、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＳ１Ｂに、絶縁膜５を介してサイドウォールスペーサ状に残された導電膜６からなる、スペーサＳＰ１が形成される。
メモリゲート電極ＭＧＡは、絶縁膜５上に、絶縁膜５を介して制御ゲート電極ＣＧＡと隣り合うように形成される。メモリゲート電極ＭＧＡとスペーサＳＰ１とは、制御ゲート電極ＣＧＡを挟んでほぼ対称な構造を有している。メモリゲート電極ＭＧＡと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間には、絶縁膜５が介在しており、このメモリゲート電極ＭＧＡは、絶縁膜５に接触した導電膜６からなる。
メモリゲート電極ＭＧＢは、絶縁膜５上に、絶縁膜５を介して制御ゲート電極ＣＧＢと隣り合うように形成される。メモリゲート電極ＭＧＢとスペーサＳＰ１とは、制御ゲート電極ＣＧＢを挟んでほぼ対称な構造を有している。メモリゲート電極ＭＧＢと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間には、絶縁膜５が介在しており、このメモリゲート電極ＭＧＢは、絶縁膜５に接触した導電膜６からなる。
ステップＳ８のエッチバック工程を行った段階で、絶縁膜５のうち、メモリゲート電極ＭＧＡおよびＭＧＢ、ならびに、スペーサＳＰ１のいずれにも覆われていない部分が、露出する。すなわち、メモリゲート電極ＭＧＡおよびＭＧＢ、ならびに、スペーサＳＰ１のいずれにも覆われていない部分の絶縁膜５が、露出する。メモリゲート電極ＭＧＡ下の絶縁膜５が、メモリトランジスタＭＴＡのゲート絶縁膜ＧＩ２Ａ（後述する図１５参照）となり、メモリゲート電極ＭＧＢ下の絶縁膜５が、メモリトランジスタＭＴＢのゲート絶縁膜ＧＩ２Ｂ（後述する図１５参照）となる。また、ステップＳ７にて形成される導電膜６の膜厚を調整することで、メモリゲート長を調整することができる。
次に、図１５に示すように、スペーサＳＰ１および絶縁膜５を除去する（図８のステップＳ９）。
このステップＳ９では、まず、フォトリソグラフィを用いて、メモリゲート電極ＭＧＡおよびＭＧＢが覆われ、かつ、スペーサＳＰ１が露出されるようなレジストパターン（図示せず）を半導体基板１上に形成する。そして、形成されたレジストパターンをエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する。一方、メモリゲート電極ＭＧＡおよびＭＧＢは、レジストパターンで覆われていたので、エッチングされずに残される。その後、このレジストパターンを除去する。
このステップＳ９では、次に、メモリゲート電極ＭＧＡおよびＭＧＢのいずれにも覆われていない部分の絶縁膜５を、例えばウェットエッチングなどのエッチングによって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧＡとｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間に位置する絶縁膜５は、除去されずに残される。また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧＢとｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間に位置する絶縁膜５は、除去されずに残される。さらに、他の領域に位置する絶縁膜５は除去される。
これにより、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧＡとｐ型ウェルＰＷ１との間に残された部分、および、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間に残された部分の絶縁膜５からなるゲート絶縁膜ＧＩ２Ａが形成される。また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧＢとｐ型ウェルＰＷ１との間に残された部分、および、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間に残された部分の絶縁膜５からなるゲート絶縁膜ＧＩ２Ｂが形成される。
なお、ステップＳ９において、絶縁膜５のうち、酸化シリコン膜５ｃおよび窒化シリコン膜５ｂが除去され、酸化シリコン膜５ａが除去されずに残されるように、エッチングを行うこともできる。
次に、図１６に示すように、周辺回路領域１Ｂで、導電膜４をパターニングする（図８のステップＳ１０）。このステップＳ１０では、例えばフォトリソグラフィおよびエッチングを用いて、周辺回路領域１Ｂで、導電膜４をパターニングする。
まず、半導体基板１の主面１ａ全面に、レジスト膜（図示せず）を形成する。次いで、周辺回路領域１Ｂのうち、ゲート電極ＧＥ１を形成する予定の領域以外の領域で、レジスト膜を貫通して導電膜４に達する開口部を形成し、開口部が形成されたレジスト膜からなるレジストパターン（図示せず）を形成する。このとき、周辺回路領域１Ｂのうち、ゲート電極ＧＥ１を形成する予定の領域に配置された部分の導電膜４、および、メモリセル領域１Ａにおける半導体基板１の主面１ａは、レジスト膜に覆われている。
次いで、レジストパターンをエッチングマスクとして用いて、導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。
これにより、周辺回路領域１Ｂで、導電膜４からなるゲート電極ＧＥ１が形成され、ゲート電極ＧＥ１とｐ型ウェルＰＷ２との間の絶縁膜３からなるゲート絶縁膜ＧＩ３が形成される。言い換えれば、ゲート電極ＧＥ１は、周辺回路領域１Ｂで、ｐ型ウェルＰＷ２上、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩ３を介して形成される。
一方、メモリセル領域１Ａでは、メモリゲート電極ＭＧＡおよびＭＧＢ、ならびに、制御ゲート電極ＣＧＡおよびＣＧＢは、レジストパターンで覆われているため、メモリゲート電極ＭＧＡおよびＭＧＢ、ならびに、制御ゲート電極ＣＧＡおよびＣＧＢは、エッチングされない。その後、レジストパターン、すなわちレジスト膜を除去する。
このとき、図３に示したように、周辺回路領域１Ｂでは、ゲート電極ＧＥ１は、平面視において、活性領域ＡＲ３上を通って、Ｙ軸方向に延在する。
なお、周辺回路領域１Ｂにおいて、ゲート電極ＧＥ１で覆われない部分の絶縁膜３は、ステップＳ１０のドライエッチングを行うことによって、または、ステップＳ１０のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。
次に、図１７〜図１９に示すように、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃ、１１ｄおよび１１ｅを形成する（図９のステップＳ１１）。このステップＳ１１では、例えばフォトリソグラフィおよびイオン注入法を用いて、ｐ型ウェルＰＷ１およびＰＷ２の上層部に、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃ、１１ｄおよび１１ｅを形成する。
このステップＳ１１では、まず、図１７に示すように、半導体基板１の主面１ａ全面を覆うように、マスク膜としてのレジスト膜ＲＦ１を形成する。次いで、メモリセル領域１Ａのうち、ｎ−型半導体領域１１ａを形成する領域で、レジスト膜ＲＦ１を貫通してｐ型ウェルＰＷ１に達する開口部ＯＰ１を形成し、開口部ＯＰ１が形成されたレジスト膜ＲＦ１からなるレジストパターンＲＰ１を形成する。すなわち、レジスト膜ＲＦ１を貫通して、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間に位置する部分のｐ型ウェルＰＷ１に達する開口部ＯＰ１を形成する。
このとき、メモリセル領域１Ａのうち、ｎ−型半導体領域１１ａを形成する予定の領域以外の領域に位置する部分のｐ型ウェルＰＷ１、および、周辺回路領域１Ｂにおける半導体基板１の主面１ａは、レジスト膜ＲＦ１に覆われる。すなわち、メモリセル領域１Ａでは、メモリゲート電極ＭＧＡを挟んで制御ゲート電極ＣＧＡと反対側に位置する部分のｐ型ウェルＰＷ１、および、メモリゲート電極ＭＧＢを挟んで制御ゲート電極ＣＧＢと反対側に位置する部分のｐ型ウェルＰＷ１は、レジスト膜ＲＦ１に覆われる。
次いで、レジストパターンＲＰ１をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物イオンＩＭ１を注入する。これにより、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間に位置する部分、すなわち制御ゲート電極ＣＧＡを挟んでメモリゲート電極ＭＧＡと反対側に位置し、かつ、制御ゲート電極ＣＧＢを挟んでメモリゲート電極ＭＧＢと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、ｎ−型半導体領域１１ａが形成される。その後、レジストパターンＲＰ１は、除去される。
好適には、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＳ１Ａ、および、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＳ１Ｂのいずれも、開口部ＯＰ１内に露出している。これにより、ｎ−型半導体領域１１ａが、制御ゲート電極ＣＧＡの側面ＳＳ１Ａ、および、制御ゲート電極ＣＧＢの側面ＳＳ１Ｂに、自己整合して形成される。
さらに、好適には、不純物イオンＩＭ１は、半導体基板１の主面１ａに垂直な方向ＤＲ１から注入される。これにより、制御ゲート電極ＣＧＡの側面ＳＳ１Ａがゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ｎ−型半導体領域１１ａは、制御ゲート電極ＣＧＡの側面ＳＳ１Ａに、自己整合して形成される。また、制御ゲート電極ＣＧＢの側面ＳＳ１Ｂがゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ｎ−型半導体領域１１ａは、制御ゲート電極ＣＧＢの側面ＳＳ１Ｂに、自己整合して形成される。そのため、ゲート幅方向（Ｙ軸方向）におけるいずれの位置においても、制御トランジスタＣＴＡおよびＣＴＢにおいて、ホットキャリアを抑制するか、または、短チャネル効果を抑制することができる。
なお、本願明細書では、半導体基板１の主面１ａに垂直な方向とは、半導体基板１の主面１ａに垂直な方向に加え、半導体基板１の主面１ａに垂直な方向となす角度が２°以内である方向も含むものと定義する。
このステップＳ１１では、次に、図１８に示すように、半導体基板１の主面１ａ全面を覆うように、マスク膜としてのレジスト膜ＲＦ２を形成する。次いで、メモリセル領域１Ａのうち、ｎ−型半導体領域１１ｂおよび１１ｃを形成する領域で、レジスト膜ＲＦ２を貫通してｐ型ウェルＰＷ１に達する開口部ＯＰ２を形成し、開口部ＯＰ２が形成されたレジスト膜ＲＦ２からなるレジストパターンＲＰ２を形成する。すなわち、レジスト膜ＲＦ２を貫通して、メモリゲート電極ＭＧＡを挟んで制御ゲート電極ＣＧＡと反対側に位置する部分のｐ型ウェルＰＷ１に達する開口部ＯＰ２としての開口部ＯＰ２Ａを形成する。また、レジスト膜ＲＦ２を貫通して、メモリゲート電極ＭＧＢを挟んで制御ゲート電極ＣＧＢと反対側に位置する部分のｐ型ウェルＰＷ１に達する開口部ＯＰ２としての開口部ＯＰ２Ｂを形成する。
このとき、メモリセル領域１Ａにおけるｎ−型半導体領域１１ａ、および、周辺回路領域１Ｂにおける半導体基板１の主面１ａは、レジスト膜ＲＦ２に覆われている。すなわち、メモリセル領域１Ａでは、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間に位置する部分のｐ型ウェルＰＷ１は、レジスト膜ＲＦ２に覆われている。
次いで、レジストパターンＲＰ２をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物イオンＩＭ２を注入する。これにより、メモリゲート電極ＭＧＡを挟んで制御ゲート電極ＣＧＡと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、ｎ−型半導体領域１１ｂが形成され、メモリゲート電極ＭＧＢを挟んで制御ゲート電極ＣＧＢと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、ｎ−型半導体領域１１ｃが形成される。その後、レジストパターンＲＰ２は、除去される。
好適には、メモリゲート電極ＭＧＡの制御ゲート電極ＣＧＡ側と反対側の側面ＳＳ２Ａは、開口部ＯＰ２Ａ内に露出し、メモリゲート電極ＭＧＢの制御ゲート電極ＣＧＢ側と反対側の側面ＳＳ２Ｂは、開口部ＯＰ２Ｂ内に露出している。これにより、ｎ−型半導体領域１１ｂが、メモリゲート電極ＭＧＡの側面ＳＳ２Ａに、自己整合して形成され、ｎ−型半導体領域１１ｃが、メモリゲート電極ＭＧＢの側面ＳＳ２Ｂに、自己整合して形成される。
さらに、好適には、不純物イオンＩＭ２は、半導体基板１の主面１ａに垂直な方向ＤＲ１から注入される。これにより、メモリゲート電極ＭＧＡの側面ＳＳ２Ａがゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ｎ−型半導体領域１１ｂは、メモリゲート電極ＭＧＡの側面ＳＳ２Ａに自己整合して形成される。また、メモリゲート電極ＭＧＢの側面ＳＳ２Ｂがゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ｎ−型半導体領域１１ｃは、メモリゲート電極ＭＧＢの側面ＳＳ２Ｂに自己整合して形成される。そのため、ゲート幅方向（Ｙ軸方向）におけるいずれの位置においても、メモリトランジスタＭＴＡおよびＭＴＢにおいて、ホットキャリアを抑制するか、または、短チャネル効果を抑制することができる。
なお、図１７および図１８に示す工程を行うことにより、制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡをマスクとして、半導体基板１にｎ型の不純物イオンを注入し、制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢをマスクとして、半導体基板１にｎ型の不純物イオンを注入することになる。
このステップＳ１１では、次に、図１９に示すように、半導体基板１の主面１ａ全面を覆うように、マスク膜としてのレジスト膜ＲＦ３を形成する。次いで、周辺回路領域１Ｂで、レジスト膜ＲＦ３を除去し、メモリセル領域１Ａで残された部分のレジスト膜ＲＦ３からなるレジストパターンＲＰ３を形成する。このとき、メモリセル領域１Ａにおけるｎ−型半導体領域１１ａ、１１ｂおよび１１ｃは、レジスト膜ＲＦ３に覆われている。
次いで、レジストパターンＲＰ３をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物イオンＩＭ３を注入する。このとき、周辺回路領域１Ｂでは、ゲート電極ＧＥ１をマスクとして、半導体基板１にｎ型の不純物イオンＩＭ３が注入される。
これにより、周辺回路領域１Ｂで、ｎ−型半導体領域１１ｄが、ゲート電極ＧＥ１の一方の側の側面ＳＳ３Ａに自己整合して形成され、ｎ−型半導体領域１１ｅが、ゲート電極ＧＥ１の一方の側と反対側の側面ＳＳ３Ｂに自己整合して形成される。すなわち、ｎ−型半導体領域１１ｄが、ゲート電極ＧＥ１の一方の側に位置する部分のｐ型ウェルＰＷ２の上層部に形成され、ｎ−型半導体領域１１ｅが、ゲート電極ＧＥ１の一方の側と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成される。その後、レジストパターンＲＰ３は、除去される。
好適には、不純物イオンＩＭ３は、半導体基板１の主面１ａに垂直な方向ＤＲ１から注入される。これにより、ゲート電極ＧＥ１の側面ＳＳ３Ａがゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ｎ−型半導体領域１１ｄは、ゲート電極ＧＥ１の側面ＳＳ３Ａに自己整合して形成される。また、ゲート電極ＧＥ１の側面ＳＳ３Ｂがゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ｎ−型半導体領域１１ｅは、ゲート電極ＧＥ１の側面ＳＳ３Ｂに自己整合して形成される。そのため、ゲート幅方向（Ｙ軸方向）におけるいずれの位置においても、ＭＩＳＦＥＴＱ１において、ホットキャリアを抑制するか、または、短チャネル効果を抑制することができる。
また、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃ、１１ｄおよび１１ｅの各々を形成する工程を行う順番は、上記の順番に限定されるものではない。したがって、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃ、１１ｄおよび１１ｅの各々を形成する工程を、いずれの順番で行ってもよい。
次に、図２０および図２１に示すように、制御ゲート電極ＣＧＡの側面ＳＳ１Ａに、サイドウォールスペーサＳＷ１Ａを形成し、メモリゲート電極ＭＧＡの側面ＳＳ２Ａに、サイドウォールスペーサＳＷ２Ａを形成する（図９のステップＳ１２）。
まず、図２０に示すように、半導体基板１の主面１ａ全面に、絶縁膜１３を形成する。この絶縁膜１３は、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
次に、図２１に示すように、形成された絶縁膜１３を、例えば異方性エッチングによりエッチバックする。
このようにして、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側と反対側の側面ＳＳ１Ａ、すなわち側面ＳＳ０Ａと反対側の側面ＳＳ１Ａに選択的に絶縁膜１３を残すことにより、絶縁膜１３からなるサイドウォールスペーサＳＷ１Ａが形成される。また、メモリゲート電極ＭＧＡの制御ゲート電極ＣＧＡ側と反対側の側面ＳＳ２Ａに選択的に絶縁膜１３を残すことにより、絶縁膜１３からなるサイドウォールスペーサＳＷ２Ａが形成される。
一方、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側と反対側の側面ＳＳ１Ｂ、すなわち側面ＳＳ０Ｂと反対側の側面ＳＳ１Ｂに選択的に絶縁膜１３を残すことにより、絶縁膜１３からなるサイドウォールスペーサＳＷ１Ｂが形成される。また、メモリゲート電極ＭＧＢの制御ゲート電極ＣＧＢ側と反対側の側面ＳＳ２Ｂに選択的に絶縁膜１３を残すことにより、絶縁膜１３からなるサイドウォールスペーサＳＷ２Ｂが形成される。
あるいは、ゲート電極ＧＥ１の側面ＳＳ３Ａに、選択的に絶縁膜１３を残すことにより、絶縁膜１３からなるサイドウォールスペーサＳＷ３Ａが形成される。また、ゲート電極ＧＥ１の側面ＳＳ３Ａと反対側の側面ＳＳ３Ｂに、選択的に絶縁膜１３を残すことにより、絶縁膜１３からなるサイドウォールスペーサＳＷ３Ｂが形成される。
次に、図２２〜図２７に示すように、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅを形成する（図９のステップＳ１３）。このステップＳ１３では、例えばフォトリソグラフィおよびイオン注入法を用いて、ｐ型ウェルＰＷ１およびＰＷ２の上層部に、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅを形成する。
このステップＳ１３では、まず、図２２に示すように、周辺回路領域１Ｂで、ｐ型ウェルＰＷ２に、不純物イオンを注入する（図１０のステップＳ２１）。
このステップＳ２１では、まず、半導体基板１の主面１ａ全面を覆うように、レジスト膜ＲＦ４を形成する。次いで、周辺回路領域１Ｂで、レジスト膜ＲＦ４を除去し、メモリセル領域１Ａで残された部分のレジスト膜ＲＦ４からなるレジストパターンＲＰ４を形成する。このとき、メモリセル領域１Ａにおけるｎ−型半導体領域１１ａ、１１ｂおよび１１ｃは、レジスト膜ＲＦ４に覆われている。
このステップＳ２１では、次に、レジストパターンＲＰ４をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物イオンＩＭ４を注入する。このとき、周辺回路領域１Ｂでは、ゲート電極ＧＥ１、ならびに、サイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂをマスクとして、半導体基板１にｎ型の不純物イオンＩＭ４が注入される。
これにより、周辺回路領域１Ｂで、ｎ＋型半導体領域１２ｄが、ゲート電極ＧＥ１の側面ＳＳ３Ａに形成されたサイドウォールスペーサＳＷ３Ａの側面に自己整合して形成され、ｎ＋型半導体領域１２ｅが、ゲート電極ＧＥ１の側面ＳＳ３Ｂに形成されたサイドウォールスペーサＳＷ３Ｂの側面に自己整合して形成される。
すなわち、ｎ＋型半導体領域１２ｄが、サイドウォールスペーサＳＷ３Ａを挟んでゲート電極ＧＥ１と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成され、ｎ＋型半導体領域１２ｅが、サイドウォールスペーサＳＷ３Ｂを挟んでゲート電極ＧＥ１と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成される。ｎ＋型半導体領域１２ｄは、ｎ−型半導体領域１１ｄに接触し、ｎ＋型半導体領域１２ｄにおけるｎ型の不純物濃度は、ｎ−型半導体領域１１ｄにおけるｎ型の不純物濃度よりも高い。ｎ＋型半導体領域１２ｅは、ｎ−型半導体領域１１ｅに接触し、ｎ＋型半導体領域１２ｅにおけるｎ型の不純物濃度は、ｎ−型半導体領域１１ｅにおけるｎ型の不純物濃度よりも高い。
その後、レジストパターンＲＰ４は、除去される。
なお、不純物イオンＩＭ４は、例えば、半導体基板１の主面１ａに垂直な方向ＤＲ１から注入される。
このステップＳ１３では、次に、図２３および図２４に示すように、メモリセル領域１Ａで、ｐ型ウェルＰＷ１に、不純物イオンを注入する（図１０のステップＳ２２）。
このステップＳ２２では、まず、半導体基板１の主面１ａ全面を覆うように、レジスト膜ＲＦ５を形成する。次いで、メモリセル領域１Ａで、レジスト膜ＲＦ５を除去し、周辺回路領域１Ｂで残された部分のレジスト膜ＲＦ５からなるレジストパターンＲＰ５を形成する。このとき、周辺回路領域１Ｂにおけるｎ−型半導体領域１１ｄおよび１１ｅ、ならびに、ｎ＋型半導体領域１２ｄおよび１２ｅは、レジスト膜ＲＦ５に覆われている。
このステップＳ２２では、次に、レジストパターンＲＰ５をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物イオンＩＭ５を注入する。このとき、メモリセル領域１Ａでは、制御ゲート電極ＣＧＡおよびＣＧＢ、メモリゲート電極ＭＧＡおよびＭＧＢ、サイドウォールスペーサＳＷ１Ａ、ＳＷ１Ｂ、ＳＷ２ＡおよびＳＷ２Ｂをマスクとして、半導体基板１にｎ型の不純物イオンＩＭ５が注入される。
これにより、メモリセル領域１Ａで、ｎ＋型半導体領域１２ａが、制御ゲート電極ＣＧＡの側面ＳＳ１Ａに形成されたサイドウォールスペーサＳＷ１Ａの側面、および、制御ゲート電極ＣＧＢの側面ＳＳ１Ｂに形成されたサイドウォールスペーサＳＷ１Ｂの側面に自己整合して形成される。また、メモリセル領域１Ａで、ｎ＋型半導体領域１２ｂが、メモリゲート電極ＭＧＡの側面ＳＳ２Ａに形成されたサイドウォールスペーサＳＷ２Ａの側面に自己整合して形成され、ｎ＋型半導体領域１２ｃが、メモリゲート電極ＭＧＢの側面ＳＳ２Ｂに形成されたサイドウォールスペーサＳＷ２Ｂの側面に自己整合して形成される。
すなわち、制御ゲート電極ＣＧＡの側面ＳＳ１Ａに形成されたサイドウォールスペーサＳＷ１Ａと、制御ゲート電極ＣＧＢの側面ＳＳ１Ｂに形成されたサイドウォールスペーサＳＷ１Ｂとの間に位置する部分のｐ型ウェルＰＷ１の上層部に、ｎ＋型半導体領域１２ａが形成される。また、サイドウォールスペーサＳＷ２Ａを挟んでメモリゲート電極ＭＧＡと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、ｎ＋型半導体領域１２ｂが形成され、サイドウォールスペーサＳＷ２Ｂを挟んでメモリゲート電極ＭＧＢと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、ｎ＋型半導体領域１２ｃが形成される。
ｎ＋型半導体領域１２ａは、ｎ−型半導体領域１１ａに接触し、ｎ＋型半導体領域１２ａにおけるｎ型の不純物濃度は、ｎ−型半導体領域１１ａにおけるｎ型の不純物濃度よりも高い。ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂに接触し、ｎ＋型半導体領域１２ｂにおけるｎ型の不純物濃度は、ｎ−型半導体領域１１ｂにおけるｎ型の不純物濃度よりも高い。ｎ＋型半導体領域１２ｃは、ｎ−型半導体領域１１ｃに接触し、ｎ＋型半導体領域１２ｃにおけるｎ型の不純物濃度は、ｎ−型半導体領域１１ｃにおけるｎ型の不純物濃度よりも高い。
その後、レジストパターンＲＰ５は、除去される。
好適には、図２４および図２５に示すように、不純物イオンＩＭ５は、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）に傾斜した方向ＤＲ２から注入される。
これにより、サイドウォールスペーサＳＷ１Ａの側面が、ゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ゲート幅方向（Ｙ軸方向）の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ａの制御ゲート電極ＣＧＡ側の端部位置のばらつきを低減することができる。また、サイドウォールスペーサＳＷ２Ａの側面が、ゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ゲート幅方向（Ｙ軸方向）の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ｂのメモリゲート電極ＭＧＡ側の端部位置のばらつきを低減することができる。
好適には、ステップＳ２２の工程は、リン（Ｐ）からなる不純物イオンＩＭ５を、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）に傾斜した方向ＤＲ２から注入する工程と、ヒ素（Ａｓ）からなる不純物イオンを、半導体基板１の主面１ａに垂直な方向ＤＲ１から注入する工程と、を含む。ｐ型ウェルＰＷ１中におけるリンの拡散係数は、ｐ型ウェルＰＷ１中におけるヒ素の拡散係数よりも大きい。そのため、ヒ素からなる不純物イオンが、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ａおよび１２ｂの端部位置のばらつきに及ぼす影響よりも、リンからなる不純物イオンＩＭ５が、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ａおよび１２ｂの端部位置のばらつきに及ぼす影響の方が大きい。したがって、リンからなる不純物イオンＩＭ５を、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）に傾斜した方向ＤＲ２から注入することが、好ましい。
このような場合、リンからなる不純物イオンＩＭ５を注入する際の注入条件として、注入エネルギーを１０ｋｅＶとし、ドーズ量を２×１０１５ｃｍ−２とする。また、ヒ素からなる不純物イオンを注入する際の注入条件として、注入エネルギーを２０ｋｅＶとし、ドーズ量を２×１０１５ｃｍ−２とする。なお、注入エネルギーと注入量はデバイス構造によって可変である。
さらに好適には、互いに異なる２つの方向から不純物イオンを注入することができる。すなわち、図２４〜図２６に示すように、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）における一方の側に傾斜した方向ＤＲ２から注入する工程と、方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）における一方の側と反対側に傾斜した方向ＤＲ３から注入する工程と、を行うことができる。
これにより、サイドウォールスペーサＳＷ１Ａの側面に形成された凹凸がゲート幅方向（Ｙ軸方向）に垂直な面（ＸＺ面）に対して非対称な形状を有する場合でも、ゲート幅方向の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ａの制御ゲート電極ＣＧＡ側の端部位置のばらつきを低減することができる。また、サイドウォールスペーサＳＷ２Ａの側面に形成された凹凸がゲート幅方向（Ｙ軸方向）に垂直な面（ＸＺ面）に対して非対称な形状を有する場合でも、ゲート幅方向の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ｂのメモリゲート電極ＭＧＡ側の端部位置のばらつきを低減することができる。
ここで、方向ＤＲ２が、方向ＤＲ１に対してＹ軸方向における一方の側に傾斜した方向であるとは、図２５に示すように、Ｘ軸方向の負側から正側に向かう方向から視た断面において、方向ＤＲ２が、方向ＤＲ１に対して時計回りに角度θ１（０°＜θ１＜９０°）だけ回転された方向であることを意味する。また、方向ＤＲ３が、方向ＤＲ１に対してＹ軸方向における一方の側と反対側に傾斜した方向であるとは、図２６に示すように、Ｘ軸方向の負側から正側に向かう方向から視た断面において、方向ＤＲ３が、方向ＤＲ１に対して反時計回りに角度θ２（０°＜θ２＜９０°）だけ回転された方向であることを意味する。また、好適なθ１の範囲は、１０〜５０°であり、好適なθ２の範囲は、１０〜５０°である。
不純物イオンＩＭ５を注入する方向ＤＲ２は、半導体基板１の主面１ａに垂直な方向ＤＲ１に対して、ゲート幅方向（Ｙ軸方向）に代えゲート長方向（Ｘ軸方向）に傾斜した方向であってもよい。このような場合でも、半導体基板１の主面１ａに垂直な方向ＤＲ１から不純物イオンＩＭ５を注入する場合に比べれば、ゲート幅方向（Ｙ軸方向）の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ａの制御ゲート電極ＣＧＡ側の端部位置のばらつきを低減することができる。また、半導体基板１の主面１ａに垂直な方向ＤＲ１から不純物イオンＩＭ５を注入する場合に比べれば、ゲート幅方向（Ｙ軸方向）の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ｂのメモリゲート電極ＭＧＡ側の端部位置のばらつきを低減することができる。
ただし、サイドウォールスペーサＳＷ１ＡとサイドウォールスペーサＳＷ１Ｂとは、半導体領域ＭＤを挟んでほぼ対称に配置されており、サイドウォールスペーサＳＷ２ＡとサイドウォールスペーサＳＷ２Ｂとは、半導体領域ＭＳを挟んでほぼ対称に配置されている。そのため、方向ＤＲ２が、ゲート長方向（Ｘ軸方向）に傾斜した方向である場合、サイドウォールスペーサＳＷ１Ａをマスクとして不純物イオンＩＭ５が注入される領域と、サイドウォールスペーサＳＷ１Ｂをマスクとして不純物イオンＩＭ５が注入される領域とが、半導体領域ＭＤを挟んで対称に配置されない。また、方向ＤＲ２が、ゲート長方向（Ｘ軸方向）に傾斜した方向である場合、サイドウォールスペーサＳＷ２Ａをマスクとして不純物イオンＩＭ５が注入される領域と、サイドウォールスペーサＳＷ２Ｂをマスクとして不純物イオンＩＭ５が注入される領域とが、半導体領域ＭＳを挟んで対称に配置されない。したがって、不純物イオンＩＭ５を注入する方向ＤＲ２は、半導体基板１の主面１ａに垂直な方向ＤＲ１に対して、ゲート幅方向（Ｙ軸方向）に傾斜した方向であることが好ましい。
なお、図示および詳細な説明を省略するが、ｎ＋型半導体領域１２ａの制御ゲート電極ＣＧＢ側の端部位置のばらつき、および、ｎ＋型半導体領域１２ｃのメモリゲート電極ＭＧＢ側の端部位置のばらつきを低減する効果についても、同様である。
このようにして、ｎ−型半導体領域１１ａとそれよりも高不純物濃度のｎ＋型半導体領域１２ａとにより、メモリセルＭＣＡおよびＭＣＢ（後述する図２７参照）の各々のドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域１１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１２ｂとにより、メモリセルＭＣＡのソース領域として機能するｎ型の半導体領域ＭＳが形成される。さらに、ｎ−型半導体領域１１ｃとそれよりも高不純物濃度のｎ＋型半導体領域１２ｃとにより、メモリセルＭＣＢのソース領域として機能するｎ型の半導体領域ＭＳが形成される。
その後、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃ、１１ｄおよび１１ｅ、ならびに、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。
これにより、図２７に示すように、メモリセル領域１Ａで、制御トランジスタＣＴＡおよびメモリトランジスタＭＴＡが形成され、制御トランジスタＣＴＡおよびメモリトランジスタＭＴＡにより、不揮発性メモリとしてのメモリセルＭＣＡが形成される。すなわち、制御ゲート電極ＣＧＡと、ゲート絶縁膜ＧＩ１Ａと、メモリゲート電極ＭＧＡと、ゲート絶縁膜ＧＩ２Ａと、半導体領域ＭＳと、半導体領域ＭＤと、により、不揮発性メモリとしてのメモリセルＭＣＡが形成される。
また、図２７に示すように、メモリセル領域１Ａで、制御トランジスタＣＴＢおよびメモリトランジスタＭＴＢが形成され、制御トランジスタＣＴＢおよびメモリトランジスタＭＴＢにより、不揮発性メモリとしてのメモリセルＭＣＢが形成される。すなわち、制御ゲート電極ＣＧＢと、ゲート絶縁膜ＧＩ１Ｂと、メモリゲート電極ＭＧＢと、ゲート絶縁膜ＧＩ２Ｂと、半導体領域ＭＳと、半導体領域ＭＤと、により、不揮発性メモリとしてのメモリセルＭＣＢが形成される。
一方、図２７に示すように、周辺回路領域１Ｂで、ＭＩＳＦＥＴＱ１が形成される。すなわち、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ３と、ｎ−型半導体領域１１ｄおよび１１ｅと、ｎ＋型半導体領域１２ｄおよび１２ｅと、により、ＭＩＳＦＥＴＱ１が形成される。
また、メモリセル領域１Ａにおいてｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃの各々を形成するために不純物イオンを注入する工程、ならびに、周辺回路領域１Ｂにおいてｎ＋型半導体領域１２ｄおよび１２ｅの各々を形成するために不純物イオンを注入する工程を行う順番は、上記の順番に限定されるものではない。したがって、メモリセル領域１Ａにおいてｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃの各々を形成するために不純物イオンを注入する工程、ならびに、周辺回路領域１Ｂにおいてｎ＋型半導体領域１２ｄおよび１２ｅの各々を形成するために不純物イオンを注入する工程を、いずれの順番で行ってもよい。
次に、図５に示すように、金属シリサイド層１４を形成する（図９のステップＳ１４）。このステップＳ１４では、半導体基板１の主面１ａ全面に、制御ゲート電極ＣＧＡおよびＣＧＢ、メモリゲート電極ＭＧＡおよびＭＧＢ、ゲート電極ＧＥ１、ならびに、サイドウォールスペーサＳＷ１Ａ、ＳＷ１Ｂ、ＳＷ２Ａ、ＳＷ２Ｂ、ＳＷ３ＡおよびＳＷ３Ｂを覆うように、金属膜を形成する。金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅのそれぞれの上層部を、金属膜と反応させる。これにより、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅの各々の上に、金属シリサイド層１４がそれぞれ形成される。
金属シリサイド層１４は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。その後、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、図５に示すように、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅの各々の上に、金属シリサイド層１４を形成することができる。なお、制御ゲート電極ＣＧＡおよびＣＧＢ、メモリゲート電極ＭＧＡおよびＭＧＢ、ならびに、ゲート電極ＧＥ１の各々の上にも、金属シリサイド層１４を形成することができる。
次に、図５に示すように、半導体基板１の主面１ａ全面に、絶縁膜１５および層間絶縁膜１６を形成する（図９のステップＳ１５）。このステップＳ１５では、まず、半導体基板１の主面１ａ上に、制御ゲート電極ＣＧＡおよびＣＧＢ、メモリゲート電極ＭＧＡおよびＭＧＢ、ゲート電極ＧＥ１、ならびに、サイドウォールスペーサＳＷ１Ａ、ＳＷ１Ｂ、ＳＷ２Ａ、ＳＷ２Ｂ、ＳＷ３ＡおよびＳＷ３Ｂを覆うように、絶縁膜１５を形成する。絶縁膜１５は、例えば窒化シリコン膜からなる。絶縁膜１５を、例えばＣＶＤ法により形成することができる。
次に、図５に示すように、絶縁膜１５上に、層間絶縁膜１６を形成する。層間絶縁膜１６は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１６を、例えばＣＶＤ法により形成した後、層間絶縁膜１６の上面を平坦化する。
次に、図２および図５に示すように、層間絶縁膜１６を貫通するプラグＰＧ１、ＰＧ２およびＰＧ３を形成する（図９のステップＳ１６）。なお、以下では、プラグＰＧ１、ＰＧ２およびＰＧ３のうち、プラグＰＧ１およびＰＧ３を形成する場合を例示して説明する。
まず、フォトリソグラフィを用いて層間絶縁膜１６上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜１６をドライエッチングすることにより、層間絶縁膜１６にコンタクトホールを形成する。次に、そのコンタクトホール内に、導体膜からなるプラグＰＧ１およびＰＧ３を形成する。
プラグＰＧ１およびＰＧ３を形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜１６上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールを埋めるように形成し、層間絶縁膜１６上の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去する。これにより、プラグＰＧ１およびＰＧ３を形成することができる。なお、図５では、図面の簡略化のために、プラグＰＧ１およびＰＧ３を構成するバリア導体膜および主導体膜を一体化して示す。
プラグＰＧ１は、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃ、制御ゲート電極ＣＧＡおよびＣＧＢ、ならびに、メモリゲート電極ＭＧＡおよびＭＧＢの各々の上に形成され、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃ、制御ゲート電極ＣＧＡおよびＣＧＢ、ならびに、メモリゲート電極ＭＧＡおよびＭＧＢの各々と、電気的に接続される。また、プラグＰＧ３は、ｎ＋型半導体領域１２ｄおよび１２ｅ、ならびに、ゲート電極ＧＥ１の各々の上に形成され、ｎ＋型半導体領域１２ｄおよび１２ｅ、ならびに、ゲート電極ＧＥ１の各々と、電気的に接続される。
以上のようにして、図５に示すように、本実施の形態１の半導体装置が製造される。なお、プラグＰＧ１およびＰＧ３が埋め込まれた層間絶縁膜１６上に、例えば銅（Ｃｕ）を主導電膜とする配線を、例えばダマシン技術を用いて形成することができるが、ここでは、その説明を省略する。
＜メモリセル領域におけるｎ＋型半導体領域の端部位置について＞
次に、メモリセル領域１Ａにおいて、サイドウォールスペーサＳＷ１ＡおよびＳＷ２Ａの側面がゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合における、ｎ＋型半導体領域１２ａおよび１２ｂの端部位置について、比較例１の半導体装置の製造方法と対比しながら説明する。なお、以下では説明は省略するが、サイドウォールスペーサＳＷ１ＢおよびＳＷ２Ｂの側面がゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合における、ｎ＋型半導体領域１２ａおよび１２ｃの端部位置についても、同様である。
図２８および図２９は、比較例１の半導体装置の製造工程中の要部平面図である。図３０は、実施の形態１の半導体装置の製造工程中の要部平面図である。図２９は、図２８に示す平面図のうち、制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡの周辺を拡大して示している。また、図３０は、図２４に示す平面図のうち、制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡの周辺を拡大して示している。また、図２９および図３０では、不純物イオンＩＭ５が注入される領域にハッチングを付している。
比較例１の半導体装置の製造方法は、図８のステップＳ１〜図９のステップＳ１６に相当する工程を行って、比較例１の半導体装置を製造するものである。
比較例１の半導体装置の製造工程では、実施の形態１の半導体装置の製造工程と異なり、図９のステップＳ１３に相当する工程の一部であって、図２３を用いて説明した工程に相当する工程を行う際に、図２８および図２９に示すように、半導体基板１の主面１ａに垂直な方向ＤＲ１から不純物イオンＩＭ５を注入する。
メモリセルの微細化に伴って、制御ゲート電極ＣＧＡのゲート長が短くなる。このような場合、ステップＳ５に相当する工程において、導電膜４をパターニングして制御ゲート電極ＣＧＡを形成する際に、導電膜４上に形成されたレジストパターンの側面が平坦にならず、レジストパターンの側面が、ゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有することがある。また、レジストパターンの側面が表面粗さを有する場合、レジストパターンをエッチングマスクとして用いてエッチングを行ってパターニングされた制御ゲート電極ＣＧＡの側面も、ゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する。
例えば、表面粗さを有する第１パターンの側面に、第１パターンが形成された後に形成された第２パターンの側面は、第１パターンの側面が有する表面粗さよりも大きな表面粗さを有する。したがって、制御ゲート電極ＣＧＡの側面にゲート絶縁膜ＧＩ２Ａを介して形成されるメモリゲート電極ＭＧＡの側面は、制御ゲート電極ＣＧＡの側面が有する表面粗さよりも大きな表面粗さを有する。また、制御ゲート電極ＣＧＡの側面ＳＳ１Ａに形成されるサイドウォールスペーサＳＷ１Ａの側面は、制御ゲート電極ＣＧＡの側面ＳＳ１Ａが有する表面粗さよりも大きな表面粗さを有する。さらに、メモリゲート電極ＭＧＡの側面ＳＳ２Ａに形成されるサイドウォールスペーサＳＷ２Ａの側面は、メモリゲート電極ＭＧＡの側面ＳＳ２Ａが有する表面粗さよりも大きな表面粗さを有する。
比較例１では、図２９に示すように、サイドウォールスペーサＳＷ１Ａの側面が平坦でなく、ゲート長方向（Ｘ軸方向）を深さ方向とする凹部ＣＣ１が形成されている場合には、不純物イオンＩＭ５は、平面視において、凹部ＣＣ１と重なる部分ＰＲ１のｐ型ウェルＰＷ１、すなわちｎ−型半導体領域１１ａにも、注入される。また、サイドウォールスペーサＳＷ２Ａの側面が平坦でなく、ゲート長方向（Ｘ軸方向）を深さ方向とする凹部ＣＣ２が形成されている場合には、不純物イオンＩＭ５は、平面視において、凹部ＣＣ２と重なる部分ＰＲ２のｐ型ウェルＰＷ１、すなわちｎ−型半導体領域１１ｂにも、注入される。
図２９に示すように、例えば、ゲート長方向（Ｘ軸方向）において、凹部ＣＣ１と凹部ＣＣ２とが対向し、凸部ＣＶ１と凸部ＣＶ２とが対向している場合を考える。ここで、凹部ＣＣ１と凹部ＣＣ２とが対向し、ゲート長が局所的に短くなっている領域を、領域ＲＳ１と称し、凸部ＣＶ１と凸部ＣＶ２とが対向し、ゲート長が局所的に長くなっている領域を、領域ＲＳ２と称する。また、領域ＲＳ１における、ｎ＋型半導体領域１２ａとｎ＋型半導体領域１２ｂとのゲート長方向（Ｘ軸方向）における距離を、距離ＤＳ１とし、領域ＲＳ２における、ｎ＋型半導体領域１２ａとｎ＋型半導体領域１２ｂとのゲート長方向（Ｘ軸方向）における距離を、距離ＤＳ２とする。このような場合、比較例１では、距離ＤＳ１は、距離ＤＳ２よりも小さくなる。
ここで、ＬＤＤ構造のエクステンション領域としてそれぞれ機能するｎ−型半導体領域１１ａとｎ−型半導体領域１１ｂとのゲート長方向（Ｘ軸方向）における距離が短くなった場合を考える。このような場合には、ｎ−型半導体領域１１ａおよび１１ｂの各々において、不純物イオンの密度はある程度高いものの、不純物イオンの注入深さが浅いため、不純物イオンの拡散によるパンチスルーは、発生しにくい。
一方、ソース領域またはドレイン領域としてそれぞれ機能するｎ＋型半導体領域１２ａとｎ＋型半導体領域１２ｂとの距離が短くなった場合を考える。このような場合には、ｎ＋型半導体領域１２ａおよび１２ｂの各々において、不純物イオンの注入深さが深いため、不純物イオンの拡散によるパンチスルーが、発生しやすい。すなわち、ｎ＋型半導体領域１２ａとｎ＋型半導体領域１２ｂとの距離は、実効的なゲート長に等しい。その結果、例えば図２９に示した領域ＲＳ１など、ｎ＋型半導体領域１２ａと、ｎ＋型半導体領域１２ｂとの距離、すなわち実効的なゲート長が局所的に短くなっている領域では、この実効的なゲート長の短縮に伴ってパンチスルーが発生しやすくなるという短チャネル効果が顕著になる。
そのため、複数のメモリセルＭＣＡ（図５参照）にそれぞれ含まれる複数の制御トランジスタＣＴＡ（図５参照）における閾値電圧のばらつきが増大し、複数のメモリセルＭＣＡにそれぞれ含まれる複数のメモリトランジスタＭＴＡ（図５参照）における閾値電圧のばらつきが増大する。したがって、複数のメモリセルＭＣＡを有する半導体装置において、データを書き込む際に不良が発生し、半導体装置の性能が低下する。
一方、本実施の形態１の半導体装置の製造工程では、図２３を用いて説明した工程（図１０のステップＳ２２）を行う際に、図２３〜図２５および図３０に示すように、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）に傾斜した方向ＤＲ２から不純物イオンＩＭ５を注入する。
本実施の形態１では、図３０に示すように、サイドウォールスペーサＳＷ１Ａの側面が平坦でなく、ゲート長方向（Ｘ軸方向）を深さ方向とする凹部ＣＣ１が形成されている場合には、不純物イオンＩＭ５は、平面視において、凹部ＣＣ１と重なる部分ＰＲ１のｐ型ウェルＰＷ１、すなわちｎ−型半導体領域１１ａには、注入されない。また、サイドウォールスペーサＳＷ２Ａの側面が平坦でなく、ゲート長方向（Ｘ軸方向）を深さ方向とする凹部ＣＣ２が形成されている場合には、不純物イオンＩＭ５は、平面視において、凹部ＣＣ２と重なる部分ＰＲ２のｐ型ウェルＰＷ１、すなわちｎ−型半導体領域１１ｂには、注入されない。
図２９と同様に、図３０に示すように、ゲート長方向（Ｘ軸方向）において、凹部ＣＣ１と凹部ＣＣ２とが対向し、ゲート長が局所的に短くなっている領域を、領域ＲＳ１とし、ゲート長方向（Ｘ軸方向）において、凸部ＣＶ１と凸部ＣＶ２とが対向し、ゲート長が局所的に長くなっている領域を、領域ＲＳ２とする。また、領域ＲＳ１における、ｎ＋型半導体領域１２ａとｎ＋型半導体領域１２ｂとのゲート長方向（Ｘ軸方向）における距離を、距離ＤＳ１とし、領域ＲＳ２における、ｎ＋型半導体領域１２ａとｎ＋型半導体領域１２ｂとのゲート長方向（Ｘ軸方向）における距離を、距離ＤＳ２とする。このような場合、本実施の形態１では、距離ＤＳ１を、距離ＤＳ２と等しくすることができる。すなわち、本実施の形態１では、ゲート幅方向（Ｙ軸方向）に傾斜した方向ＤＲ２から不純物イオンを注入することにより、サイドウォールスペーサＳＷ１ＡおよびＳＷ２Ａの側面の表面粗さの影響を、ｎ＋型半導体領域１２ａおよび１２ｂの端部位置に及ぼさないようにすることができる。
これにより、例えば図３０に示した領域ＲＳ１など、ゲート長が局所的に短くなっている領域でも、ｎ＋型半導体領域１２ａとｎ＋型半導体領域１２ｂとの距離、すなわち実効的なゲート長が局所的に短くなることを防止または抑制することができる。そのため、メモリセルＭＣＡにおいて、実効的なゲート長の短縮に伴ってパンチスルーが発生しやすくなるという短チャネル効果を、抑制することができる。
すなわち、本実施の形態１では、比較例１ではパンチスルーが発生しやすい領域ＲＳ１においても、パンチスルーを発生しにくくすることができる。そのため、複数のメモリセルＭＣＡ（図５参照）にそれぞれ含まれる複数の制御トランジスタＣＴＡ（図５参照）における閾値電圧のばらつきを低減することができ、複数のメモリセルＭＣＡにそれぞれ含まれる複数のメモリトランジスタＭＴＡ（図５参照）における閾値電圧のばらつきを低減することができる。したがって、複数のメモリセルＭＣＡを有する半導体装置において、データを書き込む際に不良が発生することを防止または抑制することができ、半導体装置の性能を向上させることができる。
なお、図９のステップＳ１１の一部であって、図１７および図１８を用いて説明した工程を行う際に、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）に傾斜した方向から不純物イオンを注入する場合を考える。このような場合、ｎ−型半導体領域１１ａおよび１１ｂに注入される不純物イオンは拡散しにくい。そのため、図３０に示す領域ＲＳ１において、ｎ−型半導体領域１１ａの制御ゲート電極ＣＧＡ側の端部が、平面視において、制御ゲート電極ＣＧＡの側面ＳＳ１Ａから離れるか、または、ｎ−型半導体領域１１ｂのメモリゲート電極ＭＧＡ側の端部が、平面視において、メモリゲート電極ＭＧＡの側面ＳＳ２Ａから離れるおそれがある。これに伴って、平面視において、制御ゲート電極ＣＧＡの側面ＳＳ１Ａ側に隣接した部分、または、メモリゲート電極ＭＧＡの側面ＳＳ２Ａ側に隣接した部分のｐ型ウェルＰＷ１の上層部の抵抗が大きくなるため、制御トランジスタＣＴＡおよびメモリトランジスタＭＴＡを通って流れるオン電流が減少するおそれがある。
一方、本実施の形態１では、図９のステップＳ１１の一部であって、図１７および図１８を用いて説明した工程を行う際に、半導体基板１の主面１ａに垂直な方向ＤＲ１から不純物イオンを注入する。これにより、図３０に示す領域ＲＳ１において、ｎ−型半導体領域１１ａの制御ゲート電極ＣＧＡ側の端部が、平面視において、制御ゲート電極ＣＧＡの側面ＳＳ１Ａから離れることを、防止または抑制することができる。また、図３０に示す領域ＲＳ１において、ｎ−型半導体領域１１ｂのメモリゲート電極ＭＧＡ側の端部が、平面視において、メモリゲート電極ＭＧＡの側面ＳＳ２Ａから離れることを、防止または抑制することができる。これに伴って、平面視において、制御ゲート電極ＣＧＡの側面ＳＳ１Ａ側に隣接した部分、または、メモリゲート電極ＭＧＡの側面ＳＳ２Ａ側に隣接した部分のｐ型ウェルＰＷ１の上層部の抵抗を低減することができ、制御トランジスタＣＴＡおよびメモリトランジスタＭＴＡを通って流れるオン電流を増加させることができる。
なお、本実施の形態１では、例えば領域ＲＳ１と領域ＲＳ２との間で、ゲート長方向における、ｎ＋型半導体領域１２ａの制御ゲート電極ＣＧＡ側の端部と、制御ゲート電極ＣＧＡの側面ＳＳ１Ａとの距離が異なる。また、例えば領域ＲＳ１と領域ＲＳ２との間で、ゲート長方向における、ｎ＋型半導体領域１２ｂのメモリゲート電極ＭＧＡ側の端部と、メモリゲート電極ＭＧＡの側面ＳＳ２Ａとの距離が異なる。しかし、ｎ＋型半導体領域１２ａおよび１２ｂに注入される不純物イオンは拡散しやすいため、ｎ＋型半導体領域１２ａおよび１２ｂについての上記した距離の差異が、制御トランジスタＣＴＡおよびメモリトランジスタＭＴＡを通って流れるオン電流およびオン抵抗に及ぼす影響は、小さい。
＜本実施の形態の主要な特徴と効果＞
本実施の形態１では、スプリットゲート型のメモリセルＭＣＡを備えた半導体装置の製造工程において、半導体基板１上に形成された制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡをマスクとして、半導体基板１の主面１ａに垂直な方向ＤＲ１から、ｎ型の不純物イオンを注入する。その後、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡ、サイドウォールスペーサＳＷ１ＡおよびＳＷ２Ａをマスクとして、半導体基板１の主面１ａに垂直な方向ＤＲ１に対して傾斜した方向ＤＲ２から、ｎ型の不純物イオンＩＭ５を注入する。
これにより、サイドウォールスペーサＳＷ１ＡおよびＳＷ２Ａの側面の表面粗さの影響を、ｎ＋型半導体領域１２ａおよび１２ｂの端部位置に及ぼさないようにすることができる。すなわち、メモリセルＭＣＡにおいて、サイドウォールスペーサＳＷ１ＡおよびＳＷ２Ａの側面が表面粗さを有する場合でも、ゲート長方向におけるｎ＋型半導体領域１２ａとｎ＋型半導体領域１２ｂとの距離が、局所的に短くなることを防止または抑制することができ、短チャネル効果を抑制することができる。そのため、複数のメモリセルＭＣＡにそれぞれ含まれる複数の制御トランジスタＣＴＡにおける閾値電圧のばらつきを低減することができ、複数のメモリセルＭＣＡにそれぞれ含まれる複数のメモリトランジスタＭＴＡにおける閾値電圧のばらつきを低減することができる。したがって、複数のメモリセルＭＣＡを有する半導体装置において、データを書き込む際に不良が発生することを防止または抑制することができ、半導体装置の性能を向上させることができる。
上記した効果に加えて、本実施の形態１は、以下のような効果も有する。
スプリットゲート型のメモリセルＭＣＡの製造工程では、まず、制御ゲート電極ＣＧＡが形成され、次に、制御ゲート電極ＣＧＡと隣り合うようにメモリゲート電極ＭＧＡが形成される。その後、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側と反対側の側面ＳＳ１ＡにサイドウォールスペーサＳＷ１Ａが形成され、メモリゲート電極ＭＧＡの制御ゲート電極ＣＧＡ側と反対側の側面ＳＳ２ＡにサイドウォールスペーサＳＷ２Ａが形成される。そのため、側面の表面粗さは、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡ、サイドウォールスペーサＳＷ１Ａ、サイドウォールスペーサＳＷ２Ａの順で、増加する。よって、例えばサイドウォールスペーサＳＷ２Ａの側面の表面粗さは、ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１の側面に形成されたサイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂの各々の側面の表面粗さよりも大きい。
したがって、ゲート幅方向に傾斜した方向から不純物イオンを注入することにより、サイドウォールスペーサの側面の表面粗さの影響を、ソース領域およびドレイン領域の端部位置に及ぼさないという効果は、周辺回路領域１Ｂよりも、メモリセル領域１Ａにおいて大きい。
また、好適には、図２２および図２３に示すように、周辺回路領域１Ｂにおいてｎ＋型半導体領域１２ｄを形成するために不純物イオンを注入するステップＳ２１と、メモリセル領域１Ａにおいてｎ＋型半導体領域１２ａおよび１２ｂを形成するために不純物イオンを注入するステップＳ２２と、互いに異なる工程として行う。これにより、メモリセル領域１Ａでｎ＋型半導体領域１２ａおよび１２ｂを形成する際に、半導体基板１の主面１ａに垂直な方向に対して傾斜した方向から不純物イオンを注入する際の影響を、周辺回路領域１Ｂで形成されるｎ＋型半導体領域１２ｄおよび１２ｅに及ぼさないようにすることができる。
また、図２５および図２６を用いて説明した２つの方向ＤＲ２およびＤＲ３の各々からの不純物イオンの注入のうち、方向ＤＲ２からの注入のみを行うようにすれば、製造工程数を低減することができる。そのため、ゲート幅方向に傾斜した方向から不純物イオンを注入することによりスループットが減少する影響を、最小限に抑えることができる。
なお、本実施の形態１では、スプリットゲート型のメモリセルで、一方向に延在した制御ゲート電極またはメモリゲート電極の側面に形成されたサイドウォールに自己整合してソース領域またはドレイン領域を形成する際に、半導体基板の主面に垂直な方向に対してゲート幅方向に傾斜した方向から不純物イオンを注入する例について説明した。同様に、ＭＩＳＦＥＴまたはフローティング型のメモリセルで、一方向に延在したゲート電極の側面に形成されたサイドウォールに自己整合してソース領域またはドレイン領域を形成する際にも、半導体基板の主面に垂直な方向に対してゲート幅方向に傾斜した方向から不純物イオンを注入することができる。
（実施の形態２）
実施の形態１の半導体装置の製造方法では、メモリセル領域１Ａで、ｎ＋型半導体領域１２ａおよび１２ｂを形成する際に、半導体基板１の主面１ａに垂直な方向に対して傾斜した方向から不純物イオンを注入した。それに対して、実施の形態２の半導体装置の製造方法では、周辺回路領域１Ｂで、ｎ＋型半導体領域１２ｄおよび１２ｅを形成する際にも、半導体基板１の主面１ａに垂直な方向に対して傾斜した方向から不純物イオンを注入する。
なお、本実施の形態２の半導体装置の構造は、実施の形態１の半導体装置の構造と同様である。
＜半導体装置の製造工程＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図３１は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図３２、図３３、図３５、図３７および図３８は、実施の形態２の半導体装置の製造工程中の要部断面図である。図３４および図３６は、実施の形態２の半導体装置の製造工程中の要部平面図である。
図３１は、図９のステップＳ１３に含まれる工程を示す。図３２、図３３、図３５、図３７および図３８では、メモリセル領域１Ａにおける図２のＡ−Ａ断面に対応した素子構造と、周辺回路領域１Ｂにおける図３のＢ−Ｂ断面に対応した素子構造とに加え、周辺回路領域１Ｃにおける図４のＣ−Ｃ断面に対応した素子構造とを、合わせて図示している。
本実施の形態２では、まず、実施の形態１と同様に、図８のステップＳ１〜ステップＳ１２を行う。図８のステップＳ１〜ステップＳ１２が行われた後の半導体装置の要部断面を、図３２に示す。
このうち、図８のステップＳ５では、周辺回路領域１Ｃでも、周辺回路領域１Ｂと同様に、ｐ型ウェルＰＷ２上、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩ３を介してゲート電極ＧＥ１が形成される。また、図４に示したように、周辺回路領域１Ｃでは、ゲート電極ＧＥ１は、平面視において、活性領域ＡＲ３上を通って、Ｘ軸方向に延在する。
また、図９のステップＳ１１では、周辺回路領域１Ｃでも、周辺回路領域１Ｂと同様に、ゲート電極ＧＥ１をマスクとして、半導体基板１にｎ型の不純物イオンが注入される。また、図９のステップＳ１２では、周辺回路領域１Ｃでも、周辺回路領域１Ｂと同様に、ゲート電極ＧＥ１の側面ＳＳ３Ａに、絶縁膜１３からなるサイドウォールスペーサＳＷ３Ａが形成され、ゲート電極ＧＥ１の側面ＳＳ３Ａと反対側の側面ＳＳ３Ｂに、絶縁膜１３からなるサイドウォールスペーサＳＷ３Ｂが形成される。
次に、図９のステップＳ１３を行って、図３３〜図３８に示すように、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅを形成する。このステップＳ１３では、例えばフォトリソグラフィおよびイオン注入法を用いて、ｐ型ウェルＰＷ１およびＰＷ２の上層部に、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅを形成する。
このステップＳ１３では、まず、図３３および図３４に示すように、周辺回路領域１Ｂで、ｐ型ウェルＰＷ２に、不純物イオンを注入する（図３１のステップＳ３１）。
このステップＳ３１では、まず、半導体基板１の主面１ａ全面を覆うように、レジスト膜ＲＦ６を形成する。次に、周辺回路領域１Ｂで、レジスト膜ＲＦ６を除去し、メモリセル領域１Ａおよび周辺回路領域１Ｃで残された部分のレジスト膜ＲＦ６からなるレジストパターンＲＰ６を形成する。このとき、メモリセル領域１Ａにおけるｎ−型半導体領域１１ａ、１１ｂおよび１１ｃ、ならびに、周辺回路領域１Ｃにおけるｎ−型半導体領域１１ｄおよび１１ｅは、レジスト膜ＲＦ６に覆われている。
このステップＳ３１では、次に、メモリセル領域１Ａおよび周辺回路領域１Ｃにおける半導体基板１の主面１ａがレジスト膜ＲＦ６に覆われた状態で、レジストパターンＲＰ６をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物イオンＩＭ６を注入する。このとき、周辺回路領域１Ｂでは、ゲート電極ＧＥ１、ならびに、サイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂをマスクとして、半導体基板１にｎ型の不純物イオンＩＭ６が注入される。
これにより、周辺回路領域１Ｂで、ｎ＋型半導体領域１２ｄが、ゲート電極ＧＥ１の側面ＳＳ３Ａに形成されたサイドウォールスペーサＳＷ３Ａの側面に自己整合して形成され、ｎ＋型半導体領域１２ｅが、ゲート電極ＧＥ１の側面ＳＳ３Ｂに形成されたサイドウォールスペーサＳＷ３Ｂの側面に自己整合して形成される。
すなわち、周辺回路領域１Ｂで、ｎ＋型半導体領域１２ｄが、サイドウォールスペーサＳＷ３Ａを挟んでゲート電極ＧＥ１と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成される。また、周辺回路領域１Ｂで、ｎ＋型半導体領域１２ｅが、サイドウォールスペーサＳＷ３Ｂを挟んでゲート電極ＧＥ１と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成される。その後、レジストパターンＲＰ６は、除去される。
好適には、図３３および図３４に示すように、不純物イオンＩＭ６は、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）に傾斜した方向ＤＲ４から注入される。
これにより、周辺回路領域１Ｂで、サイドウォールスペーサＳＷ３Ａの側面が、ゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ゲート幅方向（Ｙ軸方向）の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ｄのゲート電極ＧＥ１側の端部位置のばらつきを低減することができる。また、周辺回路領域１Ｂで、サイドウォールスペーサＳＷ３Ｂの側面が、ゲート長方向（Ｘ軸方向）を深さ方向とする表面粗さを有する場合でも、ゲート幅方向（Ｙ軸方向）の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ｅのゲート電極ＧＥ１側の端部位置のばらつきを低減することができる。
なお、ステップＳ３１は、図１０のステップＳ２２と同様に、リン（Ｐ）からなる不純物イオンＩＭ６を、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）に傾斜した方向ＤＲ４から注入する工程と、ヒ素（Ａｓ）からなる不純物イオンを、半導体基板１の主面１ａに垂直な方向ＤＲ１から注入する工程と、を含んでもよい。
さらに好適には、実施の形態１で図２４〜図２６を用いて説明したのと同様に、互いに異なる２つの方向から不純物イオンを注入することができる。すなわち、図３３および図３４に示すように、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）における一方の側に傾斜した方向ＤＲ４から注入する工程と、方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）における一方の側と反対側に傾斜した方向ＤＲ５から注入する工程と、を行うことができる。
これにより、サイドウォールスペーサＳＷ３Ａの側面に形成された凹凸がゲート幅方向（Ｙ軸方向）に垂直な面（ＸＺ面）に対して非対称な形状を有する場合でも、ゲート幅方向の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ｄのゲート電極ＧＥ１側の端部位置のばらつきを低減することができる。また、サイドウォールスペーサＳＷ３Ｂの側面に形成された凹凸がゲート幅方向（Ｙ軸方向）に垂直な面（ＸＺ面）に対して非対称な形状を有する場合でも、ゲート幅方向の各位置の間での、ゲート長方向（Ｘ軸方向）におけるｎ＋型半導体領域１２ｅのゲート電極ＧＥ１側の端部位置のばらつきを低減することができる。
なお、方向ＤＲ４と方向ＤＲ１とのなす角度を、図２５を用いて説明した方向ＤＲ２と方向ＤＲ１とのなす角度θ１と同様にすることができ、方向ＤＲ５と方向ＤＲ１とのなす角度を、図２６を用いて説明した方向ＤＲ３と方向ＤＲ１とのなす角度θ２と同様にすることができる。
このステップＳ１３では、次に、図３５および図３６に示すように、周辺回路領域１Ｃで、ｐ型ウェルＰＷ２に、不純物イオンを注入する（図３１のステップＳ３２）。
このステップＳ３２では、まず、半導体基板１の主面１ａ全面を覆うように、レジスト膜ＲＦ７を形成する。次いで、周辺回路領域１Ｃで、レジスト膜ＲＦ７を除去し、メモリセル領域１Ａおよび周辺回路領域１Ｂで残された部分のレジスト膜ＲＦ７からなるレジストパターンＲＰ７を形成する。このとき、メモリセル領域１Ａにおけるｎ−型半導体領域１１ａ、１１ｂおよび１１ｃ、ならびに、周辺回路領域１Ｂにおけるｎ−型半導体領域１１ｄおよび１１ｅならびにｎ＋型半導体領域１２ｄおよび１２ｅは、レジスト膜ＲＦ７に覆われている。
このステップＳ３２では、次に、メモリセル領域１Ａおよび周辺回路領域１Ｂにおける半導体基板１の主面１ａがレジスト膜ＲＦ７に覆われた状態で、レジストパターンＲＰ７をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物イオンＩＭ７を注入する。このとき、周辺回路領域１Ｃでは、ゲート電極ＧＥ１、ならびに、サイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂをマスクとして、半導体基板１にｎ型の不純物イオンＩＭ７が注入される。
これにより、周辺回路領域１Ｃで、ｎ＋型半導体領域１２ｄが、ゲート電極ＧＥ１の側面ＳＳ３Ａに形成されたサイドウォールスペーサＳＷ３Ａの側面に自己整合して形成され、ｎ＋型半導体領域１２ｅが、ゲート電極ＧＥ１の側面ＳＳ３Ｂに形成されたサイドウォールスペーサＳＷ３Ｂの側面に自己整合して形成される。
すなわち、周辺回路領域１Ｃで、ｎ＋型半導体領域１２ｄが、サイドウォールスペーサＳＷ３Ａを挟んでゲート電極ＧＥ１と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成される。また、周辺回路領域１Ｃで、ｎ＋型半導体領域１２ｅが、サイドウォールスペーサＳＷ３Ｂを挟んでゲート電極ＧＥ１と反対側に位置する部分のｐ型ウェルＰＷ２の上層部に形成される。その後、レジストパターンＲＰ７は、除去される。
好適には、図３５および図３６に示すように、不純物イオンＩＭ７は、半導体基板１の主面１ａに垂直な方向１に対してゲート幅方向（Ｘ軸方向）に傾斜した方向ＤＲ６から注入される。
これにより、周辺回路領域１Ｃで、サイドウォールスペーサＳＷ３Ａの側面が、ゲート長方向（Ｙ軸方向）を深さ方向とする表面粗さを有する場合でも、ゲート幅方向（Ｘ軸方向）の各位置の間での、ゲート長方向（Ｙ軸方向）におけるｎ＋型半導体領域１２ｄのゲート電極ＧＥ１側の端部位置のばらつきを低減することができる。また、周辺回路領域１Ｃで、サイドウォールスペーサＳＷ３Ｂの側面が、ゲート長方向（Ｙ軸方向）を深さ方向とする表面粗さを有する場合でも、ゲート幅方向（Ｘ軸方向）の各位置の間での、ゲート長方向（Ｙ軸方向）におけるｎ＋型半導体領域１２ｅのゲート電極ＧＥ１側の端部位置のばらつきを低減することができる。
なお、ステップＳ３２は、図１０のステップＳ２２と同様に、リン（Ｐ）からなる不純物イオンＩＭ７を、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｘ軸方向）に傾斜した方向ＤＲ６から注入する工程と、ヒ素（Ａｓ）からなる不純物イオンＩＭ７を、半導体基板１の主面１ａに垂直な方向ＤＲ１から注入する工程と、を含んでもよい。
さらに好適には、実施の形態１で図２４〜図２６を用いて説明したのと同様に、互いに異なる２つの方向から不純物イオンを注入することができる。すなわち、図３５および図３６に示すように、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｘ軸方向）における一方の側に傾斜した方向ＤＲ６から注入する工程と、方向ＤＲ１に対してゲート幅方向（Ｘ軸方向）における一方の側と反対側に傾斜した方向ＤＲ７から注入する工程と、を行うことができる。
これにより、サイドウォールスペーサＳＷ３Ａの側面に形成された凹凸がゲート幅方向（Ｘ軸方向）に垂直な面（ＹＺ面）に対して非対称な形状を有する場合でも、ゲート幅方向の各位置の間での、ゲート長方向（Ｙ軸方向）におけるｎ＋型半導体領域１２ｄのゲート電極ＧＥ１側の端部位置のばらつきを低減することができる。また、サイドウォールスペーサＳＷ３Ｂの側面に形成された凹凸がゲート幅方向（Ｘ軸方向）に垂直な面（ＹＺ面）に対して非対称な形状を有する場合でも、ゲート幅方向の各位置の間での、ゲート長方向（Ｙ軸方向）におけるｎ＋型半導体領域１２ｅのゲート電極ＧＥ１側の端部位置のばらつきを低減することができる。
なお、方向ＤＲ６と方向ＤＲ１とのなす角度を、図２５を用いて説明した方向ＤＲ２と方向ＤＲ１とのなす角度θ１と同様にすることができ、方向ＤＲ７と方向ＤＲ１とのなす角度を、図２６を用いて説明した方向ＤＲ３と方向ＤＲ１とのなす角度θ２と同様にすることができる。
このステップＳ１３では、次に、図１０のステップＳ２２と同様の工程を行って、図３７に示すように、メモリセル領域１Ａで、ｐ型ウェルＰＷ１に、不純物イオンを注入する（図３１のステップＳ３３）。
その後、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃ、１１ｄおよび１１ｅ、ならびに、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。これにより、図３８に示すように、メモリセル領域１Ａで、不揮発性メモリとしてのメモリセルＭＣＡおよびＭＣＢが形成され、周辺回路領域１Ｂおよび１Ｃの各々で、ＭＩＳＦＥＴＱ１が形成される。
なお、メモリセル領域１Ａにおいて不純物イオンを注入する工程、周辺回路領域１Ｂにおいて不純物イオンを注入する工程、ならびに、周辺回路領域１Ｃにおいて不純物イオンを注入する工程を、いずれの順番で行ってもよい。
その後、実施の形態１と同様に、図９のステップＳ１４〜図９のステップＳ１６を行うことにより、本実施の形態２の半導体装置が製造される。
＜周辺回路領域におけるｎ＋型半導体領域の端部位置について＞
次に、周辺回路領域１Ｂにおいて、サイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂの各々の側面が、ゲート長方向を深さ方向とする表面粗さを有する場合における、ｎ＋型半導体領域１２ｄのゲート電極ＧＥ１側の端部位置について、実施の形態１の半導体装置の製造方法と対比しながら説明する。なお、以下では説明は省略するが、周辺回路領域１Ｃにおいても、同様である。
図３９は、実施の形態１の半導体装置の製造工程中の要部平面図である。図４０は、実施の形態２の半導体装置の製造工程中の要部平面図である。図３９および図４０は、ゲート電極ＧＥ１の周辺を拡大して示している。また、図３９では、不純物イオンＩＭ４が注入される領域にハッチングを付し、図４０では、不純物イオンＩＭ６が注入される領域にハッチングを付している。
実施の形態１の半導体装置の製造工程では、図９のステップＳ１３に相当する工程の一部であって、図２２を用いて説明した工程に相当する工程を行う際に、不純物イオンＩＭ４を、半導体基板１の主面１ａに垂直な方向ＤＲ１から注入する。
このような場合、図３９に示すように、サイドウォールスペーサＳＷ３Ａの側面が平坦でなく、ゲート長方向（Ｘ軸方向）を深さ方向とする凹部ＣＣ３が形成されている場合には、不純物イオンＩＭ４は、平面視において、凹部ＣＣ３と重なる部分ＰＲ３のｐ型ウェルＰＷ２、すなわちｎ−型半導体領域１１ｄにも、注入される。また、サイドウォールスペーサＳＷ３Ｂの側面が平坦でなく、ゲート長方向（Ｘ軸方向）を深さ方向とする凹部ＣＣ４が形成されている場合には、不純物イオンＩＭ４は、平面視において、凹部ＣＣ４と重なる部分ＰＲ４のｐ型ウェルＰＷ２、すなわちｎ−型半導体領域１１ｅにも、注入される。
図３９に示すように、例えば、ゲート長方向（Ｘ軸方向）において、凹部ＣＣ３と凹部ＣＣ４とが対向し、凸部ＣＶ３と凸部ＣＶ４とが対向している場合を考える。ここで、凹部ＣＣ３と凹部ＣＣ４とが対向し、ゲート長が局所的に短くなっている領域を、領域ＲＳ３と称し、凸部ＣＶ３と凸部ＣＶ４とが対向し、ゲート長が局所的に長くなっている領域を、領域ＲＳ４と称する。また、領域ＲＳ３における、ｎ＋型半導体領域１２ｄとｎ＋型半導体領域１２ｅとの間のゲート長方向（Ｘ軸方向）における距離を、距離ＤＳ３とし、領域ＲＳ４における、ｎ＋型半導体領域１２ｄとｎ＋型半導体領域１２ｅとの間のゲート長方向（Ｘ軸方向）における距離を、距離ＤＳ４とする。このような場合、実施の形態１では、距離ＤＳ３は、距離ＤＳ４よりも小さくなる。
一方、本実施の形態２の半導体装置の製造工程では、図３３および図３４を用いて説明した工程（図３１のステップＳ３１）を行う際に、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向（Ｙ軸方向）に傾斜した方向ＤＲ４から不純物イオンＩＭ６を注入する。
図４０に示すように、サイドウォールスペーサＳＷ３Ａの側面が平坦でなく、ゲート長方向（Ｘ軸方向）を深さ方向とする凹部ＣＣ３が形成されている場合には、不純物イオンＩＭ６は、平面視において、凹部ＣＣ３と重なる部分ＰＲ３のｐ型ウェルＰＷ２、すなわちｎ−型半導体領域１１ｄには、注入されない。また、サイドウォールスペーサＳＷ３Ｂの側面が平坦でなく、ゲート長方向（Ｘ軸方向）を深さ方向とする凹部ＣＣ４が形成されている場合には、不純物イオンＩＭ６は、平面視において、凹部ＣＣ４と重なる部分ＰＲ４のｐ型ウェルＰＷ２、すなわちｎ−型半導体領域１１ｅには、注入されない。
図３９と同様に、図４０に示すように、ゲート長方向（Ｘ軸方向）において、凹部ＣＣ３と凹部ＣＣ４とが対向し、ゲート長が局所的に短くなっている領域を、領域ＲＳ３とし、ゲート長方向（Ｘ軸方向）において、凸部ＣＶ３と凸部ＣＶ４とが対向し、ゲート長が局所的に長くなっている領域を、領域ＲＳ４とする。また、領域ＲＳ３における、ｎ＋型半導体領域１２ｄとｎ＋型半導体領域１２ｅとの間のゲート長方向（Ｘ軸方向）における距離を、距離ＤＳ３とし、領域ＲＳ４における、ｎ＋型半導体領域１２ｄとｎ＋型半導体領域１２ｅとの間のゲート長方向（Ｘ軸方向）における距離を、距離ＤＳ４とする。このような場合、本実施の形態２では、距離ＤＳ３を、距離ＤＳ４と等しくすることができる。すなわち、本実施の形態２では、周辺回路領域１Ｂにおいても、ゲート幅方向（Ｙ軸方向）に傾斜した方向ＤＲ４から不純物イオンを注入することにより、サイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂの側面の表面粗さの影響を、ｎ＋型半導体領域１２ｄおよび１２ｅの端部位置に及ぼさないようにすることができる。
これにより、例えば図４０に示した領域ＲＳ３など、ゲート長が局所的に短くなっている領域でも、ｎ＋型半導体領域１２ｄとｎ＋型半導体領域１２ｅとの距離、すなわち実効的なゲート長が局所的に短くなることを防止または抑制することができる。そのため、ＭＩＳＦＥＴＱ１（図３８参照）において、実効的なゲート長の短縮に伴ってパンチスルーが発生しやすくなるという短チャネル効果を、抑制することができる。したがって、複数のＭＩＳＦＥＴＱ１の間における閾値電圧のばらつきを低減することができる。
また、本実施の形態２では、ステップＳ１３は、平面視において、Ｙ軸方向に延在するゲート電極ＧＥ１の両側に位置するｐ型ウェルＰＷ２に不純物イオンを注入するステップＳ３１と、平面視において、Ｘ軸方向に延在するゲート電極ＧＥ１の両側に位置するｐ型ウェルＰＷ２に不純物イオンを注入するステップＳ３２と、を含む。
ステップＳ３１およびステップＳ３２の各々は、平面視においてゲート電極ＧＥ１が延在する方向が異なる複数の領域のそれぞれにおいて、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してそれぞれの領域におけるゲート幅方向に傾斜した方向から不純物イオンを注入するものである。不純物イオンが注入される領域では、不純物イオンを注入する方向を半導体基板１の主面１ａに投影した方向が、ゲート電極ＧＥ１が延在する方向に平行である。一方、不純物イオンが注入される領域以外の領域、すなわち、不純物イオンを注入する方向を半導体基板１の主面１ａに投影した方向と交差する方向にゲート電極ＧＥ１が延在する領域では、半導体基板１の主面１ａがレジスト膜で覆われる。
これにより、ある方向に延在するゲート電極ＧＥ１が配置された領域と、その方向と交差する方向に延在するゲート電極ＧＥ１が配置された領域と、のいずれの領域においても、ゲート長方向におけるｎ＋型半導体領域１２ｄとｎ＋型半導体領域１２ｅとの距離が、局所的に短くなることを防止または抑制することができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態２でも、実施の形態１と同様に、スプリットゲート型のメモリセルＭＣＡを備えた半導体装置の製造工程において、半導体基板１上に形成された制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡをマスクとして、半導体基板１の主面１ａに垂直な方向ＤＲ１から、ｎ型の不純物イオンを注入する。その後、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡ、サイドウォールスペーサＳＷ１ＡおよびＳＷ２Ａをマスクとして、半導体基板１の主面１ａに垂直な方向ＤＲ１に対して傾斜した方向ＤＲ２から、ｎ型の不純物イオンＩＭ５を注入する。
これにより、メモリセルＭＣＡにおいて、ゲート長方向におけるｎ＋型半導体領域１２ａとｎ＋型半導体領域１２ｂとの距離が、局所的に短くなることを防止または抑制することができるなど、実施の形態１と同様の効果を有する。
一方、本実施の形態２では、実施の形態１と異なり、周辺回路領域１Ｂにおいても、ゲート電極ＧＥ１、ならびに、サイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂをマスクとして、半導体基板１の主面１ａに垂直な方向ＤＲ１に対してゲート幅方向に傾斜した方向ＤＲ４から、ｎ型の不純物イオンＩＭ６を注入する。
これにより、サイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂの側面の表面粗さの影響を、ｎ＋型半導体領域１２ｄおよび１２ｅの端部位置に及ぼさないようにすることができる。すなわち、ＭＩＳＦＥＴＱ１において、サイドウォールスペーサＳＷ３ＡおよびＳＷ３Ｂの側面が表面粗さを有する場合でも、ゲート長方向におけるｎ＋型半導体領域１２ｄとｎ＋型半導体領域１２ｅとの間の距離が、局所的に短くなることを防止または抑制することができ、短チャネル効果を抑制することができる。そのため、周辺回路領域１Ｂに形成された複数のＭＩＳＦＥＴＱ１における閾値電圧のばらつきを低減することができる。
なお、本実施の形態２では、ＭＩＳＦＥＴで、ゲート電極の側面に形成されたサイドウォールに自己整合してソース領域またはドレイン領域を形成する際に、半導体基板の主面に垂直な方向に対してゲート幅方向に傾斜した方向から不純物イオンを注入する例について説明した。同様に、ＭＩＳＦＥＴと類似した構造を有するフローティング型のメモリセルで、ゲート電極の側面に形成されたサイドウォールに自己整合してソース領域またはドレイン領域を形成する際にも、半導体基板の主面に垂直な方向に対してゲート幅方向に傾斜した方向から不純物イオンを注入することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体基板
１ａ 主面
１Ａ メモリセル領域
１Ｂ、１Ｃ 周辺回路領域
２ 素子分離膜
３、５、１３、１５ 絶縁膜
４、６ 導電膜
５ａ、５ｃ 酸化シリコン膜
５ｂ 窒化シリコン膜
１１ａ〜１１ｅ ｎ−型半導体領域
１２ａ〜１２ｅ ｎ＋型半導体領域
１４ 金属シリサイド層
１６ 層間絶縁膜
ＡＲ１〜ＡＲ３ 活性領域
ＣＣ１〜ＣＣ４ 凹部
ＣＧＡ、ＣＧＢ 制御ゲート電極
ＣＨＰ 素子領域
ＣＴＡ、ＣＴＢ 制御トランジスタ
ＣＶ１〜ＣＶ４ 凸部
ＤＲ１〜ＤＲ７ 方向
ＤＳ１〜ＤＳ４ 距離
ＧＥ１ ゲート電極
ＧＩ１Ａ、ＧＩ１Ｂ、ＧＩ２Ａ、ＧＩ２Ｂ、ＧＩ３ ゲート絶縁膜
ＩＭ１〜ＩＭ８ 不純物イオン
ＩＲ１、ＩＲ２ 素子分離領域
ＭＣＡ、ＭＣＢ メモリセル
ＭＤ、ＭＳ 半導体領域
ＭＧＡ、ＭＧＢ メモリゲート電極
ＭＴＡ、ＭＴＢ メモリトランジスタ
ＯＰ１、ＯＰ２、ＯＰ２Ａ、ＯＰ２Ｂ 開口部
ＰＧ１〜ＰＧ３ プラグ
ＰＲ１〜ＰＲ４ 部分
ＰＷ１、ＰＷ２ ｐ型ウェル
Ｑ１ ＭＩＳＦＥＴ
ＲＦ１〜ＲＦ７ レジスト膜
ＲＰ１〜ＲＰ７ レジストパターン
ＲＳ１〜ＲＳ４ 領域
ＳＰ１ スペーサ
ＳＳ０Ａ、ＳＳ０Ｂ、ＳＳ１Ａ、ＳＳ１Ｂ 側面
ＳＳ２Ａ、ＳＳ２Ｂ、ＳＳ３Ａ、ＳＳ３Ｂ 側面
ＳＷ１Ａ、ＳＷ１Ｂ、ＳＷ２Ａ、ＳＷ２Ｂ サイドウォールスペーサ
ＳＷ３Ａ、ＳＷ３Ｂ サイドウォールスペーサ
Ｖｂ、Ｖｃｇ、Ｖｄ、Ｖｍｇ、Ｖｓ 電圧

Claims (13)

  1. （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板の第１主面上に、平面視において第３方向に延在するように、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
    （ｃ）前記半導体基板の前記第１主面、および、前記第１ゲート電極の表面に、内部に電荷蓄積部を有する第１絶縁膜を形成する工程、
    （ｄ）前記第１絶縁膜上に、第１導電膜を形成する工程、
    （ｅ）前記第１導電膜をエッチバックすることにより、平面視において前記第３方向と直交する第４方向における前記第１ゲート電極の第１側面に前記第１絶縁膜を介して前記第１導電膜を残して、前記第３方向に延在する第２ゲート電極を形成する工程、
    （ｆ）前記第２ゲート電極で覆われていない部分の前記第１絶縁膜を除去し、前記第２ゲート電極と前記半導体基板との間、および、前記第１ゲート電極と前記第２ゲート電極との間に、前記第１絶縁膜を残す工程、
    （ｇ）前記（ｆ）工程の後、前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記半導体基板に、前記半導体基板の前記第１主面に垂直な第１方向から第１導電型の第１不純物イオンを注入する工程、
    （ｈ）前記（ｇ）工程の後、前記第１ゲート電極の前記第１側面と反対側の第２側面に、第２絶縁膜からなる第１サイドウォールスペーサを形成し、前記第２ゲート電極の前記第１ゲート電極側と反対側の第３側面に、第３絶縁膜からなる第２サイドウォールスペーサを形成する工程、
    （ｉ）前記第１ゲート電極、前記第２ゲート電極、前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサをマスクとして、前記半導体基板に、リンからなる第２不純物イオンを、前記第１方向に対して前記第３方向に傾斜した第２方向から注入し、ヒ素からなる第３不純物イオンを、前記第１方向から注入する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｉ）工程は、
    （ｉ１）前記第１方向に対して前記第３方向における第２の側に傾斜した前記第２方向から前記第２不純物イオンを注入する工程、
    （ｉ２）前記第１方向に対して前記第３方向における前記第２の側と反対側に傾斜した第５方向から前記第２不純物イオンを注入する工程、
    を含む、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記半導体基板の前記第１主面の第１領域で、前記第１ゲート電極を形成し、
    前記（ｃ）工程では、前記第１領域で、前記第１絶縁膜を形成し、
    前記（ｇ）工程では、前記第１領域で、前記第１不純物イオンを注入し、
    前記（ｉ）工程では、前記第１領域で、前記第２不純物イオンを注入し、
    前記半導体装置の製造方法は、さらに、
    （ｊ）前記半導体基板の前記第１主面の第２領域で、前記半導体基板の前記第１主面上に、第２ゲート絶縁膜を介して第３ゲート電極を形成する工程、
    （ｋ）前記第２領域で、前記第３ゲート電極をマスクとして、前記半導体基板に第２導電型の第４不純物イオンを注入する工程、
    （ｌ）前記（ｋ）工程の後、前記第３ゲート電極の第４側面に、第４絶縁膜からなる第３サイドウォールスペーサを形成し、前記第３ゲート電極の前記第４側面と反対側の第５側面に、第５絶縁膜からなる第４サイドウォールスペーサを形成する工程、
    （ｍ）前記第２領域で、前記第３ゲート電極、前記第３サイドウォールスペーサおよび前記第４サイドウォールスペーサをマスクとして、前記半導体基板に前記第２導電型の第５不純物イオンを注入する工程、
    を有し、
    前記（ｋ）工程では、前記第１方向から前記第４不純物イオンを注入する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｍ）工程では、前記第１方向から前記第５不純物イオンを注入する、半導体装置の製造方法。
  5. 請求項３記載の半導体装置の製造方法において、
    前記（ｊ）工程では、平面視において第６方向に延在する前記第３ゲート電極を形成し、
    前記（ｍ）工程では、前記第１方向に対して前記第６方向に傾斜した第７方向から前記第５不純物イオンを注入する、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記（ｍ）工程は、
    （ｍ１）前記第１方向に対して前記第６方向における第３の側に傾斜した前記第７方向から前記第５不純物イオンを注入する工程、
    （ｍ２）前記第１方向に対して前記第６方向における前記第３の側と反対側に傾斜した第８方向から前記第５不純物イオンを注入する工程、
    を含む、半導体装置の製造方法。
  7. 請求項５記載の半導体装置の製造方法において、
    （ｎ）前記半導体基板の前記第１主面の第３領域で、前記半導体基板の前記第１主面上に、第３ゲート絶縁膜を介して第４ゲート電極を形成する工程、
    （ｏ）前記第３領域で、前記第４ゲート電極をマスクとして、前記半導体基板に第３導電型の第６不純物イオンを注入する工程、
    （ｐ）前記（ｏ）工程の後、前記第４ゲート電極の第６側面に、第６絶縁膜からなる第５サイドウォールスペーサを形成し、前記第４ゲート電極の前記第６側面と反対側の第７側面に、第７絶縁膜からなる第６サイドウォールスペーサを形成する工程、
    （ｑ）前記第３領域で、前記第４ゲート電極、前記第５サイドウォールスペーサおよび前記第６サイドウォールスペーサをマスクとして、前記半導体基板に前記第３導電型の第７不純物イオンを注入する工程、
    を有し、
    前記（ｎ）工程では、平面視において前記第６方向と交差する第９方向に延在する前記第４ゲート電極を形成し、
    前記（ｍ）工程は、
    （ｍ３）前記（ｐ）工程の後、前記第３領域で、前記半導体基板の前記第１主面を覆うように、第１マスク膜を形成する工程、
    （ｍ４）前記第３領域における前記半導体基板の前記第１主面が前記第１マスク膜に覆われた状態で、前記第２領域で、前記第３ゲート電極、前記第３サイドウォールスペーサおよび前記第４サイドウォールスペーサをマスクとして、前記半導体基板に前記第５不純物イオンを注入する工程、
    を含み、
    前記（ｑ）工程は、
    （ｑ１）前記（ｌ）工程の後、前記第２領域で、前記半導体基板の前記第１主面を覆うように、第２マスク膜を形成する工程、
    （ｑ２）前記第２領域における前記半導体基板の前記第１主面が前記第２マスク膜に覆われた状態で、前記第３領域で、前記第４ゲート電極、前記第５サイドウォールスペーサおよび前記第６サイドウォールスペーサをマスクとして、前記半導体基板に前記第７不純物イオンを注入する工程、
    を含み、
    前記（ｑ２）工程では、前記第１方向に対して前記第９方向に傾斜した第１０方向から前記第７不純物イオンを注入する、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｑ２）工程は、
    （ｑ３）前記第１方向に対して前記第９方向における第４の側に傾斜した前記第１０方向から前記第７不純物イオンを注入する工程、
    （ｑ４）前記第１方向に対して前記第９方向における前記第４の側と反対側に傾斜した第１１方向から前記第７不純物イオンを注入する工程、
    を含む、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程では、前記第１主面に形成された、前記第１導電型とは反対の第４導電型の第１半導体領域を有する前記半導体基板を用意し、
    前記（ｂ）工程では、前記第１半導体領域上に、前記第１ゲート絶縁膜を介して前記第１ゲート電極を形成し、
    前記（ｇ）工程では、前記第１ゲート電極を挟んで前記第２ゲート電極と反対側に位置する部分の前記第１半導体領域の上層部に、前記第１導電型の第２半導体領域を形成し、前記第２ゲート電極を挟んで前記第１ゲート電極と反対側に位置する部分の前記第１半導体領域の上層部に、前記第１導電型の第３半導体領域を形成し、
    前記（ｉ）工程では、前記第１サイドウォールスペーサを挟んで前記第１ゲート電極と反対側に位置する部分の前記第１半導体領域の上層部に、前記第１導電型の第４半導体領域を形成し、前記第２サイドウォールスペーサを挟んで前記第２ゲート電極と反対側に位置する部分の前記第１半導体領域の上層部に、前記第１導電型の第５半導体領域を形成し、
    前記第４半導体領域は、前記第２半導体領域に接触し、
    前記第５半導体領域は、前記第３半導体領域に接触し、
    前記第４半導体領域における前記第１導電型の不純物濃度は、前記第２半導体領域における前記第１導電型の不純物濃度よりも高く、
    前記第５半導体領域における前記第１導電型の不純物濃度は、前記第３半導体領域における前記第１導電型の不純物濃度よりも高い、半導体装置の製造方法。
  10. 請求項３記載の半導体装置の製造方法において、
    前記（ａ）工程では、前記第２領域で前記第１主面に形成された、前記第２導電型とは反対の第５導電型の第６半導体領域を有する前記半導体基板を用意し、
    前記（ｊ）工程では、前記第６半導体領域上に、前記第２ゲート絶縁膜を介して前記第３ゲート電極を形成し、
    前記（ｋ）工程では、前記第３ゲート電極の第５の側に位置する部分の前記第６半導体領域の上層部に、前記第２導電型の第７半導体領域を形成し、前記第３ゲート電極の前記第５の側と反対側に位置する部分の前記第６半導体領域の上層部に、前記第２導電型の第８半導体領域を形成し、
    前記（ｍ）工程では、前記第３サイドウォールスペーサを挟んで前記第３ゲート電極と反対側に位置する部分の前記第６半導体領域の上層部に、前記第２導電型の第９半導体領域を形成し、前記第４サイドウォールスペーサを挟んで前記第３ゲート電極と反対側に位置する部分の前記第６半導体領域の上層部に、前記第２導電型の第１０半導体領域を形成し、
    前記第９半導体領域は、前記第７半導体領域に接触し、
    前記第１０半導体領域は、前記第８半導体領域に接触し、
    前記第９半導体領域における前記第２導電型の不純物濃度は、前記第７半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記第１０半導体領域における前記第２導電型の不純物濃度は、前記第８半導体領域における前記第２導電型の不純物濃度よりも高い、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第２ゲート電極と前記半導体基板との間、および、前記第１ゲート電極と前記第２ゲート電極との間に残された部分の前記第１絶縁膜からなる第４ゲート絶縁膜を形成する、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の第１窒化シリコン膜と、前記第１窒化シリコン膜上の第２酸化シリコン膜と、を含み、
    前記（ｃ）工程は、
    （ｃ１）前記半導体基板の前記第１主面、および、前記第１ゲート電極の表面に、前記第１酸化シリコン膜を形成する工程、
    （ｃ２）前記第１酸化シリコン膜上に、前記第１窒化シリコン膜を形成する工程、
    （ｃ３）前記第１窒化シリコン膜上に、前記第２酸化シリコン膜を形成する工程、
    を含む、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記半導体装置は、不揮発性メモリを有し、
    前記不揮発性メモリは、前記第１ゲート電極と前記第２ゲート電極とにより形成される、半導体装置の製造方法。
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