JP2021068732A - 半導体装置の製造方法 - Google Patents

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卓也 丸山
隆弘 丸山
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Abstract

【課題】半導体装置の特性を高める。【解決手段】半導体装置の製造方法は、（ａ）ゲート絶縁膜を介して、半導体基板上に制御ゲート電極用のゲート構造体を形成する工程と、（ｂ）ゲート構造体の第１側面、第２側面および上面を覆うように、半導体基板上に電荷蓄積膜を形成する工程と、（ｃ）電荷蓄積膜上にメモリゲート電極用の第１導電膜を形成する工程と、（ｄ）半導体基板上において、電荷蓄積膜および第１導電膜がこの順番でゲート構造体の第１側面および第２側面上に残るように、電荷蓄積膜の一部と第１導電膜の一部とを除去して、メモリゲート電極を形成する工程と、（ｅ）半導体基板の一部がゲート構造体から露出するように、ゲート構造体のうち、第１側面および第２側面から離間した部分を除去する工程と、を含む。【選択図】図８

Description

本発明は、半導体装置の製造方法に関し、例えば、メモリ素子を有する半導体装置の製造方法に関する。
電気的に書込み・消去が可能なフラッシュメモリを有する半導体装置が知られている。たとえば、当該フラッシュメモリは、半導体基板、制御ゲート電極、メモリゲート電極および電荷蓄積膜を有する（例えば、特許文献１参照）。上記制御ゲート電極および上記メモリゲート電極は、上記半導体基板上に形成されている。上記電荷蓄積膜は、上記制御ゲート電極および上記半導体基板と、上記メモリゲート電極との間に形成されている。上記フラッシュメモリの書込み・消去は、電荷蓄積膜に電荷を注入することによって、または電荷蓄積膜から電荷を引き抜くことによって行われる。
特許文献１に記載の半導体装置の製造方法は、（ａ）上記半導体基板上に上記制御ゲート電極を形成する工程と、（ｂ）上記制御ゲート電極の第１側面、第２側面および上面を覆うように上記電荷蓄積膜を上記半導体基板上に形成する工程と、（ｃ）上記電荷蓄積膜上に上記メモリゲート電極用の導電膜を形成する工程と、（ｄ）上記制御ゲート電極の上記第１側面上に上記電荷蓄積膜および上記導電膜がこの順番で残るように、上記制御ゲート電極の上記第２側面および上記上面上に形成された上記電荷蓄積膜および上記導電膜を除去する工程と、を含む。
特開２０１５−０５３４７４号公報
特許文献１に記載の半導体装置の製造方法では、上記（ｂ）工程において、上記電荷蓄積膜が上記制御ゲート電極の上記第２側面上に一度形成された後に、上記（ｄ）工程において、上記電荷蓄積膜が上記第２側面上から除去される。製造条件によっては、上記電荷蓄積膜が上記第２側面上から十分に除去されず、上記第２側面上に上記電荷蓄積膜の残存物が残存することがある。この残存物は、上記（ｄ）工程後の工程において、異物の原因となる。結果として、半導体装置の所望の特性が得られないことがある。このように、従来の半導体装置の製造方法では、半導体装置の特性を高める観点から改善の余地がある。
実施の形態の課題は、半導体装置の特性を高めることである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
実施の形態に係る半導体装置の製造方法は、下記（ａ）〜（ｅ）を含む。（ａ）では、ゲート絶縁膜を介して、半導体基板上に制御ゲート電極用のゲート構造体を形成する。（ｂ）では、上記ゲート構造体の第１側面、第２側面および上面を覆うように、上記半導体基板上に電荷蓄積膜を形成する。（ｃ）では、上記電荷蓄積膜上にメモリゲート電極用の第１導電膜を形成する。（ｄ）では、上記半導体基板上において、上記電荷蓄積膜および上記第１導電膜がこの順番で上記ゲート構造体の上記第１側面および上記第２側面上に残るように、上記電荷蓄積膜の一部と上記第１導電膜の一部とを除去して、メモリゲート電極を形成する。（ｅ）では、上記半導体基板の一部が上記ゲート構造体から露出するように、上記ゲート構造体のうち、上記第１側面および上記第２側面から離間した部分を除去する。
実施の形態によれば、半導体装置の特性を高めることができる。
図１は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図３は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図４は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図５は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図６は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図７は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図８は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図９は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図１０は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図１１は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図１２は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図１３は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図１４は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図１５は、実施の形態１に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図１６は、比較例に係る半導体装置の製造方法における、電荷蓄積膜の形成工程を示す断面図である。 図１７は、比較例に係る半導体装置の製造方法において、電荷蓄積膜を除去した後の状態を示す断面図である。 図１８は、実施の形態１の変形例に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図１９は、実施の形態１の変形例に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２０は、実施の形態１の変形例に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２１は、実施の形態１の変形例に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２２は、実施の形態１の変形例に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２３は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２４は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２５は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２６は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２７は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２８は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図２９は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図３０は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図３１は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図３２は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。 図３３は、実施の形態２に係る半導体装置の製造方法に含まれる各工程の一例を示す断面図である。
以下、実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。各実施の形態および変形例の少なくとも一部は、互いに任意に組み合わされてもよい。さらに、断面図は、端面図として示されている場合もある。
［実施の形態１］
（半導体装置の製造方法）
実施の形態１に係る半導体装置ＳＤ１の製造方法の一例について説明する。図１〜図１５は、半導体装置ＳＤ１の製造方法に含まれる各工程の一例を示す断面図である。
実施の形態１に係る半導体装置ＳＤ１の製造方法は、１．ゲート構造体ＧＳ１の形成工程と、２．電荷蓄積膜ＣＳＦの形成工程と、３．メモリゲート電極ＭＧ用の導電膜ＣＦｍｇの形成工程と、４．メモリゲート電極ＭＧの形成工程と、５．ゲート構造体ＧＳ１の一部の除去工程と、６．第１不純物領域ＩＰＲ１の形成工程と、７．サイドウォールＳＷの形成工程と、８．第２不純物領域ＩＰＲ２の形成工程と、９．多層配線層の形成工程と、を含む。
１．ゲート構造体ＧＳ１の形成
ゲート構造体ＧＳ１の形成工程は、（１）半導体基板ＳＳの準備工程と、（２）積層膜ＳＦの形成工程と、（３）第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２の形成工程と、（４）犠牲層ＳＣＬの形成工程と、を含む。
（１）半導体基板ＳＳの準備
まず、図１に示されるように、半導体基板ＳＳを準備し、半導体基板ＳＳ上にゲート絶縁膜ＧＩＦを形成する。半導体基板ＳＳは、例えば、１Ωｃｍ以上かつ１０Ωｃｍ以下の比抵抗を有する単結晶シリコン基板である。半導体基板ＳＳは、例えば、ｐ型不純物を含む不純物領域を有する。ｐ型不純物の例には、ホウ素（Ｂ）およびアルミニウム（Ａｌ）が含まれる。なお、特に図示しないが、半導体基板ＳＳ内には、あらかじめ素子分離用の絶縁膜が形成されていてもよい。
ゲート絶縁膜ＧＩＦの形成方法は、例えば、熱酸化法である。ゲート絶縁膜ＧＩＦは、例えば、半導体基板ＳＳの主面を熱酸化することで形成される。ゲート絶縁膜ＧＩＦの材料は、例えば、酸化シリコンである。なお、ゲート絶縁膜ＧＩＦは、制御ゲート電極ＣＧ用のゲート絶縁膜である。
（２）積層膜ＳＦの形成
次いで、ゲート絶縁膜ＧＩＦ上に制御ゲート電極ＣＧ用の導電膜ＣＦｃｇと、キャップ絶縁膜ＣＩＦがこの順番で積層された積層膜ＳＦを形成する。
導電膜ＣＦｃｇの形成方法は、例えば、ＣＶＤ（chemical vaper deposition）法である。導電膜ＣＦｃｇの材料は、例えば、ポリシリコンである。導電膜ＣＦｃｇの厚さは、所望の制御ゲート電極ＣＧの厚さに応じて適宜調整される。たとえば、導電膜ＣＦｃｇの厚さは、４０ｎｍ以上かつ１００ｎｍ以下である。
キャップ絶縁膜ＣＩＦの形成方法は、例えば、ＣＶＤ法である。キャップ絶縁膜ＣＩＦの材料の例には、酸化シリコンおよび窒化シリコンが含まれる。キャップ絶縁膜ＣＩＦは、単層膜であってもよいし、二層以上の積層膜であってもよい。キャップ絶縁膜ＣＩＦの厚さは、メモリゲート電極ＭＧの所望の厚さに応じて調整され得る。キャップ絶縁膜ＣＩＦの厚さは、例えば、２０ｎｍ以上かつ１００ｎｍ以下であることが好ましい。
（３）第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２の形成
次いで、図３に示されるように、積層膜ＳＦの一部を除去して、第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２を形成する。より具体的には、少なくとも、キャップ絶縁膜ＣＩＦの一部と導電膜ＣＦｃｇの一部とを除去する。これにより、制御ゲート電極ＣＧが形成される。積層膜ＳＦは、例えば、フォトリソグラフィ法およびエッチング法によって除去される。
このとき、複数の第１ゲート構造部ＧＳＰ１と、複数の第２ゲート構造部ＧＳＰ２とは、交互に繰り返し配列されるように形成される。図３では、一対の第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２が、主として示されている。
第１ゲート構造部ＧＳＰ１は、互いに反対側に位置する第１側面ＳＦ１および第３側面ＳＦ３と、第１上面ＴＳ１とを有する。第２ゲート構造部ＧＳＰ２は、互いに反対側に位置する第２側面ＳＦ２および第４側面ＳＦ４と、第２上面ＴＳ２とを有する。第１ゲート構造部ＧＳＰ１の第３側面ＳＦ３と、第２ゲート構造部ＧＳＰ２の第４側面ＳＦ４とは、互いに対向している。
第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２の延在方向に直交する断面において、互いに隣り合う第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２の間には、開口部が形成されている。実施の形態１では、図３に示されるように、第１開口部ＯＰ１および第２開口部ＯＰ２は、第１ゲート構造部ＧＳＰ１を挟むように形成されている。第２開口部ＯＰ２および第３開口部ＯＰ３は、第２ゲート構造部ＧＳＰ２を挟むように形成されている。第１開口部ＯＰ１内には、第１ゲート構造部ＧＳＰ１の第１側面ＳＦ１が露出している。第２開口部ＯＰ２内には、第１ゲート構造部ＧＳＰ１の第３側面ＳＦ３と、第２ゲート構造部ＧＳＰ２の第４側面ＳＦ４とが露出している。すなわち、第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２は、第２開口部ＯＰ２を介して互いに離間している。また、第３開口部ＯＰ３内には、第２ゲート構造部ＧＳＰ２の第２側面ＳＦ２が露出している。
ゲート絶縁膜ＧＩＦは、本工程において、除去されてもよいし、除去されなくてもよい。すなわち、第１開口部ＯＰ１、第２開口部ＯＰ２および第３開口部ＯＰ３のそれぞれの内部には、ゲート絶縁膜ＧＩＦが露出していてもよいし、半導体基板ＳＳが露出していてもよい。実施の形態１では、制御ゲート電極ＣＧから露出しているゲート絶縁膜ＧＩＦは除去される。すなわち、第１開口部ＯＰ１、第２開口部ＯＰ２および第３開口部ＯＰ３のそれぞれの内部には、半導体基板ＳＳの一部が露出している。
（４）犠牲層ＳＣＬの形成
次いで、図４および図５に示されるように、少なくとも、第２開口部ＯＰ２内を埋めるように、半導体基板ＳＳ上に犠牲層ＳＣＬを形成する。詳細については後述するが、実施の形態１では、犠牲層ＳＣＬの形成工程は、（４−１）第１層ＦＬの形成工程と、（４−２）第２層ＳＬの形成工程と、（４−３）研磨工程とを含む。
実施の形態１では、犠牲層ＳＣＬは、第１開口部ＯＰ１、第２開口部ＯＰ２および第３開口部ＯＰ３のそれぞれを埋めるように、半導体基板ＳＳ上に形成される。すなわち、犠牲層ＳＣＬは、第１ゲート構造部ＧＳＰ１の第１側面ＳＦ１、第３側面ＳＦ３および第１上面ＴＳ１と、第２ゲート構造部ＧＳＰ２の第２側面ＳＦ２、第４側面ＳＦ４および第２上面ＴＳ２とを覆うように形成される。犠牲層ＳＣＬは、少なくとも、第２開口部ＯＰ２を満たすように形成されることが好ましい。
犠牲層ＳＣＬは、単層膜であってもよいし、二層以上の積層膜であってもよい。実施の形態１では、犠牲層ＳＣＬは、第１層ＦＬおよび第２層ＳＬを有する積層膜である。前述のとおり、実施の形態１では、犠牲層ＳＣＬの形成工程は、（４−１）第１層ＦＬの形成工程と、（４−２）第２層ＳＬの形成工程と、（４−３）パターニング工程とを含む。
（４−１）第１層ＦＬの形成
まず、図４に示されるように、少なくとも、第２開口部ＯＰ２の内面上に第１層ＦＬを形成する。実施の形態１では、第１層ＦＬは、第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２を覆うように、半導体基板ＳＳ上に形成される。第１層ＦＬの形成方法は、例えば、ＣＶＤ法である。第１層ＦＬの材料および厚さは、少なくとも、第１層ＦＬが第２開口部ＯＰ２の内面を適切に覆うことができればよい。第１層ＦＬの材料の例には、酸化シリコンが含まれる。第１層ＦＬの厚さは、例えば、３ｎｍ以上かつ１０ｎｍ以下である。
（４−２）第２層ＳＬの形成
次いで、図５に示されるように、少なくとも、第２開口部ＯＰ２内を埋めるように第２層ＳＬを第１層ＦＬ上に形成する。実施の形態１では、第２層ＳＬは、第１開口部ＯＰ１、第２開口部ＯＰ２および第３開口部ＯＰ３のそれぞれの内部を埋めるように、かつ第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２を覆うように、第１層ＦＬ上に形成される。第２層ＳＬの形成方法は、例えば、ＣＶＤ法である。第２層ＳＬの材料および厚さは、少なくとも、第２層ＳＬが第２開口部ＯＰ２内を適切に埋めることができればよく、特に限定されない。第２層ＳＬの材料の例には、ポリシリコンが含まれる。第２層ＳＬの厚さは、例えば、１００ｎｍ以上かつ３００ｎｍ以下である。
なお、前述のとおり、犠牲層ＳＣＬは単層でもよい。犠牲層ＳＣＬが単層膜である場合、犠牲層ＳＣＬは、第２層ＳＬである。製造コストを低減する観点から、犠牲層ＳＣＬが単層膜であることが好ましい。後述のパターニング工程において、犠牲層を除去するときに、半導体基板ＳＳへのダメージを抑制する観点から、犠牲層ＳＣＬが積層膜であることが好ましい。
（４−３）パターニング工程
次いで、図６および図７に示されるように、犠牲層ＳＣＬをパターニングする。実施の形態１では、犠牲層ＳＣＬのうち、第２開口部ＯＰ２内に形成された部分が残るように、犠牲層ＳＣＬをパターニングする。すなわち、犠牲層ＳＣＬのうち、少なくとも、第１ゲート構造部ＧＳＰ１の第３側面ＳＦ３と、第２ゲート構造部ＧＳＰ２の第４側面ＳＦ４との上に位置する部分が残るように、犠牲層ＳＣＬの一部を除去する。
実施の形態１では、パターニング工程は、研磨工程と、エッチング工程とを含む。
研磨工程では、図６に示されるように、犠牲層ＳＣＬのうち、第１ゲート構造部ＧＳＰ１の第１上面ＴＳ１より上に位置する部分と、第２ゲート構造部ＧＳＰ２の第２上面ＴＳ２より上に位置する部分と、を研磨する。犠牲層ＳＣＬの研磨方法は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法である。研磨工程の後、第１ゲート構造部ＧＳＰ１の第１上面ＴＳ１および第２ゲート構造部ＧＳＰ２の第２上面ＴＳ２と、犠牲層ＳＣＬの上面とで構成される段差が３０ｎｍ以下であることが好ましい。これにより、上記段差に起因して、形成される高誘電率膜ＨＫＦが厚くなることを抑制できる。後述のとおり、高誘電率膜ＨＫＦが除去されるとき、高誘電率膜ＨＫＦが適切に除去されやすくなる。なお、犠牲層ＳＣＬの上面は、第２開口部ＯＰ２内に位置していてもよいし、第２開口部ＯＰ２外に位置していてもよい。
エッチング工程では、図７に示されるように、犠牲層ＳＣＬのうち、第２開口部ＯＰ２外に位置する部分を除去する。すなわち、犠牲層ＳＣＬのうち、第１開口部ＯＰ１および第３開口部ＯＰ３内に位置する部分がそれぞれ除去される。これにより、第１ゲート構造部ＧＳＰ１の第１側面ＳＦ１は、第１開口部ＯＰ１内に露出され、かつ第２ゲート構造部ＧＳＰ２の第２側面ＳＦ２は、第３開口部ＯＰ３内に露出される。
以上の工程によって、制御ゲート電極ＣＧ用のゲート構造体ＧＳ１がゲート絶縁膜ＧＩＦを介して、半導体基板ＳＳ上に形成される。実施の形態１では、ゲート構造体ＧＳ１は、第１ゲート構造部ＧＳＰ１、犠牲層ＳＣＬおよび第２ゲート構造部ＧＳＰ２を有する。第１ゲート構造部ＧＳＰ１、犠牲層ＳＣＬおよび第２ゲート構造部ＧＳＰ２は、この順番で配置されている。ゲート構造体ＧＳ１において、第１ゲート構造部ＧＳＰ１および犠牲層ＳＣＬは互いに隣接しており、犠牲層ＳＣＬおよび第２ゲート構造部ＧＳＰ２は、互いに隣接している。
２．電荷蓄積膜ＣＳＦの形成
次いで、図８に示されるように、半導体基板ＳＳ上に電荷蓄積膜ＣＳＦを形成する。実施の形態１では、電荷蓄積膜ＣＳＦは、第１絶縁膜ＩＦ１、高誘電率膜ＨＫＦおよび第２絶縁膜ＩＦ２をこの順番で積層することによって形成される。電荷蓄積膜ＣＳＦは、ゲート構造体ＧＳ１を覆うように半導体基板ＳＳ上に形成される。実施の形態１では、電荷蓄積膜ＣＳＦは、第１ゲート構造部ＧＳＰ１の第１側面ＳＦ１および第１上面ＴＳ１と、犠牲層ＳＣＬの上面と、第２ゲート構造部ＧＳＰ２の第２側面ＳＦ２とおよび第２上面ＴＳ２とを覆う。
第１絶縁膜ＩＦ１の形成方法は、例えば、ＩＳＳＧ（In Situ Steam Generation）酸化法、熱酸化法またはＣＶＤ法である。第１絶縁膜ＩＦ１の材料の例には、酸化シリコンが含まれる。
高誘電率膜ＨＫＦの形成方法は、例えば、ＬＰＣＶＤ（Low Pressure CVD）法またはＡＬＤ（Atomic Layer Deposition）法である。高誘電率膜ＨＫＦは、窒化シリコンの誘電率よりも大きい誘電率を有する材料を含む絶縁膜である。高誘電率膜ＨＫＦにおける上記材料は、例えば、ハフニウム（Ｈｆ）である。高誘電率膜ＨＫＦは、例えば、ハフニウムおよび酸素を含む。高誘電率膜ＨＫＦは、例えば、酸化ハフニウム膜またはハフニウムシリケート膜である。
第２絶縁膜ＩＦ２の形成方法は、例えば、ＬＰＣＶＤ法またはＡＬＤ法である。第２絶縁膜ＩＦ２も、窒化シリコンの誘電率よりも大きい誘電率を有する材料を含む絶縁膜である。第２絶縁膜ＩＦ２の材料の例には、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）およびルテチウム（Ｌｕ）が含まれる。
３．メモリゲート電極ＭＧ用の導電膜ＣＦｍｇの形成
次いで、図９に示されるように、電荷蓄積膜ＣＳＦ上にメモリゲート電極ＭＧ用の導電膜ＣＦｍｇを形成する。導電膜ＣＦｍｇの形成方法の例は、導電膜ＣＦｃｇの形成方法の例と同様である。また、導電膜ＣＦｍｇの材料の例は、導電膜ＣＦｃｇの材料の例と同様である。導電膜ＣＦｍｇの材料は、導電膜ＣＦｃｇの材料と同じであってもよいし、異なっていてもよい。
４．メモリゲート電極ＭＧの形成
次いで、図１０に示されるように、電荷蓄積膜ＣＳＦの一部と導電膜ＣＦｍｇの一部とを除去して、メモリゲート電極ＭＧを形成する。より具体的には、半導体基板ＳＳ上において、電荷蓄積膜ＣＳＦおよび導電膜ＣＦｍｇがこの順番でゲート構造体ＧＳ１の第１側面ＳＦ１および第２側面ＳＦ２上に残るようにエッチング処理を行う。これにより、いわゆるサイドウォール形状を有するメモリゲート電極ＭＧが形成される。ここで、サイドウォール形状とは、半導体基板ＳＳの主面から遠い部分と比較して、半導体基板ＳＳの主面に近い部分ほど、半導体基板ＳＳの主面に沿う方向における厚さが大きい形状を意味する。
エッチング処理方法の例には、異方性エッチング法および等方性エッチング法が含まれる。高誘電率膜のエッチングレートを高める観点からは、エッチング処理方法は、異方性エッチング法であることが好ましい。等方性エッチングでは、エッチングレートを高める観点から、高温条件（例えば、数百度程度）であることが好ましい。
また、電荷蓄積膜ＣＳＦのうち、ゲート構造体ＧＳ１の上面上に形成された部分も除去することが好ましい。これにより、ゲート構造体ＧＳ１における犠牲層ＳＣＬの上面が露出される。なお、本工程において、当該部分が除去されない場合、半導体装置ＳＤ１の製造方法は、別途、電荷蓄積膜ＣＳＦのうち、ゲート構造体ＧＳ１の上面上に形成された部分を除去して、犠牲層ＳＣＬの上面を露出させる工程を含んでいてもよい。
さらに、電荷蓄積膜ＣＳＦのうち、半導体基板ＳＳの主面上に位置し、かつメモリゲート電極ＭＧから露出する部分も除去することが好ましい。これにより、半導体基板ＳＳの一部が、メモリゲート電極ＭＧから露出される。なお、本工程において、当該部分が除去されない場合、半導体装置ＳＤ１の製造方法は、別途、電荷蓄積膜ＣＳＦのうち、半導体基板ＳＳの主面上に位置し、かつメモリゲート電極ＭＧから露出する部分を除去する工程を含んでいてもよい。
５．ゲート構造体ＧＳ１の一部の除去
次いで、図１１に示されるように、ゲート構造体ＧＳ１の一部を除去する。より具体的には、半導体基板ＳＳの一部がゲート構造体ＧＳ１から露出するように、ゲート構造体ＧＳ１のうち、第１側面ＳＦ１および第２側面ＳＦ２から離間した部分を除去する。実施の形態１では、犠牲層ＳＣＬが除去される。犠牲層ＳＣＬの除去方法は、例えば、ＣＤＥ（Chemical Dry Etching）法である。
６．第１不純物領域ＩＰＲ１の形成
次いで、図１２に示されるように、イオン注入法によって、半導体基板ＳＳ内に第１不純物領域ＩＰＲ１を形成する。このとき、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＩＦおよびメモリゲート電極ＭＧは、注入マスクとして用いられる。すなわち、第１不純物領域ＩＰＲ１は、平面視において、半導体基板ＳＳのうち、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＩＦおよびメモリゲート電極ＭＧと異なる領域に形成される。第１不純物領域ＩＰＲ１を構成する不純物は、例えば、リン（Ｐ）およびヒ素（Ａｓ）などのｎ型不純物である。
７．サイドウォールＳＷの形成
次いで、図１３に示されるように、制御ゲート電極ＣＧの側面上と、キャップ絶縁膜ＣＩＦの側面上と、メモリゲート電極ＭＧの側面上とにサイドウォールＳＷを形成する。たとえば、ＣＶＤ法によってサイドウォールＳＷの材料からなる絶縁膜を、第１ゲート構造部ＧＳＰ１および第２ゲート構造部ＧＳＰ２を覆うように、半導体基板ＳＳ上に形成した後に、エッチバックによって上記絶縁膜を除去することによって、サイドウォールＳＷは形成され得る。サイドウォールＳＷは、例えば、酸化シリコン膜、窒化シリコン膜またはこれらの積層膜である。
８．第２不純物領域ＩＰＲ２の形成
次いで、図１４に示されるように、イオン注入法によって、半導体基板ＳＳ内に第２不純物領域ＩＰＲ２を形成する。このとき、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＩＦ、メモリゲート電極ＭＧおよびサイドウォールＳＷは、注入マスクとして用いられる。すなわち、第２不純物領域ＩＰＲ２は、平面視において、半導体基板ＳＳのうち、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＩＦ、メモリゲート電極ＭＧおよびサイドウォールＳＷと異なる領域に形成される。第２不純物領域ＩＰＲ２を構成する不純物は、例えば、リン（Ｐ）およびヒ素（Ａｓ）などのｎ型不純物である。第２不純物領域ＩＰＲ２の不純物濃度は、第１不純物領域ＩＰＲ１の不純物濃度より大きいことが好ましい。なお、第１不純物領域ＩＰＲ１は、ＬＤＤ（Lightly Doped Drain）領域に相当する半導体領域である。第２不純物領域ＩＰＲ２は、ソース領域および／またはドレイン領域に相当する半導体領域である。
９．多層配線層の形成
次いで、図１５に示されるように、多層配線層を形成する。多層配線層とは、２つ以上の配線層により構成された層である。多層配線層は、層間絶縁層と、当該層間絶縁層内に形成された配線およびプラグの一方または両方と、を有する層である。当該プラグは、互いに異なる層に形成された２つの配線を電気的に接続する導電体である。
実施の形態１では、多層配線層の形成工程は、（１）第１層間絶縁層ＩＩＬ１の形成工程と、（２）第２層間絶縁層ＩＩＬ２の形成工程と、（３）プラグＰＧの形成工程と、（４）配線ＷＲの形成工程と、が含まれる。
（１）第１層間絶縁層ＩＩＬ１の形成
まず、第１開口部ＯＰ１、第２開口部ＯＰ２および第３開口部ＯＰ３を埋めるように、半導体基板ＳＳ上に第１層間絶縁層ＩＩＬ１を形成する。第１層間絶縁層ＩＩＬ１の形成方法は、例えば、ＣＶＤ法である。第１層間絶縁層ＩＩＬ１の上面は、キャップ絶縁膜ＣＩＦの上面が第１層間絶縁層ＩＩＬ１から露出するように研磨されてもよい。研磨方法は、例えば、ＣＭＰ法である。第１層間絶縁層ＩＩＬ１の材料は、例えば、酸化シリコンである。
なお、第１層間絶縁層ＩＩＬ１の研磨処理は、制御ゲート電極ＣＧの上面が露出するように行われてもよい。この場合、キャップ絶縁膜ＣＩＦと、電荷蓄積膜ＣＳＦの一部（上部）と、メモリゲート電極ＭＧの一部（上部）とが除去される。これにより、例えば、露出した制御ゲート電極ＣＧの上面上にシリサイド層が形成され得る。
（２）第２層間絶縁層ＩＩＬ２の形成
次いで、第１層間絶縁層ＩＩＬ１上に第２層間絶縁層ＩＩＬ２を形成する。第２層間絶縁層ＩＩＬ２の形成方法は、例えば、ＣＶＤ法である。第２層間絶縁層ＩＩＬ２の上面も、研磨されてもよい。第２層間絶縁層ＩＩＬ２の材料は、例えば、酸化シリコンである。
（３）プラグＰＧの形成
次いで、第２不純物領域ＩＰＲ２に達するプラグＰＧを第１層間絶縁層ＩＩＬ１および第２層間絶縁層ＩＩＬ２に形成する。プラグＰＧの形成方法としては、半導体技術におけるプラグの形成方法として公知の方法が採用され得る。プラグＰＧは、例えば、バリアメタル膜と、当該バリアメタル膜上に形成された導電膜とで構成された積層膜である。上記バリアメタル膜の材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料の例には、タングステン（Ｗ）、アルミニウム（Ａｌ）および銅（Ｃｕ）が含まれる。
（４）配線ＷＲの形成
次いで、第２層間絶縁層ＩＩＬ２上に配線ＷＲを形成する。配線ＷＲは、プラグＰＧを介して第２不純物領域ＩＰＲ２と電気的に接続される。配線ＷＲの形成方法としては、半導体技術における配線の形成方法として公知の方法が採用され得る。配線ＷＲは、例えば、アルミニウム配線であってもよいし、銅配線であってもよい。
なお、特に図示しないが、上記多層配線層のうち、第２層間絶縁層ＩＩＬ２より上に位置する配線層は、第２層間絶縁層ＩＩＬ２の形成工程、プラグＰＧの形成工程および配線ＷＲの形成工程と同様にして形成される。
以上により、実施の形態１に係る半導体装置ＳＤ１が形成される。なお、必要に応じて、半導体装置ＳＤ１の製造方法は、シリサイド工程およびダイシング工程などをさらに含んでもよい。
（犠牲層ＳＣＬの作用）
ここで、犠牲層ＳＣＬの作用について説明する。まず、比較のために、犠牲層ＳＣＬの形成工程を含まない、比較用の半導体装置の製造方法について説明する。図１６は、比較用の半導体装置の製造方法における、電荷蓄積膜ＣＳＦの形成工程を示す断面図である。図１７は、比較用の半導体装置の製造方法において、電荷蓄積膜ＣＳＦを除去した後の状態を示す断面図である。
図１６に示されるように、比較用の半導体装置の製造方法において、電荷蓄積膜ＣＳＦの形成工程では、電荷蓄積膜ＣＳＦは、第１ゲート構造部ＧＳＰ１の第３側面ＳＦ３上と、第２ゲート構造部ＧＳＰ２の第４側面ＳＦ４上とにも形成される。次いで、メモリゲート電極ＭＧを形成した後、図１７に示されるように、電荷蓄積膜ＣＳＦが除去される。
図１７に示されるように、第２開口部ＯＰ２内の電荷蓄積膜ＣＳＦが除去される場合、電荷蓄積膜ＣＳＦが完全に除去されず、電荷蓄積膜ＣＳＦの残存物ｒＣＳＦが第２開口部ＯＰ２の内面上に残存することがある。特に、レジストマスクＲＭを用いた異方性エッチングの場合、半導体基板ＳＳの主面に垂直な方向に沿ってエッチャントが移動するため、電荷蓄積膜ＣＳＦの残存物ｒＣＳＦは、第１ゲート構造部ＧＳＰ１の第３側面ＳＦ３上と、第２ゲート構造部ＧＳＰ２の第４側面ＳＦ４上とに残存しやすい。さらに、例えば、電荷蓄積膜ＣＳＦがエッチングされ難い材料（例えば、ハフニウム含有材料）で構成されている場合には、上記現象は特に顕著となる。結果として、各工程において、残存物ｒＣＳＦが、半導体基板ＳＳのうち、意図しない位置に付着することがある。これにより、半導体装置の特性が低下する。また、残存物ｒＣＳＦによって、製造装置を汚染する原因となることもある。さらに、制御ゲート電極ＣＧを注入マスクとして用いた不純物領域ＩＰＲの形成工程において、制御ゲート電極ＣＧの側壁上の残存物ｒＣＳＦによって、イオン注入が阻害される。このように、従来の半導体装置の製造方法では、半導体装置の所望の特性が得られないことがある。
これに対して、実施の形態１では、犠牲層ＳＣＬが第２開口部ＯＰ２内に存在することによって、第２開口部ＯＰ２内の内面上に電荷蓄積膜ＣＳＦが形成されない。また、電荷蓄積膜ＣＳＦは、犠牲層ＳＣＬの上面上に形成されるため、異方性エッチングによっても電荷蓄積膜ＣＳＦは適切に除去され得る。このため、従来の半導体装置と比較して、実施の形態１に係る半導体装置ＳＤ１では、電荷蓄積膜ＣＳＦの残存物は、第２開口部ＯＰ２内に形成され得ない。結果として、従来の半導体装置と比較して、半導体装置の特性を高めることができる。
（半導体装置ＳＤ１の構成）
実施の形態１に係る半導体装置ＳＤ１は、図１５に示されるように、半導体基板ＳＳ、ゲート絶縁膜ＧＩＦ、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＩＦ、電荷蓄積膜ＣＳＦ、メモリゲート電極ＭＧおよび上記多層配線層を有する。上記多層配線層は、第１層間絶縁層ＩＩＬ１、第２層間絶縁層ＩＩＬ２、プラグＰＧおよび配線ＷＲを有する。
半導体基板ＳＳは、例えば、１〜１０Ωｃｍの比抵抗を有する単結晶シリコン基板である。半導体基板ＳＳは、例えば、ｐ型不純物を含む不純物領域を有する。ｐ型不純物の例には、ホウ素（Ｂ）およびアルミニウム（Ａｌ）が含まれる。半導体基板ＳＳは、半導体素子を構成するための不純物領域が形成されている。実施の形態１では、半導体基板ＳＳ内には、ＬＤＤ領域として、第１不純物領域ＩＰＲ１が形成されており、かつソース領域および／またはドレイン領域として、第２不純物領域ＩＰＲ２が形成されている。なお、特に図示しないが、半導体基板ＳＳ内には、素子分離用の絶縁膜が形成されていてもよい。
ゲート絶縁膜ＧＩＦは、半導体基板ＳＳの主面の一部上に形成されている。ゲート絶縁膜ＧＩＦは、半導体基板ＳＳおよび制御ゲート電極ＣＧの間に形成されている。ゲート絶縁膜ＧＩＦの材料は、例えば、酸化シリコンである。
制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩＦ上に形成されている。制御ゲート電極ＣＧの材料の例には、多結晶シリコンが含まれる。制御ゲート電極ＣＧの厚さは、所望の制御ゲート電極ＣＧの厚さに応じて適宜調整される。
キャップ絶縁膜ＣＩＦは、制御ゲート電極ＣＧ上に形成されている。キャップ絶縁膜ＣＩＦの材料の例には、酸化シリコンおよび窒化シリコンが含まれる。キャップ絶縁膜ＣＩＦは、単層膜であってもよいし、二層以上の積層膜であってもよい。キャップ絶縁膜ＣＩＦの厚さは、例えば、２０ｎｍ以上かつ１００ｎｍ以下であることが好ましい。
電荷蓄積膜ＣＳＦは、半導体基板ＳＳの主面のうち、平面視において制御ゲート電極ＣＧと隣接する領域上と、制御ゲート電極ＣＧの側面上と、キャップ絶縁膜ＣＩＦの側面上と、に形成されている。電荷蓄積膜ＣＳＦは、第１絶縁膜ＩＦ１、高誘電率膜ＨＫＦおよび第２絶縁膜ＩＦ２がこの順番で積層された積層膜である。第１絶縁膜ＩＦ１、高誘電率膜ＨＫＦおよび第２絶縁膜ＩＦ２のそれぞれの材料の例は、前述のとおりである。
メモリゲート電極ＭＧは、電荷蓄積膜ＣＳＦ上に形成されている。メモリゲート電極ＭＧの材料の例は、制御ゲート電極ＣＧの材料の例と同様である。メモリゲート電極ＭＧの厚さは、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＩＦの合計の厚さに応じて決定される。
上記多層配線層は、キャップ絶縁膜ＣＩＦ、電荷蓄積膜ＣＳＦおよびメモリゲート電極ＭＧを覆うように半導体基板ＳＳ上に形成されている。第１層間絶縁層ＩＩＬ１は、互いに隣り合う２つの制御ゲート電極ＣＧと、互いに隣り合う２つのメモリゲート電極ＭＧとの間を埋めるように、半導体基板ＳＳ上に形成されている。第２層間絶縁層ＩＩＬ２は、第１層間絶縁層ＩＩＬ１上に形成されている。プラグＰＧは、半導体基板ＳＳに達するように、第１層間絶縁層ＩＩＬ１および第２層間絶縁層ＩＩＬ２内に形成されている。プラグＰＧは、平面視において、互いに隣り合う２つの制御ゲート電極ＣＧの間と、互いに隣り合う２つのメモリゲート電極ＭＧの間とにそれぞれ形成された第２不純物領域ＩＰＲ２と電気的に接続されている。配線ＷＲは、第２層間絶縁層ＩＩＬ２上に形成されている。配線ＷＲは、プラグＰＧと電気的に接続されている。
（半導体装置ＳＤ１の動作）
次いで、半導体装置ＳＤ１の動作例について説明する。以下、書込み動作、消去動作および読出し動作について、それぞれ説明する。ここでは、電荷蓄積膜ＣＳＦへの電子の注入を「書込み」とし、かつ正孔の注入を「消去」として説明する。
（書込み動作）
書込み動作では、メモリゲート電極ＭＧ、ソース領域（第２不純物領域ＩＰＲ２）、制御ゲート電極ＣＧ、ドレイン領域（第２不純物領域ＩＰＲ２）および半導体基板ＳＳのそれぞれに、書込み用の書込み電圧が印加される。これにより、電荷蓄積膜ＣＳＦ中に電子が注入される。結果として、半導体装置ＳＤ１を構成するメモリ素子の閾値電圧が大きくなる。これにより、書込み動作が完了する。メモリ素子は、書込み状態となる。
メモリゲート電極ＭＧに印加される書込み電圧は、例えば、６Ｖである。ソース領域（第２不純物領域ＩＰＲ２）に印加される書込み電圧は、例えば、４Ｖである。制御ゲート電極ＣＧに印加される書込み電圧は、例えば、１Ｖである。ドレイン領域（第２不純物領域ＩＰＲ２）に印加される書込み電圧は、例えば、０．３Ｖである。半導体基板ＳＳに印加される書込み電圧は、例えば、０Ｖである。
（消去動作）
消去動作では、メモリゲート電極ＭＧ、ソース領域（第２不純物領域ＩＰＲ２）、制御ゲート電極ＣＧ、ドレイン領域（第２不純物領域ＩＰＲ２）および半導体基板ＳＳのそれぞれに、消去用の消去電圧が印加される。これにより、電荷蓄積膜ＣＳＦ中に正孔が注入される。結果として、半導体装置ＳＤ１を構成するメモリ素子の閾値電圧が小さくなる。これにより、消去動作が完了する。メモリ素子は、消去状態となる。
メモリゲート電極ＭＧに印加される消去電圧は、例えば、−４Ｖである。ソース領域（第２不純物領域ＩＰＲ２）に印加される書込み電圧は、例えば、４Ｖである。制御ゲート電極ＣＧに印加される書込み電圧は、例えば、０Ｖである。ドレイン領域（第２不純物領域ＩＰＲ２）に印加される書込み電圧は、例えば、０Ｖである。半導体基板ＳＳに印加される書込み電圧は、例えば、０Ｖである。
（読出し動作）
読出し動作では、メモリゲート電極ＭＧ、ソース領域（第２不純物領域ＩＰＲ２）、制御ゲート電極ＣＧ、ドレイン領域（第２不純物領域ＩＰＲ２）および半導体基板ＳＳのそれぞれに、読出し用の読出し電圧が印加される。読出し動作時において、メモリゲート電極ＭＧに印加される読出し電圧は、書込み状態における上記メモリ素子の閾値と、消去状態における上記メモリ素子の閾値と、の間に設定される。これにより、書込み状態の上記メモリ素子には電流が流れず、消去状態の上記メモリ素子には電流が流れる。このように、上記メモリ素子での電流が流れる否かに応じて、メモリ素子の状態が読み出される。
（効果）
以上のとおり、実施の形態１では、電荷蓄積膜ＣＳＦを形成し、かつパターニングした後に、ゲート構造体ＧＳ１の一部として犠牲層ＳＣＬを除去して、制御ゲート電極ＣＧを形成する。これにより、前述した通り、電荷蓄積膜ＣＳＦが、制御ゲート電極ＣＧの側面上に形成されない。このため、電荷蓄積膜ＣＳＦの残存物ｒＣＳＦが制御ゲート電極ＣＧの側面上に残存することを抑制できる。この結果として、半導体装置の特性を高めることができる。
［実施の形態の変形例］
図１８〜図２２は、変形例に係る半導体装置ｍＳＤ１の製造方法に含まれる各工程の一例を示す断面図である。
変形例に係る半導体装置ｍＳＤ１の製造方法は、図１８に示されるように、前述した犠牲層ＳＣＬの除去工程の代わりに、第２層ＳＬの除去工程を含む。すなわち、変形例に係る第２層ＳＬの除去工程では、第１層ＦＬが残るように、第２層ＳＬが除去される。すなわち、第１ゲート構造部ＧＳＰ１の第３側面ＳＦ３上と、第２ゲート構造部ＧＳＰ２の第４側面ＳＦ４上と、半導体基板ＳＳのうち、第２開口部ＯＰ２内に露出する部分上とには、第１層ＦＬが残存している。
図１９に示されるように、変形例に係る第１不純物領域ＩＰＲ１の形成工程では、イオン注入は、半導体基板ＳＳのうち、第２開口部ＯＰ２内に露出する部分上に第１層ＦＬが存在する状態で行われる。これにより、第１層ＦＬをいわゆるスルー膜（保護膜）として用いることができる。これにより、上記ドレイン領域は、上記ソース領域よりも浅くなる。結果として、短チャネル効果が改善される。
図２０に示されるように、変形例に係るサイドウォールＳＷの形成工程では、制御ゲート電極ＣＧの側面上のサイドウォールＳＷは、第１層ＦＬを介して、第１ゲート構造部ＧＳＰ１の第３側面ＳＦ３上に形成される。一方で、メモリゲート電極ＭＧの側面上のサイドウォールＳＷは、絶縁膜を介することなく、第２ゲート構造部ＧＳＰ２の第４側面ＳＦ４上に形成される。
図２１に示されるように、変形例に係る第２不純物領域ＩＰＲ２の形成工程では、イオン注入は、半導体基板ＳＳのうち、第２開口部ＯＰ２内に露出する部分上に第１層ＦＬが存在する状態で行われる。
図２２に示されるように、変形例に係る多層配線層の形成工程では、プラグＰＧは、第１層ＦＬ、第１層間絶縁層ＩＩＬ１および第２層間絶縁層ＩＩＬ２を貫通するように形成される。
前述のとおり、変形例に係る半導体装置ｍＳＤ１では、第２開口部ＯＰ２の内面上に第１層ＦＬが形成されている。換言すると、制御ゲート電極ＣＧの側面上に形成されたサイドウォールＳＷと、制御ゲート電極ＣＧの側面との間には、第１層ＦＬが形成されている。このため、制御ゲート電極ＣＧの側面上に形成されたサイドウォールＳＷの下に位置するＬＤＤ領域（第１不純物領域ＩＰＲ１）の長さＬ１は、メモリゲート電極ＭＧの側面上に形成されたサイドウォールＳＷの下に位置するＬＤＤ領域（第１不純物領域ＩＰＲ１）の長さＬ２より、第１層ＦＬの厚み分、大きい。十分な耐圧が確保できている場合には、Ｌ１は、Ｌ２より大きくてもよい。ここで、ＬＤＤ領域（第１不純物領域ＩＰＲ１）の長さとは、制御ゲート電極ＣＧとメモリゲート電極ＭＧの並び方向における、第１不純物領域ＩＰＲ１の長さである（図２２参照）。
なお、上記変形例では、半導体装置ｍＳＤ１の製造方法が、第１層ＦＬの除去工程を有しない場合について説明したが、本実施の形態はこれに限定されない。たとえば、第１不純物領域ＩＰＲ１の形成工程の後、かつサイドウォールＳＷの形成工程の前に、半導体装置の製造方法は、第１層ＦＬの除去工程を含んでいてもよい。
［実施の形態２］
（半導体装置の製造方法）
実施の形態２に係る半導体装置ＳＤ２の製造方法は、ゲート構造体ＧＳ２の構成が、主として、実施の形態１に係る半導体装置ＳＤ１の製造方法と異なる。そこで、実施の形態１と同一の構成要素および対応する構成要素については、同一の符号を付して、その説明を省略する。
実施の形態２に係る半導体装置ＳＤ２の製造方法の一例について説明する。図２３〜図３３は、半導体装置ＳＤ２の製造方法に含まれる各工程の一例を示す図である。
実施の形態２に係る半導体装置ＳＤ２の製造方法は、１．ゲート構造体ＧＳ２の形成工程と、２．電荷蓄積膜ＣＳＦの形成工程と、３．メモリゲート電極ＭＧ用の導電膜ＣＦｍｇの形成工程と、４．メモリゲート電極ＭＧの形成工程と、５．ゲート構造体ＧＳ２の一部の除去工程と、６．第１不純物領域ＩＰＲ１の形成工程と、７．サイドウォールＳＷの形成工程と、８．第２不純物領域ＩＰＲ２の形成工程と、９．多層配線層の形成工程と、を含む。
１．ゲート構造体ＧＳ２の形成
ゲート構造体ＧＳ１の形成工程は、（１）半導体基板ＳＳの準備工程と、（２）積層膜ＳＦの形成工程と、（３）積層膜ＳＦの一部の除去工程と、を含む。
（１）半導体基板ＳＳの準備
まず、図２３に示されるように、半導体基板ＳＳを準備し、半導体基板ＳＳ上にゲート絶縁膜ＧＩＦを形成する。実施の形態１と同様であるため、その説明を省略する。
（２）積層膜ＳＦの形成
次いで、図２４に示されるように、ゲート絶縁膜ＧＩＦ上に制御ゲート電極ＣＧ用の導電膜ＣＦｃｇと、キャップ絶縁膜ＣＩＦとがこの順番で積層された積層膜ＳＦを形成する。実施の形態２では、積層膜ＳＦの形成方法については、実施の形態１と同様であるため、その説明を省略する。
（３）積層膜ＳＦの一部の除去
次いで、図２５に示されるように、積層膜ＳＦの一部を除去する。これにより、積層膜ＳＦの他の部分で構成された、制御ゲート電極ＣＧ用のゲート構造体ＧＳ２が形成される。ゲート構造体ＧＳ２は、互いに反対側に位置する第１側面ＳＦ１および第２側面ＳＦ２と、上面ＴＳとを有する。積層膜ＳＦの一部は、例えば、フォトリソグラフィ法およびエッチング法によって除去される。実施の形態２では、実施の形態１における第１開口部ＯＰ１および第３開口部ＯＰ３が形成される。一方で、本工程では、製造後の半導体装置ＳＤ２において、互いに隣り合う２つの制御ゲート電極ＣＧの間に形成される第２開口部ＯＰ２は形成されない。
２．電荷蓄積膜ＣＳＦの形成
次いで、図２６に示されるように、ゲート構造体ＧＳ２を覆うように半導体基板ＳＳ上に電荷蓄積膜ＣＳＦを形成する。実施の形態２では、ゲート構造体ＧＳ２の第１側面ＳＦ１、第２側面ＳＦ２および上面ＴＳを覆っている。
３．メモリゲート電極ＭＧ用の導電膜ＣＦｍｇの形成
次いで、図２７に示されるように、電荷蓄積膜ＣＳＦ上にメモリゲート電極ＭＧ用の導電膜ＣＦｍｇを形成する。導電膜ＣＦｍｇの形成方法の例は、実施の形態１と同様である。
４．メモリゲート電極ＭＧの形成
次いで、図２８に示されるように、電荷蓄積膜ＣＳＦの一部と導電膜ＣＦｍｇの一部とを除去して、メモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧの形成方法は、実施の形態１と同様である。
５．ゲート構造体ＧＳ２の一部の除去
次いで、図２９に示されるように、ゲート構造体ＧＳ２の一部を除去する。より具体的には、半導体基板ＳＳの一部がゲート構造体ＧＳ２から露出するように、ゲート構造体ＧＳ２のうち、第１側面ＳＦ１および第２側面ＳＦ２から離間した部分を除去する。これにより、制御ゲート電極ＣＧおよび第２開口部ＯＰ２が形成される。実施の形態２では、積層膜ＳＦの一部と、ゲート絶縁膜ＧＩＦの一部とが除去される。本工程において、積層膜ＳＦのうち、除去される部分は、制御ゲート電極ＣＧの所望の位置に応じて適宜調整される。ゲート構造体ＧＳ２（積層膜ＳＦ）の一部は、例えば、フォトリソグラフィ法およびエッチング法によって除去される。
６．第１不純物領域ＩＰＲ１の形成
次いで、図３０に示されるように、イオン注入法によって、半導体基板ＳＳに第１不純物領域ＩＰＲ１を形成する。第１不純物領域ＩＰＲ１の形成方法については、実施の形態１と同様である。
７．サイドウォールＳＷの形成
次いで、図３１に示されるように、制御ゲート電極ＣＧの側面上と、キャップ絶縁膜ＣＩＦの側面上と、メモリゲート電極ＭＧの側面上とにサイドウォールＳＷを形成する。サイドウォールＳＷの形成方法については、実施の形態１と同様である。
８．第２不純物領域ＩＰＲ２の形成
次いで、図３２に示されるように、イオン注入法によって、半導体基板ＳＳ内に第２不純物領域ＩＰＲ２を形成する。第２不純物領域ＩＰＲ２の形成方法については、実施の形態１と同様である。
９．多層配線層の形成
次いで、図３３に示されるように、半導体基板ＳＳ上に上記多層配線層を形成する。上記多層配線層の形成方法については、実施の形態１と同様である。
以上により、実施の形態２に係る半導体装置ＳＤ２が形成される。半導体装置ＳＤ２の構成については、実施の形態１に係る半導体装置ＳＤ１と同様である。
（効果）
以上のとおり、実施の形態２では、電荷蓄積膜ＣＳＦを形成し、かつパターニングした後に、ゲート構造体ＧＳ２の一部として積層膜ＳＦの一部を除去して、制御ゲート電極ＣＧを形成する。これにより、実施の形態１と同様の効果を奏する。さらに、実施の形態２におけるゲート構造体ＧＳ２の製造方法では、犠牲層ＳＣＬが形成されない。このため、実施の形態２に係る半導体装置ＳＤ２の製造方法は、より簡単である。また、ゲート構造体ＧＳ２は、二段階で行われるパターニングによって、形成される（いわゆるダブルパターニング技術）。このため、実施の形態２に係る半導体装置ＳＤ２の製造方法は、半導体素子の微細化の観点からより好ましい。すなわち、実施の形態２は、半導体装置の小型化および低コスト化の観点から、より好ましい。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。たとえば、電荷蓄積膜ＣＳＦにおいて、高誘電率膜ＨＫＦおよび第２絶縁膜ＩＦ２が、窒化シリコンの誘電率よりも大きい誘電率を有する材料を含む場合について説明した。しかし、本発明の他の実施形態はこの構成に限定されない。たとえば、高誘電率膜ＨＫＦおよび第２絶縁膜ＩＦ２の一方または両方は、窒化シリコンの誘電率よりも大きい誘電率を有する材料を含んでいなくてもよい。この場合、高誘電率膜ＨＫＦに相当する膜の材料は、酸窒化シリコン、炭化シリコンまたは炭窒化シリコンであり、第２絶縁膜ＩＦ２の材料は、酸化シリコンである。
また、上記実施の形態では、メモリゲート電極ＭＧがサイドウォール形状を有する。しかし、メモリゲート電極ＭＧの断面視形状は、矩形状であってもよい。
ＣＦｃｇ 制御ゲート電極用の導電膜
ＣＦｍｇ メモリゲート電極用の導電膜
ＣＧ 制御ゲート電極
ＣＩＦ キャップ絶縁膜
ＣＳＦ 電荷蓄積膜
ＦＬ 第１層
ＧＩＦ ゲート絶縁膜
ＧＳ１、ＧＳ２ ゲート構造体
ＧＳＰ１ 第１ゲート構造部
ＧＳＰ２ 第２ゲート構造部
ＨＫＦ 高誘電率膜
ＩＦ１ 第１絶縁膜
ＩＦ２ 第２絶縁膜
ＩＩＬ１ 第１層間絶縁層
ＩＩＬ２ 第２層間絶縁層
ＩＰＲ１ 第１不純物領域
ＩＰＲ２ 第２不純物領域
ＭＧ メモリゲート電極
ＯＰ１ 第１開口部
ＯＰ２ 第２開口部
ＯＰ３ 第３開口部
ＰＧ プラグ
ｒＣＳＦ （電荷蓄積膜の）残存物
ＲＭ レジストマスク
ＳＣＬ 犠牲層
ＳＤ１、ＳＤ２、ｍＳＤ１ 半導体装置
ＳＦ１ 第１側面
ＳＦ２ 第２側面
ＳＦ３ 第３側面
ＳＦ４ 第４側面
ＳＬ 第２層
ＳＳ 半導体基板
ＳＷ サイドウォール
ＴＳ 上面
ＴＳ１ 第１上面
ＴＳ２ 第２上面
ＷＲ 配線

Claims (14)

  1. （ａ）ゲート絶縁膜を介して、半導体基板上に制御ゲート電極用のゲート構造体を形成する工程と、
    （ｂ）前記ゲート構造体の第１側面、第２側面および上面を覆うように、前記半導体基板上に電荷蓄積膜を形成する工程と、
    （ｃ）前記電荷蓄積膜上にメモリゲート電極用の第１導電膜を形成する工程と、
    （ｄ）前記半導体基板上において、前記電荷蓄積膜および前記第１導電膜がこの順番で前記ゲート構造体の前記第１側面および前記第２側面上に残るように、前記電荷蓄積膜の一部と前記第１導電膜の一部とを除去して、メモリゲート電極を形成する工程と、
    （ｅ）前記半導体基板の一部が前記ゲート構造体から露出するように、前記ゲート構造体のうち、前記第１側面および前記第２側面から離間した部分を除去する工程と、
    を含む、半導体装置の製造方法。
  2. 前記（ａ）は、
    （ａ１）制御ゲート電極用の第２導電膜と、キャップ絶縁膜とが、この順番で積層された積層膜を前記ゲート絶縁膜上に形成する工程と、
    （ａ２）前記積層膜の一部を除去して、互いに離間する第１ゲート構造部および第２ゲート構造部を形成する工程と、
    （ａ３）前記第１ゲート構造部および前記第２ゲート構造部の間に形成された開口部を埋めるように、前記半導体基板上に犠牲層を形成する工程と、
    を含み、
    前記（ｅ）では、前記犠牲層を除去する、
    請求項１に記載の半導体装置の製造方法。
  3. 前記（ａ３）は、
    （ａ３−１）前記開口部の内面上に第１層を形成する工程と、
    （ａ３−２）前記開口部内を埋めるように、前記第１層上に第２層を形成する工程と、
    を含む、請求項２に記載の半導体装置の製造方法。
  4. 前記ゲート構造体は、
    前記第１側面と、前記第１側面の反対側に位置する第３側面とを有する前記第１ゲート構造部と、
    前記第２側面と、前記第２側面の反対側に位置する第４側面とを有する前記第２ゲート構造部と、
    前記第３側面および前記第４側面の間に形成された前記犠牲層と、
    を有する、請求項２に記載の半導体装置の製造方法。
  5. 前記（ａ３）は、
    （ａ３−１）前記第１ゲート構造部および前記第２ゲート構造部を覆うように、前記半導体基板上に前記犠牲層を形成する工程と、
    （ａ３−２）前記犠牲層のうち、前記第１ゲート構造部および前記第２ゲート構造部の間に形成された前記開口部内に形成された部分が残るように、前記犠牲層をパターニングする工程と、
    を含む、
    請求項２に記載の半導体装置の製造方法。
  6. 前記（ａ３−２）は、
    前記犠牲層のうち、前記第１ゲート構造部の第１上面より上に位置する部分と、前記第２ゲート構造部の第２上面より上に位置する部分と、を研磨する工程と、
    前記犠牲層のうち、前記開口部外に位置する部分を除去する工程と、
    を含む、
    請求項５に記載の半導体装置の製造方法。
  7. 前記犠牲層の材料は、多結晶シリコンである、請求項２に記載の半導体装置の製造方法。
  8. 前記（ａ）は、
    （ａ１）制御ゲート電極用の第２導電膜と、キャップ絶縁膜とが、この順番で積層された積層膜を前記ゲート絶縁膜上に形成する工程と、
    （ａ２）前記積層膜の一部を除去して、前記積層膜の他の一部で構成された前記ゲート構造体を形成する工程と、
    を含む、請求項１に記載の半導体装置の製造方法。
  9. 前記（ｅ）では、異方性エッチングによって、前記ゲート構造体の一部を除去する、請求項１に記載の半導体装置の製造方法。
  10. 前記（ｂ）では、前記電荷蓄積膜として、第１絶縁膜、高誘電率膜および第２絶縁膜がこの順番で形成された積層膜を形成し、
    前記高誘電率膜は、窒化シリコンの誘電率より大きい誘電率を有する材料を含む、
    請求項１に記載の半導体装置の製造方法。
  11. 前記高誘電率膜における前記材料は、ハフニウムである、請求項１０に記載の半導体装置の製造方法。
  12. 前記第２絶縁膜は、窒化シリコンの誘電率より大きい誘電率を有する材料を含む、
    請求項１０に記載の半導体装置の製造方法。
  13. 前記高誘電率膜における前記材料は、アルミニウムである、請求項１２に記載の半導体装置の製造方法。
  14. （ｆ）前記（ｅ）の後に、前記制御ゲート電極を注入マスクとして用いたイオン注入法によって、前記半導体基板に不純物領域を形成する工程をさらに含む、請求項１に記載の半導体装置の製造方法。
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