TWI642144B - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明使半導體裝置的性能提高。在本發明之半導體裝置的製造方法中，以形成在半導體基板1上的控制閘極電極CGA以及記憶體閘極電極MGA為遮罩，從垂直於半導體基板1的主面的方向，植入n型的雜質離子。之後，以控制閘極電極CGA、記憶體閘極電極MGA、側壁間隔件SW1A以及側壁間隔件SW2A為遮罩，從相對於與半導體基板1的主面垂直的方向為傾斜的方向DR2，植入n型的雜質離子IM5。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置的製造方法，例如，可適當應用於具備形成於半導體基板的半導體元件的半導體裝置的製造方法。
具有在半導體基板上形成了例如非揮發性記憶體等的記憶體單元等的記憶體單元區域以及在半導體基板上形成了例如由MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）等所構成的周邊電路的周邊電路區域的半導體裝置，應用範圍廣泛。
例如，作為非揮發性記憶體，存在形成由使用了MONOS（Metal-Oxide-Nitride-Oxide-Semiconductor，金屬-氧化物-氮化物-氧化物-半導體）膜的分裂閘極型的記憶體單元的態樣。此時，記憶體單元，由具有控制閘極電極的控制電晶體以及具有記憶體閘極電極的記憶體電晶體這2個MISFET所形成。
若利用乾蝕刻處理形成該等MISFET的閘極電極，則會有閘極電極的側面的表面粗度變大，閘極長度局部性參差不齊的情況。
日本特開2010－10475號公報（專利文獻1）揭示了在半導體裝置的製造方法中，在活性區域上方形成具有線緣粗度的閘極電極，並從相對於基板法線方向往閘極電極寬度方向傾斜的2個方向斜向植入離子，藉此於粗度的凹部的一部分不會受到離子植入的技術。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2010－10475號公報
[發明所欲解決的問題]
在分裂閘極型的記憶體單元中，以自我對準於形成在控制閘極電極的側面的側壁間隔件的方式，形成源極區域或汲極區域的其中一方，並以自我對準於形成在記憶體閘極電極的側面的側壁間隔件的方式，形成源極區域或汲極區域的其中另一方。
當因為上述的閘極長度的局部性差異而源極區域與汲極區域之間的距離變短時，在源極區域以及汲極區域各自之中，由於雜質離子的植入深度較深，故因為雜質離子的擴散而形成的衝穿情況容易發生。亦即，源極區域與汲極區域的距離，與實際有效的閘極長度相等。其結果，在源極區域與汲極區域的距離，亦即實際有效的閘極長度局部性地變短的區域，伴隨著實際有效的閘極長度的縮短而衝穿情況變得容易發生的此等所謂的短通道效應變得更顯著。
因此，複數個記憶體單元各自所包含的複數個控制電晶體的閾値電壓的差異增大，且複數個記憶體單元各自所包含的複數個記憶體電晶體的閾値電壓的差異也增大。因此，在具有複數個記憶體單元的半導體裝置中，會在寫入資料時發生不良情況，半導體裝置的性能會降低。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
若根據本發明一實施態樣，在半導體裝置的製造方法中，以形成在半導體基板上的控制閘極電極以及記憶體閘極電極為遮罩，從垂直於半導體基板的主面的第1方向，植入n型的第1雜質離子。接著，於控制閘極電極的記憶體閘極電極側的相反側的側面形成第1側壁間隔件，並於記憶體閘極電極的控制閘極電極側的相反側的側面形成第2側壁間隔件。接著，以控制閘極電極、記憶體閘極電極、第1側壁間隔件以及第2側壁間隔件為遮罩，從相對於第1方向為傾斜的第2方向，植入n型的第2雜質離子。 [發明的功效]
若根據本發明一實施態樣，可使半導體裝置的性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
以下，根據圖式詳細説明代表性實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
再者，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。
（實施態樣1） ＜半導體裝置的構造＞ 接著，參照圖式説明本實施態樣1的半導體裝置的構造。圖1，係表示形成實施態樣1的半導體裝置的半導體基板以及元件區域的俯視圖。圖2～圖4，係實施態樣1的半導體裝置的主要部位的俯視圖。圖5，係實施態樣1的半導體裝置的主要部位的剖面圖。圖6，係實施態樣1的半導體裝置的記憶體單元的等價電路圖。
另外，圖2～圖4，顯示出將金屬矽化物層14、絕緣膜15以及層間絕緣膜16除去的透視狀態。另外，圖5，將記憶體單元區域1A中的與圖2的A－A剖面對應的元件構造，以及周邊電路區域1B中的與圖3的B－B剖面對應的元件構造合併顯示。另外，周邊電路區域1C中的與圖4的C－C剖面對應的元件構造，除了在俯視下旋轉90°配置此點以外，和周邊電路區域1B中的與圖3的B－B剖面對應的元件構造相同，故在圖5中，省略周邊電路區域1C中的與圖4的C－C剖面對應的元件構造的圖示。
如圖1所示的，半導體裝置，具有半導體基板1。半導體基板1，例如係具有1～10Ωcm左右的比電阻且由p型的單結晶矽等所構成的半導體晶圓。半導體基板1，具有複數個元件區域CHP，其為半導體基板1的主面1a的部分區域。另外，將分別與半導體基板1的主面1a平行且彼此交叉（更宜為正交）的2個方向，設為X軸方向以及Y軸方向。
如圖1所示的，在各元件區域CHP中，半導體裝置具有記憶體單元區域1A、周邊電路區域1B以及1C，其均為半導體基板1的主面1a的部份區域。如圖2所示的，於記憶體單元區域1A形成了記憶體單元MCA以及MCB，如圖3以及圖4所示的，於周邊電路區域1B以及1C各自形成了MISFETQ1。在此，周邊電路，係指非揮發性記憶體以外的電路，例如CPU（Central Processing Unit，中央處理單元）等的處理器、控制電路、感測放大器、行解碼器、列解碼器、輸入輸出電路等。分別形成於周邊電路區域1B以及1C的MISFETQ1，係周邊電路用的MISFET。
另外，如圖1、圖3以及圖4所示的，在周邊電路區域1B中，閘極電極GE1，在俯視下，係朝Y軸方向延伸，惟在周邊電路區域1C中，閘極電極GE1，在俯視下，係朝X軸方向延伸。
接著，參照圖2以及圖5，具體説明形成於記憶體單元區域1A的記憶體單元MCA以及MCB的構造。
在記憶體單元區域1A中，半導體裝置，具有活性區域AR1、活性區域AR2以及元件分離區域IR1。活性區域AR1以及活性區域AR2，分別形成於半導體基板1的主面1a，在半導體基板1的主面1a內，各自朝X軸方向延伸。活性區域AR1以及活性區域AR2，在半導體基板1的主面1a內，沿著Y軸方向隔著間隔配置。
在半導體基板1的主面1a側，且在活性區域AR1與活性區域AR2之間，形成了元件分離區域IR1。元件分離區域IR1，在半導體基板1的主面1a內，朝X軸方向延伸，形成在活性區域AR1與活性區域AR2之間。元件分離區域IR1，係用來分離元件的構件，於元件分離區域IR1，形成了元件分離膜2。
另外，如圖2所示的，沿著Y軸方向，活性區域AR1與活性區域AR2係隔著間隔配置，惟活性區域AR1與活性區域AR2亦可全部連接成一個活性區域。亦即，亦可在半導體基板1的主面1a內，於一個活性區域的部分區域，形成朝X軸方向延伸的元件分離區域IR1，藉此使活性區域AR1與活性區域AR2變成沿著Y軸方向隔著間隔配置。
活性區域AR1以及活性區域AR2，由元件分離區域IR1劃定（亦即區隔）。另外，如圖5所示的，於活性區域AR1，形成了p型井PW1，圖式雖省略，惟於活性區域AR2，與活性區域AR1同樣，亦形成了p型井PW1。亦即，活性區域AR1以及活性區域AR2，係形成了p型井PW1的區域。p型井PW1，具有p型的導電型。
像這樣，在圖2的Y軸方向上，複數個活性區域與複數個元件分離區域交替配置，形成活性區域列，另外，該活性區域列在圖2的X軸方向上配置了複數列。
在活性區域AR1中，於p型井PW1，形成了作為非揮發性記憶體的2個記憶體單元MCA以及MCB。記憶體單元MCA以及MCB各自均為分裂閘極型的記憶體單元。
如圖5所示的，記憶體單元MCA包含：具有控制閘極電極CGA的控制電晶體CTA；以及與控制電晶體CTA連接，並具有記憶體閘極電極MGA的記憶體電晶體MTA。另外，記憶體單元MCB包含：具有控制閘極電極CGB的控制電晶體CTB；以及與控制電晶體CTB連接，並具有記憶體閘極電極MGB的記憶體電晶體MTB。2個記憶體單元MCA以及MCB，共同擁有具有作為汲極區域之功能的半導體區域MD。
如圖2所示的，在活性區域AR2上，與在活性區域AR1上同樣，亦形成了2個記憶體單元MCA以及MCB。圖式雖省略，惟活性區域AR2，與活性區域AR1同樣，2個記憶體單元MCA以及MCB，亦共同擁有具有作為汲極區域之功能的半導體區域MD。像這樣，記憶體單元MCA以及MCB在Y軸方向上配置複數個，形成記憶體單元列。另外，由在Y軸方向上排列的複數個記憶體單元MCA以及複數個記憶體單元MCB所構成的記憶體單元列，在圖2的X軸方向上配置了複數列。像這樣，複數個記憶體單元，在俯視下，形成在X軸方向以及Y軸方向上排列的陣列狀。
另外，在本案說明書中，所謂在俯視下，意指從垂直於半導體基板1的主面1a的方向觀察的情況。另外，前述的在半導體基板1的主面1a內，也是指從垂直於半導體基板1的主面1a的方向觀察的情況。
如圖2以及圖5所示的，記憶體單元MCA與記憶體單元MCB，夾著具有作為汲極區域之功能的半導體區域MD配置成幾乎對稱。記憶體單元MCA與記憶體單元MCB，沿著圖2的X軸方向並排配置。
記憶體單元MCA，具有n型的半導體區域MS、n型的半導體區域MD、控制閘極電極CGA以及記憶體閘極電極MGA。n型的半導體區域MS與n型的半導體區域MD，具有與p型的導電型相反的導電型，亦即n型的導電型。另外，記憶體單元MCA，具有形成在控制閘極電極CGA與半導體基板1之間的閘極絕緣膜GI1A，和形成在記憶體閘極電極MGA與半導體基板1之間以及記憶體閘極電極MGA與控制閘極電極CGA之間的閘極絕緣膜GI2A。亦即，藉由閘極絕緣膜GI1A、控制閘極電極CGA、記憶體閘極電極MGA以及閘極絕緣膜GI2A，形成記憶體單元MCA。
另外，記憶體單元MCA，亦可具有形成在控制閘極電極CGA上的帽蓋絕緣膜。
記憶體單元MCB，具有n型的半導體區域MS、n型的半導體區域MD、控制閘極電極CGB以及記憶體閘極電極MGB。n型的半導體區域MS與n型的半導體區域MD，具有與p型的導電型相反的導電型，亦即n型的導電型。另外，記憶體單元MCB，具有形成在控制閘極電極CGB與半導體基板1之間的閘極絕緣膜GI1B，和形成在記憶體閘極電極MGB與半導體基板1之間以及記憶體閘極電極MGB與控制閘極電極CGB之間的閘極絕緣膜GI2B。亦即，藉由閘極絕緣膜GI1B、控制閘極電極CGB、記憶體閘極電極MGB以及閘極絕緣膜GI2B，形成記憶體單元MCB。
另外，記憶體單元MCB，亦可具有形成在控制閘極電極CGB上的帽蓋絕緣膜。
在記憶體單元MCA中，控制閘極電極CGA以及記憶體閘極電極MGA，在其互相對向的側面（亦即側壁）之間隔著閘極絕緣膜GI2A的狀態下，沿著半導體基板1的主面1a延伸、並排配置。控制閘極電極CGA以及記憶體閘極電極MGA的延伸方向，係圖2的Y軸方向。
在記憶體單元MCB中，控制閘極電極CGB以及記憶體閘極電極MGB，在其互相對向的側面（亦即側壁）之間隔著閘極絕緣膜GI2B的狀態下，沿著半導體基板1的主面1a延伸、並排配置。控制閘極電極CGB以及記憶體閘極電極MGB的延伸方向，係圖2的Y軸方向。
控制閘極電極CGA、記憶體閘極電極MGA以及閘極絕緣膜GI2A，以通過活性區域AR1上、元件分離區域IR1上以及活性區域AR2上，並沿著Y軸方向各自延伸的方式形成。另外，控制閘極電極CGB、記憶體閘極電極MGB以及閘極絕緣膜GI2B，以通過活性區域AR1上、元件分離區域IR1上以及活性區域AR2上，並沿著Y軸方向各自延伸的方式形成。
另外，圖2的X軸方向，係控制閘極電極CGA、記憶體閘極電極MGA、控制閘極電極CGB以及記憶體閘極電極MGB各自的閘極長度方向。另外，圖2的Y軸方向，係控制閘極電極CGA、記憶體閘極電極MGA、控制閘極電極CGB以及記憶體閘極電極MGB各自的閘極寬度方向。
控制閘極電極CGA，在半導體區域MD與半導體區域MS之間的p型井PW1上，亦即在半導體基板1上，隔著閘極絕緣膜GI1A形成。然後，記憶體閘極電極MGA，在半導體區域MD與半導體區域MS之間的p型井PW1上，亦即在半導體基板1上，隔著閘極絕緣膜GI2A形成。另外，記憶體閘極電極MGA配置在半導體區域MS側，控制閘極電極CGA配置在半導體區域MD側。控制閘極電極CGA以及記憶體閘極電極MGA，係構成記憶體單元MCA（亦即非揮發性記憶體）的閘極電極。
控制閘極電極CGB，在半導體區域MD與半導體區域MS之間的p型井PW1上，亦即在半導體基板1上，隔著閘極絕緣膜GI1B形成。然後，記憶體閘極電極MGB，在半導體區域MD與半導體區域MS之間的p型井PW1上，亦即在半導體基板1上，隔著閘極絕緣膜GI2B形成。另外，記憶體閘極電極MGB配置在半導體區域MS側，控制閘極電極CGB配置在半導體區域MD側。控制閘極電極CGB以及記憶體閘極電極MGB，係構成記憶體單元MCB（亦即非揮發性記憶體）的閘極電極。
控制閘極電極CGA與記憶體閘極電極MGA，其之間隔著閘極絕緣膜GI2A彼此相鄰，記憶體閘極電極MGA，於控制閘極電極CGA的側面，隔著閘極絕緣膜GI2A形成側壁間隔件狀。另外，閘極絕緣膜GI2A，形成在遍及記憶體閘極電極MGA與半導體基板1的p型井PW1之間的區域以及記憶體閘極電極MGA與控制閘極電極CGA之間的區域的兩個區域。
控制閘極電極CGB與記憶體閘極電極MGB，其之間隔著閘極絕緣膜GI2B彼此相鄰，記憶體閘極電極MGB，於控制閘極電極CGB的側面，隔著閘極絕緣膜GI2B形成側壁間隔件狀。另外，閘極絕緣膜GI2B，形成在遍及記憶體閘極電極MGB與半導體基板1的p型井PW1之間的區域以及記憶體閘極電極MGB與控制閘極電極CGB之間的區域的兩個區域。
另外，形成於電極的側面，意指形成於比該電極的側面更外側之處。
記憶體閘極電極MGA，配置在半導體基板1的主面1a上，且配置在夾著控制閘極電極CGA的控制閘極電極CGB的相反側。另外，記憶體閘極電極MGB，配置在半導體基板1的主面1a上，且配置在夾著控制閘極電極CGB的控制閘極電極CGA的相反側。
形成在控制閘極電極CGA與p型井PW1之間的閘極絕緣膜GI1A，具有作為控制電晶體CTA的閘極絕緣膜的功能，記憶體閘極電極MGA與p型井PW1之間的閘極絕緣膜GI2A，具有作為記憶體電晶體MTA的閘極絕緣膜的功能。
形成在控制閘極電極CGB與p型井PW1之間的閘極絕緣膜GI1B，具有作為控制電晶體CTB的閘極絕緣膜的功能，記憶體閘極電極MGB與p型井PW1之間的閘極絕緣膜GI2B，具有作為記憶體電晶體MTB的閘極絕緣膜的功能。
閘極絕緣膜GI1A以及閘極絕緣膜GI1B，由絕緣膜3所構成。絕緣膜3，係由氧化矽膜、氮化矽膜或氮氧化矽膜等的絕緣膜所構成，更宜由具有比氮化矽膜更高之相對介電常數的高介電常數膜（亦即所謂的High－k膜）所構成。另外，在本案中，當提及High－k膜或高介電常數膜時，意指比氮化矽膜介電常數（相對介電常數）更高的膜層。當絕緣膜3為高介電常數膜時，作為絕緣膜3，例如，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物膜。
記憶體閘極電極MGA與p型井PW1之間的閘極絕緣膜GI2A，以及，記憶體閘極電極MGB與p型井PW1之間的閘極絕緣膜GI2B，具有作為記憶體電晶體的閘極絕緣膜的功能。另一方面，記憶體閘極電極MGA與控制閘極電極CGA之間的閘極絕緣膜GI2A，具有作為用來使記憶體閘極電極MGA與控制閘極電極CGA之間絕緣（亦即電性絕緣）的絕緣膜的功能。另外，記憶體閘極電極MGB與控制閘極電極CGB之間的閘極絕緣膜GI2B，具有作為用來使記憶體閘極電極MGB與控制閘極電極CGB之間絕緣（亦即電性絕緣）的絕緣膜的功能。
閘極絕緣膜GI2A以及閘極絕緣膜GI2B，由絕緣膜5所構成。絕緣膜5，例如，係包含氧化矽膜5a、氧化矽膜5a上的作為電荷累積部的氮化矽膜5b以及氮化矽膜5b上的氧化矽膜5c在內的堆疊膜。
在絕緣膜5之中，氮化矽膜5b，係用來累積電荷的絕緣膜，具有作為電荷累積部的功能。亦即，氮化矽膜5b，係形成在絕緣膜5中的捕集性絕緣膜。因此，絕緣膜5，可視為係其內部具有電荷累積部的絕緣膜。
位於氮化矽膜5b上下的氧化矽膜5c以及氧化矽膜5a，具有作為封鎖電荷之電荷阻擋層的功能。藉由用氧化矽膜5c以及氧化矽膜5a夾住氮化矽膜5b的構造，便可將電荷累積在氮化矽膜5b。氧化矽膜5a、氮化矽膜5b以及氧化矽膜5c，可視為係作為MONOS（Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體）膜的一部分的ONO（Oxide-Nitride-Oxide，氧化物-氮化物-氧化物）膜。
控制閘極電極CGA以及CGB各自係由例如導入了n型雜質的多晶矽膜（亦即n型聚矽膜）等的導電膜4所構成。另外，記憶體閘極電極MGA以及MGB各自係由例如導入了n型雜質的多晶矽膜（亦即n型聚矽膜）等的導電膜6所構成。
記憶體閘極電極MGA，係對在半導體基板1上以覆蓋控制閘極電極CGA的方式形成的例如由矽膜所構成的導電膜6進行異向性蝕刻（亦即深蝕刻）所形成。然後，記憶體閘極電極MGA，係藉由在控制閘極電極CGA的控制閘極電極CGB側的相反側的側面SS0A，隔著閘極絕緣膜GI2A殘留導電膜6所形成。因此，記憶體閘極電極MGA，於控制閘極電極CGA的側面SS0A，隔著閘極絕緣膜GI2A形成側壁間隔件狀。
記憶體閘極電極MGB，係對在半導體基板1上以覆蓋控制閘極電極CGB的方式形成的例如由矽膜所構成的導電膜6進行異向性蝕刻（亦即深蝕刻）所形成。然後，記憶體閘極電極MGB，係藉由在控制閘極電極CGB的控制閘極電極CGA側的相反側的側面SS0B，隔著閘極絕緣膜GI2B殘留導電膜6所形成。因此，記憶體閘極電極MGB，於控制閘極電極CGB的側面SS0B，隔著閘極絕緣膜GI2B形成側壁間隔件狀。
於控制閘極電極CGA的記憶體閘極電極MGA側的相反側的側面SS1A，形成了側壁間隔件SW1A，於記憶體閘極電極MGA的控制閘極電極CGA側的相反側的側面SS2A，形成了側壁間隔件SW2A。另外，於控制閘極電極CGB的記憶體閘極電極MGB側的相反側的側面SS1B，形成了側壁間隔件SW1B，於記憶體閘極電極MGB的控制閘極電極CGB側的相反側的側面SS2B，形成了側壁間隔件SW2B。側壁間隔件SW1A、SW1B、SW2A以及SW2B各自係由氧化矽膜、氮化矽膜或是該等膜層的堆疊膜等的絕緣膜13所構成。
另外，亦可在控制閘極電極CGA與側壁間隔件SW1A之間，以及，記憶體閘極電極MGA與側壁間隔件SW2A之間，隔設圖中未顯示的側壁絕緣膜。另外，亦可在控制閘極電極CGB與側壁間隔件SW1B之間，以及，記憶體閘極電極MGB與側壁間隔件SW2B之間，隔設圖中未顯示的側壁絕緣膜。
半導體區域MS，係具有作為源極區域以及汲極區域的其中一方的功能的半導體區域，半導體區域MD，係具有作為源極區域以及汲極區域的另一方的功能的半導體區域。在此，半導體區域MS，例如係具有作為源極區域之功能的半導體區域，半導體區域MD，例如係具有作為汲極區域之功能的半導體區域。半導體區域MS以及半導體區域MD各自係由導入了n型雜質的半導體區域所構成，各自具備LDD（Lightly doped drain，輕摻雜汲極）構造。
汲極用的半導體區域MD，具有作為低濃度擴散層的n－ 型半導體區域11a，以及作為具有比n－ 型半導體區域11a更高之雜質濃度的高濃度擴散層的n＋ 型半導體區域12a。記憶體單元MCA的源極用的半導體區域MS，具有作為低濃度擴散層的n－ 型半導體區域11b，以及作為具有比n－ 型半導體區域11b更高之雜質濃度的高濃度擴散層的n＋ 型半導體區域12b。另外，記憶體單元MCB的源極用的半導體區域MS，具有作為低濃度擴散層的n－ 型半導體區域11c，以及作為具有比n－ 型半導體區域11c更高之雜質濃度的高濃度擴散層的n＋ 型半導體區域12c。n＋ 型半導體區域12a，比n－ 型半導體區域11a接合深度更深，且雜質濃度更高。n＋ 型半導體區域12b，比n－ 型半導體區域11b接合深度更深，且雜質濃度更高。另外，n＋ 型半導體區域12c，比n－ 型半導體區域11c接合深度更深，且雜質濃度更高。
在作為汲極區域的2個n－ 型半導體區域11a之中，其中一方，以相對於控制閘極電極CGA的記憶體閘極電極MGA側的相反側的側面SS1A自我對準的方式形成，另一方，以相對於控制閘極電極CGB的記憶體閘極電極MGB側的相反側的側面SS1B自我對準的方式形成。亦即，在2個n－ 型半導體區域11a之中，其中一方，形成在位於夾著控制閘極電極CGA的記憶體閘極電極MGA的相反側的部分的p型井PW1的上層部，另一方，形成在位於夾著控制閘極電極CGB的記憶體閘極電極MGB的相反側的部分的p型井PW1的上層部。
另外，作為汲極區域的n＋ 型半導體區域12a，以相對於形成在控制閘極電極CGA的側面SS1A的側壁間隔件SW1A的側面自我對準的方式形成，且以相對於形成在控制閘極電極CGB的側面SS1B的側壁間隔件SW1B的側面自我對準的方式形成。亦即，n＋ 型半導體區域12a，形成在位於夾著側壁間隔件SW1A的控制閘極電極CGA的相反側且位於夾著側壁間隔件SW1B的控制閘極電極CGB的相反側的部分的p型井PW1的上層部。
因此，在2個低濃度的n－ 型半導體區域11a之中，其中一方，形成於在控制閘極電極CGA的側面SS1A所形成的側壁間隔件SW1A之下，另一方，形成於在控制閘極電極CGB的側面SS1B所形成的側壁間隔件SW1B之下。另外，高濃度的n＋ 型半導體區域12a，形成於在控制閘極電極CGA側以及控制閘極電極CGB側所形成的2個低濃度的n－ 型半導體區域11a之間。亦即，記憶體單元MCA的控制電晶體CTA，與記憶體單元MCB的控制電晶體CTB，共同擁有高濃度的n＋ 型半導體區域12a。
在記憶體閘極電極MGA下的閘極絕緣膜GI2A之下，形成了記憶體電晶體MTA的通道區域，在控制閘極電極CGA下的閘極絕緣膜GI1A之下，形成了控制電晶體CTA的通道區域。另外，在記憶體閘極電極MGB下的閘極絕緣膜GI2B之下，形成了記憶體電晶體MTB的通道區域，在控制閘極電極CGB下的閘極絕緣膜GI1B之下，形成了控制電晶體CTB的通道區域。
因此，在2個低濃度的n－ 型半導體區域11a之中，其中一方，以與控制電晶體CTA的通道區域鄰接的方式形成，另一方，以與控制電晶體CTB的通道區域鄰接的方式形成。另外，高濃度的n＋ 型半導體區域12a，與2個低濃度的n－ 型半導體區域11a均接觸，以與控制電晶體CTA的通道區域隔著n－ 型半導體區域11a的距離的方式形成，並以與控制電晶體CTB的通道區域隔著n－ 型半導體區域11a的距離的方式形成。
在記憶體單元MCA中，作為源極區域的n－ 型半導體區域11b，以相對於記憶體閘極電極MGA的控制閘極電極CGA側的相反側的側面SS2A自我對準的方式形成。另外，在記憶體單元MCB中，作為源極區域的n－ 型半導體區域11c，以相對於記憶體閘極電極MGB的控制閘極電極CGB側的相反側的側面SS2B自我對準的方式形成。亦即，n－ 型半導體區域11b，形成在位於夾著記憶體閘極電極MGA的控制閘極電極CGA的相反側的部分的p型井PW1的上層部，n－ 型半導體區域11c，形成在位於夾著記憶體閘極電極MGB的控制閘極電極CGB的相反側的部分的p型井PW1的上層部。
在記憶體單元MCA中，作為源極區域的n＋ 型半導體區域12b，以相對於形成在記憶體閘極電極MGA的側面SS2A的側壁間隔件SW2A的側面自我對準的方式形成。另外，在記憶體單元MCB中，作為源極區域的n＋ 型半導體區域12c，以相對於形成在記憶體閘極電極MGB的側面SS2B的側壁間隔件SW2B的側面自我對準的方式形成。亦即，n+ 型半導體區域12b，形成在位於夾著側壁間隔件SW2A的記憶體閘極電極MGA的相反側的部分的p型井PW1的上層部。另外，n+ 型半導體區域12c，形成在位於夾著側壁間隔件SW2B的記憶體閘極電極MGB的相反側的部分的p型井PW1的上層部。
因此，低濃度的n－ 型半導體區域11b，形成於在記憶體閘極電極MGA的側面SS2A所形成的側壁間隔件SW2A之下，低濃度的n－ 型半導體區域11c，形成於在記憶體閘極電極MGB的側面SS2B所形成的側壁間隔件SW2B之下。另外，高濃度的n＋ 型半導體區域12b，形成在低濃度的n－ 型半導體區域11b的外側，高濃度的n＋ 型半導體區域12c，形成在低濃度的n－ 型半導體區域11c的外側。
因此，低濃度的n－ 型半導體區域11b，以與記憶體電晶體MTA的通道區域鄰接的方式形成，高濃度的n＋ 型半導體區域12b，與低濃度的n－ 型半導體區域11b接觸，並以與記憶體電晶體MTA的通道區域隔著n－ 型半導體區域11b的距離的方式形成。另外，低濃度的n－ 型半導體區域11c，以與記憶體電晶體MTB的通道區域鄰接的方式形成，高濃度的n＋ 型半導體區域12c，與低濃度的n－ 型半導體區域11c接觸，並以與記憶體電晶體MTB的通道區域隔著n－ 型半導體區域11c的距離的方式形成。
在n＋ 型半導體區域12a、12b以及12c各自之上，亦即於n＋ 型半導體區域12a、12b以及12c各自之頂面，利用自我對準矽化物（Salicide，Self Aligned Silicide）技術等，形成了金屬矽化物層14。金屬矽化物層14，例如係由鈷矽化物層、鎳矽化物層或添加了鉑的鎳矽化物層等所構成。利用金屬矽化物層14，可使擴散電阻或接觸電阻降低。
另外，金屬矽化物層14，亦可形成於控制閘極電極CGA、控制閘極電極CGB、記憶體閘極電極MGA以及記憶體閘極電極MGB的其中任一頂面的全部或一部分。
接著，參照圖3以及圖5，具體説明形成於周邊電路區域1B的MISFETQ1的構造。
在周邊電路區域1B中，半導體裝置，具有活性區域AR3以及元件分離區域IR2。元件分離區域IR2，係用來分離元件的構件，於元件分離區域IR2，形成了元件分離膜2。活性區域AR3，由元件分離區域IR2所劃定（亦即區隔），藉由元件分離區域IR2與其他的活性區域電性分離，於活性區域AR3，形成了p型井PW2。亦即，活性區域AR3，係形成了p型井PW2的區域。p型井PW2，具有p型的導電型。
如圖5所示的，於周邊電路區域1B的p型井PW2，形成了MISFETQ1。於周邊電路區域1B，實際上形成了複數個MISFETQ1，圖5顯示出其中1個MISFETQ1的垂直於閘極寬度方向的剖面。
如圖5所示的，MISFETQ1，具有由n－ 型半導體區域11d與n＋ 型半導體區域12d所構成的半導體區域、由n－ 型半導體區域11e與n＋ 型半導體區域12e所構成的半導體區域、形成在p型井PW2上的閘極絕緣膜GI3以及形成在閘極絕緣膜GI3上的閘極電極GE1。n－ 型半導體區域11d以及11e，還有，n＋ 型半導體區域12d以及12e，各自具有與p型的導電型相反的導電型，亦即n型的導電型。
閘極絕緣膜GI3，由絕緣膜3所構成。閘極絕緣膜GI3，具有作為MISFETQ1的閘極絕緣膜的功能。絕緣膜3，可使用與記憶體單元MCA以及MCB的絕緣膜3形成於同一層的絕緣膜。
閘極電極GE1，由導電膜4所構成。導電膜4，可使用與記憶體單元MCA以及MCB的導電膜4形成於同一層的導電膜。
於閘極電極GE1的X軸方向的一側的側面SS3A，形成了側壁間隔件SW3A，於閘極電極GE1的X軸方向的該一側的相反側的側面SS3B，形成了側壁間隔件SW3B。側壁間隔件SW3A以及SW3B各自係由氧化矽膜、氮化矽膜或該等膜層的堆疊膜等的絕緣膜13所構成。
由n－ 型半導體區域11d以及n＋ 型半導體區域12d所構成的半導體區域，係具有作為源極區域以及汲極區域的其中一方的功能的半導體區域，由n－ 型半導體區域11e以及n＋ 型半導體區域12e所構成的半導體區域，係具有作為源極區域以及汲極區域的另一方的功能的半導體區域。由n－ 型半導體區域11d以及n＋ 型半導體區域12d所構成的半導體區域，還有，由n－ 型半導體區域11e以及n＋ 型半導體區域12e所構成的半導體區域，各自與記憶體單元MCA以及MCB的半導體區域MS以及MD同樣，具備LDD構造。n＋ 型半導體區域12d，比n－ 型半導體區域11d接合深度更深，且雜質濃度更高，n＋ 型半導體區域12e，比n－ 型半導體區域11e接合深度更深，且雜質濃度更高。
n－ 型半導體區域11d，以相對於閘極電極GE1的一側的側面SS3A自我對準的方式形成，n－ 型半導體區域11e，以相對於閘極電極GE1的該一側的相反側的側面SS3B自我對準的方式形成。亦即，n－ 型半導體區域11d，形成在位於閘極電極GE1的X軸方向的一側的部分的p型井PW2的上層部，n－ 型半導體區域11e，形成在位於閘極電極GE1的X軸方向的該一側的相反側的部分的p型井PW2的上層部。
另外，n＋ 型半導體區域12d，以相對於形成在閘極電極GE1的側面SS3A的側壁間隔件SW3A的側面自我對準的方式形成，n＋ 型半導體區域12e，以相對於形成在閘極電極GE1的側面SS3B的側壁間隔件SW3B的側面自我對準的方式形成。亦即，n＋ 型半導體區域12d，形成在位於夾著側壁間隔件SW3A的閘極電極GE1的相反側的部分的p型井PW2的上層部，n＋ 型半導體區域12e，形成在位於夾著側壁間隔件SW3B的閘極電極GE1的相反側的部分的p型井PW2的上層部。
因此，低濃度的n－ 型半導體區域11d，形成於在閘極電極GE1的側面SS3A所形成的側壁間隔件SW3A之下，低濃度的n－ 型半導體區域11e，形成於在閘極電極GE1的側面SS3B所形成的側壁間隔件SW3B之下。另外，高濃度的n＋ 型半導體區域12d，形成在低濃度的n－ 型半導體區域11d的外側，高濃度的n＋ 型半導體區域12e，形成在低濃度的n－ 型半導體區域11e的外側。
在閘極電極GE1之下，形成了MISFETQ1的通道區域。因此，低濃度的n－ 型半導體區域11d，以與MISFETQ1的通道區域鄰接的方式形成，高濃度的n＋ 型半導體區域12d，與低濃度的n－ 型半導體區域11d接觸，並以與MISFETQ1的通道區域隔著n－ 型半導體區域11d的距離的方式形成。另外，低濃度的n－ 型半導體區域11e，以與MISFETQ1的通道區域鄰接的方式形成，高濃度的n＋ 型半導體區域12e，與低濃度的n－ 型半導體區域11e接觸，並以與MISFETQ1的通道區域隔著n－ 型半導體區域11e的距離的方式形成。
在n＋ 型半導體區域12d以及12e各自之上，亦即於n＋ 型半導體區域12d以及12e各自之頂面，與在記憶體單元MCA以及MCB的n＋ 型半導體區域12a、12b以及12c各自之上同樣，利用自我對準矽化物技術等，形成了金屬矽化物層14。另外，金屬矽化物層14，亦可形成在閘極電極GE1上。
接著，具體説明，形成於記憶體單元區域1A的記憶體單元MCA以及MCB各自之上的構造，還有，形成於周邊電路區域1B的MISFETQ1上的構造。
在半導體基板1上，以覆蓋控制閘極電極CGA以及CGB、記憶體閘極電極MGA以及MGB、閘極電極GE1，還有，側壁間隔件SW1A、SW1B、SW2A、SW2B、SW3A以及SW3B的方式，形成了絕緣膜15。絕緣膜15，例如係由氮化矽膜等所構成。
在絕緣膜15上，形成了層間絕緣膜16。層間絕緣膜16，係由氧化矽膜的單體膜或氮化矽膜與氧化矽膜的堆疊膜等所構成。層間絕緣膜16的頂面經過平坦化處理。
在記憶體單元區域1A中，於層間絕緣膜16形成了接觸孔，在該接觸孔內，埋入了由導體膜所構成的栓塞PG1。另外，在周邊電路區域1B中，於層間絕緣膜16形成了接觸孔，在該接觸孔內，埋入了由導體膜所構成的栓塞PG3。另外，如圖2所示的，在活性區域AR2上，形成了栓塞PG2。
栓塞PG1以及PG3各自係由形成在接觸孔的底部與側壁上（亦即側面上）的薄障蔽導體膜以及在該障蔽導體膜上以填埋接觸孔的方式形成的主導體膜所形成。在圖5中，為了簡化圖式，將構成各栓塞PG1以及PG3的障蔽導體膜以及主導體膜顯示成一體。另外，構成栓塞PG1以及PG3的障蔽導體膜，例如，可為鈦（Ti）膜、氮化鈦（TiN）膜或該等膜層的堆疊膜，構成栓塞PG1以及PG3的主導體膜，可為鎢（W）膜。
栓塞PG1，分別形成在n＋ 型半導體區域12a、12b以及12c、控制閘極電極CGA以及CGB，還有，記憶體閘極電極MGA以及MGB之上。然後，栓塞PG1，分別與n＋ 型半導體區域12a、12b以及12c、控制閘極電極CGA以及CGB，還有，記憶體閘極電極MGA以及MGB電連接。另外，栓塞PG3，分別形成在n＋ 型半導體區域12d以及12e，還有，閘極電極GE1之上，並分別與n＋ 型半導體區域12d以及12e，還有，閘極電極GE1電連接。
在埋入了栓塞PG1以及PG3的層間絕緣膜16上，例如形成了以銅（Cu）為主導電材料的埋入配線，亦及金屬鑲嵌配線，作為第1層配線，在該第1層配線上，亦形成了金屬鑲嵌配線作為上層配線，惟在此其圖式以及説明省略。另外，第1層配線以及其上層配線，並非僅限於金屬鑲嵌配線，亦可由配線用導電膜形成圖案所形成，例如亦可為鎢（W）配線或鋁（Al）配線等。
接著，代表形成於記憶體單元區域1A的記憶體單元MCA以及MCB，説明記憶體單元MCA的動作。然而，由於記憶體單元MCB也具有與記憶體單元MCA的電路構造同樣的電路構造，故記憶體單元MCB的動作與記憶體單元MCA的動作相同。
圖7，係表示在「寫入」、「消去」以及「讀取」時對記憶體單元的各部位的電壓施加條件的一例的表格。圖7的表格，記載了在「寫入」、「消去」以及「讀取」時的各個時點，對記憶體閘極電極MGA所施加的電壓Vmg、對半導體區域MS所施加的電壓Vs、對控制閘極電極CGA所施加的電壓Vcg，以及，對半導體區域MD所施加的電壓Vd。另外，圖7的表格，記載了在「寫入」、「消去」以及「讀取」時的各個時點，對p型井PW1所施加的電壓Vb。另外，圖7的表格所顯示者為電壓施加條件的較佳的一例，並非僅限於此，可因應需要作出各種變更。
在本實施態樣1中，將對記憶體電晶體的絶緣膜5中的電荷累積部（亦即氮化矽膜5b）的電子植入定義為「寫入」，將電洞（亦即正電洞）的植入定義為「消去」。再者，電源電壓Vdd為1.5V。
寫入方式，可使用稱為所謂的源極側植入（Source Side Injection，SSI）方式的熱電子寫入方式。例如，對實行寫入的記憶體單元MCA的各部位，施加圖7的「寫入」欄所示的電壓，以將電子植入到記憶體單元MCA的閘極絶緣膜GI2A中的氮化矽膜5b中。熱電子，主要係在隔著閘極絶緣膜GI2A位於記憶體閘極電極MGA下的部分的通道區域產生，會植入閘極絶緣膜GI2A中的電荷累積部，亦即氮化矽膜5b。所植入之熱電子，被閘極絶緣膜GI2A中的氮化矽膜5b中的捕集準位捕獲，結果，記憶體電晶體的閾値電壓（Vth）上升。
消去方法，可使用能帶間穿隧（Band-To-Band Tunneling，BTBT）現象所致之熱電洞植入消去方式。亦即，將因為BTBT現象而產生的電洞，亦即正電洞，植入電荷累積部，亦即閘極絶緣膜GI2A中的氮化矽膜5b，以實行消去。例如，對實行消去的記憶體單元MCA的各部位施加圖7的「消去」欄所示的電壓，利用BTBT現象產生電洞並使電場加速，以將電洞植入到記憶體單元MCA的閘極絶緣膜GI2A中的氮化矽膜5b中，藉此使記憶體電晶體的閾値電壓降低。
消去方法，亦可使用利用直接穿隧現象的電洞植入所致之消去方式。亦即，利用直接穿隧現象將電洞植入到電荷累積部，亦即閘極絶緣膜GI2A中的氮化矽膜5b，以實行消去。在圖7的「消去」欄雖省略圖式，惟係將對記憶體閘極電極MGA所施加之電壓Vmg設為例如12V的正電壓，並將對p型井PW1所施加之電壓Vb設為例如0V。藉此，電洞從記憶體閘極電極MGA側經由氧化矽膜5c利用直接穿隧現象植入到電荷累積部，亦即氮化矽膜5b，將氮化矽膜5b中的電子抵消，以實行消去。或者，植入氮化矽膜5b的電洞被氮化矽膜5b中的捕集準位捕獲，以實行消去。藉此，記憶體電晶體的閾値電壓降低，成為消去狀態。當使用該等消去方法時，比起使用BTBT現象所致之消去方法的情況而言，更可減少消耗電流。
在讀取時，例如，對實行讀取的記憶體單元MCA的各部位施加圖7的「讀取」欄所示的電壓。藉由使讀取時對記憶體閘極電極MGA所施加的電壓Vmg，成為寫入狀態的記憶體電晶體的閾値電壓與消去狀態的記憶體電晶體的閾値電壓之間的値，便可辨別寫入狀態與消去狀態。
＜半導體裝置的製造方法＞ 接著，針對本實施態樣1的半導體裝置的製造方法進行説明。圖8～圖10，係表示實施態樣1的半導體裝置的製造步驟的一部分的流程圖。圖11～圖23以及圖27，係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。圖24，係實施態樣1的半導體裝置的製造步驟中的主要部位的俯視圖。圖25以及圖26，係雜質離子植入方向的説明圖。
圖10，表示圖9的步驟S13所包含的步驟。在圖11～圖23以及圖27中，將記憶體單元區域1A中的與圖2的A－A剖面對應的元件構造，以及周邊電路區域1B中的與圖3的B－B剖面對應的元件構造，合併顯示。另外，周邊電路區域1C中的與圖4的C－C剖面對應的元件構造，由於除了在俯視下旋轉90°配置此點之外，其他均與周邊電路區域1B中的與圖3的B－B剖面對應的元件構造相同，故在圖11～圖23以及圖27中，將周邊電路區域1C中的與圖4的C－C剖面對應的元件構造的圖式省略。
另外，在本實施態樣1中，係針對在記憶體單元區域1A形成n通道型的控制電晶體CTA以及CTB還有記憶體電晶體MTA以及MTB的情況進行説明。然而，亦可使導電型相反，將p通道型的控制電晶體CTA以及CTB還有記憶體電晶體MTA以及MTB形成於記憶體單元區域1A。同樣地，在本實施態樣1中，係針對在周邊電路區域1B形成n通道型的MISFETQ1的情況進行説明。然而，亦可使導電型相反，將p通道型的MISFETQ1形成於周邊電路區域1B，另外，亦可於周邊電路區域1B形成CMISFET（Complementary MISFET，互補式金屬絕緣體半導體場效電晶體）等。
如圖11所示的，首先，準備例如具有1～10Ωcm左右的比電阻且由p型的單結晶矽等所構成的半導體晶圓作為半導體基板1（圖8的步驟S1）。
接著，如圖11所示的，形成元件分離膜2，其在半導體基板1的主面1a側的記憶體單元區域1A中，成為區劃出活性區域AR1的元件分離區域IR1，並在半導體基板1的主面1a側的周邊電路區域1B中，成為區劃出活性區域AR3的元件分離區域IR2（圖8的步驟S2）。元件分離膜2，由氧化矽等的絶緣體所構成，可利用例如STI（Shallow Trench Isolation，淺溝槽隔離）法或是LOCOS（Local Oxidization of Silicon，矽局部氧化）法等形成。例如，可在元件分離區域IR1以及IR2形成元件分離用的溝槽，之後，在該元件分離用的溝槽內，埋入例如由氧化矽所構成的絶緣膜，以形成元件分離膜2。
另外，在圖11中，雖省略記憶體單元區域1A中的元件分離區域IR1以及元件分離膜2的圖式，惟記憶體單元區域1A中的元件分離區域IR1以及元件分離膜2，可形成像圖2所示的那樣。
接著，如圖11所示的，在記憶體單元區域1A，於活性區域AR1，形成p型井PW1，並在周邊電路區域1B，於活性區域AR3，形成p型井PW2（圖8的步驟S3）。p型井PW1以及PW2，例如可藉由將硼（B）等的p型雜質以離子植入法等導入半導體基板1而形成。p型井PW1以及PW2，從半導體基板1的主面1a形成到既定的深度。
另外，當在周邊電路區域1B形成p型井PW2時，在周邊電路區域1C也形成了p型井PW2。因此，藉由實行步驟S1～步驟S3，便可準備好具有在記憶體單元區域1A形成於主面1a的p型井PW1、在周邊電路區域1B形成於主面1a的p型井PW2以及在周邊電路區域1C形成於主面1a的p型井PW2的半導體基板1。
接著，例如，藉由使用了氟酸（HF）水溶液的濕蝕刻等方法，將半導體基板1的表面的自然氧化膜除去，並將半導體基板1的表面洗淨，使半導體基板1的表面潔淨化。藉此，使半導體基板1的表面，亦即p型井PW1以及PW2的表面露出。
接著，如圖12所示的，於半導體基板1的主面1a全面，形成絕緣膜3以及導電膜4（圖4的步驟S4）。
該步驟S4，首先，如圖12所示的，在記憶體單元區域1A以及周邊電路區域1B，於半導體基板1的主面1a，形成絕緣膜3。如前所述的，絕緣膜3，可使用氧化矽膜、氮化矽膜或氮氧化矽膜，或是High－k膜，亦即高介電常數膜，絕緣膜3可使用的材料的例子，如前所述的。另外，絕緣膜3可使用熱氧化法、濺鍍法、原子層堆積（Atomic Layer Deposition，ALD）法或是化學氣相沉積（Chemical Vapor Deposition，CVD）法等形成。
該步驟S4，接著，如圖12所示的，在記憶體單元區域1A以及周邊電路區域1B，於絕緣膜3上，形成由矽所構成的導電膜4。
較佳的態樣為，導電膜4，係由多晶矽膜，亦即聚矽膜所構成。該等導電膜4，可使用CVD法等形成。可將導電膜4的膜厚設為足以覆蓋絶緣膜3的厚度。另外，亦可在成膜時將導電膜4形成為非晶矽膜，並在之後的熱處理使非晶矽膜變成多晶矽膜。
導電膜4，宜使用導入了例如磷（P）或砷（As）等的n型雜質或是硼（B）等的p型雜質而形成低電阻率者。雜質，可在導電膜4的成膜時或是成膜後導入。在導電膜4成膜時導入雜質的情況下，可使導電膜4的成膜用氣體含有摻雜氣體，以形成導入了雜質的導電膜4。另一方面，在矽膜成膜後導入雜質的情況下，在故意不導入雜質而形成矽膜之後，可用離子植入法等將雜質導入該矽膜，以形成導入了雜質的導電膜4。
另外，亦可在形成了導電膜4之後，且在使導電膜4形成圖案（後述的圖8的步驟S5）之前，於導電膜4上，形成帽蓋絕緣膜用的絕緣膜。
接著，如圖12所示的，使導電膜4形成圖案（圖8的步驟S5）。該步驟S5，例如用微影以及蝕刻，使導電膜4形成圖案。
首先，在導電膜4上形成光阻膜（圖中未顯示）。接著，在記憶體單元區域1A之中的預定形成控制閘極電極CGA以及CGB的區域以外的區域，形成貫通光阻膜並到達導電膜4的開口部，進而形成由具有開口部的光阻膜所構成的光阻圖案（圖中未顯示）。此時，配置在記憶體單元區域1A之中的預定形成控制閘極電極CGA以及CGB的區域的部分的導電膜4，還有，配置在周邊電路區域1B的部分的導電膜4，被光阻膜所覆蓋。
接著，將光阻圖案當作蝕刻遮罩使用，利用例如乾蝕刻等蝕刻導電膜4，使其形成圖案。
藉此，在記憶體單元區域1A，形成了由導電膜4所構成的控制閘極電極CGA，並形成了由控制閘極電極CGA與半導體基板1的p型井PW1之間的絕緣膜3所構成的閘極絕緣膜GI1A。換言之，控制閘極電極CGA，在記憶體單元區域1A，在p型井PW1上，亦即在半導體基板1的主面1a上，隔著閘極絕緣膜GI1A形成。
另外，在記憶體單元區域1A，形成了由導電膜4所構成的控制閘極電極CGB，並形成了由控制閘極電極CGB與半導體基板1的p型井PW1之間的絕緣膜3所構成的閘極絕緣膜GI1B。換言之，控制閘極電極CGB，在記憶體單元區域1A，在p型井PW1上，亦即在半導體基板1的主面1a上，隔著閘極絕緣膜GI1B形成。
另一方面，在周邊電路區域1B，導電膜4殘留下來。之後，將光阻圖案（亦即光阻膜）除去。
此時，如圖2所示的，控制閘極電極CGA以及CGB，各自在俯視下通過活性區域AR1上、元件分離區域IR1上以及活性區域AR2上，而各自朝Y軸方向延伸。
另外，在記憶體單元區域1A中，並未被控制閘極電極CGA以及CGB所覆蓋的部分的絕緣膜3，可藉由實行步驟S5的乾蝕刻或是在步驟S5的乾蝕刻之後實行濕蝕刻除去。然後，在記憶體單元區域1A之中，在並未形成控制閘極電極CGA以及CGB的部分，半導體基板1的p型井PW1會露出。
接著，如圖13所示的，於半導體基板1的主面1a全面，形成記憶體電晶體MTA的閘極絕緣膜GI2A（參照後述的圖15）用以及記憶體電晶體MTB的閘極絕緣膜GI2B（參照後述的圖15）用的絕緣膜5（圖8的步驟S6）。
在該步驟S6中，在記憶體單元區域1A，於所露出之部分的半導體基板1的主面1a、控制閘極電極CGA的頂面以及側面，還有，控制閘極電極CGB的頂面以及側面，形成絕緣膜5。另外，於殘留在周邊電路區域1B的部分的導電膜4的頂面，形成絕緣膜5。亦即，在步驟S6中，絕緣膜5，以覆蓋半導體基板1的主面1a、控制閘極電極CGA以及CGB的表面，還有，殘留在周邊電路區域1B的部分的導電膜4的表面的方式形成。
絕緣膜5，如前所述的，係內部具有電荷累積部的絕緣膜，絕緣膜，由從下往上依序形成的氧化矽膜5a、氮化矽膜5b以及氧化矽膜5c的堆疊膜所構成。
在絕緣膜5之中，氧化矽膜5a，可利用例如熱氧化法或ISSG（In Situ Steam Generation，臨場蒸氣產生）氧化法等形成。另外，在絕緣膜5之中，氮化矽膜5b，可利用例如CVD法形成。再者，在絕緣膜5之中，氧化矽膜5c，可利用例如CVD法或ISSG氧化法形成。
首先，於所露出之部分的半導體基板1的主面1a、控制閘極電極CGA的頂面以及側面、控制閘極電極CGB的頂面以及側面、殘留在周邊電路區域1B的部分的導電膜4的頂面以及側面，利用例如熱氧化法或ISSG氧化法形成氧化矽膜5a。此時，所露出之部分的半導體基板1的主面1a、控制閘極電極CGA的頂面以及側面、控制閘極電極CGB的頂面以及側面，還有，殘留在周邊電路區域1B的部分的導電膜4的頂面，受到氧化。氧化矽膜5a的厚度，例如可為4nm左右。
作為另一態樣，亦可使用ALD（Atomic Layer Deposition，原子層沉積）法形成氧化矽膜5a。此時，氧化矽沉積於所露出之部分的半導體基板1的主面1a、控制閘極電極CGA的頂面以及側面、控制閘極電極CGB的頂面以及側面，還有，殘留在周邊電路區域1B的部分的導電膜4的頂面。
接著，在氧化矽膜5a上以例如CVD法形成氮化矽膜5b，然後在氮化矽膜5b上以例如CVD法、ISSG氧化法或這二種方法形成氧化矽膜5c。藉此，便可形成由氧化矽膜5a、氮化矽膜5b以及氧化矽膜5c的堆疊膜所構成的絕緣膜5。
形成在記憶體單元區域1A的絕緣膜5，具有作為記憶體閘極電極MGA以及MGB（參照後述的圖14）各自之閘極絕緣膜的功能，並具有電荷保持功能。絕緣膜5，具有作為電荷阻擋層的氧化矽膜5a與氧化矽膜5c夾著作為電荷累積部的氮化矽膜5b的構造。然後，由氧化矽膜5a以及5c所構成的電荷阻擋層的電位障壁高度，比由氮化矽膜5b所構成的電荷累積部的電位障壁高度更高。
另外，在本實施態樣1中，具有捕集位準的絕緣膜，係使用氮化矽膜5b，使用氮化矽膜5b的態樣，從可靠度的觀點來看，為較佳的態樣。然而，具有捕集位準的絕緣膜，並非僅限於氮化矽膜，亦可使用例如氧化鋁（alumina）膜、氧化鉿膜或氧化鉭膜等，具有比氮化矽膜更高之介電常數的高介電常數膜。
接著，如圖13所示的，於半導體基板1的主面1a全面，亦即在絕緣膜5上，形成由矽所構成的導電膜6（圖8的步驟S7）。
較佳的態樣為，導電膜6，係由例如多晶矽膜，亦即聚矽膜所構成。該等導電膜6，可使用CVD法等形成。另外，亦可在成膜時將導電膜6形成為非晶矽膜，並在之後的熱處理使非晶矽膜變成多晶矽膜。
導電膜6，宜使用導入了例如磷（P）或砷（As）等的n型雜質或是硼（B）等的p型雜質而形成低電阻率者。雜質，可在導電膜6成膜時或是成膜後導入。可在導電膜6成膜後以離子植入法將雜質導入導電膜6，亦可在導電膜6成膜時將雜質導入導電膜6。在導電膜6成膜時導入雜質的情況下，可使導電膜6的成膜用氣體含有摻雜氣體，以形成導入了雜質的導電膜6。
接著，如圖14所示的，利用異向性蝕刻技術對導電膜6進行深蝕刻，形成記憶體閘極電極MGA以及MGB（圖8的步驟S8）。
該步驟S8，對導電膜6進行深蝕刻，蝕刻量為導電膜6的膜厚分量，藉此於控制閘極電極CGA的兩側面，隔著絕緣膜5使導電膜6殘留成側壁間隔件狀，並於控制閘極電極CGB的兩側面，隔著絕緣膜5使導電膜6殘留成側壁間隔件狀。然後，將其他區域的導電膜6除去。
藉此，如圖14所示的，在記憶體單元區域1A中，於控制閘極電極CGA的X軸方向的一側，亦即於控制閘極電極CGB側的相反側的側面SS0A，形成了由隔著絕緣膜5殘留成側壁間隔件狀的導電膜6所構成的記憶體閘極電極MGA。另外，於控制閘極電極CGA的控制閘極電極CGB側的側面SS1A，形成了由隔著絕緣膜5殘留成側壁間隔件狀的導電膜6所構成的間隔件SP1。
另外，在記憶體單元區域1A中，於控制閘極電極CGB的X軸方向的一側，亦即於控制閘極電極CGA側的相反側的側面SS0B，形成了由隔著絕緣膜5殘留成側壁間隔件狀的導電膜6所構成的記憶體閘極電極MGB。另外，於控制閘極電極CGB的控制閘極電極CGA側的側面SS1B，形成了由隔著絕緣膜5殘留成側壁間隔件狀的導電膜6所構成的間隔件SP1。
記憶體閘極電極MGA，以在絕緣膜5上隔著絕緣膜5與控制閘極電極CGA相鄰的方式形成。記憶體閘極電極MGA與間隔件SP1，具有夾著控制閘極電極CGA幾乎對稱的構造。記憶體閘極電極MGA與半導體基板1的p型井PW1之間，以及，記憶體閘極電極MGA與控制閘極電極CGA之間，隔設著絕緣膜5，該記憶體閘極電極MGA，係由與絕緣膜5接觸的導電膜6所構成。
記憶體閘極電極MGB，以在絕緣膜5上隔著絕緣膜5與控制閘極電極CGB相鄰的方式形成。記憶體閘極電極MGB與間隔件SP1，具有夾著控制閘極電極CGB幾乎對稱的構造。記憶體閘極電極MGB與半導體基板1的p型井PW1之間，以及，記憶體閘極電極MGB與控制閘極電極CGB之間，隔設著絕緣膜5，該記憶體閘極電極MGB，係由與絕緣膜5接觸的導電膜6所構成。
在實行過步驟S8的深蝕刻步驟的階段，絕緣膜5之中的並未被記憶體閘極電極MGA、MGB以及間隔件SP1所覆蓋的部分露出。亦即，並未被記憶體閘極電極MGA、MGB以及間隔件SP1所覆蓋的部分的絕緣膜5露出。記憶體閘極電極MGA之下的絕緣膜5，成為記憶體電晶體MTA的閘極絕緣膜GI2A（參照後述的圖15），記憶體閘極電極MGB之下的絕緣膜5，成為記憶體電晶體MTB的閘極絕緣膜GI2B（參照後述的圖15）。另外，藉由調整在步驟S7所形成之導電膜6的膜厚，便可調整記憶體閘極長度。
接著，如圖15所示的，將間隔件SP1以及絕緣膜5除去（圖8的步驟S9）。
在該步驟S9中，首先，用微影，將覆蓋記憶體閘極電極MGA以及MGB且露出間隔件SP1的光阻圖案（圖中未顯示）形成在半導體基板1上。然後，以所形成之光阻圖案作為蝕刻遮罩，進行乾蝕刻，將間隔件SP1除去。另一方面，由於記憶體閘極電極MGA以及MGB被光阻圖案所覆蓋，故並未受到蝕刻而殘留下來。之後，將該光阻圖案除去。
在該步驟S9中，接著，將並未被記憶體閘極電極MGA以及MGB所覆蓋的部分的絕緣膜5，利用例如濕蝕刻等的蝕刻處理除去。此時，在記憶體單元區域1A中，位於記憶體閘極電極MGA與p型井PW1之間以及記憶體閘極電極MGA與控制閘極電極CGA之間的絕緣膜5，並未被除去而殘留下來。另外，在記憶體單元區域1A中，位於記憶體閘極電極MGB與p型井PW1之間以及記憶體閘極電極MGB與控制閘極電極CGB之間的絕緣膜5，並未被除去而殘留下來。再者，位於其他區域的絕緣膜5被除去。
藉此，在記憶體單元區域1A中，形成由殘留在記憶體閘極電極MGA與p型井PW1之間的部分以及殘留在記憶體閘極電極MGA與控制閘極電極CGA之間的部分的絕緣膜5所構成的閘極絕緣膜GI2A。另外，在記憶體單元區域1A中，形成由殘留在記憶體閘極電極MGB與p型井PW1之間的部分以及殘留在記憶體閘極電極MGB與控制閘極電極CGB之間的部分的絕緣膜5所構成的閘極絕緣膜GI2B。
另外，在步驟S9中，亦可進行蝕刻，使絕緣膜5之中的氧化矽膜5c以及氮化矽膜5b被除去且氧化矽膜5a並未被除去而殘留下來。
接著，如圖16所示的，在周邊電路區域1B，使導電膜4形成圖案（圖8的步驟S10）。該步驟S10，例如用微影以及蝕刻，在周邊電路區域1B，使導電膜4形成圖案。
首先，於半導體基板1的主面1a全面，形成光阻膜（圖中未顯示）。接著，在周邊電路區域1B之中的預定形成閘極電極GE1的區域以外的區域，形成貫通光阻膜並到達導電膜4的開口部，進而形成由具有開口部的光阻膜所構成的光阻圖案（圖中未顯示）。此時，配置在周邊電路區域1B之中的預定形成閘極電極GE1的區域的部分的導電膜4，以及，記憶體單元區域1A中的半導體基板1的主面1a，被光阻膜所覆蓋。
接著，將光阻圖案當作蝕刻遮罩使用，利用例如乾蝕刻等蝕刻導電膜4，使其形成圖案。
藉此，在周邊電路區域1B，形成由導電膜4所構成的閘極電極GE1，並形成由閘極電極GE1與p型井PW2之間的絕緣膜3所構成的閘極絕緣膜GI3。換言之，閘極電極GE1，在周邊電路區域1B，在p型井PW2上，亦即在半導體基板1的主面1a上，隔著閘極絕緣膜GI3形成。
另一方面，在記憶體單元區域1A，記憶體閘極電極MGA以及MGB，還有，控制閘極電極CGA以及CGB，被光阻圖案所覆蓋，故記憶體閘極電極MGA以及MGB，還有，控制閘極電極CGA以及CGB，並未受到蝕刻。之後，將光阻圖案（亦即光阻膜）除去。
此時，如圖3所示的，在周邊電路區域1B，閘極電極GE1，在俯視下，通過活性區域AR3上，朝Y軸方向延伸。
另外，在周邊電路區域1B中，並未被閘極電極GE1所覆蓋的部分的絕緣膜3，可藉由實行步驟S10的乾蝕刻或是在步驟S10的乾蝕刻之後實行濕蝕刻除去。
接著，如圖17～圖19所示的，形成n－ 型半導體區域11a、11b、11c、11d以及11e（圖9的步驟S11）。該步驟S11，例如使用微影以及離子植入法，於p型井PW1以及PW2的上層部，形成n－ 型半導體區域11a、11b、11c、11d以及11e。
該步驟S11，首先，如圖17所示的，以覆蓋半導體基板1的主面1a全面的方式，形成作為遮罩膜的光阻膜RF1。接著，在記憶體單元區域1A之中的形成n－ 型半導體區域11a的區域，形成貫通光阻膜RF1並到達p型井PW1的開口部OP1，進而形成由具有開口部OP1的光阻膜RF1所構成的光阻圖案RP1。亦即，形成貫通光阻膜RF1，並到達位於控制閘極電極CGA與控制閘極電極CGB之間的部分的p型井PW1的開口部OP1。
此時，位於記憶體單元區域1A之中的預定形成n－ 型半導體區域11a的區域以外的區域的部分的p型井PW1，以及，周邊電路區域1B中的半導體基板1的主面1a，被光阻膜RF1所覆蓋。亦即，在記憶體單元區域1A，位於夾著記憶體閘極電極MGA的控制閘極電極CGA的相反側的部分的p型井PW1，以及，位於夾著記憶體閘極電極MGB的控制閘極電極CGB的相反側的部分的p型井PW1，被光阻膜RF1所覆蓋。
接著，將光阻圖案RP1當作遮罩使用，植入例如砷（As）或磷（P）等的n型的雜質離子IM1。藉此，在位於控制閘極電極CGA與控制閘極電極CGB之間的部分，亦即在位於夾著控制閘極電極CGA的記憶體閘極電極MGA的相反側且位於夾著控制閘極電極CGB的記憶體閘極電極MGB的相反側的部分的p型井PW1的上層部，形成n－ 型半導體區域11a。之後，光阻圖案RP1被除去。
較佳的態樣為，控制閘極電極CGA的控制閘極電極CGB側的側面SS1A，以及，控制閘極電極CGB的控制閘極電極CGA側的側面SS1B，均在開口部OP1內露出。藉此，n－ 型半導體區域11a，以自我對準於控制閘極電極CGA的側面SS1A以及控制閘極電極CGB的側面SS1B的方式形成。
再者，較佳的態樣為，雜質離子IM1，從垂直於半導體基板1的主面1a的方向DR1植入。藉此，即使在控制閘極電極CGA的側面SS1A具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，n－ 型半導體區域11a，仍能夠以自我對準於控制閘極電極CGA的側面SS1A的方式形成。另外，即使在控制閘極電極CGB的側面SS1B具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，n－ 型半導體區域11a，仍能夠以自我對準於控制閘極電極CGB的側面SS1B的方式形成。因此，無論在閘極寬度方向（Y軸方向）上的哪個位置，均可在控制電晶體CTA以及CTB中，抑制熱載子或是短通道效應。
另外，在本案說明書中，垂直於半導體基板1的主面1a的方向，定義為除了垂直於半導體基板1的主面1a的方向之外，也包含與垂直於半導體基板1的主面1a的方向所形成之角度在2°以內的方向。
該步驟S11，接著，如圖18所示的，以覆蓋半導體基板1的主面1a全面的方式，形成作為遮罩膜的光阻膜RF2。接著，在記憶體單元區域1A之中的形成n－ 型半導體區域11b以及11c的區域，形成貫通光阻膜RF2並到達p型井PW1的開口部OP2，進而形成由具有開口部OP2的光阻膜RF2所構成的光阻圖案RP2。換言之，形成貫通光阻膜RF2，並到達位於夾著記憶體閘極電極MGA的控制閘極電極CGA的相反側的部分的p型井PW1的開口部OP2，亦即開口部OP2A。另外，形成貫通光阻膜RF2，並到達位於夾著記憶體閘極電極MGB的控制閘極電極CGB的相反側的部分的p型井PW1的開口部OP2，亦即開口部OP2B。
此時，記憶體單元區域1A中的n－ 型半導體區域11a，以及，周邊電路區域1B中的半導體基板1的主面1a，被光阻膜RF2所覆蓋。亦即，在記憶體單元區域1A，位於控制閘極電極CGA與控制閘極電極CGB之間的部分的p型井PW1，被光阻膜RF2所覆蓋。
接著，將光阻圖案RP2當作遮罩使用，植入例如砷（As）或磷（P）等的n型的雜質離子IM2。藉此，在位於夾著記憶體閘極電極MGA的控制閘極電極CGA的相反側的部分的p型井PW1的上層部，形成n－ 型半導體區域11b，在位於夾著記憶體閘極電極MGB的控制閘極電極CGB的相反側的部分的p型井PW1的上層部，形成n－ 型半導體區域11c。之後，光阻圖案RP2被除去。
較佳的態樣為，記憶體閘極電極MGA的控制閘極電極CGA側的相反側的側面SS2A，在開口部OP2A內露出，記憶體閘極電極MGB的控制閘極電極CGB側的相反側的側面SS2B，在開口部OP2B內露出。藉此，n－ 型半導體區域11b，以自我對準於記憶體閘極電極MGA的側面SS2A的方式形成，n－ 型半導體區域11c，以自我對準於記憶體閘極電極MGB的側面SS2B的方式形成。
再者，較佳的態樣為，雜質離子IM2，從垂直於半導體基板1的主面1a的方向DR1植入。藉此，即使在記憶體閘極電極MGA的側面SS2A具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，n－ 型半導體區域11b，仍能夠以自我對準於記憶體閘極電極MGA的側面SS2A的方式形成。另外，即使在記憶體閘極電極MGB的側面SS2B具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，n－ 型半導體區域11c，仍能夠以自我對準於記憶體閘極電極MGB的側面SS2B的方式形成。因此，無論在閘極寬度方向（Y軸方向）上的哪個位置，均可在記憶體電晶體MTA以及MTB中，抑制熱載子或短通道效應。
另外，實行圖17以及圖18所示之步驟，藉此，以控制閘極電極CGA以及記憶體閘極電極MGA為遮罩，對半導體基板1植入n型的雜質離子，並以控制閘極電極CGB以及記憶體閘極電極MGB為遮罩，對半導體基板1植入n型的雜質離子。
該步驟S11，接著，如圖19所示的，以覆蓋半導體基板1的主面1a全面的方式，形成作為遮罩膜的光阻膜RF3。接著，在周邊電路區域1B，將光阻膜RF3除去，形成由殘留在記憶體單元區域1A的部分的光阻膜RF3所構成的光阻圖案RP3。此時，記憶體單元區域1A中的n－ 型半導體區域11a、11b以及11c，被光阻膜RF3所覆蓋。
接著，將光阻圖案RP3當作遮罩使用，植入例如砷（As）或磷（P）等的n型的雜質離子IM3。此時，在周邊電路區域1B，以閘極電極GE1為遮罩，對半導體基板1植入n型的雜質離子IM3。
藉此，在周邊電路區域1B，n－ 型半導體區域11d，以自我對準於閘極電極GE1的一側的側面SS3A的方式形成，n－ 型半導體區域11e，以自我對準於閘極電極GE1的該一側的相反側的側面SS3B的方式形成。亦即，n－ 型半導體區域11d，形成在位於閘極電極GE1的一側的部分的p型井PW2的上層部，n－ 型半導體區域11e，形成在位於閘極電極GE1的該一側的相反側的部分的p型井PW2的上層部。之後，光阻圖案RP3被除去。
較佳的態樣為，雜質離子IM3，從垂直於半導體基板1的主面1a的方向DR1植入。藉此，即使在閘極電極GE1的側面SS3A具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，n－ 型半導體區域11d，仍能夠以自我對準於閘極電極GE1的側面SS3A的方式形成。另外，即使在閘極電極GE1的側面SS3B具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，n－ 型半導體區域11e，仍能夠以自我對準於閘極電極GE1的側面SS3B的方式形成。因此，無論在閘極寬度方向（Y軸方向）上的哪個位置，均可在MISFETQ1中，抑制熱載子或短通道效應。
另外，實行形成n－ 型半導體區域11a、11b、11c、11d以及11e各區域的步驟的順序，並非僅限於上述的順序。因此，形成n－ 型半導體區域11a、11b、11c、11d以及11e各區域的步驟，無論以任何順序實行均可。
接著，如圖20以及圖21所示的，於控制閘極電極CGA的側面SS1A，形成側壁間隔件SW1A，並於記憶體閘極電極MGA的側面SS2A，形成側壁間隔件SW2A（圖9的步驟S12）。
首先，如圖20所示的，於半導體基板1的主面1a全面，形成絕緣膜13。該絕緣膜13，係由氧化矽膜、氮化矽膜或該等膜層的堆疊膜等的絕緣膜所構成。
接著，如圖21所示的，利用例如異向性蝕刻對所形成的絕緣膜13進行深蝕刻。
像這樣，於控制閘極電極CGA的記憶體閘極電極MGA側的相反側的側面SS1A，亦即於側面SS0A的相反側的側面SS1A選擇性地殘留絕緣膜13，形成由絕緣膜13所構成的側壁間隔件SW1A。另外，於記憶體閘極電極MGA的控制閘極電極CGA側的相反側的側面SS2A選擇性地殘留絕緣膜13，形成由絕緣膜13所構成的側壁間隔件SW2A。
另一方面，於控制閘極電極CGB的記憶體閘極電極MGB側的相反側的側面SS1B，亦即於側面SS0B的相反側的側面SS1B選擇性地殘留絕緣膜13，形成由絕緣膜13所構成的側壁間隔件SW1B。另外，於記憶體閘極電極MGB的控制閘極電極CGB側的相反側的側面SS2B選擇性地殘留絕緣膜13，形成由絕緣膜13所構成的側壁間隔件SW2B。
或者，於閘極電極GE1的側面SS3A，選擇性地殘留絕緣膜13，形成由絕緣膜13所構成的側壁間隔件SW3A。另外，於閘極電極GE1的側面SS3A的相反側的側面SS3B，選擇性地殘留絕緣膜13，形成由絕緣膜13所構成的側壁間隔件SW3B。
接著，如圖22～圖27所示的，形成n＋ 型半導體區域12a、12b、12c、12d以及12e（圖9的步驟S13）。該步驟S13，例如使用微影以及離子植入法，於p型井PW1以及PW2的上層部，形成n＋ 型半導體區域12a、12b、12c、12d以及12e。
該步驟S13，首先，如圖22所示的，在周邊電路區域1B，對p型井PW2，植入雜質離子（圖10的步驟S21）。
該步驟S21，首先，以覆蓋半導體基板1的主面1a全面的方式，形成光阻膜RF4。接著，在周邊電路區域1B，將光阻膜RF4除去，形成由殘留在記憶體單元區域1A的部分的光阻膜RF4所構成的光阻圖案RP4。此時，記憶體單元區域1A中的n－ 型半導體區域11a、11b以及11c，被光阻膜RF4所覆蓋。
該步驟S21，接著，將光阻圖案RP4當作遮罩使用，植入例如砷（As）或磷（P）等的n型的雜質離子IM4。此時，在周邊電路區域1B，以閘極電極GE1還有側壁間隔件SW3A以及SW3B為遮罩，對半導體基板1植入n型的雜質離子IM4。
藉此，在周邊電路區域1B，n＋ 型半導體區域12d，以自我對準於形成在閘極電極GE1的側面SS3A的側壁間隔件SW3A的側面的方式形成，n＋ 型半導體區域12e，以自我對準於形成在閘極電極GE1的側面SS3B的側壁間隔件SW3B的側面的方式形成。
亦即，n＋ 型半導體區域12d，形成在位於夾著側壁間隔件SW3A的閘極電極GE1的相反側的部分的p型井PW2的上層部，n＋ 型半導體區域12e，形成在位於夾著側壁間隔件SW3B的閘極電極GE1的相反側的部分的p型井PW2的上層部。n＋ 型半導體區域12d，與n－ 型半導體區域11d接觸，n＋ 型半導體區域12d的n型的雜質濃度，比n－ 型半導體區域11d的n型的雜質濃度更高。n＋ 型半導體區域12e，與n－ 型半導體區域11e接觸，n＋ 型半導體區域12e的n型的雜質濃度，比n－ 型半導體區域11e的n型的雜質濃度更高。
之後，光阻圖案RP4被除去。
另外，雜質離子IM4，例如，從垂直於半導體基板1的主面1a的方向DR1植入。
該步驟S13，接著，如圖23以及圖24所示的，在記憶體單元區域1A，對p型井PW1，植入雜質離子（圖10的步驟S22）。
該步驟S22，首先，以覆蓋半導體基板1的主面1a全面的方式，形成光阻膜RF5。接著，在記憶體單元區域1A，將光阻膜RF5除去，形成由殘留在周邊電路區域1B的部分的光阻膜RF5所構成的光阻圖案RP5。此時，周邊電路區域1B中的n－ 型半導體區域11d以及11e，還有，n＋ 型半導體區域12d以及12e，被光阻膜RF5所覆蓋。
該步驟S22，接著，將光阻圖案RP5當作遮罩使用，植入例如砷（As）或磷（P）等的n型的雜質離子IM5。此時，在記憶體單元區域1A，以控制閘極電極CGA以及CGB、記憶體閘極電極MGA以及MGB、側壁間隔件SW1A、SW1B、SW2A以及SW2B為遮罩，對半導體基板1植入n型的雜質離子IM5。
藉此，在記憶體單元區域1A，n＋ 型半導體區域12a，以自我對準於形成在控制閘極電極CGA的側面SS1A的側壁間隔件SW1A的側面以及形成在控制閘極電極CGB的側面SS1B的側壁間隔件SW1B的側面的方式形成。另外，在記憶體單元區域1A，n＋ 型半導體區域12b，以自我對準於形成在記憶體閘極電極MGA的側面SS2A的側壁間隔件SW2A的側面的方式形成，n＋ 型半導體區域12c，以自我對準於形成在記憶體閘極電極MGB的側面SS2B的側壁間隔件SW2B的側面的方式形成。
亦即，在位於形成在控制閘極電極CGA的側面SS1A的側壁間隔件SW1A與形成在控制閘極電極CGB的側面SS1B的側壁間隔件SW1B之間的部分的p型井PW1的上層部，形成了n＋ 型半導體區域12a。另外，在位於夾著側壁間隔件SW2A的記憶體閘極電極MGA的相反側的部分的p型井PW1的上層部，形成了n＋ 型半導體區域12b，在位於夾著側壁間隔件SW2B的記憶體閘極電極MGB的相反側的部分的p型井PW1的上層部，形成了n＋ 型半導體區域12c。
n＋ 型半導體區域12a，與n－ 型半導體區域11a接觸，n＋ 型半導體區域12a的n型的雜質濃度，比n－ 型半導體區域11a的n型的雜質濃度更高。n＋ 型半導體區域12b，與n－ 型半導體區域11b接觸，n＋ 型半導體區域12b的n型的雜質濃度，比n－ 型半導體區域11b的n型的雜質濃度更高。n＋ 型半導體區域12c，與n－ 型半導體區域11c接觸，n＋ 型半導體區域12c的n型的雜質濃度，比n－ 型半導體區域11c的n型的雜質濃度更高。
之後，光阻圖案RP5被除去。
較佳的態樣為，如圖24以及圖25所示的，雜質離子IM5，從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）傾斜的方向DR2植入。
藉此，即使在側壁間隔件SW1A的側面具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，仍可減少閘極寬度方向（Y軸方向）的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12a的控制閘極電極CGA側的端部位置的差異。另外，即使在側壁間隔件SW2A的側面具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，仍可減少閘極寬度方向（Y軸方向）的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12b的記憶體閘極電極MGA側的端部位置的差異。
較佳的態樣為，步驟S22的步驟包含：將由磷（P）所構成的雜質離子IM5，從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）傾斜的方向DR2植入的步驟；以及將由砷（As）所構成的雜質離子，從垂直於半導體基板1的主面1a的方向DR1植入的步驟。p型井PW1中的磷的擴散係數，比p型井PW1中的砷的擴散係數更大。因此，比起由砷所構成的雜質離子對閘極長度方向（X軸方向）上的n＋ 型半導體區域12a以及12b的端部位置的差異所造成的影響而言，由磷所構成的雜質離子IM5對閘極長度方向（X軸方向）上的n＋ 型半導體區域12a以及12b的端部位置的差異所造成的影響更大。因此，宜將由磷所構成的雜質離子IM5，從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）傾斜的方向DR2植入。
在此情況下，以植入能量為10keV、植入量為2×1015 cm－ 2 ，作為植入由磷所構成之雜質離子IM5時的植入條件。另外，以植入能量為20keV、植入量為2×1015 cm－ 2 ，作為植入由砷所構成之雜質離子時的植入條件。另外，植入能量與植入量，根據裝置構造的不同，為可變量。
更宜可從彼此相異的2個方向植入雜質離子。亦即，如圖24～圖26所示的，可實行：從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）的一側傾斜的方向DR2植入的步驟；以及從相對於方向DR1往閘極寬度方向（Y軸方向）的該一側的相反側傾斜的方向DR3植入的步驟。
藉此，即使在側壁間隔件SW1A的側面所形成之凹凸相對於與閘極寬度方向（Y軸方向）垂直的面（XZ面）具有非對稱形狀的情況下，仍可減少閘極寬度方向的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12a的控制閘極電極CGA側的端部位置的差異。另外，即是在側壁間隔件SW2A的側面所形成之凹凸相對於與閘極寬度方向（Y軸方向）垂直的面（XZ面）具有非對稱形狀的情況下，仍可減少閘極寬度方向的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12b的記憶體閘極電極MGA側的端部位置的差異。
在此，所謂方向DR2係相對於方向DR1往Y軸方向的一側傾斜的方向，意指如圖25所示的，在從X軸方向的負側往正側的方向觀察的剖面中，方向DR2，係相對於方向DR1往順時鐘方向旋轉角度θ1（0°＜θ1＜90°）的方向。另外，所謂方向DR3係相對於方向DR1往Y軸方向的該一側的相反側傾斜的方向，意指如圖26所示的，在從X軸方向的負側往正側的方向觀察的剖面中，方向DR3係相對於方向DR1往逆時鐘方向旋轉角度θ2（0°＜θ2＜90°）的方向。另外，θ1較佳的範圍為10～50°，θ2較佳的範圍為10～50°。
植入雜質離子IM5的方向DR2，亦可為相對於與半導體基板1的主面1a垂直的方向DR1，取代往閘極寬度方向（Y軸方向），而係往閘極長度方向（X軸方向）傾斜的方向。即使在該等情況下，若比起從垂直於半導體基板1的主面1a的方向DR1植入雜質離子IM5的情況而言，更可減少閘極寬度方向（Y軸方向）的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12a的控制閘極電極CGA側的端部位置的差異。另外，若比起從垂直於半導體基板1的主面1a的方向DR1植入雜質離子IM5的情況而言，更可減少閘極寬度方向（Y軸方向）的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12b的記憶體閘極電極MGA側的端部位置的差異。
然而，側壁間隔件SW1A與側壁間隔件SW1B，夾著半導體區域MD幾乎對稱配置，側壁間隔件SW2A與側壁間隔件SW2B，夾著半導體區域MS幾乎對稱配置。因此，當方向DR2係往閘極長度方向（X軸方向）傾斜的方向時，以側壁間隔件SW1A為遮罩植入雜質離子IM5的區域，與以側壁間隔件SW1B為遮罩植入雜質離子IM5的區域，並非夾著半導體區域MD對稱配置。另外，當方向DR2係往閘極長度方向（X軸方向）傾斜的方向時，以側壁間隔件SW2A為遮罩植入雜質離子IM5的區域，與以側壁間隔件SW2B為遮罩植入雜質離子IM5的區域，並非夾著半導體區域MS對稱配置。因此，植入雜質離子IM5的方向DR2，宜為相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）傾斜的方向。
另外，雖省略圖式以及詳細説明，惟就減少n＋ 型半導體區域12a的控制閘極電極CGB側的端部位置的差異以及n＋ 型半導體區域12c的記憶體閘極電極MGB側的端部位置的差異的效果而言，也是同樣的。
像這樣，藉由n－ 型半導體區域11a與雜質濃度比其更高的n＋ 型半導體區域12a，形成具有作為記憶體單元MCA以及MCB（參照後述的圖27）各自之汲極區域的功能的n型的半導體區域MD。另外，藉由n－ 型半導體區域11b與雜質濃度比其更高的n＋ 型半導體區域12b，形成具有作為記憶體單元MCA的源極區域的功能的n型的半導體區域MS。再者，藉由n－ 型半導體區域11c與雜質濃度比其更高的n＋ 型半導體區域12c，形成具有作為記憶體單元MCB的源極區域的功能的n型的半導體區域MS。
之後，實行用來使導入n－ 型半導體區域11a、11b、11c、11d以及11e，還有，n＋ 型半導體區域12a、12b、12c、12d以及12e等的雜質活性化的熱處理，亦即活性化退火處理。
藉此，如圖27所示的，在記憶體單元區域1A，形成控制電晶體CTA以及記憶體電晶體MTA，並藉由控制電晶體CTA以及記憶體電晶體MTA，形成作為非揮發性記憶體的記憶體單元MCA。亦即，藉由控制閘極電極CGA、閘極絕緣膜GI1A、記憶體閘極電極MGA、閘極絕緣膜GI2A、半導體區域MS、半導體區域MD，形成作為非揮發性記憶體的記憶體單元MCA。
另外，如圖27所示的，在記憶體單元區域1A，形成控制電晶體CTB以及記憶體電晶體MTB，並藉由控制電晶體CTB以及記憶體電晶體MTB，形成作為非揮發性記憶體的記憶體單元MCB。亦即，藉由控制閘極電極CGB、閘極絕緣膜GI1B、記憶體閘極電極MGB、閘極絕緣膜GI2B、半導體區域MS、半導體區域MD，形成作為非揮發性記憶體的記憶體單元MCB。
另一方面，如圖27所示的，在周邊電路區域1B，形成MISFETQ1。亦即，藉由閘極電極GE1、閘極絕緣膜GI3、n－ 型半導體區域11d以及11e、n＋ 型半導體區域12d以及12e，形成MISFETQ1。
另外，實行在記憶體單元區域1A中為了形成n＋ 型半導體區域12a、12b以及12c各區域而植入雜質離子的步驟還有在周邊電路區域1B中為了形成n＋ 型半導體區域12d以及12e各區域而植入雜質離子的步驟的順序，並非僅限於上述的順序。因此，在記憶體單元區域1A中為了形成n＋ 型半導體區域12a、12b以及12c各區域而植入雜質離子的步驟，還有，在周邊電路區域1B中為了形成n＋ 型半導體區域12d以及12e各區域而植入雜質離子的步驟，無論以任何順序實行均可。
接著，如圖5所示的，形成金屬矽化物層14（圖9的步驟S14）。該步驟S14，於半導體基板1的主面1a全面，以覆蓋控制閘極電極CGA以及CGB、記憶體閘極電極MGA以及MGB、閘極電極GE1，還有，側壁間隔件SW1A、SW1B、SW2A、SW2B、SW3A以及SW3B的方式，形成金屬膜。金屬膜，例如係由鈷（Co）膜、鎳（Ni）膜或鎳鉑合金膜等所構成，可用濺鍍法等形成。然後，對半導體基板1實施熱處理，使n＋ 型半導體區域12a、12b、12c、12d以及12e各自之上層部，與金屬膜發生反應。藉此，在n＋ 型半導體區域12a、12b、12c、12d以及12e各自之上，分別形成金屬矽化物層14。
金屬矽化物層14，例如可為鈷矽化物層、鎳矽化物層或添加了鉑的鎳矽化物層。之後，將未反應的金屬膜除去。藉由實行該等所謂自我對準矽化物程序，便可如圖5所示的，在n＋ 型半導體區域12a、12b、12c、12d以及12e各自之上，形成金屬矽化物層14。而且，可在控制閘極電極CGA以及CGB、記憶體閘極電極MGA以及MGB，還有，閘極電極GE1各自之上，也形成金屬矽化物層14。
接著，如圖5所示的，於半導體基板1的主面1a全面，形成絕緣膜15以及層間絕緣膜16（圖9的步驟S15）。該步驟S15，首先，在半導體基板1的主面1a上，以覆蓋控制閘極電極CGA以及CGB、記憶體閘極電極MGA以及MGB、閘極電極GE1，還有，側壁間隔件SW1A、SW1B、SW2A、SW2B、SW3A以及SW3B的方式，形成絕緣膜15。絕緣膜15，例如係由氮化矽膜所構成。可利用例如CVD法形成絕緣膜15。
接著，如圖5所示的，在絕緣膜15上，形成層間絕緣膜16。層間絕緣膜16，係由氧化矽膜的單體膜或氮化矽膜與氧化矽膜的堆疊膜等所構成。在利用例如CVD法形成層間絕緣膜16之後，使層間絕緣膜16的頂面平坦化。
接著，如圖2以及圖5所示的，形成貫通層間絕緣膜16的栓塞PG1、PG2以及PG3（圖9的步驟S16）。另外，以下，例示説明形成栓塞PG1、PG2以及PG3之中的栓塞PG1以及PG3的態樣。
首先，以用微影形成在層間絕緣膜16上的光阻圖案（圖中未顯示）為蝕刻遮罩，對層間絕緣膜16進行乾蝕刻，藉此於層間絕緣膜16形成接觸孔。接著，在該接觸孔內，形成由導體膜所構成的栓塞PG1以及PG3。
欲形成栓塞PG1以及PG3，例如，係在包含接觸孔的內部在內的層間絕緣膜16上，例如，形成由鈦（Ti）膜、氮化鈦（TiN）膜或該等膜層的堆疊膜所構成的障蔽導體膜。然後，在該障蔽導體膜上，以填埋接觸孔的方式，形成由鎢（W）膜等所構成的主導體膜，並將層間絕緣膜16上的不要的主導體膜以及障蔽導體膜利用CMP（Chemical Mechanical Polishing，化學機械研磨）法或深蝕刻法等除去。藉此，便可形成栓塞PG1以及PG3。另外，在圖5中，為了簡化圖式，將構成栓塞PG1以及PG3的障蔽導體膜以及主導體膜顯示成一體。
栓塞PG1，分別形成在n＋ 型半導體區域12a、12b以及12c、控制閘極電極CGA以及CGB，還有，記憶體閘極電極MGA以及MGB之上，與n＋ 型半導體區域12a、12b以及12c、控制閘極電極CGA以及CGB，還有，記憶體閘極電極MGA以及MGB，分別電連接。另外，栓塞PG3，分別形成在n＋ 型半導體區域12d以及12e，還有，閘極電極GE1之上，與n＋ 型半導體區域12d以及12e，還有，閘極電極GE1，分別電連接。
以上述方式，便可製造出如圖5所示的本實施態樣1的半導體裝置。另外，可在埋入了栓塞PG1以及PG3的層間絕緣膜16上，例如用金屬鑲嵌技術，形成例如以銅（Cu）為主導電膜的配線，惟在此省略其説明。
＜關於記憶體單元區域中的n＋ 型半導體區域的端部位置＞ 接著，在記憶體單元區域1A中，在側壁間隔件SW1A以及SW2A的側面具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，針對 n＋ 型半導體區域12a以及12b的端部位置，一邊與比較例1的半導體裝置的製造方法作比較，一邊進行説明。另外，以下説明雖省略，惟就在側壁間隔件SW1B以及SW2B的側面具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下的n＋ 型半導體區域12a以及12c的端部位置而言，也是同樣。
圖28以及圖29，係比較例1的半導體裝置的製造步驟中的主要部位的俯視圖。圖30，係實施態樣1的半導體裝置的製造步驟中的主要部位的俯視圖。圖29，將圖28所示的俯視圖之中的控制閘極電極CGA以及記憶體閘極電極MGA的周邊部位放大表示。另外，圖30，將圖24所示的俯視圖之中的控制閘極電極CGA以及記憶體閘極電極MGA的周邊部位放大表示。另外，在圖29以及圖30中，於雜質離子IM5的植入區域附上影線。
比較例1的半導體裝置的製造方法，係實行相當於圖8的步驟S1～圖9的步驟S16的步驟，而製造出比較例1的半導體裝置者。
比較例1的半導體裝置的製造步驟，與實施態樣1的半導體裝置的製造步驟不同，在實行相當於圖9的步驟S13的步驟的一部分且係相當於用圖23所説明的步驟的步驟時，如圖28以及圖29所示的，係從垂直於半導體基板1的主面1a的方向DR1植入雜質離子IM5。
伴隨著記憶體單元趨向細微化，控制閘極電極CGA的閘極長度也變短。在該等情況下，當在相當於步驟S5的步驟中使導電膜4形成圖案以形成控制閘極電極CGA時，有時形成在導電膜4上的光阻圖案的側面會不平坦，光阻圖案的側面會具有以閘極長度方向（X軸方向）為深度方向的表面粗度。另外，當光阻圖案的側面具有表面粗度時，將光阻圖案當作蝕刻遮罩使用並進行蝕刻而形成了圖案的控制閘極電極CGA的側面，也會具有以閘極長度方向（X軸方向）為深度方向的表面粗度。
例如，於具有表面粗度的第1圖案的側面，在第1圖案形成後所形成的第2圖案的側面，會具有比第1圖案的側面所具有的表面粗度更大的表面粗度。因此，於控制閘極電極CGA的側面隔著閘極絕緣膜GI2A所形成的記憶體閘極電極MGA的側面，會具有比控制閘極電極CGA的側面所具有的表面粗度更大的表面粗度。另外，形成於控制閘極電極CGA的側面SS1A的側壁間隔件SW1A的側面，會具有比控制閘極電極CGA的側面SS1A所具有的表面粗度更大的表面粗度。再者，形成於記憶體閘極電極MGA的側面SS2A的側壁間隔件SW2A的側面，會具有比記憶體閘極電極MGA的側面SS2A所具有的表面粗度更大的表面粗度。
在比較例1中，如圖29所示的，當側壁間隔件SW1A的側面並不平坦，而形成了以閘極長度方向（X軸方向）為深度方向的凹部CC1時，雜質離子IM5，也會植入在俯視下與凹部CC1重疊的部分PR1的p型井PW1，亦即n－ 型半導體區域11a。另外，當側壁間隔件SW2A的側面並不平坦，而形成了以閘極長度方向（X軸方向）為深度方向的凹部CC2時，雜質離子IM5，也會植入在俯視下與凹部CC2重疊的部分PR2的p型井PW1，亦即n－ 型半導體區域11b。
如圖29所示的，例如，考慮在閘極長度方向（X軸方向）上，凹部CC1與凹部CC2互相對向，且凸部CV1與凸部CV2互相對向的情況。在此，將凹部CC1與凹部CC2互相對向，而閘極長度局部性地變短的區域，稱為區域RS1，並將凸部CV1與凸部CV2互相對向，而閘極長度局部性地變長的區域，稱為區域RS2。另外，將區域RS1中的n＋ 型半導體區域12a與n＋ 型半導體區域12b在閘極長度方向（X軸方向）上的距離，設為距離DS1，並將區域RS2中的n＋ 型半導體區域12a與n＋ 型半導體區域12b在閘極長度方向（X軸方向）上的距離，設為距離DS2。此時，在比較例1中，距離DS1比距離DS2更小。
在此，考慮各自具有作為LDD構造的延伸區域的功能的n－ 型半導體區域11a與n－ 型半導體區域11b在閘極長度方向（X軸方向）上的距離變短的情況。在該等情況下，在n－ 型半導體區域11a以及11b各自之中，雜質離子的密度雖為某種程度的高密度，惟由於雜質離子的植入深度較淺，故因為雜質離子的擴散而形成的衝穿情況不易發生。
另一方面，考慮各自具有作為源極區域或汲極區域的功能的n＋ 型半導體區域12a與n＋ 型半導體區域12b的距離變短的情況。在該等情況下，在n＋ 型半導體區域12a以及12b各自之中，由於雜質離子的植入深度較深，故因為雜質離子的擴散而形成的衝穿情況容易發生。亦即，n＋ 型半導體區域12a與n＋ 型半導體區域12b的距離，與實際有效的閘極長度相等。其結果，例如在圖29所示的區域RS1等，n＋ 型半導體區域12a與n＋ 型半導體區域12b的距離，亦即實際有效的閘極長度局部性地變短的區域，伴隨著該實際有效的閘極長度的縮短而衝穿情況變得容易發生的此等短通道效應變得更顯著。
因此，複數個記憶體單元MCA（參照圖5）各自所包含的複數個控制電晶體CTA（參照圖5）的閾値電壓的差異增大，且複數個記憶體單元MCA各自所包含的複數個記憶體電晶體MTA（參照圖5）的閾値電壓的差異增大。因此，在具有複數個記憶體單元MCA的半導體裝置中，會在寫入資料時發生不良情況，半導體裝置的性能會降低。
另一方面，本實施態樣1的半導體裝置的製造步驟，在實行用圖23所説明的步驟（圖10的步驟S22）時，如圖23～圖25以及圖30所示的，係從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）傾斜的方向DR2植入雜質離子IM5。
本實施態樣1，如圖30所示的，在側壁間隔件SW1A的側面並不平坦，而形成了以閘極長度度方向（X軸方向）為深度方向的凹部CC1的情況下，雜質離子IM5，不會植入到在俯視下與凹部CC1重疊的部分PR1的p型井PW1，亦即n－ 型半導體區域11a。另外，在側壁間隔件SW2A的側面並不平坦，而形成了以閘極長度度方向（X軸方向）為深度方向的凹部CC2的情況下，雜質離子IM5，不會植入到在俯視下與凹部CC2重疊的部分PR2的p型井PW1，亦即n－ 型半導體區域11b。
與圖29同樣地，如圖30所示的，將在閘極長度方向（X軸方向）上，凹部CC1與凹部CC2互相對向，而閘極長度局部性地變短的區域，設為區域RS1，並將在閘極長度方向（X軸方向）上，凸部CV1與凸部CV2互相對向，而閘極長度局部性地變長的區域，設為區域RS2。另外，將區域RS1中的n＋ 型半導體區域12a與n＋ 型半導體區域12b在閘極長度方向（X軸方向）上的距離，設為距離DS1，並將區域RS2中的n＋ 型半導體區域12a與n＋ 型半導體區域12b在閘極長度方向（X軸方向）上的距離，設為距離DS2。在該等情況下，本實施態樣1，可使距離DS1與距離DS2相等。亦即，本實施態樣1，藉由從往閘極寬度方向（Y軸方向）傾斜的方向DR2植入雜質離子，便可使側壁間隔件SW1A以及SW2A的側面的表面粗度，不會對n＋ 型半導體區域12a以及12b的端部位置造成影響。
藉此，即使在例如圖30所示的區域RS1等閘極長度局部性地變短的區域，仍可防止或抑制n＋ 型半導體區域12a與n＋ 型半導體區域12b的距離，亦即實際有效的閘極長度局部性地變短的情況。因此，可抑制在記憶體單元MCA中伴隨著實際有效的閘極長度的縮短而衝穿情況變得容易發生的此等短通道效應。
亦即，本實施態樣1，即使在比較例1容易發生衝穿情況的區域RS1，仍可使衝穿情況不易發生。因此，可減少複數個記憶體單元MCA（參照圖5）各自所包含的複數個控制電晶體CTA（參照圖5）的閾値電壓的差異，並可減少複數個記憶體單元MCA各自所包含的複數個記憶體電晶體MTA（參照圖5）的閾値電壓的差異。因此，在具有複數個記憶體單元MCA的半導體裝置中，可防止或抑制寫入資料時發生不良情況，並可使半導體裝置的性能提高。
另外，考慮在實行圖9的步驟S11的一部分，且係用圖17以及圖18所説明的步驟時，從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）傾斜的方向植入雜質離子的情況。在該等情況下，植入到n－ 型半導體區域11a以及11b的雜質離子不易擴散。因此，在圖30所示的區域RS1中，會有n－ 型半導體區域11a的控制閘極電極CGA側的端部，在俯視下，離開控制閘極電極CGA的側面SS1A，或是，n－ 型半導體區域11b的記憶體閘極電極MGA側的端部，在俯視下，離開記憶體閘極電極MGA的側面SS2A之虞。伴隨於此，在俯視下，與控制閘極電極CGA的側面SS1A側鄰接的部分，或者，與記憶體閘極電極MGA的側面SS2A側鄰接的部分，其p型井PW1的上層部的電阻會變大，因此，流通過控制電晶體CTA以及記憶體電晶體MTA的導通電流會有減少之虞。
另一方面，本實施態樣1，在實行圖9的步驟S11的一部分，且係用圖17以及圖18所説明的步驟時，係從垂直於半導體基板1的主面1a的方向DR1植入雜質離子。藉此，便可防止或抑制，在圖30所示的區域RS1中，n－ 型半導體區域11a的控制閘極電極CGA側的端部，在俯視下，離開控制閘極電極CGA的側面SS1A。另外，亦可防止或抑制，在圖30所示的區域RS1中，n－ 型半導體區域11b的記憶體閘極電極MGA側的端部，在俯視下，離開記憶體閘極電極MGA的側面SS2A。伴隨於此，可使在俯視下與控制閘極電極CGA的側面SS1A側鄰接的部分或是與記憶體閘極電極MGA的側面SS2A側鄰接的部分的p型井PW1的上層部的電阻降低，並可使流通過控制電晶體CTA以及記憶體電晶體MTA的導通電流增加。
另外，本實施態樣1，例如在區域RS1與區域RS2之間，閘極長度方向上的n＋ 型半導體區域12a的控制閘極電極CGA側的端部與控制閘極電極CGA的側面SS1A的距離不同。另外，例如在區域RS1與區域RS2之間，閘極長度方向上的n＋ 型半導體區域12b的記憶體閘極電極MGA側的端部與記憶體閘極電極MGA的側面SS2A的距離不同。然而，由於植入到n＋ 型半導體區域12a以及12b的雜質離子容易擴散，故n＋ 型半導體區域12a以及12b的上述距離的差異，對流通過控制電晶體CTA以及記憶體電晶體MTA的導通電流以及導通電阻所造成的影響很小。
＜本實施態樣的主要特徴與功效＞ 本實施態樣1，在具備分裂閘極型的記憶體單元MCA的半導體裝置的製造步驟中，以形成在半導體基板1上的控制閘極電極CGA以及記憶體閘極電極MGA為遮罩，從垂直於半導體基板1的主面1a的方向DR1，植入n型的雜質離子。之後，以控制閘極電極CGA、記憶體閘極電極MGA、側壁間隔件SW1A以及SW2A為遮罩，從相對於與半導體基板1的主面1a垂直的方向DR1為傾斜的方向DR2，植入n型的雜質離子IM5。
藉此，便可使側壁間隔件SW1A以及SW2A的側面的表面粗度，不會對n＋ 型半導體區域12a以及12b的端部位置造成影響。亦即，即使在記憶體單元MCA中，側壁間隔件SW1A以及SW2A的側面具有表面粗度，仍可防止或抑制閘極長度方向上的n＋ 型半導體區域12a與n＋ 型半導體區域12b的距離局部性地變短，進而能夠抑制短通道效應。因此，可減少複數個記憶體單元MCA各自所包含的複數個控制電晶體CTA的閾値電壓的差異，並可減少複數個記憶體單元MCA各自所包含的複數個記憶體電晶體MTA的閾値電壓的差異。因此，在具有複數個記憶體單元MCA的半導體裝置中，可防止或抑制寫入資料時發生不良情況，並可使半導體裝置的性能提高。
除了上述的功效之外，本實施態樣1，更具有以下的功效。
在分裂閘極型的記憶體單元MCA的製造步驟中，首先，形成控制閘極電極CGA，接著，以與控制閘極電極CGA相鄰的方式形成記憶體閘極電極MGA。之後，於控制閘極電極CGA的記憶體閘極電極MGA側的相反側的側面SS1A形成側壁間隔件SW1A，並於記憶體閘極電極MGA的控制閘極電極CGA側的相反側的側面SS2A形成側壁間隔件SW2A。因此，側面的表面粗度，以控制閘極電極CGA、記憶體閘極電極MGA、側壁間隔件SW1A、側壁間隔件SW2A的順序增加。因此，例如側壁間隔件SW2A的側面的表面粗度，比形成於MISFETQ1的閘極電極GE1的側面的側壁間隔件SW3A以及SW3B各自之側面的表面粗度更大。
因此，藉由從往閘極寬度方向傾斜的方向植入雜質離子，使側壁間隔件的側面的表面粗度，不會對源極區域以及汲極區域的端部位置造成影響的此等功效，比起在周邊電路區域1B而言，在記憶體單元區域1A比較大。
另外，較佳的態樣為，如圖22以及圖23所示的，在周邊電路區域1B中為了形成n＋ 型半導體區域12d而植入雜質離子的步驟S21，與在記憶體單元區域1A中為了形成n＋ 型半導體區域12a以及12b而植入雜質離子的步驟S22，係作為彼此相異的步驟實行。藉此，當欲在記憶體單元區域1A形成n＋ 型半導體區域12a以及12b，而從相對於與半導體基板1的主面1a垂直的方向為傾斜的方向植入雜質離子時，可防止其對形成在周邊電路區域1B的n＋ 型半導體區域12d以及12e造成影響。
另外，在分別從用圖25以及圖26所説明的2個方向DR2以及DR3的雜質離子的植入之中，若只實行從方向DR2的植入，可減少製造步驟數。藉此，便可將因為從往閘極寬度方向傾斜的方向植入雜質離子而使產能減少的影響抑制在最小限度內。
另外，本實施態樣1，係針對以下的例子進行說明：在分裂閘極型的記憶體單元，於單向延伸的控制閘極電極或記憶體閘極電極的側面形成側壁，並以自我對準於該側壁的方式形成源極區域或汲極區域，此時，從相對於與半導體基板的主面垂直的方向往閘極寬度方向傾斜的方向植入雜質離子。同樣地，在MISFET或浮動型的記憶體單元，於單向延伸的閘極電極的側面形成側壁，並以自我對準於該側壁的方式形成源極區域或汲極區域，此時，亦可從相對於與半導體基板的主面垂直的方向往閘極寬度方向傾斜的方向植入雜質離子。
（實施態樣2） 實施態樣1的半導體裝置的製造方法，係在記憶體單元區域1A，於形成n＋ 型半導體區域12a以及12b之際，從相對於與半導體基板1的主面1a垂直的方向為傾斜的方向植入雜質離子。相對於此，實施態樣2的半導體裝置的製造方法，係在周邊電路區域1B，於形成n＋ 型半導體區域12d以及12e之際，亦從相對於與半導體基板1的主面1a垂直的方向為傾斜的方向植入雜質離子。
另外，本實施態樣2的半導體裝置的構造，與實施態樣1的半導體裝置的構造相同。
＜半導體裝置的製造步驟＞ 接著，針對本實施態樣2的半導體裝置的製造方法進行説明。圖31，係表示實施態樣2的半導體裝置的製造步驟的一部分的流程圖。圖32、圖33、圖35、圖37以及圖38，係實施態樣2的半導體裝置的製造步驟中的主要部位的剖面圖。圖34以及圖36，係實施態樣2的半導體裝置的製造步驟中的主要部位的俯視圖。
圖31，表示圖9的步驟S13所包含的步驟。在圖32、圖33、圖35、圖37以及圖38中，除了記憶體單元區域1A中的與圖2的A－A剖面對應的元件構造，以及周邊電路區域1B中的與圖3的B－B剖面對應的元件構造之外，更將周邊電路區域1C中的與圖4的C－C剖面對應的元件構造，合併顯示。
本實施態樣2，首先，與實施態樣1同樣，實行圖8的步驟S1～步驟S12。茲將實行過圖8的步驟S1～步驟S12之後的半導體裝置的主要部位的剖面，顯示於圖32。
其中，在圖8的步驟S5，於周邊電路區域1C，亦與周邊電路區域1B同樣，在p型井PW2上，亦即在半導體基板1的主面1a上，隔著閘極絕緣膜GI3形成閘極電極GE1。另外，如圖4所示的，在周邊電路區域1C，閘極電極GE1，在俯視下，通過活性區域AR3上，朝X軸方向延伸。
另外，在圖9的步驟S11，於周邊電路區域1C，亦與周邊電路區域1B同樣，以閘極電極GE1為遮罩，對半導體基板1植入n型的雜質離子。另外，在圖9的步驟S12，於周邊電路區域1C，亦與周邊電路區域1B同樣，於閘極電極GE1的側面SS3A，形成由絕緣膜13所構成的側壁間隔件SW3A，並於閘極電極GE1的側面SS3A的相反側的側面SS3B，形成由絕緣膜13所構成的側壁間隔件SW3B。
接著，實行圖9的步驟S13，如圖33～圖38所示的，形成n＋ 型半導體區域12a、12b、12c、12d以及12e。該步驟S13，例如用微影以及離子植入法，於p型井PW1以及PW2的上層部，形成n＋ 型半導體區域12a、12b、12c、12d以及12e。
該步驟S13，首先，如圖33以及圖34所示的，在周邊電路區域1B，對p型井PW2，植入雜質離子（圖31的步驟S31）。
該步驟S31，首先，以覆蓋半導體基板1的主面1a全面的方式，形成光阻膜RF6。接著，在周邊電路區域1B，將光阻膜RF6除去，形成由殘留在記憶體單元區域1A以及周邊電路區域1C的部分的光阻膜RF6所構成的光阻圖案RP6。此時，記憶體單元區域1A中的n－ 型半導體區域11a、11b以及11c，還有，周邊電路區域1C中的n－ 型半導體區域11d以及11e，被光阻膜RF6所覆蓋。
該步驟S31，接著，在記憶體單元區域1A以及周邊電路區域1C中的半導體基板1的主面1a被光阻膜RF6所覆蓋的狀態下，將光阻圖案RP6當作遮罩使用，並植入例如砷（As）或磷（P）等的n型的雜質離子IM6。此時，在周邊電路區域1B，以閘極電極GE1，還有，側壁間隔件SW3A以及SW3B為遮罩，對半導體基板1植入n型的雜質離子IM6。
藉此，在周邊電路區域1B，n＋ 型半導體區域12d，以自我對準於形成在閘極電極GE1的側面SS3A的側壁間隔件SW3A的側面的方式形成，n＋ 型半導體區域12e，以自我對準於形成在閘極電極GE1的側面SS3B的側壁間隔件SW3B的側面的方式形成。
亦即，在周邊電路區域1B，n＋ 型半導體區域12d，形成在位於夾著側壁間隔件SW3A的閘極電極GE1的相反側的部分的p型井PW2的上層部。另外，在周邊電路區域1B，n＋ 型半導體區域12e，形成在位於夾著側壁間隔件SW3B的閘極電極GE1的相反側的部分的p型井PW2的上層部。之後，光阻圖案RP6被除去。
較佳的態樣為，如圖33以及圖34所示的，雜質離子IM6，從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）傾斜的方向DR4植入。
藉此，在周邊電路區域1B，即使在側壁間隔件SW3A的側面具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，仍可減少閘極寬度方向（Y軸方向）的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12d的閘極電極GE1側的端部位置的差異。另外，在周邊電路區域1B，即使在側壁間隔件SW3B的側面具有以閘極長度方向（X軸方向）為深度方向的表面粗度的情況下，仍可減少閘極寬度方向（Y軸方向）的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12e的閘極電極GE1側的端部位置的差異。
另外，步驟S31，亦可與圖10的步驟S22同樣地，包含：將由磷（P）所構成的雜質離子IM6，從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）傾斜的方向DR4植入的步驟；以及將由砷（As）所構成的雜質離子，從垂直於半導體基板1的主面1a的方向DR1植入的步驟。
更佳的態樣為，與在實施態樣1用圖24～圖26所説明的同樣，可從彼此相異的2個方向植入雜質離子。亦即，如圖33以及圖34所示的，可實行：從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）的一側傾斜的方向DR4植入的步驟；以及從相對於方向DR1往閘極寬度方向（Y軸方向）的該一側的相反側傾斜的方向DR5植入的步驟。
藉此，即使在側壁間隔件SW3A的側面所形成之凹凸相對於與閘極寬度方向（Y軸方向）垂直的面（XZ面）具有非對稱形狀的情況下，仍可減少閘極寬度方向的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12d的閘極電極GE1側的端部位置的差異。另外，即使在側壁間隔件SW3B的側面所形成之凹凸相對於與閘極寬度方向（Y軸方向）垂直的面（XZ面）具有非對稱形狀的情況下，仍可減少閘極寬度方向的各位置之間的閘極長度方向（X軸方向）上的n＋ 型半導體區域12e的閘極電極GE1側的端部位置的差異。
另外，可使方向DR4與方向DR1所形成之角度，與用圖25所説明的方向DR2與方向DR1所形成之角度θ1相同，並可使方向DR5與方向DR1所形成之角度，與用圖26所説明的方向DR3與方向DR1所形成之角度θ2相同。
該步驟S13，接著，如圖35以及圖36所示的，在周邊電路區域1C，對p型井PW2，植入雜質離子（圖31的步驟S32）。
該步驟S32，首先，以覆蓋半導體基板1的主面1a全面的方式，形成光阻膜RF7。接著，在周邊電路區域1C，將光阻膜RF7除去，形成由殘留在記憶體單元區域1A以及周邊電路區域1B的部分的光阻膜RF7所構成的光阻圖案RP7。此時，記憶體單元區域1A中的n－ 型半導體區域11a、11b以及11c，還有，周邊電路區域1B中的n－ 型半導體區域11d以及11e還有n＋ 型半導體區域12d以及12e，被光阻膜RF7所覆蓋。
該步驟S32，接著，在記憶體單元區域1A以及周邊電路區域1B中的半導體基板1的主面1a被光阻膜RF7所覆蓋的狀態下，將光阻圖案RP7當作遮罩使用，植入例如砷（As）或磷（P）等的n型的雜質離子IM7。此時，在周邊電路區域1C，以閘極電極GE1還有側壁間隔件SW3A以及SW3B為遮罩，對半導體基板1植入n型的雜質離子IM7。
藉此，在周邊電路區域1C，n＋ 型半導體區域12d，以自我對準於形成在閘極電極GE1的側面SS3A的側壁間隔件SW3A的側面的方式形成，n＋ 型半導體區域12e，以自我對準於形成在閘極電極GE1的側面SS3B的側壁間隔件SW3B的側面的方式形成。
亦即，在周邊電路區域1C，n＋ 型半導體區域12d，形成在位於夾著側壁間隔件SW3A的閘極電極GE1的相反側的部分的p型井PW2的上層部。另外，在周邊電路區域1C，n＋ 型半導體區域12e，形成在位於夾著側壁間隔件SW3B的閘極電極GE1的相反側的部分的p型井PW2的上層部。之後，光阻圖案RP7被除去。
較佳的態樣為，如圖35以及圖36所示的，雜質離子IM7，從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（X軸方向）傾斜的方向DR6植入。
藉此，在周邊電路區域1C，即使在側壁間隔件SW3A的側面具有以閘極長度方向（Y軸方向）為深度方向的表面粗度的情況下，仍可減少閘極寬度方向（X軸方向）的各位置之間的閘極長度方向（Y軸方向）上的n＋ 型半導體區域12d的閘極電極GE1側的端部位置的差異。另外，在周邊電路區域1C，即使在側壁間隔件SW3B的側面具有以閘極長度方向（Y軸方向）為深度方向的表面粗度的情況下，仍可減少閘極寬度方向（X軸方向）的各位置之間的閘極長度方向（Y軸方向）上的n＋ 型半導體區域12e的閘極電極GE1側的端部位置的差異。
另外，步驟S32，亦可與圖10的步驟S22同樣，包含：將由磷（P）所構成的雜質離子IM7，從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（X軸方向）傾斜的方向DR6植入的步驟；以及將由砷（As）所構成的雜質離子IM7，從垂直於半導體基板1的主面1a的方向DR1植入的步驟。
更佳的態樣為，與在實施態樣1用圖24～圖26所説明的同樣，可從彼此相異的2個方向植入雜質離子。亦即，如圖35以及圖36所示的，可實行：從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（X軸方向）的一側傾斜的方向DR6植入的步驟；以及從相對於方向DR1往閘極寬度方向（X軸方向）的該一側的相反側傾斜的方向DR7植入的步驟。
藉此，即使在側壁間隔件SW3A的側面所形成之凹凸相對於與閘極寬度方向（X軸方向）垂直的面（YZ面）具有非對稱形狀的情況下，仍可減少閘極寬度方向的各位置之間的閘極長度方向（Y軸方向）上的n＋ 型半導體區域12d的閘極電極GE1側的端部位置的差異。另外，即使在側壁間隔件SW3B的側面所形成之凹凸相對於與閘極寬度方向（X軸方向）垂直的面（YZ面）具有非對稱形狀的情況下，仍可減少閘極寬度方向的各位置之間的閘極長度方向（Y軸方向）上的n＋ 型半導體區域12e的閘極電極GE1側的端部位置的差異。
另外，可使方向DR6與方向DR1所形成的角度，與用圖25所説明的方向DR2與方向DR1所形成的角度θ1相同，並可使方向DR7與方向DR1所形成的角度，與用圖26所説明的方向DR3與方向DR1所形成的角度θ2相同。
該步驟S13，接著，實行與圖10的步驟S22同樣的步驟，如圖37所示的，在記憶體單元區域1A，對p型井PW1，植入雜質離子（圖31的步驟S33）。
之後，實行用來使導入n－ 型半導體區域11a、11b、11c、11d以及11e，還有，n＋ 型半導體區域12a、12b、12c、12d以及12e等的雜質活性化的熱處理，亦即活性化退火處理。藉此，如圖38所示的，在記憶體單元區域1A，形成作為非揮發性記憶體的記憶體單元MCA以及MCB，並分別在周邊電路區域1B以及1C，形成MISFETQ1。
另外，在記憶體單元區域1A中植入雜質離子的步驟、在周邊電路區域1B中植入雜質離子的步驟，還有，在周邊電路區域1C中植入雜質離子的步驟，無論以任何順序實行均可。
之後，與實施態樣1同樣，藉由實行圖9的步驟S14～圖9的步驟S16，製造出本實施態樣2的半導體裝置。
＜關於周邊電路區域中的n＋ 型半導體區域的端部位置＞ 接著，在周邊電路區域1B中，在側壁間隔件SW3A以及SW3B各自之側面具有以閘極長度方向為深度方向的表面粗度的情況下，針對n＋ 型半導體區域12d的閘極電極GE1側的端部位置，一邊與實施態樣1的半導體裝置的製造方法作比較，一邊進行説明。另外，以下説明雖省略，惟在周邊電路區域1C中也是同樣。
圖39，係實施態樣1的半導體裝置的製造步驟中的主要部位的俯視圖。圖40，係實施態樣2的半導體裝置的製造步驟中的主要部位的俯視圖。圖39以及圖40，將閘極電極GE1的周邊部位放大顯示。另外，在圖39中，於植入雜質離子IM4的區域附上影線，在圖40中，於植入雜質離子IM6的區域附上影線。
實施態樣1的半導體裝置的製造步驟，係在實行相當於圖9的步驟S13的步驟的一部分且係相當於用圖22所説明的步驟的步驟時，將雜質離子IM4，從垂直於半導體基板1的主面1a的方向DR1植入。
在該等情況下，如圖39所示的，在側壁間隔件SW3A的側面並不平坦，而形成了以閘極長度方向（X軸方向）為深度方向的凹部CC3的情況下，雜質離子IM4，也會植入到在俯視下與凹部CC3重疊的部分PR3的p型井PW2，亦即n－ 型半導體區域11d。另外，在側壁間隔件SW3B的側面並不平坦，而形成了以閘極長度方向（X軸方向）為深度方向的凹部CC4的情況下，雜質離子IM4，也會植入到在俯視下與凹部CC4重疊的部分PR4的p型井PW2，亦即n－ 型半導體區域11e。
考慮如圖39所示的，例如，在閘極長度方向（X軸方向）上，凹部CC3與凹部CC4互相對向，且凸部CV3與凸部CV4互相對向的情況。在此，將凹部CC3與凹部CC4互相對向，而閘極長度局部性地變短的區域，稱為區域RS3，並將凸部CV3與凸部CV4互相對向，而閘極長度局部性地變長的區域，稱為區域RS4。另外，將區域RS3中的n＋ 型半導體區域12d與n＋ 型半導體區域12e之間的閘極長度方向（X軸方向）上的距離，設為距離DS3，並將區域RS4中的n＋ 型半導體區域12d與n＋ 型半導體區域12e之間的閘極長度方向（X軸方向）上的距離，設為距離DS4。在該等情況下，在實施態樣1中，距離DS3比距離DS4更小。
另一方面，本實施態樣2的半導體裝置的製造步驟，在實行用圖33以及圖34所説明的步驟（圖31的步驟S31）時，係從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向（Y軸方向）傾斜的方向DR4植入雜質離子IM6。
如圖40所示的，在側壁間隔件SW3A的側面並不平坦，而形成了以閘極長度方向（X軸方向）為深度方向的凹部CC3的情況下，雜質離子IM6，不會植入到在俯視下與凹部CC3重疊的部分PR3的p型井PW2，亦即n－ 型半導體區域11d。另外，在側壁間隔件SW3B的側面並不平坦，而形成了以閘極長度方向（X軸方向）為深度方向的凹部CC4的情況下，雜質離子IM6，不會植入到在俯視下與凹部CC4重疊的部分PR4的p型井PW2，亦即n－ 型半導體區域11e。
與圖39同樣，如圖40所示的，將在閘極長度方向（X軸方向）上，凹部CC3與凹部CC4互相對向，而閘極長度局部性地變短的區域，設為區域RS3，並將在閘極長度方向（X軸方向）上，凸部CV3與凸部CV4互相對向，而閘極長度局部性地變長的區域，設為區域RS4。另外，將區域RS3中的n＋ 型半導體區域12d與n＋ 型半導體區域12e之間的閘極長度方向（X軸方向）上的距離，設為距離DS3，並將區域RS4中的n＋ 型半導體區域12d與n＋ 型半導體區域12e之間的閘極長度方向（X軸方向）上的距離，設為距離DS4。在該等情況下，在本實施態樣2中，可使距離DS3與距離DS4相等。亦即，本實施態樣2，在周邊電路區域1B中，亦可藉由從往閘極寬度方向（Y軸方向）傾斜的方向DR4植入雜質離子，使側壁間隔件SW3A以及SW3B的側面的表面粗度，不會對n＋ 型半導體區域12d以及12e的端部位置造成影響。
藉此，即使在例如圖40所示的區域RS3等閘極長度局部性地變短的區域，仍可防止或抑制n＋ 型半導體區域12d與n＋ 型半導體區域12e的距離，亦即實際有效的閘極長度局部性地變短的情況。因此，可抑制在MISFETQ1（參照圖38）中伴隨著實際有效的閘極長度的縮短而衝穿情況變得容易發生的此等短通道效應。
另外，在本實施態樣2中，步驟S13包含：對在俯視下位於朝Y軸方向延伸的閘極電極GE1的兩側的p型井PW2植入雜質離子的步驟S31；以及對在俯視下位於朝X軸方向延伸的閘極電極GE1的兩側的p型井PW2植入雜質離子的步驟S32。
步驟S31以及步驟S32，係各自在俯視的閘極電極GE1的延伸方向不同的複數個區域的各個區域之中，從相對於與半導體基板1的主面1a垂直的方向DR1往各個區域中的閘極寬度方向傾斜的方向植入雜質離子者。在雜質離子植入區域，將雜質離子植入方向投影到半導體基板1的主面1a的方向，與閘極電極GE1的延伸方向平行。另一方面，在雜質離子植入區域以外的區域，亦即，在與雜質離子植入方向投影到半導體基板1的主面1a的方向交叉的方向上閘極電極GE1所延伸的區域，半導體基板1的主面1a被光阻膜所覆蓋。
藉此，無論是在朝某方向延伸的閘極電極GE1所配置的區域以及朝與該方向交叉的方向延伸的閘極電極GE1所配置的區域的哪個區域中，均可防止或抑制閘極長度方向上的n＋ 型半導體區域12d與n＋ 型半導體區域12e的距離局部性地變短。
＜本實施態樣的主要特徴與功效＞ 本實施態樣2，亦與實施態樣1同樣，在具備分裂閘極型的記憶體單元MCA的半導體裝置的製造步驟中，以形成在半導體基板1上的控制閘極電極CGA以及記憶體閘極電極MGA為遮罩，從垂直於半導體基板1的主面1a的方向DR1，植入n型的雜質離子。之後，以控制閘極電極CGA、記憶體閘極電極MGA、側壁間隔件SW1A以及SW2A為遮罩，從相對於與半導體基板1的主面1a垂直的方向DR1為傾斜的方向DR2，植入n型的雜質離子IM5。
藉此，便具有可防止或抑制在記憶體單元MCA中，閘極長度方向上的n＋ 型半導體區域12a與n＋ 型半導體區域12b的距離局部性地變短等，與實施態樣1同樣的功效。
另一方面，本實施態樣2，與實施態樣1不同，在周邊電路區域1B中，亦以閘極電極GE1還有側壁間隔件SW3A以及SW3B為遮罩，從相對於與半導體基板1的主面1a垂直的方向DR1往閘極寬度方向傾斜的方向DR4，植入n型的雜質離子IM6。
藉此，便可使側壁間隔件SW3A以及SW3B的側面的表面粗度，不會對n＋ 型半導體區域12d以及12e的端部位置造成影響。亦即，即使在MISFETQ1中，側壁間隔件SW3A以及SW3B的側面具有表面粗度的情況下，仍可防止或抑制閘極長度方向上的n＋ 型半導體區域12d與n＋ 型半導體區域12e之間的距離局部性地變短，進而能夠抑制短通道效應。因此，可減少形成於周邊電路區域1B的複數個MISFETQ1的閾値電壓的差異。
另外，本實施態樣2，係針對在MISFET，在以自我對準於形成在閘極電極的側面的側壁的方式形成源極區域或汲極區域時，從相對於與半導體基板的主面垂直的方向往閘極寬度方向傾斜的方向植入雜質離子的例子，進行説明。同樣地，在具有與MISFET類似的構造的浮動型的記憶體單元，在以自我對準於形成在閘極電極的側面的側壁的方式形成源極區域或汲極區域時，亦可從相對於與半導體基板的主面垂直的方向往閘極寬度方向傾斜的方向植入雜質離子。
以上，係根據實施態樣具體説明本發明人的發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1‧‧‧半導體基板
1a‧‧‧主面
1A‧‧‧記憶體單元區域
1B、1C‧‧‧周邊電路區域
2‧‧‧元件分離膜
3、5、13、15‧‧‧絕緣膜
4、6‧‧‧導電膜
5a、5c‧‧‧氧化矽膜
5b‧‧‧氮化矽膜
11a～11e‧‧‧n－型半導體區域
12a～12e‧‧‧n＋型半導體區域
14‧‧‧金屬矽化物層
16‧‧‧層間絕緣膜
AR1～AR3‧‧‧活性區域
CC1～CC4‧‧‧凹部
CGA、CGB‧‧‧控制閘極電極
CHP‧‧‧元件區域
CTA、CTB‧‧‧控制電晶體
CV1～CV4‧‧‧凸部
DR1～DR7‧‧‧方向
DS1～DS4‧‧‧距離
GE1‧‧‧閘極電極
GI1A、GI1B、GI2A、GI2B、GI3‧‧‧閘極絕緣膜
IM1～IM8‧‧‧雜質離子
IR1、IR2‧‧‧元件分離區域
MCA、MCB‧‧‧記憶體單元
MD、MS‧‧‧半導體區域
MGA、MGB‧‧‧記憶體閘極電極
MTA、MTB‧‧‧記憶體電晶體
OP1、OP2、OP2A、OP2B‧‧‧開口部
PG1～PG3‧‧‧栓塞
PR1～PR4‧‧‧部分
PW1、PW2‧‧‧p型井
Q1‧‧‧MISFET
RF1～RF7‧‧‧光阻膜
RP1～RP7‧‧‧光阻圖案
RS1～RS4‧‧‧區域
SP1‧‧‧間隔件
SS0A、SS0B、SS1A、SS1B‧‧‧側面
SS2A、SS2B、SS3A、SS3B‧‧‧側面
SW1A、SW1B、SW2A、SW2B‧‧‧側壁間隔件
SW3A、SW3B‧‧‧側壁間隔件
Vb、Vcg、Vd、Vmg、Vs、Vdd‧‧‧電壓
X、Y、Z‧‧‧方向
A-A、B-B、C-C‧‧‧剖面線
S1~S16、S21、S22、S31~S33‧‧‧步驟
θ1、θ2‧‧‧角度
[圖1] 係表示形成實施態樣1的半導體裝置的半導體基板以及元件區域的俯視圖。 [圖2] 係實施態樣1的半導體裝置的主要部位的俯視圖。 [圖3] 係實施態樣1的半導體裝置的主要部位的俯視圖。 [圖4] 係實施態樣1的半導體裝置的主要部位的俯視圖。 [圖5] 係實施態樣1的半導體裝置的主要部位的剖面圖。 [圖6] 係實施態樣1的半導體裝置的記憶體單元的等價電路圖。 [圖7] 係表示在「寫入」、「消去」以及「讀取」時對記憶體單元的各部位的電壓的施加條件的一例的表格。 [圖8] 係表示實施態樣1的半導體裝置的製造步驟的一部分的流程圖。 [圖9] 係表示實施態樣1的半導體裝置的製造步驟的一部分的流程圖。 [圖10] 係表示實施態樣1的半導體裝置的製造步驟的一部分的流程圖。 [圖11] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖12] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖13] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖14] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖15] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖16] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖17] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖18] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖19] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖20] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖21] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖22] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖23] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖24] 係實施態樣1的半導體裝置的製造步驟中的主要部位的俯視圖。 [圖25] 係雜質離子植入方向的説明圖。 [圖26] 係雜質離子植入方向的説明圖。 [圖27] 係實施態樣1的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖28] 係比較例1的半導體裝置的製造步驟中的主要部位的俯視圖。 [圖29] 係比較例1的半導體裝置的製造步驟中的主要部位的俯視圖。 [圖30] 係實施態樣1的半導體裝置的製造步驟中的主要部位的俯視圖。 [圖31] 係表示實施態樣2的半導體裝置的製造步驟的一部分的流程圖。 [圖32] 係實施態樣2的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖33] 係實施態樣2的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖34] 係實施態樣2的半導體裝置的製造步驟中的主要部位的俯視圖。 [圖35] 係實施態樣2的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖36] 係實施態樣2的半導體裝置的製造步驟中的主要部位的俯視圖。 [圖37] 係實施態樣2的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖38] 係實施態樣2的半導體裝置的製造步驟中的主要部位的剖面圖。 [圖39] 係實施態樣1的半導體裝置的製造步驟中的主要部位的俯視圖。 [圖40] 係實施態樣2的半導體裝置的製造步驟中的主要部位的俯視圖。

Claims (15)

  1. 一種半導體裝置的製造方法，其特徵為包含： （a）準備半導體基板的步驟； （b）在該半導體基板的第1主面上，隔著第1閘極絕緣膜形成第1閘極電極的步驟； （c）於該半導體基板的該第1主面，以及，該第1閘極電極的表面，形成內部具有電荷累積部的第1絕緣膜的步驟； （d）在該第1絕緣膜上，形成第1導電膜的步驟； （e）藉由對該第1導電膜進行深蝕刻，於該第1閘極電極的第1側面隔著該第1絕緣膜殘留該第1導電膜，以形成第2閘極電極的步驟； （f）將並未被該第2閘極電極所覆蓋的部分的該第1絕緣膜除去，在該第2閘極電極與該半導體基板之間以及該第1閘極電極與該第2閘極電極之間，殘留該第1絕緣膜的步驟； （g）在該（f）步驟之後，以該第1閘極電極以及該第2閘極電極為遮罩，對該半導體基板植入第1導電型的第1雜質離子的步驟； （h）在該（g）步驟之後，於該第1閘極電極的該第1側面的相反側的第2側面，形成由第2絕緣膜所構成的第1側壁間隔件，並於該第2閘極電極的該第1閘極電極側的相反側的第3側面，形成由第3絕緣膜所構成的第2側壁間隔件的步驟；以及 （i）以該第1閘極電極、該第2閘極電極、該第1側壁間隔件以及該第2側壁間隔件為遮罩，對該半導體基板植入該第1導電型的第2雜質離子的步驟； 於該（g）步驟，從垂直於該半導體基板的該第1主面的第1方向植入該第1雜質離子； 於該（i）步驟，從相對於該第1方向為傾斜的第2方向植入該第2雜質離子。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該（b）步驟，形成在俯視下朝第3方向延伸的該第1閘極電極； 於該（e）步驟，於在俯視下與該第3方向交叉的第4方向的第1側的該第1側面，形成朝該第3方向延伸的該第2閘極電極； 於該（i）步驟，從相對於該第1方向往該第3方向傾斜的該第2方向植入該第2雜質離子。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該（i）步驟包含： （i1）從相對於該第1方向往該第3方向的第2側傾斜的該第2方向植入該第2雜質離子的步驟；以及 （i2）從相對於該第1方向往該第3方向的該第2側的相反側傾斜的第5方向植入該第2雜質離子的步驟。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1導電型為n型； 該（i）步驟包含： （i3）從該第2方向植入由磷所構成的該第2雜質離子的步驟；以及 （i4）從該第1方向植入由砷所構成的第3雜質離子的步驟。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該（b）步驟，在該半導體基板的該第1主面的第1區域，形成該第1閘極電極； 於該（c）步驟，在該第1區域，形成該第1絕緣膜； 於該（g）步驟，在該第1區域，植入該第1雜質離子； 於該（i）步驟，在該第1區域，植入該第2雜質離子； 該半導體裝置的製造方法，更包含： （j）在該半導體基板的該第1主面的第2區域，於該半導體基板的該第1主面上，隔著第2閘極絕緣膜形成第3閘極電極的步驟； （k）在該第2區域，以該第3閘極電極為遮罩，對該半導體基板植入第2導電型的第4雜質離子的步驟； （l）在該（k）步驟之後，於該第3閘極電極的第4側面，形成由第4絕緣膜所構成的第3側壁間隔件，並於該第3閘極電極的該第4側面的相反側的第5側面，形成由第5絕緣膜所構成的第4側壁間隔件的步驟；以及 （m）在該第2區域，以該第3閘極電極、該第3側壁間隔件以及該第4側壁間隔件為遮罩，對該半導體基板植入該第2導電型的第5雜質離子的步驟； 於該（k）步驟，從該第1方向植入該第4雜質離子。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中， 於該（m）步驟，從該第1方向植入該第5雜質離子。
  7. 如申請專利範圍第5項之半導體裝置的製造方法，其中， 於該（j）步驟，形成在俯視下朝第6方向延伸的該第3閘極電極； 於該（m）步驟，從相對於該第1方向往該第6方向傾斜的第7方向植入該第5雜質離子。
  8. 如申請專利範圍第7項之半導體裝置的製造方法，其中， 該（m）步驟包含： （m1）從相對於該第1方向往該第6方向的第3側傾斜的該第7方向植入該第5雜質離子的步驟；以及 （m2）從相對於該第1方向往該第6方向的該第3側的相反側傾斜的第8方向植入該第5雜質離子的步驟。
  9. 如申請專利範圍第7項之半導體裝置的製造方法，其中更包含： （n）在該半導體基板的該第1主面的第3區域，於該半導體基板的該第1主面上，隔著第3閘極絕緣膜形成第4閘極電極的步驟； （o）在該第3區域，以該第4閘極電極為遮罩，對該半導體基板植入第3導電型的第6雜質離子的步驟； （p）在該（o）步驟之後，於該第4閘極電極的第6側面，形成由第6絕緣膜所構成的第5側壁間隔件，並於該第4閘極電極的該第6側面的相反側的第7側面，形成由第7絕緣膜所構成的第6側壁間隔件的步驟；以及 （q）在該第3區域，以該第4閘極電極、該第5側壁間隔件以及該第6側壁間隔件為遮罩，對該半導體基板植入該第3導電型的第7雜質離子的步驟； 於該（n）步驟，形成在俯視下朝與該第6方向交叉的第9方向延伸的該第4閘極電極； 該（m）步驟包含： （m3）在該（p）步驟之後，在該第3區域，以覆蓋該半導體基板的該第1主面的方式，形成第1遮罩膜的步驟；以及 （m4）在該第3區域的該半導體基板的該第1主面被該第1遮罩膜所覆蓋的狀態下，在該第2區域，以該第3閘極電極、該第3側壁間隔件以及該第4側壁間隔件為遮罩，對該半導體基板植入該第5雜質離子的步驟； 該（q）步驟包含： （q1）在該（l）步驟之後，在該第2區域，以覆蓋該半導體基板的該第1主面的方式，形成第2遮罩膜的步驟；以及 （q2）在該第2區域的該半導體基板的該第1主面被該第2遮罩膜所覆蓋的狀態下，在該第3區域，以該第4閘極電極、該第5側壁間隔件以及該第6側壁間隔件為遮罩，對該半導體基板植入該第7雜質離子的步驟； 於該（q2）步驟，從相對於該第1方向往該第9方向傾斜的第10方向植入該第7雜質離子。
  10. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 該（q2）步驟包含： （q3）從相對於該第1方向往該第9方向的第4側傾斜的該第10方向植入該第7雜質離子的步驟；以及 （q4）從相對於該第1方向往該第9方向的該第4側的相反側傾斜的第11方向植入該第7雜質離子的步驟。
  11. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該（a）步驟，準備具有形成於該第1主面的與該第1導電型相反的第4導電型的第1半導體區域的該半導體基板； 於該（b）步驟，在該第1半導體區域上，隔著該第1閘極絕緣膜形成該第1閘極電極； 於該（g）步驟，在位於夾著該第1閘極電極的該第2閘極電極的相反側的部分的該第1半導體區域的上層部，形成該第1導電型的第2半導體區域，並在位於夾著該第2閘極電極的該第1閘極電極的相反側的部分的該第1半導體區域的上層部，形成該第1導電型的第3半導體區域； 於該（i）步驟，在位於夾著該第1側壁間隔件的該第1閘極電極的相反側的部分的該第1半導體區域的上層部，形成該第1導電型的第4半導體區域，並在位於夾著該第2側壁間隔件的該第2閘極電極的相反側的部分的該第1半導體區域的上層部，形成該第1導電型的第5半導體區域； 該第4半導體區域與該第2半導體區域接觸； 該第5半導體區域與該第3半導體區域接觸； 該第4半導體區域的該第1導電型的雜質濃度，比該第2半導體區域的該第1導電型的雜質濃度更高； 該第5半導體區域的該第1導電型的雜質濃度，比該第3半導體區域的該第1導電型的雜質濃度更高。
  12. 如申請專利範圍第5項之半導體裝置的製造方法，其中， 於該（a）步驟，準備在該第2區域具有形成於該第1主面的與該第2導電型相反的第5導電型的第6半導體區域的該半導體基板； 於該（j）步驟，在該第6半導體區域上，隔著該第2閘極絕緣膜形成該第3閘極電極； 於該（k）步驟，在位於該第3閘極電極的第5側的部分的該第6半導體區域的上層部，形成該第2導電型的第7半導體區域，並在位於該第3閘極電極的該第5側的相反側的部分的該第6半導體區域的上層部，形成該第2導電型的第8半導體區域； 於該（m）步驟，在位於夾著該第3側壁間隔件的該第3閘極電極的相反側的部分的該第6半導體區域的上層部，形成該第2導電型的第9半導體區域，並在位於夾著該第4側壁間隔件的該第3閘極電極的相反側的部分的該第6半導體區域的上層部，形成該第2導電型的第10半導體區域； 該第9半導體區域與該第7半導體區域接觸； 該第10半導體區域與該第8半導體區域接觸； 該第9半導體區域的該第2導電型的雜質濃度，比該第7半導體區域的該第2導電型的雜質濃度更高； 該第10半導體區域的該第2導電型的雜質濃度，比該第8半導體區域的該第2導電型的雜質濃度更高。
  13. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該（f）步驟，形成由殘留在該第2閘極電極與該半導體基板之間以及該第1閘極電極與該第2閘極電極之間的部分的該第1絕緣膜所構成的第4閘極絕緣膜。
  14. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1絕緣膜包含： 第1氧化矽膜； 該第1氧化矽膜上的第1氮化矽膜；以及 該第1氮化矽膜上的第2氧化矽膜； 該（c）步驟包含： （c1）於該半導體基板的該第1主面以及該第1閘極電極的表面，形成該第1氧化矽膜的步驟； （c2）在該第1氧化矽膜上，形成該第1氮化矽膜的步驟；以及 （c3）在該第1氮化矽膜上，形成該第2氧化矽膜的步驟。
  15. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該半導體裝置具有非揮發性記憶體，該非揮發性記憶體由該第1閘極電極與該第2閘極電極所形成。
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