TW201513312A - 具有去耦電容之非對稱密集浮動閘非揮發性記憶體 - Google Patents

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TW201513312A
TW201513312A TW103125891A TW103125891A TW201513312A TW 201513312 A TW201513312 A TW 201513312A TW 103125891 A TW103125891 A TW 103125891A TW 103125891 A TW103125891 A TW 103125891A TW 201513312 A TW201513312 A TW 201513312A
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Abstract

本發明揭示一種非揮發性記憶體(「NVM」)位元晶胞，其包含一電容器、一非對稱摻雜電晶體及一穿隧裝置。該電容器、電晶體及穿隧裝置各者電耦合至不同作用區域及金屬接觸件。藉由橫越該三個作用區域之一浮動閘耦合該三個裝置。該穿隧裝置形成於一原生區域中以容許用以引發穿隧之電壓之動態範圍更大。該福勒-諾得海姆(FN)穿隧裝置用以抹除該裝置，從而容許更快頁抹除，且因此容許快速測試及驗證功能。該非對稱電晶體結合該電容器用以程式化並讀取該浮動閘之邏輯狀態。該電容器及浮動閘係電容式耦合在一起，從而消除執行讀取及寫入操作對一單獨選擇裝置的需要。

Description

具有去耦電容之非對稱密集浮動閘非揮發性記憶體
本發明大體上係關於非揮發性記憶體之領域，特別係關於非揮發性記憶體位元晶胞佈局。
非揮發性記憶體(NVM)係指當未供電時永久地儲存資訊位元之記憶體。一非揮發性記憶體位元晶胞(NVM位元晶胞)儲存一單一資料位元。使用具有浮動閘之電晶體實施一些類型的NVM位元晶胞。駐留在一浮動閘上之電荷量判定該位元晶胞是否儲存一邏輯「1」或一邏輯「0」。該浮動閘被稱為「浮動」，這係因為閘藉由氧化物或介電質與周圍環境電隔離。某一NVM可在該位元晶胞中儲存一種以上的狀態。
為擴大應用且減小記憶體裝置之成本，可期望在一給定區域中容納極大量位元晶胞。亦可期望藉由使用標準互補金氧半導體製造程序(「CMOS程序」)降低製造每一位元晶胞之成本。當前可用的記憶體裝置包含皆具有缺點之EEPROM及快閃記憶體(及eFLASH)。當前，快閃記憶體具有一極小位元晶胞，但是需要除該標準CMOS程序以外的步驟，進而增加生產位元晶胞之成本且可改變所生產的裝置之效能或特性。EEPROM可與標準CMOS程序相容，但是具有一相對較大的位元晶胞大小，且因此僅適用於低位元計數記憶體。
一種非揮發性記憶體(「NVM」)位元晶胞包含一電容器、一非對稱摻雜電晶體及一穿隧裝置，其等各者安置在一基板內之電隔離作用區域內。藉由橫越該三個作用區域之一單個浮動閘電耦合該三個裝置。該穿隧裝置形成於一原生區域中以容許用以引發穿隧之電壓之動態範圍更大。該穿隧裝置用以抹除該裝置，從而容許更快頁抹除，且因此容許快速測試及驗證功能。該非對稱電晶體結合該電容器以程式化並讀取該浮動閘之邏輯狀態。該電容器及浮動閘係電容式耦合在一起，從而消除執行讀取及寫入操作對一單獨選擇裝置的需要。
100‧‧‧非揮發性記憶體(NVM)位元晶胞
102‧‧‧源極
104‧‧‧汲極/汲極區域
106‧‧‧浮動閘
108‧‧‧通道區域
110‧‧‧電容器/配對物
112‧‧‧非導電區域/淺溝渠隔離(STI)區域
114a‧‧‧第一作用區域
114b‧‧‧第二作用區域
114c‧‧‧第三作用區域
116a‧‧‧遮罩
116b‧‧‧遮罩
118‧‧‧P井
120‧‧‧非對稱電晶體(AT)
130‧‧‧福勒-諾得海姆(FN)穿隧裝置
132a‧‧‧原生區域
132b‧‧‧P子區域/原生區域
150‧‧‧閘氧化物
152‧‧‧N-輕摻雜汲極(N-LDD)
156‧‧‧P-暈圈/植入物
158‧‧‧間隔件
160‧‧‧N-輕摻雜汲極(N-LDD)植入物/摻雜區域
162‧‧‧N+植入物
202‧‧‧源極
204‧‧‧汲極
208‧‧‧通道區域
218‧‧‧P井
220‧‧‧非對稱電晶體(AT)
254‧‧‧P-暈圈/植入物
260‧‧‧N-輕摻雜汲極(N-LDD)
264‧‧‧P-輕摻雜汲極(N-LDD)
300‧‧‧非揮發性記憶體(NVM)位元晶胞
306a‧‧‧長度
306b‧‧‧長度
306c‧‧‧長度
306d‧‧‧長度
310‧‧‧電容器
312‧‧‧原生遮罩
314a‧‧‧第一作用區域
320‧‧‧非對稱電晶體(AT)
330‧‧‧福勒-諾得海姆(FN)穿隧裝置
400‧‧‧非揮發性記憶體(NVM)位元晶胞
406‧‧‧浮動閘
406a‧‧‧外部寬度
406b‧‧‧長度
406c‧‧‧寬度
406d‧‧‧長度
410‧‧‧電容器
414a‧‧‧第一用作區域
414b‧‧‧第二用作區域
414c‧‧‧第三用作區域
416‧‧‧遮罩
418‧‧‧P井區域
420‧‧‧非對稱電晶體(AT)
430‧‧‧福勒-諾得海姆(FN)穿隧裝置
510a‧‧‧光阻
510b‧‧‧實際光阻/P井光阻
520a‧‧‧光阻
520b‧‧‧擴散區/實際光阻
610a‧‧‧P井/遮罩
610b‧‧‧實際光阻/遮罩/P井
620a‧‧‧擴散區
620b‧‧‧實際光阻
800‧‧‧非揮發性記憶體(NVM)裝置
810a‧‧‧電容器
810d‧‧‧電容器
810e‧‧‧電容器
810f‧‧‧電容器
820a‧‧‧非對稱電晶體(AT)
820d‧‧‧非對稱電晶體(AT)
830a‧‧‧福勒-諾得海姆(FN)穿隧裝置
830b‧‧‧福勒-諾得海姆(FN)穿隧裝置
830c‧‧‧福勒-諾得海姆(FN)穿隧裝置
830d‧‧‧福勒-諾得海姆(FN)穿隧裝置
882a‧‧‧金屬接觸件
882b‧‧‧金屬接觸件
882c‧‧‧金屬接觸件
882d‧‧‧金屬接觸件
882e‧‧‧金屬接觸件
884a‧‧‧層/水平金屬線
884b‧‧‧層/水平金屬線
884c‧‧‧層/水平金屬線
886a‧‧‧垂直金屬線
886b‧‧‧垂直金屬線
889‧‧‧第三金屬層
890‧‧‧水平金屬線
910‧‧‧產品構想
912‧‧‧電子設計自動化(EDA)軟體
914‧‧‧系統設計
916‧‧‧邏輯設計及功能驗證
918‧‧‧測試合成及設計
920‧‧‧接線對照表驗證
922‧‧‧設計規劃
924‧‧‧實體實施
926‧‧‧分析及擷取
928‧‧‧實體驗證
930‧‧‧解析度增強
932‧‧‧光罩資料準備
934‧‧‧成品出廠驗證
936‧‧‧製造
938‧‧‧封裝及組裝
940‧‧‧晶片
A‧‧‧距離
B‧‧‧距離
C‧‧‧通道長度
L‧‧‧通道長度
圖1A繪示根據一實施例之一NVM位元晶胞之一俯視圖。
圖1B係根據一實施例之沿圖1A之線X-Y取得之NVM位元晶胞之一非對稱電晶體之一橫截面圖。
圖1C係根據一實施例之沿圖1A之線M-N取得之NVM位元晶胞之一電容器之一橫截面圖。
圖1D係根據一實施例之沿圖1A之線Q-R取得之NVM位元晶胞之一FN穿隧裝置之一橫截面圖。
圖1E係根據一實施例之沿圖1A之線J-K取得之NVM位元晶胞之一非對稱電晶體之一橫截面圖。
圖2係根據一實施例之一NVM位元晶胞之一非對稱電晶體之一替代建構之一橫截面圖。
圖3係根據一實施例之NVM位元晶胞之FN穿隧裝置之一替代建構之一俯視圖。
圖4A係根據一實施例之NVM位元晶胞之電容器之一替代建構之一俯視圖。
圖4B係根據一實施例之沿圖4A之線C-D取得之NVM位元晶胞之 電容器之一替代建構之一橫截面圖。
圖5A繪示用於在一基板中形成一P井之一規劃光阻。
圖5B繪示程序中用於在一基板中形成一P井之一所得光阻。
圖6A繪示根據一實施例之用於在一基板中形成一P井之一規劃光阻。
圖6B繪示根據一實施例之程序中用於在一基板中形成一P井之一所得光阻。
圖7A係繪製根據一實施例之使用若干不同P井遮罩形成之一FN穿隧裝置之二極體擊穿電壓之一圖表。
圖7B係繪製根據一實施例之穿通電壓依據一位元晶胞電容器之各個通道長度之汲極電壓變化之一圖表。
圖7C係繪製根據一實施例之薄片電阻依據一P井摻雜基板中之一位元晶胞電容器之各個通道長度之閘電壓變化之一圖表。
圖7D係繪製根據一實施例之薄片電阻依據一原生基板中之一位元晶胞電容器之各個通道長度之閘電壓變化之一圖表。
圖8A係根據一實施例之用於NVM位元晶胞之一第一金屬線及垂直互連存取之一俯視圖。
圖8B係根據一實施例之用於NVM位元晶胞之一第二金屬線及垂直互連存取之一俯視圖。
圖9係繪示根據一實施例之設計及製造包含NVM位元晶胞之一積體電路之各種操作之一流程圖。
實施例係關於一種非揮發性記憶體(「NVM」)位元晶胞(或位元或位元晶胞)，其包含三個裝置：非對稱電晶體、一電容器及一福勒-諾得海姆(FN)穿隧裝置。在位元晶胞中，藉由一單個浮動閘鏈結該三個裝置。在一實施方案中，使用FN穿隧裝置抹除位元晶胞，且使用 非對稱電晶體讀取並程式化位元晶胞。在任何給定時間執行何種操作係基於非對稱電晶體之源極及汲極處之電壓、基於FN穿隧裝置之作用區域上之電壓且基於用作電容器之一板之作用區域上之電壓而判定。
可製造包含多個此等位元晶胞(或位元)之一NVM記憶體裝置。在一實施例中，NVM記憶體裝置具有介於12k個與512k個位元之間且能夠可靠地用於使無論何處自1次寫入至1000次寫入之一寫入循環持久性優於NVM記憶體裝置之壽命之應用。
NVM記憶體裝置及其內之NVM位元晶胞具有的優點優於現有的NVM、快閃記憶體及EEPROM解決方法。NVM記憶體裝置具有高於現有EEPROM之一位元晶胞密度。NVM記憶體裝置達成的每單位面積/每單位體積之位元晶胞密度由於不需要一單獨選擇(例如，邏輯、電晶體)裝置來選取抹除或讀取哪些位元而高於現有的NVM。相反地，NVM記憶體裝置在非對稱電晶體及電容器上施加電壓，以選取讀取並程式化NVM記憶體裝置中的哪些位元晶胞或在任何給定時間讀取NVM記憶體裝置中的哪些位元晶胞。NVM記憶體裝置亦簡化抹除操作及測試，這係因為各位元晶胞之FN穿隧裝置與相同列上之其他位元晶胞之FN穿隧裝置共用一功率接觸件。除容許同時抹除共用該列接觸件之全部位元晶胞以外，此亦有助於節省位元晶胞空間，對於功能而言這顯著地加速NVM記憶體裝置之測試。在一個別位元晶胞級下，NVM記憶體裝置之位元晶胞小於個別平面EEPROM位元且使用比快閃記憶體位元需要的程序更為簡單之一程序。FN穿隧歸因於其低功率需求而優於BTBT、CHEI或CHISEL。為降低抹除時間，可並行對極多個位元執行FN穿隧。例如，運用FN穿隧，可在一單個操作中抹除512K個位元之整個陣列。此容許記憶體陣列之測試快速又不昂貴。
NVM記憶體裝置亦具有低於一快閃記憶體裝置之一製造成本，這係因為其可使用此項技術中眾所周知之一標準的互補金屬-氧化物-半導體製造邏輯程序(「標準的CMOS邏輯程序」)而製造。因此，NVM記憶體裝置在產生一FLASH類型裝置時除標準的CMOS邏輯程序以外無需程序步驟。因此，NVM記憶體裝置不會導致增加製造成本。
NVM位元晶胞之整體結構
圖1A繪示根據一實施例之一NVM位元晶胞100之一俯視圖。為繪示目的，全部實例係關於一浮動閘金屬-氧化物-半導體場效電晶體(MOSFET)。然而，位元晶胞100亦可實施為一P型MOSFET。位元晶胞100包含橫越三個單獨裝置之一浮動閘106，該三個單獨裝置係一電容器110、一非對稱電晶體(AT)120及一福勒-諾得海姆(FN)穿隧裝置130。此等裝置之各者包含基板之一單獨作用區域114a、114b或114c，其中可與一NVM記憶體裝置中之其他位元晶胞(未展示)之類似裝置共用一特定裝置之作用區域。作用區域114a、114b及114c藉由一或多個非導電區域彼此隔離。非導電區域可使用淺溝渠隔離(STI)或其他類似機構建構。
一般而言，浮動閘106係一導電材料層。浮動閘106可為形成於基板之頂部上之一平面層。替代地，浮動閘106可實施為一多閘電晶體，諸如Fin場效電晶體(或FinFET)(未展示)。FinFET與一普通FET不同之處在於：浮動閘纏繞源極與汲極之間之導電通道，從而產生形如一「翼板」之一結構。在相同或一不同實施例中，其中形成作用區域之基板可為具有近似5nm之一厚度之一超薄本體絕緣體上覆矽(UTB-SOI)。此一設計藉由使閘電容保持緊密接近整個通道而減小短通道效應並抑制洩漏。
就一俯仰視角而言，裝置相對於浮動閘定位使得AT 120位於電容 器110與FN穿隧裝置130之間。在一NVM記憶體裝置中，此容許其他位元晶胞之其他FN裝置之間共用FN裝置130之第一作用區域114a。類似地，此亦容許其他位元晶胞之其他電容器之間共用電容器110之第三作用區域114c。此增加NVM記憶體裝置之位元晶胞密度。
關於AT 120，第二作用區域114b包含AT之源極102及汲極104。藉由浮動閘106與第二作用區域114b重疊之部分下方之一通道區域108而使源極102及汲極104分離。源極102及汲極104形成於第二作用區域114b之部分中，該等部分在浮動閘106與第二作用區域114b重疊之部分之邊緣周圍延伸。第二作用區域114b包含浮動閘106下方之一P井摻雜，且亦包含在源極102與汲極104之間不同之非對稱摻雜。下文關於圖1B進一步描述AT的摻雜及橫截面結構。
電容器110係藉由兩個板予以界定，第一板係第三作用區域114c且第二板係浮動閘106之延伸在第三作用區域114c上方之部分。取決於實施方案，電容器110可形成於一未摻雜P子區域116(亦稱為一原生區域)中，其亦可形成於一摻雜P井區域中或其可形成於一淺井中。在其中電容器110形成於一原生區域中之情況下，一製程期間使用遮蓋第三作用區域114c之一或多個遮罩116b阻斷用以摻雜位元晶胞之剩餘部分中之基板之植入物。此有助於確保來自其他摻雜(諸如AT 120之P井摻雜)之電荷載體不會滲入至第三作用區域114c中。下文關於圖7進一步描述用以產生原生區域之遮罩116。下文關於圖1C進一步描述電容器110的摻雜及橫截面結構。
一原生區域係基板或晶圓之一部分，自來自製造商之沈積浮動閘之前的有序狀態以來該部分未經摻雜。一般而言，購買具有一特定電荷載體密度(例如，1015cc/cm3)之晶圓。全部其他摻雜(例如，P井118、N+ 102、104、162、N-LDD 152、160、P-暈圈156、P-LDD 264)自原生區域的原始密度改變該區域中之電荷載體密度。在一些程 序中，由電荷載體密度小於或等於1016cc/cm3之一極低摻雜區域取代原生區域。遮罩116a及116b用以形成原生區域，且實際上基板位於遮罩下方之區域可橫向或水平延伸以包圍如下文進一步描述之其他位元晶胞。
遮罩116之範圍判定原生區域之大小。隨著遮罩116延伸經過第一作用區域114a及第三作用區域114c之邊緣，基板中存在作為並非作用區域之部分(未單獨標記)之原生區域之區域。此等區域被稱為一非作用原生區域或隔離區域。為一原生區域之一作用區域(諸如第一作用區域114a及第三作用區域114c)之邊緣與非作用原生區域之邊緣之間之距離(如由遮罩116a或116b判定)用以使第一作用區域114a及第三作用區域114c與經摻雜之第二作用區域114b電隔離。此等距離分別關於第一作用區域114a及第三作用區域114c繪示為圖1A中之距離A及B。由此等非作用原生區域提供之電隔離改良第一作用區域114a及第三作用區域114c之效能，其代價係消耗額外基板空間來提供該隔離。例如，可基於可在不引發二極體擊穿之情況下施加於第一作用區域114a及第三作用區域114c之電壓量測效能。例如，增加之隔離(例如，增加之非作用區域距離A或B)容許更高電壓且不引發二極體擊穿。在製造期間，任何非作用原生區域之大小與裝置之所要效能之間進行一權衡。在一實施例中，第一作用區域114a具有大於第三作用區域114c之一非作用區域外殼，例如距離A長於距離B。
在另一實施例中，FN穿隧裝置130及電容器110置於摻雜極性與讀取裝置之井相反之一淺井中。一淺井係其中如植入之該井之深度高於隔離介電質(通常係淺溝渠隔離或STI)之深度之一井。藉由使如植入之淺井之深度高於STI之深度，植入物有效地自對準於STI，這係因為植入STI中之任何摻雜物鎖定在STI中且不會對任何裝置具有影響。淺井可被植入在另一井之「頂部上」，前提係淺井之摻雜物濃度顯著 高於逆摻雜之井。
FN穿隧裝置130係由第一作用區域114a及浮動閘106所形成。FN穿隧裝置130形成於第一作用區域114a之一原生區域中。如同電晶體110，浮動閘106至少部分延伸在第一作用區域114a上方。然而，相比之下，浮動閘106在第一作用區域114a上方之部分在表面面積方法與浮動閘在第三作用區域114c上方之部分相比更加狹窄且更小。因此，浮動閘106之此部分下方之第一作用區域114a中之摻雜使浮動閘106之任一側上之第一作用區域114a電短路。此電短路容許施加廣泛範圍的電壓於第一作用區域114a以引發FN穿隧，以及容許使用少至一單個電接觸件之其他位元晶胞之FN穿隧裝置之間共用第一作用區域114a。使用一遮罩116a於一原生區域中形成FN穿隧裝置130，以確保閘106之任一側上之作用區域之間存在一電短路且在不發生二極體擊穿行為之情況下增加可施加於作用區域114a之電壓兩者。下文關於圖1D進一步描述FN穿隧裝置130的橫截面結構。
位元晶胞100與可施加電壓/電流於位元晶胞100之至少四個單獨電接觸件相關聯，藉此影響浮動閘106上之電壓位準及電荷量。源極102電耦合至一第一接觸件，汲極104電耦合至一第二接觸件，電容器110電耦合至一第三接觸件，且FN穿隧裝置電耦合至一第四接觸件。多個位元晶胞之多個電容器之間可共用第三接觸件，且多個位元晶胞之多個FN穿隧裝置之間可共用第四接觸件。為簡單起見並未單獨標記此等接觸件且關於圖9A及圖9B進一步描述此等接觸件。
圖1E係根據一實施例之NVM位元晶胞之一橫截面圖。圖1E係沿圖1A之線J-K跨全部三個作用區域114a至114c取得。藉由一或多個非導電區域112而使作用區域114分離。在位元晶胞100中，電容器110及FN穿隧裝置130兩者皆形成於原生區域132中。使用一原生區域132降低穿過基板之介於不同裝置與位元晶胞之間之電耦合。歸因於滲入至 原生區域132中之後續植入物之電位，使用延伸至第一作用區域114a及第三作用區域114c之範圍以外而至非導電區域112中之一或多個遮罩116形成位元晶胞100。未展示第三作用區域114c之邊緣，這係因為可與如下文進一步描述之另一位元晶胞(未展示)之電容器(未展示)共用第三作用區域114c。在一些實施例中，浮動閘在FN穿隧裝置130上方之部分延伸超出STI區域112之頂部上。
非對稱電晶體之例示性結構及操作
非對稱電晶體120在源極102及汲極104處具有不同摻雜，從而容許AT 120結合電容器110用作一讀取裝置及一程式化裝置兩者。圖1B係根據一實施例之第二作用區域114b中沿圖1A之線X-Y取得之NVM位元晶胞之一非對稱電晶體之一橫截面圖。浮動閘106位於閘氧化物150之頂部上。由一或多個間隔件158包圍浮動閘106。該等間隔件可由氧化物或另一非導電材料製成。閘氧化物150擱在第二作用區域114b之頂部上。作用區域114可為一矽基板或一絕緣體上覆矽(SOI)類型的基板。
第二作用區域經摻雜以在浮動閘106下方產生具有每立方公分(cm3)具有近似1017個電荷載體(cc)之一P井118。源極102及汲極104包圍P井118，且各者附接至一單獨電接觸件(未展示)。當在源極102及汲極104處施加適當偏壓電壓時(例如，當AT 120「接通」時)，電荷載體之一通道108形成於P井118之位於浮動閘106下方之表面附近。電荷載體流動係由多個因素規定，多個因素包含(例如)源極102及汲極104上之電壓、浮動閘106上之電荷載體(例如，電子、電洞)之數目、電容器110上之電壓、源極102及汲極104之摻雜、P井118之摻雜、閘氧化物150之厚度及位元晶胞100之其他特性，諸如各個組件之尺寸及所使用之材料。
如上文介紹，電晶體120係非對稱的，使得源極102及汲極104具 有彼此不同之電荷載體之摻雜(或植入物)。然而，摻雜之間存在共同性。源極102及汲極104兩者皆包含具有近似1020cc/cm3之類似N+摻雜，其中N+摻雜至少部分延伸於間隔件158下方。關於摻雜之間之區別，圖1A至圖1E中繪示之實施例係針對1.8V/5V位元晶胞之一混合物。此意謂該程序中之一些裝置可在浮動閘與基板之間具有適當厚度之一閘氧化物以支援1.8V操作，而其他裝置可在浮動閘與基板之間具有適當厚度之一閘氧化物以支援5V操作。1.8V裝置及5V裝置亦使用不同LDD植入物。AT 120具體使用來自一5V實施方案之閘氧化物以具有足夠大的閘氧化物厚度來支援浮動閘上之所要保持電荷。一般而言，1.8V閘氧化物較薄使得可發生直接穿隧，從而導致不可接受的閘洩漏。
為實施此非對稱，源極102包含一1.8V NMOS植入物。1.8V NMOS植入物通常包含兩個植入物：一輕摻雜汲極(LDD)或源極-汲極延伸(S/D)植入物及一暈圈植入物。LDD及S/D延伸植入物係相同植入物，若電荷載體之濃度係1019cc/cm3，則該植入物稱為一LDD植入物，而若電荷載體之濃度係1020cc/cm3，則其反而歸因於電荷載體濃度類似於源極102及汲極104區域而稱為一S/D延伸植入物。暈圈植入物的極性通常與LDD或S/D延伸植入物相反。暈圈植入物通常具有1018cc/cm3之一電荷載體濃度，且係以一較高能量及一微小角度而植入，使得其在基板內之源極102或汲極104周圍形成一「暈圈」。經組合之N-LDD(或N-S/D延伸)及P-暈圈植入物提供容許改良之CHEI或CHISEI注入(下文進一步描述)之一高度摻雜接面。汲極區域104包含一5V N-LDD植入物。5V N-LDD植入物經設計以處置高於1.8V接面之一電壓。5V N-LDD具有1019cc/cm3之一電荷載體濃度，且係以一較高能量及角度植入或以一加熱步驟擴散以使接面逐漸變化，因此容許更高電壓。5V N-LDD植入物延伸在第二作用區域內之浮動閘下 方，這比1.8V LDD(或S/D)植入物延伸得更遠。雖然所繪示之實施例係針對一1.8V/5V位元晶胞，但是其他常見的電壓組合包含：1.8V/3.3V、1.2V/2.5V、1.2V/3.3V、1V/2.5V、1V/3.3V及許多其他電壓組合。在併有一AT 120之許多其他種類的位元晶胞中可使用組態並混合閘氧化物厚度、植入物類型及植入物技術以容許AT 120在源極102及汲極104處之不同電壓下操作之上述概念。
源極102及汲極104上之不同植入物影響AT 120之臨限電壓VT，使得AT 120在正向及逆向偏壓條件下具有不同操作行為。此容許AT 120在無需一單獨選擇裝置(例如，另一電晶體)之情況下用作一讀取裝置及一程式化裝置兩者。下文描述AT 120結合位元晶胞100之剩餘部分之操作。
一AT 120之其他實施方案可在源極及汲極處具有不同摻雜。例如，圖2係根據一實施例之用於一NVM位元晶胞200之一AT 220之一替代建構之一橫截面圖。如同AT 120之源極102，AT 220之源極202包含一1.8V N-LDD 252及1.8V P-暈圈254。進一步言之，源極202亦包含一5V P-LDD 264植入物。汲極204類似於汲極104且包含一5V N-LDD 260。AT 220形成於一P井218中且具有一通道區域208。在又另一實施方案中，可在電晶體之源極及汲極上使用對稱摻雜來建構一功能多但效率小的NVM位元晶胞。歸因於摻雜之對稱性，此電晶體將不會被稱為一「非對稱電晶體」，但是將執行如本文指示之全部相同功能。
AT 120之其他實施方案變更P井118。在一些例項中，若P井118具有一較高摻雜濃度，則位元晶胞可更有效地操作。可藉由添加通常並未用於5V NMOS裝置之額外及/或不同P型植入物而增加P井摻雜濃度。例如，P井可經摻雜以包含一5V及一1.8V P植入物兩者。作為另一實例，可使用一1.8V植入物(而非如上所述之一5V植入物)形成P井 118。作為另一實例，可使用一1.8V植入物形成P井118之一部分，且可使用一5V植入物形成P井118之另一部分。作為另一實例，P井可包含一VT調整植入物。
FN穿隧裝置之例示性結構及操作
FN穿隧裝置容許快速且以低的當前成本抹除整個NVM記憶體裝置。圖1D係根據一實施例之第一作用區域114a中沿圖1A之線Q-R取得之NVM位元晶胞100之一FN穿隧裝置130之一橫截面圖。在基板上，位元晶胞與圖1B中沿此橫截面之位元晶胞相同，惟浮動閘106之寬度除外。在第一作用區域114a內，該等裝置不同。第一作用區域114a包含：一N+植入物162，其部分延伸在間隔件158下方；及一5V N-LDD植入物160，其全部延伸在浮動閘106下方以至於到達植入物160本身重疊在浮動閘106下方之程度。在一替代實施例中，使用一淺井植入物形成FN穿隧裝置130下方之摻雜區域。
第一作用區域114a形成於一原生區域132a中。在一原生區域132a中形成FN穿隧裝置130在浮動閘106下方產生能夠處置高電壓之二極體狀接面。藉由施加一大的正電壓(例如，9V至15V)於第一作用區域114a，在FN穿隧裝置130中啟動FN穿隧。更具體言之，抹除浮動閘106所需之電壓取決於閘氧化物之厚度及所要抹除時間。對於具有近似125埃之一厚度之一5V閘氧化物，預期FN穿隧發生於13V至17V範圍中。對於具有近似75埃之一厚度之一3.3V閘氧化物，預期FN穿隧發生於8V至10V範圍中。在此實施方案中，FN穿隧引發電子自浮動閘穿隧至第一作用區域114a，從而增加浮動閘上之電壓，藉此抹除儲存於浮動閘中之資料。接觸件上之電壓量判定發生FN穿隧的量，因此藉由改變接觸件上之電壓，可控制FN穿隧之量及速率。
在一實施例中，抹除操作被執行為一大量操作，即，在一遍次操作中對極多個位元執行之一操作，而逐位元執行程式化(或寫入)操 作。例如，一抹除操作將藉由引發類似於FN穿隧裝置130之裝置中之FN穿隧以使其等全部進入「接通」狀態(例如，具有一高浮動閘電壓)來抹除一頁(例如，一千個位元)。一程式化操作可接著選擇性地程式化被設定進入「斷開」狀態(即，具有一低浮動閘電壓)之任何單個浮動閘。
當施加任何正電壓於第一作用區域114a時，使來自摻雜區域160之電子空乏，從而在浮動閘下方產生空乏區域。取決於位元晶胞之建構，若此等空乏區域增長得足夠大(例如，若施加足夠的正電壓)，則空乏區域之高度將自原生區域上升直至浮動閘106正下方之通道，最終跨該第一作用區域114a在浮動閘106下方之整個通道長度L延伸。在此境況下，浮動閘106下方之短路終止且防止FN穿隧。
5V N-LDD植入物在浮動閘106下方重疊藉由僅僅使存在於空乏區域中之更多電荷載體空乏而延遲該區域至較高電壓之增長，藉此提供更大的電壓範圍來執行FN穿隧。在一原生區域中形成FN穿隧裝置130藉由提供相對較少的逆摻雜電荷載體(例如，電洞)增強此效應，該等逆摻雜電荷載體將以其他方式干擾N-LDD植入物160重疊且加速空乏區域的增長並防止FN穿隧。
為在高壓下進一步促進FN穿隧，FN穿隧裝置130經組態以在第一作用區域114a上方具有具備一狹窄通道(長度L)之一狹窄浮動閘106。若浮動閘106較寬(例如，若通道長度L增加)，則FN穿隧在低壓(例如，低於14V)下切斷。由於FN穿隧裝置經組態以在高於電容器110之電壓下操作，原生區域132a包圍原生區域132a在浮動閘下方之部分之表面面積可經組態大於電容器中之原生區域。原生區域132a圍封浮動閘周圍或至少部分包圍浮動閘(在一俯視圖中)愈大，該接面之二極體擊穿愈高。
圖3係其中FN穿隧裝置330不可能短路之FN穿隧裝置330之一替代 建構之一俯視圖。在一些實施方案中，FN穿隧裝置不可能在浮動閘下方之第一作用區域中短路，這係因為其在圖1D中繪示之實施方案中短路。此係其中任何位元晶胞中之任何裝置中之最高電壓植入物係2.5V之實施方案中之一問題。特定植入程序的情況可能如此，例如，其中2.5V N-LDD植入物不可能經植入足以到達浮動閘下方以與其本身重疊之程序。儘管情況如此，如本文參考圖3描述，仍可建構一功能NVM位元晶胞。
在圖3之實施方案中，浮動閘306在第一作用區域314a上方之部分相對於圖1A中繪示之FN穿隧裝置130具有一擴大周長。浮動閘306周長係兩倍長度306b加上兩倍長度306a加上兩倍長度306c減去長度306d。基於其他浮動閘形狀(未繪示)，其他周長亦係可能的。FN穿隧裝置330之浮動閘306之擴大周長增加浮動閘306下方之區域，在該區域中滲入植入物(諸如一2.5V N-LDD植入物)。此容許第一作用區域314a中之LDD植入物與閘之間之一更大重疊區域。浮動閘306在垂直於線Q-R之一方向上並未橫越整個第一作用區域314a。即使LDD未在閘下方短路，此亦容許一NVM記憶體裝置中之多個位元晶胞之多個FN穿隧裝置之間共用第一作用區域114a。
電容器之例示性結構及操作。
圖1C係根據一實施例之NVM位元晶胞之一電容器之一橫截面圖。圖1C係第三作用區域114c中沿來自圖1A之軸M/N取得。電容器110在第三作用區域114c上之部分與圖1B及圖1D中沿此橫截面之部分相同，惟浮動閘106之寬度除外。在第三作用區域114c內，該等裝置的大小及摻雜不同。第三作用區域114c包含在全部側上部分延伸在間隔件158下方之一N+植入物162。第三作用區域114c亦包含在惟其中浮動閘用以將電容器連接至讀取裝置除外之全部側上部分或全部延伸在浮動閘106下方之一5V LDD植入物160。
藉由浮動閘106與第三作用區域114c之間之重疊程度而判定浮動閘106與第三作用區域114c之間之電容器110之電容。浮動閘106延伸在第三作用區域114c上方之部分經塑形，使得電荷載體至第三作用區域114c中之摻雜能夠滲入至浮動閘106之該部分下方。在亦不增加5V LDD植入物160之範圍之情況下增加第三作用區域114c上方之浮動閘的大小不會顯著增加電容式耦合。因此，為減小位元晶胞大小，植入物160及浮動閘形狀106經組態以確保LDD植入物160儘可能多地延伸在浮動閘106下方(若未全部延伸在整個浮動閘106下方)。在理想狀況下，LDD合併在閘下方。
如上文介紹，第三作用區域114c可形成為一原生區域132b或一P井區域。當施加一正電壓於第三作用區域114c時，一空乏區域形成在第三作用區域114c中，該空乏區域的大小隨著電壓增加而增長。若空乏區域到達基板之表面，則電容器之該部分歸因於空乏區域中缺乏電荷載體而不再電容式耦合至浮動閘106。因此，限制在電容式耦合歸因於空乏而減弱之前可拉引第三作用區域114c之電壓的高低程度。此繼而限制一施加電壓可電容式耦合浮動閘106之電壓的高低程度。
在一原生區域中形成電容器110有利地容許更大的電容表面面積，這係因為原生區域缺乏逆摻雜電荷載體。如同上文FN穿隧裝置130，較少逆摻雜電荷載體的存在阻礙一施加電壓下空乏區域之增長。因此，浮動閘在第三作用區域114c上方之部分可能相當大，同時仍在高壓下提供功能電容式耦合。相比之下，在一P井區域中形成電容器提供極多個逆摻雜電荷載體以在一施加電壓的存在下加速空乏區域之增長。為形成一等效功能電容器，浮動閘106的寬度相對於其原生區域配對物通常有所減小，以確保額外的5V N-LDD電荷載體可全部植入在狹窄的浮動閘106下方以抵消P井逆摻雜物。
圖4A及圖4B繪示一位元晶胞400之一實施方案，其中電容器410 形成於一P井區域418中，而非形成於一原生區域中。圖4A係位元晶胞400之一俯視圖。為抵消P井418中加速空乏區域增長之額外逆摻雜物(例如，電洞)，浮動閘406在第三作用區域上方之部分經組態低於某一寬度，使得5V N-LDD植入物之電子全部滲入至浮動閘406之該部分下方。此抵消在一施加電壓下額外電洞的存在，從而甚至在高施加電壓(例如，在7V至10V之範圍中)下維持電容式耦合。例如，浮動閘406可具有一外部寬度406a及長度406b，其中寬度406c與長度406d具有一間隙。為使電容器410匹配電容器110之表面面積(及因此電容)，期望作用區域414c高於作用區域114c。圖4A之實施例表示對圖1A之實施方案之一權衡。此處，電容器410並未形成於一原生區域中，從而由於不存在非作用原生區域電隔離來佔據空間而節省空間。然而，此等空間節省藉由增加電容器410沿C/D軸之垂直程度(相對於其圖1A配對物110佔據額外空間)而抵消。
圖4B係根據一實施例之沿線C取得之位元晶胞400之一橫截面圖。在製程期間使用遮罩416以防止摻雜物植入至FN穿隧裝置430之原生區域432中。遮罩416中顯然缺少用於電容器410之一單獨阻斷區，如在此實施方案中，電容器410反而形成於一P井418中。在一P井區域中形成電容器410係有利的，除了其他原因以外，這因為相對於位元晶胞100之第二用作區域114b與第三作用區域114a之間的距離，第二用作區域414b與第三作用區域414c之間的距離可能有所減小，因此節省一NVM記憶體裝置中之相當多空間。圖1及圖4中未明確繪示此距離差異。相比之下，若電容器110形成於一原生區域中，則第二用作區域114b及第三作用區域114c分隔開某一最小距離(未標記)。
製造期間歸因於遮罩錯位及光阻開口大小變動而改變原生區域之放置。電容器之一最小原生區域外殼具有一大的最小大小，這係因為即使在一錯位或開口大小變動場景之一最壞情況下該額外大小亦確 保最小外殼。類似地，P井植入物亦具有讀取裝置之作用區域之一最小外殼以確保正確地摻雜該裝置。若P井光阻壁太接近讀取裝置，則植入之電荷載體可存在井近接效應。
位元晶胞之間共用之金屬線及金屬接觸件
圖8A及圖8B繪示一NVM記憶體裝置800之金屬線及金屬接觸件，其等將NVM位元晶胞之個別裝置(例如，AT、電容器、FN穿隧裝置)電耦合至電源。為清楚起見，展示例示性位元晶胞之裝置以理解各個金屬線及金屬接觸件如何重疊。在圖8A及圖8B兩者中，展示兩個全位元晶胞：具有一電容器810a、AT 820a及FN 830a之一第一位元晶胞；及具有一電容器810d、AT 820d及FN 830d之一第二位元晶胞。亦展示NVM記憶體裝置中之其他位元晶胞之部分，包含各者與不同位元晶胞相關聯之FN穿隧裝置830b及830c以及亦各者與不同位元晶胞相關聯之電容器810e及810f。圖8A及圖8B中僅部分展示水平金屬線884及890以及垂直金屬線886。為清楚起見繪示部分位元晶胞及金屬線，以展示多個位元晶胞可如何配置在一NVM記憶體裝置上。假設，實際上一NVM記憶體裝置將每列及每行包含許多全位元晶胞，且疊對該等位元晶胞之金屬線將至少延伸至位元晶胞之一行或列之端。
如上文介紹，各NVM位元晶胞具有至少四個電接觸件：用於AT之源極之一電接觸件、用於AT之汲極之一電接觸件、用於FN穿隧裝置之一電接觸件及用於電容器之一電接觸件。在一NVM記憶體裝置中，位元晶胞配置成列及行。一列及行配置容許選擇用於讀取及寫入之個別位元晶胞。逐列執行抹除。
沿一單列之多個位元晶胞之源極共用一共同電源，其中各電源透過一單獨金屬接觸件耦合至位元晶胞。在圖8A中，金屬線884使用金屬接觸件882電耦合至個別源極。例如，沿一單列，金屬線884a使 用金屬接觸件882a及882b耦合AT 820a及AT 820d。沿不同列，層884b及884c使用金屬接觸件(諸如金屬接觸件882c)耦合未展示之AT。
沿一單行之多個位元晶胞之汲極共用一共同電源，其中各汲極透過一單獨金屬接觸件耦合至電源。在圖8A中，金屬接觸件882d及882e分別將AT 820a及AT 820d耦合至圖8B中展示之單獨金屬線。圖8B繪示此等金屬線886，其中金屬線886a耦合至金屬接觸件882d，且其中金屬線886b耦合至金屬接觸件882e。圖8A及圖8B之金屬線係在不同垂直平面上。圖8A表示具有金屬線884及接觸件882之一相當低的平面，且圖8B表示圖8A之平面上之垂直平面。金屬接觸件882d及882e使用一矽通孔(諸如垂直電連接或垂直互連存取(VIA)或另一類似電耦合機構)分別耦合至上平面金屬線886a及886b。
一第三金屬層889透過通孔電耦合AT 820a及820d之源極。此金屬層889增加金屬寬度，使得位元晶胞能夠處置例如可當並行程式化許多位元時施加之極高電流。
沿一單列之多個位元晶胞之電容器共用一共同電源。為清楚起見，電容器、FN穿隧裝置及源極列彼此相異，使得任何給定列與僅來自該等位元晶胞之一種類型的裝置(例如，電容器、FN穿隧裝置或AT源極)之多個位元晶胞相關聯。然而，與源極及汲極相比，一列之電容器亦共用金屬接觸件。因此，該列之各位元晶胞之各電容器與該列之其他電容器共用其等金屬接觸件。更具體言之，該列之位元晶胞之第三作用區域共用金屬接觸件。此係可行的，這係因為該列之位元晶胞之間共用第三作用區域本身。因此，該列之全部位元晶胞共用電容器之一板。由於電容器之另一板係浮動閘，該另一板專用於各位元晶胞。
圖8A及圖8B中未展示一列之第三作用區域之金屬接觸件，這係因為在圖8A及圖8B之例示性實施例中，該等金屬接觸件位於位元晶 胞之該列之一或兩端上。若金屬接觸件位於該列之兩端上，則金屬線884c延伸在該列之電容器上方，從而電耦合兩端處之金屬接觸件。一列之電容器可存在少至一單個金屬接觸件。然而，基於NVM記憶體裝置之佈局可使用更多金屬接觸件。例如，可在該列之任一端處使用兩個金屬接觸件以確保一持續耦合，且整數個多個(大於1)位元晶胞之間可分隔開額外金屬接觸件以進一步確保持續耦合。
沿一單列之多個位元晶胞之FN穿隧裝置共用一共同電源，且類似於電容器，FN穿隧裝置亦共用金屬接觸件。因此，一列之各位元晶胞之各FN穿隧裝置與該列之其他FN穿隧裝置共用其等金屬接觸件。更具體言之，該列之位元晶胞之第一作用區域共用金屬接觸件。此係可行的，這係因為該列之位元晶胞之間共用位元晶胞本身之第一作用區域。圖8A及圖8B中未展示FN穿隧裝置之金屬接觸件，這係因為金屬接觸件大體上放置在一列之一或兩端處，且因此在圖式之範圍以外。金屬接觸件亦可放置於整數個多個(大於1)位元晶胞之間以確保一列之位元晶胞之間之持續電耦合。金屬線890耦合該列之金屬接觸件。
在其中浮動閘完全覆蓋第一作用區域之實施方案中，第一作用區域之摻雜經組態使得對於全部操作電壓而言浮動閘下方存在一短路(例如，抹除期間及並非抹除期間)。因此，第一作用區域之全部部分(例如，跨一列中之全部位元晶胞)係在相同電壓下。在其中浮動閘並未完全覆蓋第一作用區域之實施方案中，將存在至少某個未中斷路徑以使電流流至該列之FN穿隧裝置以確保持續電耦合。
NVM位元晶胞操作
位元晶胞100之結構容許緻密地控制如何操作位元晶胞100。位元晶胞100使用FN穿隧裝置130上之FN穿隧以抹除浮動閘，且使用AT 120上之通道熱電子注入(CHEI)或通道起始次級電子注入(CHISEL)以 程式化浮動閘。在一PMOS實施方案中，碰撞離子化熱電子注入(IHEI)反而可用以程式化浮動閘。藉由啟動AT 120而讀取位元晶胞。以下描述會描述使用CHISEL以程式化一N型位元晶胞100之操作。然而，相同的原理同樣地適用於一N型CHEI或P型位元晶胞IHEI實施方案。
位元晶胞100之許多優點之一者係：因為電容器自源極102及汲極104兩者去耦，所以電容器110可用以調整浮動閘106上之電壓而不影響源極102或汲極104處之電壓。歸因於浮動閘106與第三作用區域114c之間之電容，浮動閘106電壓將係施加於第三作用區域114c處之任何電壓之一比例。例如，若浮動閘106與第三作用區域114c之間存在一50%電容式耦合，則浮動閘106電壓將藉由施加於第三作用區域114c之電壓變化的50%而耦合(即，電耦合至第三作用區域114c之金屬接觸件處)。在不影響源極102電壓或汲極104之情況下加偏壓於浮動閘之能力改良讀取及CHISEL/CHEI/IHEI操作之效率且改良對FN操作之控制。
下文陳述之表格1繪示一例示性N型位元晶胞實施例之讀取、寫入及抹除操作。
為抹除浮動閘106，第一作用區域114a被設定至一高正電壓(例如，14V)。此大的正電壓足以使電子(e-)(經由FN穿隧)自浮動閘穿隧 至第一作用區域114a。在抹除期間，全部其他接觸件維持在零伏特或零伏特附近。FN穿隧係有利的，除了其他原因以外，因為其需要的電流顯著小於其他效應，諸如帶間穿隧(BTBT)。為進行比較，在相同抹除時間內，FN穿隧通常需要近似1毫微安培(nA)來抹除一位元，而BTBT需要近似1微安培(uA)來抹除一位元。因此，與其中限制電流能力之BTBT相比，TN穿隧可抹除的位元多1000倍。因此，在具有512K個或更少位元之產品中，可使用FN穿隧同時抹除全部列。可極快地執行一整個裝置單抹除操作，從而顯著降低抹除位元晶胞所需時間。一般而言，有利的是，可迅速抹除位元晶胞。迅速抹除在NVM記憶體裝置測試期間係重要的，因為歸因於NVM建構之小規模，並非全部NVM記憶體裝置將正確運作。迅速抹除在測試期間容許一測試員更快速地驗證一給定NVM記憶體裝置是否正確操作。
CHISEL及CHEI類似地運作，惟CHISEL使用次級電子來代替初級電子除外。為經由CHISEL程式化浮動閘106，單獨調整源極102及汲極104電壓，以在源極102與汲極104之間產生一電壓降。源極被設定至一高電壓(例如7V)，且汲極被設定至一低電壓(例如2V)。電壓降建立在源極102與汲極104之間跨通道區域108之一高強度電場。該電場使電子自源極102加速朝向汲極104。一些次級電子將具有足夠的能量以被注入至浮動閘106上。對於一列上未被程式化之位元晶胞，其等汲極反而保持在類似於源極之一電壓(例如，7V或適當接近7V)下。與經程式化之位元晶胞相比，此等位元晶胞之源極與汲極之間未產生高強度電場，且因此電子通常不會達成被注入至浮動閘所需能量。
在程式化期間，浮動閘耦合至一高電壓。電壓愈高，所引發的垂直電場愈強，且因此更加有效此注入電荷載體。同時，第一作用區域114a保持在一適中電壓(例如，5V)下。通常，第一作用區域114a電 耦合在多個列之間。藉由將列分組在一起，一單操作中可抹除更多位元。此亦減小將獨立列或列組耦合在一起所需隧道接面列邏輯開關的數目。因此，此減小每位元抹除時間以及控制位元晶胞之控制邏輯裝置之大小兩者。因為共用列，所以連結列之隧道接面不能夠上升至如此高使得未選定列上發生FN穿隧之一電壓。進一步言之，第三作用區域114c保持在一高電壓(例如9V)下。第三作用區域114c上之電壓受限於N+植入物160與P子區域132a之間之二極體狀接面處二極體擊穿的發生。9V係圖4A中展示之位元晶胞之一典型電壓，其中N+植入物102與P井118區域之間之二極體狀接面處之二極體擊穿點係~9V。在其中第三作用區域114c係在一原生區域中之位元晶胞中(諸如圖1A)，在不發生二極體擊穿行為之情況下可使該電容器高於9V。
透過電容式耦合，此使浮動閘106上之電壓上升，例如若存在50%電容式耦合，則此使浮動閘106電壓上升至4.5V。藉由透過與電容器之電容式耦合使浮動閘電壓獨立地上升，增加CHISEL(及CHEI)效率。維持高CHISEL效率降低位元晶胞執行CHISEL且因此程式化浮動閘106所需電流量。降低執行程式化操作所需電流量意謂CHISEL可減小產生足夠高以執行CHISEL之電流之一電荷泵之大小。進一步言之，在一些實施例中，一電荷泵僅可用以驅動位元晶胞之電容器(例如，而非電容器及AT電晶體)。此減小程式化位元晶胞所需電流量，藉此容許使用一相當小的電荷泵(例如，相對於電容器及電晶體實例中需要之一電荷泵之大小)。
為讀取浮動閘106上之電壓，使電容器114c之電壓足以耦合經抹除之位元(例如，具有一足夠大的正電荷之位元)之浮動閘，該電壓顯著高於AT的VT，在一實施例中，該電壓係在3V至5V範圍中。對於選定列，一汲極-源極Vds經設定使得經抹除之位元產生足夠大的電流以使感測放大器耦合至AT 120，以在指定時間量中讀取浮動閘之邏輯 狀態(或資料狀態)。在一實施例中，汲極104被設定至諸如0V之一低電壓且源極被設定至諸如1.8V之一較高電壓。在另一實施例中，汲極被設定至1.8V且源極被設定至0V。歸因於具有顯著高於程式化閘之一(例如，更加正的)電壓之經抹除之位元，周邊電路應能夠區分經抹除之位元與程式化位元，從而正確地讀取一0或1資料狀態。對於未選定列，對於經抹除之位元及程式化位元兩者，電容器110保持接地且因此AT 120斷開(即，低於VT)。
例如，假定位元晶胞100具有0.5V之一臨限電壓VT，其中臨限電壓VT在浮動閘106上係其中AT 120接通之電壓，導致電流在通道108中之源極與汲極之間流動(假定源極與汲極之間之一足夠大的電壓差異，諸如上述實例1.8V差異)。一邏輯狀態0可由0V之一浮動閘106電壓表示(假定源極102、汲極104及電容器110被設定至0V偏壓)。相比之下，一邏輯狀態1可由-1V之一浮動閘106電壓表示。
在此實例中，當執行一讀取操作時，源極102及電容器1110分別增加至諸如1.8V及3V之正電壓。若位元晶胞100具有一邏輯狀態0，則歸因於電容式耦合，浮動閘106上之電壓將自0V上升至1V，從而超過0.5V之臨限電壓VT。因此，AT 120接通且電流透過通道108自源極102流至汲極104。相比之下，若位元晶胞具有一邏輯狀態1，則儘管存在電容式耦合，浮動閘106上之電壓在自-1V上升之後仍僅為0V，從而不超過0.5V之臨限電壓VT。因此，AT 120未接通且電流並未透過通道108自源極102流至汲極104。
位元晶胞100亦可使用自適應讀取方案，其等調整電容器110上之電壓以補償程序-電壓-溫度(PVT)變動。PVT變動可影響讀取期間提供之電流量。重複循環(程式化及抹除)可導致通道108與閘氧化物150之間之界面處存在電荷設陷。電荷設陷可導致一位元晶胞之臨限電壓VT移位，藉此影響位元晶胞之效能。自適應讀取方案可用以補償歸因於 PVT或電荷設陷產生的錯誤位元晶胞效能。在一實施例中，一自適應讀取方案係藉由使用程式化至一邏輯狀態1之一參考位元晶胞而實施以設定偏壓條件，使得提供一已知讀取電流。參考位元晶胞之讀取電流可用以調整用以讀取位元晶胞之各種電壓。在各種PVT條件下，參考位元晶胞應表現得與位元晶胞一樣。自適應讀取方案可接著調整電容器110電壓以補償位元晶胞之臨限電壓中歸因於PVT變動產生之任何變化。在一實施例中，相對於一位元晶胞陣列中之列循環參考位元晶胞，以更好地模仿電荷設陷行為且因此更好地控制自適應讀取方案。
光阻縮放對二極體擊穿行為之影響
如上文參考圖1A及圖1D描述，在一些實施方案中，FN穿隧裝置(例如，FN穿隧裝置130)形成於一原生區域中，在自原始製造商接收晶圓(或基板)之後該原生區域未被額外植入物摻雜。在NVM位元晶胞之製造期間，使用界定何處不允許摻雜物滲入至基板中之遮罩來控制摻雜物植入。遮罩可包含暫時位於摻雜物源與基板之間之光阻區塊，以防止在基板之特定區域中植入摻雜物。遮罩亦可包含NVM位元晶胞之部分，例如位元晶胞150之氧化物150及間隔件158用作防止摻雜物滲透至浮動閘之部分下方之一遮罩。
用以將摻雜物植入至基板中之植入方法通常導致摻雜物滲入已由遮罩阻斷之基板之區域中。許多情況下預期且實際上期望此行為，例如，植入物152、156、160及162經設計以在由遮罩界定之基板之區域以外植入摻雜物。此等植入程序可產生其中正常運作需要位元晶胞之一原生區域之問題。
圖5A及圖5B中展現出其中植入程序可在一原生井中產生問題之一實例。標準的CMOS邏輯程序包含一擴散或作用步驟。此步驟判定基板之哪些部分形成於STI區域及作用/擴散區域中。歸因於此步驟之 相對重要性，結合「硬遮罩」(通常為氮化物層)使用大體上較薄的高品質光阻520a以界定其中未形成STI之基板之一部分。歸因於光阻之厚度、光阻之品質及程序之本質，遮罩區域之「倒角」最小。倒角係一區域界定在一遮罩上與該區域如何結束於晶圓上之光阻形狀中之間之一差異。倒角歸因於其中曝光期間光與光阻互動之方式而發生於所界定區域之非線性邊界處，而非如遮罩界定般確切地製造。術語「倒角」係指一光阻中之方向上急劇轉變實際上修圓之趨勢。
標準的CMOS邏輯程序亦包含用於形成一P井(諸如P井118)之一P井光阻步驟。P井光阻步驟使用一極厚的光阻510a。阻斷深井植入物需要厚的光阻。厚的光阻迫使光程序(photo process)使用大量的光、高的曝光劑量以曝光光阻之全厚度。隨著曝光劑量增加，隅角之倒角增加。圖5A及圖5B繪示兩種類型的光阻510a與520a之間之倒角差異，其中圖5A繪示如規劃之一光阻，且圖5B繪示程序中之所得實際光阻510b及520b。在圖5B中，由P井光阻510b對擴散區520b之圍封在區域B-C中小於區域A。
摻雜物植入期間之倒角導致非想要的摻雜物被植入至不旨在具有額外摻雜物之區域(諸如一原生區域)中。圖6A及圖6B繪示在一實施例中用於產生位元晶胞100之一例示性規劃光阻610a、620a及實際光阻610b、620b。光阻610a之大小經組態以藉由增加光阻沿一軸相對於另一軸之大小考量期望發生之倒角。在圖6A中，僅為例示性目的，P井610a及擴散區620a光阻被繪示為具有一矩形形狀。實際上可使用其他形狀且所繪示之實例旨在強調沿兩個座標軸之一者之一高度差異。
在圖6A中，沿一垂直軸，光阻610a比擴散區620a長一距離A，該距離A與來自圖5a之一長度差異相同。然而，沿一水平軸，光阻610a之寬度比寬度A大一純量倍數(例如，一純量D乘以A)，而非與光阻510a相同之寬度A。更一般而言，光阻610a進一步沿一軸相對於另一 軸自擴散區620a伸出。圖6B繪示光阻610b將實際上如何執行摻雜物之倒角及植入。與由光阻510b所致之倒角B減去C相比，光阻610b反而產生倒角E減去F。距離E減去F大於距離B減去C。
使用圖6A及圖6B中繪示之光阻防止植入至原生區域藉由延遲對較高電壓之二極體擊穿行為改良所得裝置中之二極體擊穿行為。如上文，此提供更大的動態範圍以施加高電壓來引發諸如FN穿隧之效應。在NVM位元晶胞(例如，NVM位元晶胞100)中，首先沿摻雜區域與原生區域之間之最短距離(例如，在最低施加電壓下)發生二極體擊穿行為。在圖5B之實例中，此最短距離係距離B-C。然而，若使用遮罩610a及610b建構位元晶胞100，則二極體擊穿行為反而在距離A內發生，這係因為歸因於延伸D乘以A，距離E減去F大於距離A。因此，使P井610b光阻延伸因數D延遲對較高電壓之二極體擊穿行為，這係因為其內發生二極體擊穿行為之最短距離係距離A，而非較短距離B減去C。
圖7A係繪製根據一實施例之使用若干不同P井佈局選項形成之一FN穿隧裝置之二極體擊穿電壓之一圖表。遮罩=0指示不存在原生。對於具有兩個數字之行，第一數字指示垂直方向上之延伸，而第二數字指示水平方向上之擴展。例如，遮罩=0.3/0.3係其中兩個方向延伸相同量之一例示性情況，而遮罩=0.45/0.75係其中垂直方向相對於水平方向的0.75擴大僅延伸0.45之一因數之一例示性情況。
一般而言，此等標繪圖繪示兩個方向上P井遮罩之延伸大體上改良(例如，延遲)對較高電壓之二極體擊穿行為。進一步言之，此等標繪圖繪示P井遮罩沿一軸但並非另一軸之延伸亦改良二極體擊穿行為。鑑於位元晶胞空間受到約束且可期望儘可能減小由位元晶胞100佔據之空間，其中P井遮罩沿一軸但並非另一軸延伸之實施例提供用於改良之二極體擊穿行為之一可觀的權衡，其隨著位元晶胞表面面積 增加而線性縮放。此優於同時沿兩個軸延伸，以位元晶胞表面面積之N2縮放為代價改良二極體擊穿行為。無論如何，兩個選項提供用於改良二極體擊穿行為之一可行機制以製造一功能NVM位元晶胞。
電容器長度對位元晶胞行為之影響
在實施方案之間可改變之NVM位元晶胞之另一特性係電容器110之通道長度C。圖7B至圖7C之圖表繪示改變此特徵如何影響位元晶胞之效能。
圖7B係繪製根據一實施例之穿通電壓依據一位元晶胞電容器之各個通道長度之汲極電壓變化之一圖表。為此測試之目的，電容器110之兩個部分經組態以附接至單獨源極及汲極電接觸件。由於汲極電壓改變，浮動閘、源極及原生區域保持在零伏特下。操作溫度維持在近似攝氏25°(C)。發生穿通，其中電容器具有即使所形成之「電晶體」(例如，浮動閘106下之通道C中)以其斷開狀態被加偏壓，亦引發顯著的汲極-源極電流之一汲極電壓。歸因於由5V摻雜滲入浮動閘下方所引起之短路，較短長度C甚至在極低汲極電壓下發生穿通。此穿通行為係所希望的，因為穿通指示即使在高施加電壓下亦將維持第三作用區域114c與浮動閘106之間之電容式耦合。隨著長度C增加，更難以引發穿通。此與歸因於在較高施加電壓下來自第三作用區域114c之一空乏區域的出現而不太有利於維持電容式耦合之條件相關。
穿通行為亦與FN穿隧裝置130有關。通常，當使用一0.18μm CMOS邏輯程序進行製造時，歸因於預期摻雜重疊，可建構用於一5V摻雜之最小通道長度L或C係0.6μm。然而，可製造此0.6μm以下最小低至0.18μm以下之FN穿隧裝置130(最小值L用於具有適當的井及LDD植入物之一1.8V裝置)。具體言之，可製造低至0.18μm L之一通道長度(例如，L或C)之位元晶胞100之任何態樣。雖然此一狹窄閘並非一電容器110所必需，但是產生具有一通道長度L(此較短)之一FN 穿隧裝置130之結果係：5V摻雜物將滲入浮動閘106下方且與其自身重疊，藉此使第一作用區域短路。重疊愈大，第一作用區域114a上之電壓可增加得愈高，且不破壞由摻雜產生之短路(或可在不破壞短路之情況下施加的電壓之「動態範圍」更大)。具有更大動態範圍提供更大電壓範圍以用於產生FN穿隧或電容式耦合，例如分別用於FN穿隧裝置130及電容器110。
然而，具有長於0.4μm之長度L及C之位元晶胞100仍正常運作。一般而言，較短長度通道係較佳的，這係因為較短通道對應於摻雜中之更好的交叉/重疊，從而產生其中以較低電壓更容易執行FN穿隧及電容式耦合之一裝置。隨著通道長度增加，減小摻雜交叉/重疊，摻雜引發之短路較為不穩健且因此使得更加難以執行此等效應。
圖7C係繪製根據一實施例之薄片電阻Rsh依據一P井摻雜基板中之一位元晶胞電容器之各個通道長度C之閘電壓變化之一圖表。圖7C係針對P井中之一5V NMOS裝置。圖7C展示希望一通道長度C為0.21μm。C=0.21將用於圖4C中展示之位元晶胞。對於全部標繪圖，隨著浮動閘電壓改變，源極電壓保持在7V，汲極電壓保持在7.1V，且P井保持在0V(對於塊體而言稱為Vb，其中塊體係P井)。對於全部通道長度C，隨著閘電壓降低，測試電晶體之基板中之薄片電阻Rsh增加。取決於長度C，在某個電壓下，薄片電阻Rsh歸因於在P井中建構之測試電晶體而顯著增加。薄片電阻之顯著增加係歸因於P井中之空乏區域上升至基板之表面，干擾該基板之介於測試電晶體中之源極與汲極之間之表面上之通道。一般而言，長度C愈短，薄片電阻迅速之閘電壓愈低。此係跨較短長度C通道之摻雜物中之較佳重疊之一結果。
然而，與圖7C之P井電容器相比，類似地，圖7D繪製依據閘電壓變化之薄片電阻。如同圖7C，較小的閘電壓仍產生較高的薄片電阻Rsh。然而，對於形成於一原生區域中之電容器，薄片電阻從未如同 其在P井電容器中顯著增加一樣顯著增加。此係歸因於原生區域中缺乏逆摻雜電荷載體(例如，電洞)，因此空乏區域更加難以上升至基板之表面來干擾電容器之源極與汲極之間之通道。圖7C及圖7D繪示類似於圖7B之一點，就薄片電阻Rsh以及穿通兩者而言，大體上較短通道C提供更好的電容式耦合。
圖7C及圖7D亦繪示在一P井中形成電容器110對在一原生區域中形成電容器110之間之權衡。在一P井實施方案中，為抵消一P井電容器之薄片電阻並同時維持類似電容式耦合，電容器經組態以確保浮動閘106下方存在相當多的摻雜物。此大體上涉及在周長距離增加之情況下建構一更狹窄浮動閘106(例如，具有更小的通道長度C)，從而提供更多邊緣以在下方植入摻雜物。此等額外摻雜物抵消P井之逆摻雜物，阻礙薄片電阻增加且在較低施加電壓下提供更好的電容式耦合。圖4A及圖4B中繪示此實施方案之一實例。
然而，增加電容器的周長大體上採用額外基板表面面積，因此降低位元晶胞密度。相比之下，在一原生區域中形成位元晶胞節省形成電容器所需空間。然而，儘管獲得此節省，在一原生區域中形成電容器就第二作用區域114b與第三作用區域114C之間之分離而言消耗用以確保第二作用區域114b之P井摻雜物不會植入至第三作用區域114c中之空間。雖然遮罩116b阻斷大部分此等摻雜物，但是無關於遮罩116b，井鄰近效應可導致植入一些摻雜物。第二作用區域114b與第三作用區域114C之間之額外空間可防止此形式之植入至第三作用區域114c中，其代價係增加該兩個區域之間之距離，且因此增加位元晶胞大小。因此，使用一實施方案之一區域中之空間節省導致另一實施方案中之空間消耗。兩種途徑皆可行，其等僅僅權衡不同需求。一第三途徑係添加額外程序步驟。例如，可將淺N井添加給該程序。在一些程序中，可使用一淺N井以製造高密度SRAM晶胞。若一淺N井係該 程序之部分，則其可在NVM位元晶胞中使用以加強位元晶胞之裝置之所要行為。一些程序具有VT調整光/植入步驟。適當極性之任何VT調整植入可用以加強FN穿隧裝置或電容器下方之短路。
替代性實施例
雖然已關於一5V CMOS邏輯程序描述NVM位元晶胞100之各項實施例，但是在其他實施方案中，亦可根據一3.3V、2.5V或一1.8V CMOS邏輯程序建構NVM位元晶胞100。在此等其他CMOS邏輯程序中預期改變FN穿隧裝置中短路時之通道長度L、NWM位元晶胞之摻雜物及其他規格，然而位元晶胞之功能及特徵仍在實施方案內保持相同。
除使用不同CMOS邏輯程序建構以外，亦可使用AT之不同植入物建構NVM位元晶胞。表格2陳述可用以根據各項實施例產生NVM位元晶胞之功能AT之植入物組合之若干實例。
電子設計自動化設計流程之簡介
圖9係繪示根據一實施例之設計及製造包含NVM位元晶胞之一積體電路之各種操作之一流程圖。此程序開始於產生在使用電子設計自動化(EDA)軟體912之一設計程序期間實現之一產品構想910。當完成該設計時，其可經成品出廠驗證934。在成品出廠驗證之後，製造一半導體晶粒936以在積體電路設計中形成各種物件(例如，包含閘、金屬線、通孔之一位元晶胞)。執行封裝及組裝程序938，進而導致成品晶片940。
可在包含一記憶體之一或多個運算裝置中實施該EDA軟體912。一記憶體之一實例係一非暫時性電腦可讀儲存媒體。例如，該EDA軟體912係作為指令而儲存於該電腦可讀儲存媒體中，以藉由用於執行下文所述之設計流程之操作914至932之一處理器執行指令。此設計流程描述係為圖解目的。特定言之，此描述並非意謂限制本發明。例如，一實際積體電路設計可要求一設計者以不同於本文描述之序列之一序列執行設計操作。
如上文所述之併有一或多個NVM位元晶胞或電路之一位元晶胞庫可儲存於該記憶體中。該位元晶胞庫可藉由該EDA軟體912引用以產生併有該等NVM位元晶胞或電路之一電路或電子裝置。
在系統設計914中，設計者描述要實施的功能性。設計者亦可執行假設規劃以精進該功能性並檢查成本。注意，此階段處可發生硬體-軟體架構分割。在邏輯設計及功能驗證916期間，對電路中之模組寫入VHDL或Verilog程式碼且針對功能精度檢查設計。更具體言之，檢 查該設計以確保其產生正確的輸出。在測試綜合及設計918中，將VHDL/Verilog轉譯為一接線對照表。可針對目標技術最佳化此接線對照表。此外，可設計並實施測試以檢查成品晶片。在接線對照表驗證920期間，檢查該接線對照表以符合時序限制並與VHDL/Verilog原始程式碼對應。
在設計規劃922期間，針對時序及頂層佈線建構且分析晶片之一總平面圖。可用於此階段之來自加拿大Mountain View的Synopsys,Inc.之例示性EDA軟體產品包含以下各者：Astro®及IC Compiler®產品。在實體實施924期間，發生放置(電路元件之定位)及佈線(電路元件之連接)。在分析及擷取926期間，在允許精進之一電晶體級別驗證電路功能。在實體驗證928期間，檢查設計以確保以下各者之正確性：製造、電氣問題、微影術問題及電路。在解析度增強930期間，執行佈局之幾何形狀操縱以改良該設計之可製造性。在光罩資料準備932期間，提供用於生產光罩以生產成品晶片之「成品出廠驗證」資料。
在上述階段之一或多者期間可使用本發明之實施例。具體言之，在一些實施例中，可在包含設計規劃922與實體實施224之間之操作之EDA軟體912中使用本發明。
額外的考慮
在閱讀本發明之後，讀者仍將會透過本文中的揭示原理明白額外的替代性結構及功能設計。因此，雖然已繪示並描述特定實施例及應用，但是應瞭解所揭示之實施例並不限於本文揭示之精確建構及組件。可在不脫離隨附申請專利範圍中定義之精神及範疇之情況下對本文揭示之方法及設備之配置、操作及細節進行熟習此項技術者將會明白之各種修改、改變及變動。
100‧‧‧非揮發性記憶體(NVM)位元晶胞
102‧‧‧源極
104‧‧‧汲極
106‧‧‧浮動閘
108‧‧‧通道區域
110‧‧‧電容器
114a‧‧‧第一作用區域
114b‧‧‧第二作用區域
114c‧‧‧第三作用區域
116a‧‧‧遮罩
116b‧‧‧遮罩
120‧‧‧非對稱電晶體(AT)
130‧‧‧福勒-諾得海姆(FN)穿隧裝置
A‧‧‧距離
B‧‧‧距離
L‧‧‧通道長度

Claims (40)

  1. 一種非揮發性記憶體位元晶胞，其包括：一穿隧裝置，該穿隧裝置包括：一浮動閘之一第一部分，其位於一基板之一第一作用區域上，該第一作用區域之一部分，其位於該浮動閘之該第一部分下方，及一第一絕緣層，其介於該第一作用區域之該部分與該浮動閘之該第一部分之間，該穿隧裝置經組態以回應於施加一電壓於該第一作用區域使電荷載體在該第一作用區域與該浮動閘之該第一部分之間轉變；一電晶體，其包括一源極、一汲極及該浮動閘之一第二部分，該第二部分位於該基板之一第二作用區域上，該源極及汲極形成於該第二作用區域中且該源極及汲極之各者具有彼此不同之摻雜；一電容器，其包括一第一板、一第二板及該第一板與該第二板之間之一第二絕緣層，該第一板包括該浮動閘之位於該基板之一第三作用區域上之一第三部分，且該第二板包括該第三作用區域之位於該浮動閘之該第三部分下方之一部分。
  2. 如請求項1之非揮發性記憶體位元晶胞，其中該穿隧裝置係一福勒-諾得海姆(FN)穿隧裝置。
  3. 如請求項1之非揮發性記憶體位元晶胞，其中回應於施加一第一組電壓於該電晶體之該源極、該電晶體之該汲極及該第三作用區域而使電子自該第二作用區域轉移至該浮動閘之該第二部分 以程式化該位元晶胞。
  4. 如請求項3之非揮發性記憶體位元晶胞，其中回應於施加一第二組電壓於該電晶體之該源極、該電晶體之該汲極及該第三作用區域而讀出該浮動閘上之電荷量。
  5. 如請求項1之非揮發性記憶體位元晶胞，其中該第一作用區域、該第二作用區域及該第三作用區域彼此電隔離。
  6. 如請求項5之非揮發性記憶體位元晶胞，其中該第一作用區域、該第二作用區域及該第三作用區域係使用淺溝渠隔離而分離。
  7. 如請求項1之非揮發性記憶體位元晶胞，其中該第一作用區域係來自沈積該浮動閘之前的一原始晶圓之未摻雜之一原生區域。
  8. 如請求項1之非揮發性記憶體位元晶胞，其中該第一作用區域包括延伸在該浮動閘之該第一部分下方之一電荷載體植入物。
  9. 如請求項1之非揮發性記憶體位元晶胞，其中該浮動閘之位於該第一作用區域上方之該第一部分之一寬度介於0.04微米與0.2微米之間。
  10. 如請求項1之非揮發性記憶體位元晶胞，其中該穿隧裝置經組態以在該第一作用區域上升至10伏特時防止該第一作用區域中之二極體擊穿行為。
  11. 如請求項1之非揮發性記憶體位元晶胞，其中該第二作用區域包括電荷載體之一井植入物。
  12. 如請求項1之非揮發性記憶體位元晶胞，其中該電晶體之該源極及該汲極之該等摻雜在該基板內之極性、電荷載體濃度及實體範圍之至少一者方面有所不同。
  13. 如請求項1之非揮發性記憶體位元晶胞，其中該源極包括一P型暈圈植入物及一N型輕摻雜汲極(LDD)植入物或一源極-汲極(S/D)延伸植入物。
  14. 如請求項13之非揮發性記憶體位元晶胞，其中該源極進一步包括一P型LDD植入物。
  15. 如請求項1之非揮發性記憶體位元晶胞，其中該汲極包括一N型LDD植入物。
  16. 如請求項1之非揮發性記憶體位元晶胞，其中該第三作用區域係來自一原始晶圓之未摻雜之一原生區域。
  17. 如請求項1之非揮發性記憶體位元晶胞，其中該浮動閘位於該第三作用區域上之該部分係矩形。
  18. 如請求項1之非揮發性記憶體位元晶胞，其中該第三作用區域包括電荷載體之一井植入物。
  19. 如請求項1之非揮發性記憶體位元晶胞，其中該浮動閘位於該第三作用區域上之該部分呈環形。
  20. 如請求項1之非揮發性記憶體位元晶胞，其中植入物電荷載體延伸在該浮動閘之整個該第三部分下方。
  21. 如請求項1之非揮發性記憶體位元晶胞，其中該第三作用區域包括一5伏特N型LDD植入物。
  22. 如請求項1之非揮發性記憶體位元晶胞，其中該浮動閘之該等第一、第二及第三部分電耦合在一起。
  23. 如請求項1之非揮發性記憶體位元晶胞，其中與複數個其他位元晶胞共用該第三作用區域，且其中該等其他位元晶胞共用一金屬接觸件。
  24. 如請求項1之非揮發性記憶體位元晶胞，其中與複數個其他位元晶胞共用該第一作用區域，且其中該等其他位元晶胞共用一金屬接觸件。
  25. 如請求項1之非揮發性記憶體位元晶胞，其中該位元晶胞係使用一標準的互補金屬氧化物半導體(CMOS)邏輯程序製成。
  26. 如請求項1之非揮發性記憶體位元晶胞，其中該第一作用區域形成於具有小於1016個原子/cm3之一摻雜物濃度之基板之一區域中。
  27. 如請求項1之非揮發性記憶體位元晶胞，其中該第三作用區域形成於具有小於1016個原子/cm3之一摻雜物濃度之基板之一區域中。
  28. 如請求項1之非揮發性記憶體位元晶胞，其中與另一位元晶胞之另一穿隧裝置共用該第一作用區域。
  29. 如請求項1之非揮發性記憶體位元晶胞，其中與另一位元晶胞之另一電容器共用該第三作用區域。
  30. 如請求項1之非揮發性記憶體位元晶胞，其中藉由使用具有沿一第一軸之一第一長度之一光阻阻斷井植入物而形成該第一作用區域，該第一長度大於沿垂直於該第一軸之一第二軸之一第二長度。
  31. 如請求項1之非揮發性記憶體位元晶胞，其中藉由使用具有沿一第一軸之一第一長度之一光阻阻斷井植入物而形成該第三作用區域，該第一長度大於沿垂直於該第一軸之一第二軸之一第二長度。
  32. 如請求項1之非揮發性記憶體位元晶胞，其中該第一作用區域係藉由大於該第三作用區域之一非作用原生區域予以圍封。
  33. 如請求項1之非揮發性記憶體位元晶胞，其中該第一作用區域形成於包括一淺井植入物之基板之一區域中。
  34. 如請求項1之非揮發性記憶體位元晶胞，其中該第三作用區域形成於包括一淺井植入物之基板之一區域中。
  35. 如請求項1之非揮發性記憶體位元晶胞，其中該第一作用區域包括一LDD植入物及一VT調整植入物，該兩種植入物皆在該裝置 上使用一相同極性。
  36. 如請求項1之非揮發性記憶體位元晶胞，其中該第三作用區域包括一LDD植入物及一VT調整植入物，該兩種植入物皆具有一相同極性。
  37. 一種非揮發性記憶體裝置，其包括：使用一基板形成之複數個非揮發性記憶體位元晶胞，該等位元晶胞沿複數個列及行配置，各位元晶胞包括：一穿隧裝置，其安置在一基板中且包括一浮動閘在該基板上方延伸之一第一部分，一電晶體，其安置在該基板中且包括該浮動閘之一第二部分，及一電容器，其安置在該基板中且包括該浮動閘之一第三部分；一第一金屬線，其用於電耦合沿該等列之一者之該等位元晶胞之該等穿隧裝置，該複數個非揮發性記憶體位元晶胞之穿隧裝置透過一第一共用金屬接觸件電耦合至該第一金屬線；及一第二金屬線，其用於電耦合沿該等列之一者之該等位元晶胞之電容器，該等電容器透過一第二共用金屬接觸件電耦合至該第二金屬線。
  38. 如請求項37之非揮發性記憶體裝置，其進一步包括一第三金屬線，該第三金屬線用於電耦合沿該等列之一者之該等位元晶胞中之電晶體之複數個源極。
  39. 如請求項37之非揮發性記憶體裝置，其進一步包括一第四金屬線，該第四金屬線用於電耦合沿該等行之一者之該等位元晶胞中之電晶體之複數個汲極。
  40. 一種非暫時機器可讀媒體，其儲存表示一非揮發性記憶體位元 晶胞之資料，該非揮發性記憶體位元晶胞包括：一穿隧裝置，其包括：一浮動閘之一第一部分，其位於一基板之一第一作用區域上，該第一作用區域之一部分，其位於該浮動閘之該第一部分下方，及一第一絕緣層，其介於該第一作用區域之該部分與該浮動閘之該第一部分之間，該穿隧裝置經組態以回應於施加一電壓於該第一作用區域使電荷載體在該第一作用區域與該浮動閘之該第一部分之間轉變；一電晶體，其包括一源極、一汲極及該浮動閘之一第二部分，該第二部分位於該基板之一第二作用區域上，該源極及汲極形成於該第二作用區域中且該源極及汲極之各者具有彼此不同之摻雜；一電容器，其包括一第一板、一第二板及該第一板與該第二板之間之一第二絕緣層，該第一板包括該浮動閘之位於該基板之一第三作用區域上之一第三部分，且該第二板包括該第三作用區域之位於該浮動閘之該第三部分下方之一部分。
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