CN105474383A - 具有去耦合的电容器的非对称密集非易失性存储器 - Google Patents

Abstract

一种非易失性存储器(“NVM”)位单元包括电容器、非对称地掺杂的晶体管和隧穿器件。电容器、晶体管和隧穿器件每个电耦合到不同的有源区和金属接触。这三个器件通过横跨三个有源区的浮置栅极耦合。隧穿器件形成在有源区中以实现用于引起隧穿的电压的更大的动态范围。FN隧穿器件用于擦除器件，以实现更快的页擦除并且从而实现功能的快速测试和验证。非对称晶体管结合电容器用于编程和读取浮置栅极的逻辑状态。电容器和浮置栅极电容性地耦合在一起，以消除执行读取和写入操作对于单独的选择器件的需要。

Description

具有去耦合的电容器的非对称密集非易失性存储器

技术领域

本公开总体上涉及非易失性存储器领域，特别地涉及非易失性存储器位单元布局。

背景技术

非易失性存储器(NVM)是指在不被供电时永久地存储信息位的存储器。非易失性存储器位单元(NVM位单元)存储单个数据位。一些类型的NVM位单元使用具有浮置栅极的晶体管来实现。浮置栅极上驻留的电荷的量决定位单元存储逻辑“1”还是逻辑“0”。浮置栅极称为“浮置”，因为栅极通过氧化物或电介质与周围环境电隔离。一些NVM可以在位单元中存储多于一个状态。

为了扩展存储器设备的应用并且降低其成本，理想的是，在给定区域中容纳大量位单元。也理想的是，通过使用标准的互补金属氧化物半导体制造工艺(“CMOS”工艺)来减小制造每个位单元的成本。当前可用的存储器设备包括EEPROM和FLASH(以及eFLASH)，这二者都具有缺点。当前，FLASH具有非常小的位单元，但是除了标准的CMOS工艺还需要其他步骤，这增加了生产位单元的成本并且有可能改变所生产的器件的性能和特性。EEPROM与标准的CMOS工艺兼容，但是具有相对较大的位单元尺寸，并且因此仅适用于低位计数存储器。

发明内容

一种非易失性存储器(“NVM”)位单元包括电容器、非对称掺杂的晶体管、以及隧穿器件，其每个布置在衬底内的电隔离有源区中。这三个器件通过横跨三个有源区的单个浮置栅极而电耦合。隧穿器件形成在原生区域中以实现用于产生隧穿的电压的更大的动态范围。隧穿器件用于擦除器件，以实现更快的页面擦除，并且因此实现功能的快速测试和验证。非对称晶体管结合电容器用于编程和读取浮置栅极的逻辑状态。电容器和浮置栅极电容性地耦合在一起，以消除用于执行读取和写入操作的单独的选择器件的需要。

附图说明

图1A图示根据一个实施例的NVM位单元的俯视图。

图1B是根据一个实施例的沿着图1A的线X-Y得到的NVM位单元的非对称晶体管的横截面视图。

图1C是根据一个实施例的沿着图1A的线M-N得到的NVM位单元的电容器的横截面视图。

图1D是根据一个实施例的沿着图1A的线Q-R得到的NVM位单元的FN隧穿器件的横截面视图。

图1E是根据一个实施例的沿着图1A的线J-K得到的NVM位单元的横截面视图。

图2是根据一个实施例的NVM位单元的非对称晶体管的替选构造的横截面视图。

图3是根据一个实施例的NVM位单元的FN隧穿器件的替选构造的俯视图。

图4A是根据一个实施例的NVM位单元的电容器的替选构造的俯视图。

图4B是根据一个实施例的沿着图4A的线C-D得到的NVM位单元的电容器的替选构造的横截面视图。

图5A图示用于在衬底中形成P阱的计划的光致抗蚀剂。

图5B图示用于在衬底中形成P阱的所得到的处理中的光致抗蚀剂。

图6A图示根据一个实施例的用于在衬底中形成P阱的计划的光致抗蚀剂。

图6B图示根据一个实施例的用于在衬底中形成P阱的所得到的处理中的光致抗蚀剂。

图7A是描绘根据一个实施例的使用若干不同P阱掩模形成的FN隧穿器件的二极管击穿电压的图。

图7B是描绘根据一个实施例的对于位单元电容器的各种沟道长度作为漏极电压的函数的穿通电压的图。

图7C是描绘根据一个实施例的对于P阱掺杂的衬底中的位单元电容器的各种沟道长度作为栅极电压的函数的方块电阻的图。

图7D是描绘根据一个实施例的对于原生衬底中的位单元电容器的各种沟道长度作为栅极电压的函数的方块电阻的图。

图8A是根据一个实施例的用于NVM位单元的第一金属线和竖直互连接入的俯视图。

图8B是根据一个实施例的用于NVM位单元的第二金属线和竖直互连接入的俯视图。

图9是图示根据一个实施例的包括NVM位单元的集成电路的设计和制造中的各种操作的流程图。

具体实施方式

实施例涉及包括以下三个器件的非易失性存储器(“NVM”)位单元(或位，或位单元)：非对称晶体管、电容器、以及Fowler-Nordheim(福勒-诺德海姆，FN)隧穿器件。在位单元中，三个器件通过单个浮置栅极链接。在一个实现中，使用FN隧穿器件来擦除位单元，并且使用非对称晶体管来读取和编程位单元。基于非对称晶体管的源极和漏极处的电压、基于FN隧穿器件的有源区上的电压、以及基于用作电容器的一个极板的有源区上的电压来确定在任何给定时间执行哪个操作。

可以制造包括多个这些位单元(或位)的NVM存储器设备。在一个实施例中，NVM存储器设备具有在12k到512k之间的位，并且能够可靠地用于在NVM存储器设备的生命周期上偏好从1个写入到1000个写入的写入周期持续的应用中。

NVM存储器设备以及其中的NVM位单元与现有的NVM、FLASH和EEPROM解决方案相比具有优点。NVM存储器设备比现有的EEPROM具有更高的位单元密度。NVM存储器设备通过不需要用于选择要擦除或读取的位的单独的选择(例如逻辑、晶体管)器件，比现有的NVM实现每单元面积/每单位体积更高的位单元密度。相反，NVM存储器设备向非对称晶体管和电容器施加电压以选择NVM存储器设备中的在任何给定时间被读取和被编程或者被读取的位单元。NVM存储器设备还简化了擦除操作和测试，因为每个位单元的FN隧穿器件与相同的行上的其他位单元的FN隧穿器件共享功率接触。这有助于节省位单元空间，另外实现了共享该行接触的所有位单元的同时擦除，这显著地加速了对NVM存储器设备的功能的测试。在单个位单元级别，NVM存储器设备的位单元小于各个平面EEPROM位，并且使用比FLASH位所需要的更简单的工艺。FN隧穿由于其低功率要求而比BTBT、CHEI或CHISEI更优选。为了减小擦除时间，可以对大量位并行地执行FN隧穿。例如，通过FN隧穿，能够在单个操作中擦除整个512K位的阵列。这实现了存储器阵列的快速且廉价的测试。

NVM存储器设备还比FLASH设备具有更低的制造成本，因为其可以使用本领域公知的标准的互补金属氧化物半导体制造逻辑工艺(“标准的CMOS逻辑工艺”)来制造。因此，NVM存储器设备不需要在生成FLASH型设备时的除了标准的CMOS逻辑工艺之外的工艺步骤。因此，NVM存储器设备没有产生制造成本的增加。

NVM位单元的整体结构

图1A图示根据一个实施例的NVM位单元100的俯视图。出于说明目的，所有示例都是关于浮置栅极金属氧化物半导体场效应晶体管(MOSFET)。然而，位单元100也可以实现为P型MOSFET。位单元100包括横跨三个单独的器件——电容器110、非对称晶体管(AT)120和Fowler-Nordheim(FN)隧穿器件130——的浮置栅极106。这些器件中的每一个包括衬底的单独的有源区114a、114b或114c，其中特定器件的有源区可以被与NVM存储器设备中的其他位单元(未示出)的类似的器件共享。有源区114a、114b和114c通过一个或多个非导电区域彼此隔离。非导电区域使用浅沟槽隔离(STI)或者其他类似的机构来构造。

通常，浮置栅极106是导电材料层。浮置栅极106可以是形成在衬底的顶部上的平面层。替选地，浮置栅极106可以实现为多栅极晶体管，诸如鳍式场效应晶体管(或FinFET)(未示出)。FinFET与常规FET的不同之处在于，浮置栅极包绕在源极与漏极之间的导电沟道周围，以产生看起来像“鳍”的结构。在相同或不同实施例中，其中形成有有源区的衬底可以是厚度近似为5nm的超薄本体绝缘体上硅(UTB-SOI)。这样的设计通过保持栅极电容更接近整个沟道来减小短沟道效应并且抑制漏电。

从自顶向下的角度来看，设备关于浮置栅极被定位使得AT120定位在电容器110与FN隧穿器件130之间。在NVM存储器设备中，这使得FN器件130的第一有源区114a能够在其他位单元的其他FN器件之间被共享。类似地，这还使得电容器110的第三有源区114c能够在其他位单元的其他电容器之间被共享。这增加了NVM存储器设备的位单元密度。

关于AT120，第二有源区114b包括AT的源极102和漏极104二者。源极102和漏极104通过在与第二有源区114b交叠的浮置栅极106的部分下方的沟道区域108被分离。源极102和漏极104形成于在与第二有源区114b交叠的浮置栅极106的部分的边缘周围延伸的第二有源区114b的部分中。第二有源区114b包括在浮置栅极106下方的P阱掺杂，并且还包括在源极102与漏极104之间不同的非对称掺杂。下面关于图1B进一步描述AT的掺杂和横截面结构。

电容器110由两个极板限定，第一极板为第三有源区114c，第二极板为在第三有源区114c之上延伸的浮置栅极106的部分。电容器110可以形成在未掺杂的P衬底区域116(也称为原生区域)中，取决于实施方式，其也可以形成在掺杂的P阱区域或者其可以形成在浅阱中。在电容器110形成在原生区域中的情况下，在制造工艺期间使用覆盖第三有源区114c的一个或多个掩模116b阻挡用于掺杂在位单元的其余部分中的衬底的注入物。这有助于确保来自其他掺杂(诸如AT120的P阱掺杂)的电荷载流子没有穿透到第三有源区114c中。下面关于图7进一步描述用于生成原生区域的掩模116。下面关于图1C进一步描述电容器110的掺杂和横截面结构。

原生区域是先于浮置栅极的沉积从制造者自其订购状态未掺杂的衬底或晶片的部分。通常，购买具有特定电荷载流子密度(例如10¹⁵cc/cm³)的晶片。所有其他掺杂，例如P阱118、N+102、104、162、N-LDD152、160、P晕圈156、P-LDD264，从原生区域的原始密度改变该区域中的电荷载流子密度。在一些工艺中，用电荷载流子密度小于或等于10¹⁶cc/cm³的非常低掺杂的区域代替原生区域。使用掩模116a和116b形成原生区域，并且实际上，如下面进一步所描述的，在掩模下面的衬底的面积可以侧向地或者水平地延伸以包含其他位单元。

掩模116的范围确定原生区域的尺寸。由于掩模116延伸超过第一有源区114a和第三有源区114c的边缘，所以存在作为不是有源区的一部分的原生区域的衬底的区域(没有单独标记)。这些区域称为非有源原生区域或隔离区域。诸如第一有源区114a和第三有源区114c的作为原生区域的有源区的边缘与由掩模116a或116b确定的非有源原生区域的边缘之间的距离用于使第一有源区114a和第三有源区114c与掺杂的第二有源区114b电隔离。这些距离在图1A中关于第一有源区114a和第三有源区114c分别图示为距离A和B。由这些非有源原生区域提供的电隔离以花费另外的衬底空间提供这一隔离为代价改善了第一有源区114a和第三有源区114c的性能。例如可以基于能够在不引起二极管击穿的情况下向第一有源区114a和第三有源区114c施加的电压来测量性能。例如，增加的隔离(例如增加的非有源区距离A或B)实现了更高的电压而没有引起二极管击穿。在制造期间，在任何非有源原生区域的尺寸与器件的期望性能之间做出折衷。在一个实施例中，第一有源区114a具有比第三有源区114c大的非有源区围闭区(enclosure)，例如，距离A大于距离B。

在另一实施例中，FN隧穿器件130和电容器110放置在与读取设备的阱的掺杂剂极性相反的浅阱中。浅阱是其中被注入的阱的深度在隔离电介质(通常为浅沟槽隔离或STI)的深度以上的阱。通过使得被注入的浅阱的深度在STI的深度以上，注入物与STI有效地自对准，因为注入到STI中的任何掺杂剂被锁定在STI中并且对任何器件没有任何影响。浅阱可以注入在另一阱的“顶部上”，只要浅阱的掺杂剂浓度明显高于其反向掺杂的阱。

FN隧穿器件130由第一有源区114a和浮置栅极106形成。FN隧穿器件130形成在第一有源区114a的原生区域中。如同电容器110，浮置栅极106至少部分地在第一有源区114a之上延伸。然而，相比较而言，在第一有源区114a之上的浮置栅极106的部分比在第三有源区114c之上的浮置栅极的部分更窄并且表面积更小。因此，在浮置栅极106的这一部分下方的第一有源区114a中的掺杂将在浮置栅极106的任一侧上的第一有源区114a电短路。这一电短路实现了要向第一有源区114a施加以引起FN隧穿的更大范围的电压，并且使得第一有源区114a能够使用少至单个电接触而在其他位单元的FN隧穿器件之间被共享。FN隧穿器件130使用掩模116a形成在原生区域中以确保栅极106的任一侧上的有源区之间存在电短路并且增加能够在没有出现二极管击穿行为的情况下向有源区114a施加的电压。下面关于图1D进一步描述FN隧穿器件130的横截面结构。

位单元110与能够向位单元110施加电压/电流的至少四个单独的电接触相关联，从而影响浮置栅极106上的电压水平和电荷量。源极102电耦合到第一接触，漏极104电耦合到第二接触，电容器110电耦合到第三接触，FN隧穿器件电耦合到第四接触。第三接触能够在多个位单元的多个电容器之间被共享，并且第四接触能够在多个位单元的多个FN隧穿器件之间被共享。这些接触为了清楚而没有被单独标记，并且关于图9A和9B进一步描述。

图1E是根据一个实施例的NVM位单元的横截面视图。图1E沿着图1A的线J-K得到，横跨所有三个有源区114a到114c。有源区114通过一个或多个非导电区域112被分离。在位单元100中，电容器110和FN隧穿器件130都形成在原生区域132中。使用原生区域132减小了通过不同器件和位单元之间的衬底的电耦合。由于后面的注入物穿透到原生区域132中的可能性，使用延伸超过第一有源区114a和第三有源区114c的范围进入非导电区域112中的一个或多个掩模116来形成位单元100。第三有源区114c的边缘没有示出，因为第三有源区114c可以与另一位单元(未示出)的电容器(未示出)被共享，如下面进一步描述的。在一些实施例中，在FN隧穿器件130之上的浮置栅极的部分在STI区域112的顶部上延伸到外部。

非对称晶体管的示例结构和操作

非对称晶体管120在源极102和漏极104处具有不同的掺杂，以使得AT120结合电容器110能够用作读取器件和编程器件二者。图1B是根据一个实施例的在第二有源区114b中沿着图1A的线X-Y得到的NVM位单元的非对称晶体管的横截面视图。浮置栅极106位于栅极氧化物150的顶部上。浮置栅极106被一个或多个间隔物158环绕。间隔物可以由氧化物或另一非导电材料制成。栅极氧化物150位于第二有源区114b的顶部上。有源区114可以是硅衬底或者绝缘体上硅(SOI)型衬底。

第二有源区被掺杂以在浮置栅极106下方产生每立方厘米(cm³)近似10¹⁷个电荷载流子(cc)的P阱118。源极102和漏极104环绕P阱118并且每个附接到单独的电接触(未示出)。当在源极102和漏极104处施加适当偏置电压时(例如当AT120“接通”时)，在浮置栅极106下方的P阱118的表面附近形成电荷载流子的沟道108。电荷载流子流动由大量因素规定，包括例如源极102和漏极104上的电压、浮置栅极106上的电荷载流子(例如电子、空穴)的数目、电容器110上的电压、源极102和漏极104的掺杂、P阱118的掺杂、栅极氧化物150的厚度、以及位单元100的诸如所使用的各种部件和材料的尺寸的其他特性。

如以上所介绍的，晶体管120非对称使得源极102和漏极104具有彼此不同的电荷载流子掺杂(或注入物)。然而，掺杂之间具有共性。源极102和漏极104二者包括近似10²⁰cc/cm³的类似的N+掺杂，其中N+掺杂至少部分地在间隔物158下面延伸。考虑到掺杂之间的差异，图1A-1E中图示的实施例用于混合的1.8V/5V位单元。这表示，工艺中的一些器件在浮置栅极与衬底之间可以具有适当厚度的栅极氧化物以支持1.8V操作，而其他器件在浮置栅极与衬底之间可以具有适当厚度的栅极氧化物以支持5V操作。1.8V器件和5V器件也使用不同的LDD注入物。AT120具体地使用来自5V实施方式的栅极氧化物以便具有足以支持浮置栅极上的期望保留电荷的栅极氧化物厚度。通常，1.8V栅极氧化物很薄以至于能够发生直接隧穿，从而引起不可接受的栅极泄露。

为了实现这一非对称性，源极102包括1.8VNMOS注入物。1.8VNMOS注入物通常包括两种注入物——轻掺杂的漏极(LDD)或源极-漏极延伸(S/D)注入物以及晕圈注入物。LDD和S/D延伸注入物是相同的注入物，注入物在电荷载流子浓度为10¹⁹cc/cm³的情况下被称为LDD注入物，而在电荷载流子浓度为10²⁰cc/cm³的情况下由于电荷载流子浓度类似于源极102区域和漏极104区域而被称为S/D延伸注入物。晕圈注入物通常与LDD或S/D延伸注入物的极性相反。晕圈注入物的电荷载流子浓度通常为10¹⁸cc/cm³，并且通过更高能量并且以小角度来被注入使得其在衬底内在源极102或漏极104区域周围形成“晕圈”。组合的N-LDD(或N-S/D延伸)和P晕圈注入物提供高掺杂的结，其实现改进的CHEI或CHISEL注入(下面进一步描述)。漏极区域104包括5VN-LDD注入物。5VN-LDD注入物被设计成处理比1.8V结更高的电压。5VN-LDD的电荷载流子浓度为10¹⁹cc/cm³，并且以更高的能量和角度来被注入或者通过加热步骤被扩散以使结缓变，从而实现更高的电压。与1.8VLDD(或S/D)注入物相比，5VN-LDD注入物在第二有源区内在浮置栅极下面延伸得远得多。虽然图示的实施例用于1.8V/5V位单元，然而其他常见电压组合包括：1.8V/3.3V、1.2V/2.5V、1.2V/3.3V、1V/2.5V、1V/3.3V等。以上描述的配置和混合栅极氧化物厚度、注入物类型和注入物技术以使得AT120能够在源极102和漏极104处的不同电压下操作的构思可以用在很多其他种类的包含AT120的位单元中。

源极102和漏极104上的不同注入物影响AT120的阈值电压V_T，使得AT120在正向和反向偏置条件下具有不同的操作行为。这使得AT120能够用作读取器件和编程器件二者而不需要单独的选择器件(例如另一晶体管)。下面结合位单元100的其余部分来描述AT120的操作。

AT120的其他实施方式可以在源极和漏极处具有不同的掺杂。例如，图2是根据一个实施例的NVM位单元200的AT220的替选构造的横截面视图。如同AT120的源极102，AT220的源极202包括1.8VN-LDD252和1.8VP晕圈254。另外，源极202还包括5VP-LDD264注入物。漏极204类似于漏极104并且包括5VN-LDD260。AT220形成在P阱218中并且具有沟道区域208。在又一实施方式中，可以在晶体管的源极和漏极上使用对称掺杂来构造可操作但是不太高效的NVM位单元。由于掺杂的对称性，这一晶体管将不会称为“非对称晶体管”，但是会执行与本文中所指定的相同的所有功能。

AT120的其他实施方式改变P阱118。在一些实例中，位单元在P阱118具有更高掺杂浓度的情况下可以更高效地操作。可以通过增加通常在5VNMOS器件中没有使用的另外的和/或不同的P型注入物来增加P阱掺杂浓度。例如，可以掺杂P阱以包括5V和1.8VP注入物二者。作为另一示例，可以使用1.8V注入物而非以上描述的5V注入物来形成P阱118。作为另一示例，可以使用1.8V注入物形成P阱118的部分，并且可以通过5V注入物来形成P阱118的另一部分。作为另一示例，P阱可以包括V_T调节注入物。

FN隧穿器件的示例结构和操作

FN隧穿器件使得能够快速地并且以低电流成本擦除整个NVM存储器设备。图1D是根据一个实施例的在第一有源区114a中沿着图1A的线Q-R得到的NVM位单元100的FN隧穿器件130的横截面视图。在衬底上方，除了浮置栅极106的宽度，位单元沿着其横截面与图1B中的相同。在第一有源区114a内，器件不同。第一有源区114a包括部分地在间隔物158下方延伸的N+注入物162、以及5VN-LDD注入物160，5VN-LDD注入物160在浮置栅极106下方一直延伸到注入物160在浮置栅极106下方交叠其自身的程度。在替选实施例中，使用浅阱注入物来形成在FN隧穿器件130下面的掺杂区域。

第一有源区114a形成在原生区域132a中。将FN隧穿器件130形成在原生区域132a中在浮置栅极106下方产生了能够处理高电压的类二极管结。通过向第一有源区114a施加大的正电压(例如9-15V)来在FN隧穿器件130中激活FN隧穿。更具体地，擦除浮置栅极106所需要的电压取决于栅极氧化物的厚度以及期望的擦除时间。对于厚度近似为125埃的5V栅极氧化物，期望FN隧穿在13V-17V的范围内出现。对于厚度近似为75埃的3.3V栅极氧化物，期望FN隧穿在8V-10V的范围内出现。在本实施方式中，FN隧穿引起电子从浮置栅极向第一有源区114a隧穿，以增加浮置栅极上的电压，从而擦除浮置栅极中存储的数据。接触上的电压量决定出现多少FN隧穿，从而通过改变接触上的电压，能够控制FN隧穿的数量和速率。

在一个实施例中，作为批量操作来执行擦除操作，也就是，一次对大量位执行的操作，而逐位执行编程(或写入)操作。例如，擦除操作会通过在如FN隧穿器件130等器件中引起FN隧穿以使得其全部进入“接通”状态(例如具有高的浮置栅极电压)来擦除一页(例如一千个位)。编程操作然后可以选择性地编程任何单个浮置栅极以将其设置为“关断”状态(例如具有低的浮置栅极电压)。

在向第一有源区114a施加任何正的电压时，电子从掺杂区域160被耗尽，从而在浮置栅极下方产生耗尽区。取决于位单元的构造，如果这些耗尽区生长得足够大(例如如果施加足够的正电压)，则耗尽区在高度上将从原生区域上升直到直接在浮置栅极106下方的沟道，最终在浮置栅极106下面延伸跨过第一有源区114a的整个沟道长度L。在这种情况下，浮置栅极106下面的短路被终止，并且防止了FN隧穿。

在浮置栅极106下方使5VN-LDD注入物交叠通过简单地使得区域中存在的更多电荷载流子耗尽来延迟耗尽区向更高电压的生长，从而提供更大的电压范围用于执行FN隧穿。在原生区域中形成FN隧穿器件130通过以下方式增强了这一效果：提供相对较少的反向掺杂的电荷载流子(例如空穴)，其否则会干扰N-LDD注入物160交叠并且加速耗尽区的生长并且防止FN隧穿。

为了在高电压下进一步促进FN隧穿，FN隧穿器件130被配置成在第一有源区114a之上具有带有窄的沟道(长度L)的窄的浮置栅极106。如果浮置栅极106更宽(例如如果沟道长度增加)，则FN隧穿在更低电压(例如14V以下)下切断。因为FN隧穿器件被配置成在比电容器110高的电压下操作，所以在浮置栅极下面的原生区域132a的部分周围的原生区域132a可以被配置成表面积比电容器大。在浮置栅极周围或者至少部分环绕浮置栅极的原生区域132a围闭区越大(在俯视图中)，该结的二极管击穿就越高。

图3是其中使FN隧穿器件330短路不可行的FN隧穿器件330的替选构造的俯视图。在一些实施方式中，如图1D中图示的实施方式中所进行的，在浮置栅极下面的第一有源区中使FN隧穿器件短路是不可行的。这在其中位单元中的任何器件中的最高电压注入物为2.5V的实施方式中是一个问题。这可以是使用特定注入工艺的情况，例如2.5VN-LDD注入物不能在浮置栅极下面充分延伸地注入以与其本身交叠的工艺。尽管如此，仍然能够构造可操作的NVM位单元，如本文中关于图3所描述的。

在图3的实施方式中，在第一有源区314a之上的浮置栅极306的部分相对于图1A中图示的FN隧穿器件130具有扩展的周长。浮置栅极306的周长是长度306b的两倍加上长度306a的两倍加上长度306c的两倍减去长度306d。基于浮置栅极形状(未图示)的其他周长也是可能的。FN隧穿器件330的浮置栅极306的扩展的周长增加了诸如2.5VN-LDD注入物之类的注入物所穿透的在浮置栅极306下方的面积。这实现了在第一有源区314a中的LDD注入物和栅极之间的更大交叠面积。浮置栅极306在垂直于线Q-R的方向上没有横跨整个第一有源区314a。这使得第一有源区114a能够在NVM存储器设备中的大量位单元的大量FN隧穿器件之间被共享，即使LDD在栅极下面没有短路。

电容器的示例结构和操作

图1C是根据一个实施例的NVM位单元的电容器的横截面视图。图1C在第三有源区114c中沿着图1A的轴N/M得到。在第三有源区114c之上的电容器110的部分沿着这一横截面与图1B和1D中相同，而浮置栅极106的宽度除外。在第三有源区114c内，器件关于尺寸和掺杂而不同。第三有源区114c包括在所有侧上在间隔物158下方部分地延伸的N+注入物162。第三有源区114c还包括除了使用浮置栅极将电容器连接到读取器件处之外在所有侧上在浮置栅极106下方部分地或一直延伸的5VN-LDD注入物160。

浮置栅极106与第三有源区114c之间的电容器110的电容器110的电容由浮置栅极106与第三有源区114c之间的交叠的程度来确定。在第三有源区114c之上延伸的浮置栅极106的部分被成形，使得到第三有源区114c中的电荷载流子的掺杂能够穿透到浮置栅极106的该部分下方。增加第三有源区114c之上的浮置栅极的尺寸而不增加5VLDD注入物160的范围并不可测量地增加电容性耦合。因此，为了减小位单元尺寸，如果并非自始至终在整个浮置栅极106下方，则注入物160和浮置栅极形状106被配置成确保LDD注入物160在浮置栅极106下方尽可能多地延伸。理想情况下，LDD在栅极下方合并。

如以上所介绍的，第三有源区114c可以形成为原生区域132b或者P阱区域。在向第三有源区114c施加正电压时，在第三有源区114c中形成耗尽区，耗尽区的尺寸随着电压增加而生长。如果耗尽区到达衬底的表面，则电容器的该部分由于耗尽区中缺少电荷载流子而不再电容性地耦合到浮置栅极106。因此，对于在电容性耦合由于耗尽而下降之前能够向第三有源区114c拉取多高的电压是有限制的。这又限制了浮置栅极106能够由所施加的电压电容性地耦合的电压有多高。

在原生区域中形成电容器110有利地实现了更大的电容性表面积，因为原生区域缺乏反向掺杂的电荷载流子。如同以上的FN隧穿器件130，更少的反向掺杂的电荷载流子的存在预先阻止在所施加的电压下的耗尽区的生长。因此，在第三有源区114c之上的浮置栅极的部分可能相当大，同时在高电压下仍然提供有效的电容性耦合。相比较而言，在P阱区域中形成电容器提供大量反向掺杂的电荷载流子以在所施加的电压存在的情况下加速耗尽区的生长。为了形成同等有效的电容器，通常相对于其原生区域对应部(counterpart)来减小浮置栅极106的宽度，以确保能够在变窄的浮置栅极106下方一直注入另外的5VN-LDD电荷载流子以抵消P阱反向掺杂剂。

图4A和4B图示位单元400的实施方式，其中电容器410形成在P阱区域418中而非在原生区域中。图4A是位单元400的俯视图。为了抵消加速耗尽区生长的P阱418中的另外的反向掺杂剂(例如空穴)，在第三有源区之上的浮置栅极406的部分被配置成在某个宽度以下，使得5VN-LDD注入物的电子一直穿透到浮置栅极406的该部分下方。这在所施加的电压下抵消了另外的空穴的存在，从而甚至在高的施加电压(例如在7-10V的范围内)下维持电容性耦合。例如，浮置栅极406可以具有外部宽度406a和长度406b，其中宽度间隙为406c，长度间隙为406d。为了使得电容器410能够匹配电容器110的表面积(并且从而匹配其电容)，期望有源区414c大于有源区114c。图4A的实施例表示与图1A的实施方式的折衷。在此，电容器410没有形成在原生区域中，以节省空间，因为不存在任何非有源原生区域电隔离来占用空间。然而，这一空间节省被沿着C/D轴的电容器410的增加的竖直延伸抵消，从而相对于其图1A对应部110占用了另外的空间。

图4B是根据一个实施例的沿着线C得到的位单元400的横截面视图。在制造工艺期间使用掩模416以防止掺杂剂注入到FN隧穿器件430的原生区域432中。注意，用于电容器410的掩模416中没有单独的阻挡，因为在本实施例中，电容器形成在P阱418中。将电容器410形成在P阱区域中是有利的，其中一个原因是，能够相对于位单元110的第二有源区114b与第三有源区114a之间的距离减小第二有源区414b与第三有源区414c之间的距离，从而节省NVM存储器设备中的大量空间。这一距离差在图1和4中没有明确图示。相比较而言，如果电容器110形成在原生区域中，则第二有源区114b与第三有源区114c以某个最小距离间隔开(未标记)。

原生区域的放置在制造期间由于掩模未对准以及抗蚀剂开口尺寸的变化而变化。电容器的最小原生区域围闭区具有大的最小尺寸，因为即使在最差情况的未对准和开口尺寸变化场景下，另外的尺寸也确保最小围闭区。类似地，P阱注入也具有读取器件的有源区的最小围闭区以确保正确地掺杂器件。如果P阱抗蚀剂壁太接近读取器件，则可以有阱接近效应注入的电荷载流子。

在位单元之间共享的金属线和金属接触

图8A和8B图示将NVM位单元的各个器件(例如AT、电容器、FN隧穿器件)电耦合到电源的NVM存储器设备800的金属线和金属接触。示出示例位单元的器件以清楚地理解各个金属线和金属接触如何交叠。在图8A和8B二者中，示出了两个完整的位单元：具有电容器810a、AT820a和FN830a的第一位单元，以及具有电容器810d、AT820d和FN830d的第二位单元。也示出了NVM存储器设备中的其他位单元的部分，包括每个与不同的位单元相关联的FN隧穿器件830b和830c以及每个也与不同的位单元相关联的电容器810e和810f。图8A和8B中仅部分示出水平金属线884和890以及竖直金属线886。图示部分位单元和金属线以清楚地示出多个位单元能够如何布置在NVM存储器设备中。实际上假定，NVM存储器设备每行和每列包括很多完整的位单元，并且叠置在这些位单元之上的金属线至少延伸到位单元的列或行的端部。

如以上所介绍的，每个NVM位单元具有至少四个电接触：一个用于AT的源极，一个用于AT的漏极，一个用于FN隧穿器件，一个用于电容器。在NVM存储器设备中，位单元布置成行和列。行列布置使得能够选择单独的位单元用于读取和写入。逐行执行擦除。

沿着单个行的多个位单元的源极共享公共的电源，其中每个电源通过单独的金属接触耦合到位单元。在图8A中，金属线884使用金属接触882电耦合到各个源极。例如，沿着单个行，金属线884a将AT820a和AT820d与金属接触882a和882b耦合。沿着不同的行，层884b和884c将未示出的AT与诸如金属接触882c的金属接触耦合。

沿着单个列的多个位单元的漏极共享公共的电源，其中每个漏极通过单独的金属接触耦合到电源。在图8A中，金属接触882d和882e将AT820a和AT820d分别耦合到图8B中所示的单独的金属线。图8B图示这些金属线886，其中金属线886a耦合到金属接触882d，并且其中金属线886b耦合到金属接触882e。图8A和8B的金属线在不同的竖直平面上。图8A表示具有金属线884和接触882的相对较低的平面，图8B表示在图8A的平面上方的竖直平面。金属接触882d和882e使用诸如竖直电连接或竖直互连接入(VIA)或者另一类似的电耦合机构之类的硅通孔分别耦合到上部平面的金属线886a和886b。

第三金属层889通过通孔电耦合AT820a和820d的源极。这一金属层889增加了金属宽度，使得位单元能够处理例如可以在对很多位并行编程时施加的非常高的电流。

沿着单个行的多个位单元的电容器共享公共的电源。为了清楚，电容器、FN隧穿器件、以及源极行彼此远离，使得任何给定行与多个位单元相关联，但是仅与来自这些位单元的一种类型的器件(例如电容器、FN隧穿器件或AT源极)相关联。然而，与源极和漏极相比，行的电容器还共享金属接触。因此，行的每个位单元的每个电容器与该行的其他电容器共享其金属接触。更具体地，行的位单元的第三有源区共享金属接触。这是可行的，因为第三有源区本身在行的位单元之间被共享。因此，行的所有位单元共享电容器的一个极板。由于电容器的另一极板为浮置栅极，所以另一极板对于每个位单元而言是唯一的。

图8A和8B中没有示出用于行的第三有源区的金属接触，因为在图8A和8B的示例实施例中，它们位于位单元的行的一端或两端处。如果金属接触位于行的两端处，则金属线884c在行的电容器之上延伸，以电耦合两端处的金属接触。对于行的电容器可以有少至单个的金属接触。然而，可以基于NVM存储器设备的布局来使用更多金属接触。例如，可以在行的任一端处使用两个金属接触以便确保一致的耦合，并且另外的金属接触可以被间隔在整数多个(大于一个)位单元之间以进一步确保一致的耦合。

沿着单个行的多个位单元的FN隧穿器件共享公共的电源，并且如同电容器，FN隧穿器件也共享金属接触。因此，行的每个位单元的每个FN隧穿器件与该行的其他FN隧穿器件共享其金属接触。更具体地，行的位单元的第一有源区共享金属接触。这是可行的，因为位单元本身的第一有源区在行的位单元之间被共享。图8A和8B中未示出用于FN隧穿器件的金属接触，因为金属接触通常放置在行的一端或两端处，并且因此在图的范围之外。金属接触也可以放置在整数多个(大于一个)位单元之间以确保行的位单元之间的一致的电耦合。金属线890耦合行的金属接触。

在浮置栅极完全覆盖第一有源区的实施方式中，第一有源区的掺杂被配置成使得对于所有的操作电压在浮置栅极下方有短路(例如在擦除期间以及不在擦除期间)。因此，第一有源区的所有部分(例如跨行中的所有位单元)在相同的电压下。在浮置栅极没有完全覆盖第一有源区的实施方式中，存在用于电流向行的FN隧穿器件流动的至少某个未中断的路径以确保一致的电耦合。

NVM位单元操作

位单元100的结构实现了对如何操作位单元100的紧密控制。位单元100使用FN隧穿器件130上的FN隧穿来擦除浮置栅极，并且使用AT120上的沟道热电子注入(CHEI)或沟道发起的二次电子注入(CHISEL)来对浮置栅极编程。在PMOS实施方式中，可以替代地使用碰撞电离热电子注入(IHEI)来对浮置栅极编程。通过激活AT120来读取位单元。下面的描述描述使用CHISEL来编程的N型位单元100的操作。然而，相同的原理同样适用于N型CHEI或P型位单元IHEI实施方式。

位单元100的很多优点之一是，由于电容器110从源极102和漏极104二者去耦合，所以可以使用电容器110来调节浮置栅极106上的电压而不影响源极102或漏极104处的电压。由于浮置栅极106与第三有源区114c之间的电容，浮置栅极106电压是在第三有源区114c处施加的电压的比例。例如，如果浮置栅极106与第三有源区114c之间存在50％的电容性耦合，则浮置栅极106电压将由50％的向第三有源区114c施加的电压变化(即在电耦合到第三有源区114c的金属接触处)耦合。偏置浮置栅极而不影响源极102电压或漏极104的能力改善了读取以及CHISEL/CHEI/IHEI操作的效率并且改善了对FN操作的控制。

下面给出的表格1图示示例N型位单元实施例的读取、写入和擦除操作。

表格1：位单元100操作

为了擦除浮置栅极106，将第一有源区114a设置为高的正电压(例如14V)。这一大的正电压足以引起电子(e-)从浮置栅极向第一有源区114a隧穿(经由FN隧穿)。在擦除期间，所有其他接触被维持在零伏特或附近。FN隧穿是有利的，其中一个原因是，其需要比诸如带带隧穿(BTBT)的其他效应明显更少的电流。为了比较，FN隧穿通常需要近似1纳安(nA)以擦除一位，而BTBT需要近似1微安(uA)以在相同的擦除时间内擦除一位。因此，与电流能力受限的BTBT相比，通过FN隧穿可以擦除1000倍那么多的位。因此，在具有512K位或更少的产品中，可以通过FN隧穿同时擦除所有行。可以非常快速地执行整个器件的单个擦除操作，从而显著减小擦除位单元所需要的时间。通常，有利的是，能够快速地擦除位单元。快速擦除在NVM存储器设备测试期间很重要，因为由于NVM构造的小的尺度，并非所有的NVM存储器设备都正确地工作。测试期间的快速擦除使得测试者能够更快地验证给定NVM存储器设备是否正确地操作。

CHISEL和CHEI类似地起作用，除了CHISEL使用二次电子而非一次电子。为了经由CHISEL对浮置栅极106编程，分别调节源极102和漏极104电压以在源极102与漏极104之间产生电压降。将源极设置为高电压，例如7V，并且将漏极设置为低电压，例如2V。电压降跨越沟道区域108在源极102与漏极104之间建立高强度电场。电场引起电子从源极102朝着漏极104加速。其中一些二次电子具有足够的能量以被注入到浮置栅极上。对于在不被编程的行上的这些位单元，取而代之将这些的漏极保持为与源极类似的电压(例如7V或者与其合理地接近)。与被编程的位单元相比，在这些位单元的源极与漏极之间没有生成任何高强度电场，并且从而电子通常没有达到被注入到浮置栅极上所需要的能量。

在编程期间，浮置栅极耦合到高电压。电压越高，所产生的竖直电场越强，并且因此注入电荷载流子的效率越高。因此，将第一有源区114a保持在中间电压处，例如5V。通常，第一有源区114a电耦合在大量行之间。通过将行一起分组，可以在单个操作内擦除更多位。这也减小了将独立的行或行的集合耦合在一起所需要的隧穿结行逻辑开关的数目。因此，这减小了每位的擦除时间以及控制位单元的控制逻辑器件的尺寸。因为行被共享，所以连接行的隧穿结不能够上升如此高的电压以使得未选择的行上出现FN隧穿。另外，将第三有源区114c保持在高电压，例如9V。第三有源区114c上的电压受限于在N+注入物160与P衬底区域132a之间的类二极管结处的二极管击穿的发生。9V是用于图4A所示的位单元的典型电压，其中N+注入物102与P阱118区域之间的类二极管结处的二极管击穿点为～9V。在第三有源区114c在原生区域中的位单元中，诸如图1A，可以将该电容器带到高于9V而不发生二极管击穿行为。

通过电容性耦合，增加了浮置栅极106上的电压，例如，如果有50％的电容性耦合，则将浮置栅极106电压增加到4.5V。通过经由与电容器的电容性耦合独立地增加浮置栅极电压，增加了CHISEL(和CHEI)效率。维持高的CHISEL效率减小了位单元执行CHISEL并且因此对浮置栅极106编程所需要的电流量。减小执行编程操作所需要的电流量表示，CHISEL能够减小产生足够高以执行CHISEL的电流的电荷泵的尺寸。另外，在一些实施例中，可以使用电荷泵仅驱动位单元的电容器(例如而非电容器和AT晶体管)。这减小了对位单元编程所需要的电流量，从而使得能够使用相对较小的电荷泵(例如相对于电容器和晶体管示例中所需要的电荷泵的尺寸)。

为了读取浮置栅极106上的电压，电容器114c提高到明显高于AT的V_T的足以耦合擦除的位(例如具有充分正的电荷的位)的浮置栅极的电压，其在一个实施例中在3V-5V的范围内。对于所选择的行，漏极源极V_ds被设置为使得擦除的位产生对于耦合到AT120的感测放大器在规定的时间量内读取浮置栅极的逻辑状态(或数据状态)的足够的电流。在一个实施例中，漏极104被设置为低电压，诸如0V，并且源极被设置为更高电压，诸如1.8V。在另一实施例中，漏极被设置为1.8V，并且源极被设置为0V。由于擦除的位具有比编程的栅极明显更高(例如更正)的电压，所以外围电路应当能够区分擦除位与编程位，以正确地读取0或1数据状态。对于未选择的行，电容器110保持接地，并且因此对于擦除位和编程位二者，AT120关断(也就是，在V_T以下)。

例如，假定位单元100的阈值电压V_T为0.5V，其中阈值电压V_T是在AT120接通的情况下浮置栅极106上的电压，以引起电流在沟道108中在源极与漏极之间流动(假定源极与漏极之间的电压有明显的差异，诸如上面的示例1.8V差异)。逻辑状态0可以用0V的浮置栅极106电压来表示(假定源极102、漏极104和电容器110被设置为0V偏置)。相比较而言，逻辑状态1可以用-1V的浮置栅极106电压来表示。

在本示例中，在执行读取操作时，源极102和电容器1110增加到正电压，诸如分别为1.8V和3V。如果位单元100具有逻辑状态0，则由于电容性耦合，浮置栅极106上的电压将从0V增加到1V，超过了0.5V的阈值电压V_T。因此，AT120接通并且电流从源极102向漏极104流过沟道108。相比较而言，如果位单元具有逻辑状态1，则不管电容性耦合，浮置栅极106上的电压在从-1V上升之后仅为0V，不超过0.5V的阈值电压V_T。因此，AT120没有接通，并且电流不从源极102向漏极104流过沟道108。

位单元100还可以使用自适应读取方案，其调节电容器110上的电压从而补偿工艺电压温度(PVT)变化。PVT变化可能影响在读取期间提供的电流量。重复的循环(编程和擦除)可能导致在沟道108与栅极氧化物150之间的界面处的电荷捕获。电荷捕获可能引起位单元的阈值电压V_T的平移，从而影响位单元的性能。可以使用自适应读取方案来补偿由于PVT或电荷捕获而导致的错误的位单元性能。在一个实施例中，通过使用被编程为逻辑状态1的参考位单元设置偏置条件使得能够提供已知的读取电流来实现自适应读取方案。可以使用参考位单元的读取电流来调节用于读取位单元的各种电压。参考位单元在各种PVT条件下应当与位单元有同样的行为。自适应读取方案因此可以调节电容器110电压以补偿由于PVT变化而导致的位单元的阈值电压的任何变化。在一个实施例中，可以关于位单元阵列中的行来循环参考位单元以更好地模拟电荷捕获行为并且因此更好地控制自适应读取方案。

光致抗蚀剂缩放对二极管击穿行为的影响

如以上参考图1A和1D所描述的，在一些实施方式中，在从原始制造商接收晶片(或衬底)之后通过另外的注入物，FN隧穿器件(例如FN隧穿器件130)形成在未掺杂的原生区域中。在NVM位单元的制造期间，使用掩模来控制掺杂剂注入，掩模限定不允许掺杂剂穿透到衬底中的情况。掩模可以包括光致抗蚀剂阻挡，其被暂时定位在掺杂剂源与衬底之间以防止衬底的特定区域中的掺杂剂的注入。掩模还可以包括NVM位单元的部分，例如位单元150的氧化物150和间隔物158用作防止掺杂剂穿透到浮置栅极的部分下方的掩模。

用于向衬底中注入掺杂剂的注入方法通常引起掺杂剂穿透到已经被掩模阻挡的衬底的区域中。这一行为在很多情况下是期望的并且实际上是有意的，例如，注入物152、156、160和162被设计成在由掩模限定的衬底的区域之外注入掺杂剂。这些注入工艺可能产生问题，其中针对功能性而期望位单元的原生区域。

图5A和5B中展示注入工艺能够使得原生阱产生问题的一个示例。标准的CMOS逻辑工艺包括扩散或有源步骤。这一步骤确定衬底的哪些部分被形成为STI区域和有源/扩散区。由于这一步骤的相对重要性，通常使用薄的、高质量的光致抗蚀剂520a结合“硬掩模”(通常为氮化物层)来限定不形成STI的衬底的部分。由于光致抗蚀剂的厚度、光致抗蚀剂的质量以及工艺的属性，被掩模的区域的“变圆”最小。变圆是在掩模上限定的区域与最终在晶片上的光致抗蚀剂的形状之间的差异。并非如掩模限定的那样被精确地制造，由于光在曝光期间与光致抗蚀剂的相互作用方式，变圆出现在所限定的区域的非线性边界处。术语“变圆”是指在实践中在光致抗蚀剂中的方向上的尖锐过渡变圆的倾向。

标准的CMOS逻辑工艺还包括用于形成诸如P阱118的P阱的P阱光致抗蚀剂步骤。P阱光致抗蚀剂步骤使用非常厚的光致抗蚀剂510a。需要厚的光致抗蚀剂以阻止深阱注入物。厚的光致抗蚀剂迫使感光工艺使用大量光、高的曝光剂量，以曝光光致抗蚀剂的整个厚度。当曝光剂量增加时，角部的变圆也增加。图5A和5B图示两种类型的光致抗蚀剂510a与520a之间的倒圆差异，其中图5A图示计划的光致抗蚀剂，图5B图示在工艺中的所得到的实际光致抗蚀剂510b和520b。在图5B中，扩散520b由P阱光致抗蚀剂510b的围闭区在区域B-C中比在区域A中小。

在掺杂剂注入期间的变圆引起不想要的掺杂剂被注入到并非意图具有另外的掺杂剂的区域(诸如原生区域)中。图6A和6B图示在一个实施例中用于在生成位单元100时使用的示例计划的光致抗蚀剂610a、620a和实际的光致抗蚀剂610b、620b。通过相对于一个轴增加沿着另一个轴的光致抗蚀剂的尺寸，将光致抗蚀剂610a的尺寸配置成负责期望发生的变圆。在图6A中，P阱610a和扩散620a光致抗蚀剂仅出于示例目的而被图示为具有矩形形状。实际上，可以使用其他形状，并且所图示的示例意在强调沿着两个坐标轴之一的长度的差异。

在图6A中，沿着竖直轴，光致抗蚀剂610a比扩散620a长距离A，其与图5a的长度差异A相同。然而，沿着水平轴，并非与光致抗蚀剂510a的宽度相同，光致抗蚀剂610a的宽度是该宽度的数倍大(例如是A的D倍)。更一般地，光致抗蚀剂610a相对于一个轴沿着另一轴从扩散620a向外延伸远。图6B图示光致抗蚀剂610b实际上如何关于变圆和掺杂剂的注入来执行。与由光致抗蚀剂510b得到的变圆B减去C相比较，光致抗蚀剂610b取而代之产生变圆E减去F。距离E减去F大于距离B减去C。

图6A和6B中图示的使用光致抗蚀剂防止注入到原生区域中通过将二极管击穿行为延迟到更高的电压而改善了所得到的器件中的二极管击穿行为。如以上，这提供了用于施加高电压以便引入诸如FN隧穿等效应的更加动态的范围。在NVM位单元(例如NVM位单元100)中，二极管击穿行为首先沿着掺杂区域与原生区域之间的最短距离发生(例如在最低的施加电压下)。在图5B的示例中，这一最短距离为距离B-C。然而，如果使用掩模610a和610b构造位单元100，二极管击穿行为替代地通过距离A发生，由于扩展D乘以A，距离E减去F大于距离A。因此，将P阱610b光致抗蚀剂扩展因子D将二极管击穿行为延迟到更高的电压，因为发生二极管击穿行为所通过的最短距离为距离A，而非更短的距离B减去C。

图7A是描绘根据一个实施例的使用若干不同的P阱布局选项形成的FN隧穿器件的二极管击穿电压的图。掩模＝0表示不存在原生的。对于具有两个编号的线，第一编号表示竖直方向上的延伸，而第二编号表示水平方向上的延伸。例如，掩模＝0.3/0.3是两个方向延伸相同量的示例情况，而掩模＝0.45/0.75是竖直方向仅延伸因子0.45而水平方向延伸0.75的示例情况。

通常，这些图图示，两个方向上的P阱掩模的延伸将二极管击穿行为改善(例如延迟)到更高电压。另外，这些图图示，沿着一个轴而非另一轴的P阱掩模的延伸改善了二极管击穿行为。假定位单元空间被约束并且理想的是在可能的情况下减小位单元100占用的空间，P阱掩模沿着一个轴而非另一轴延伸的实施例提供用于改进的二极管击穿行为的有吸引力的折衷，其随着位单元表面积的增加线性缩小。这比沿着两个轴同时延伸更好，其以位单元表面积的N²缩放为代价改善了二极管击穿行为。不论如何，两个选项提供了用于改善二极管击穿行为以制造可操作的NVM位单元的可行机制。

电容器长度C对位单元行为的影响

能够在实施方式之间变化的NVM位单元的另一特性为电容器110的沟道长度C。图7B-7C的图图示这一特征如何影响位单元的性能。

图7B是描绘根据一个实施例的对于位单元电容器的各种沟道长度的作为漏极电压的函数的穿通电压的图。出于这一测试的目的，将电容器110的两个部分配置成附接到单独的源极和漏极电接触。当漏极电压变化时，浮置栅极、源极和原生区域保持为零伏。操作温度维持在近似25°摄氏度(C)。当电容器具有即使在所形成的“晶体管”(例如在浮置栅极106下面在沟道C中)在其关闭状态下被偏置时仍然导致显著的漏极源极电流的漏极电压时，发生穿通现象。较短的长度C使得，由于由穿透到浮置栅极下方的5V掺杂而引起的短路即使在非常低的漏极电压下也发生穿通现象。这一穿通行为是所期望的，因为其表明第三有源区114c与浮置栅极106之间的电容性耦合即使在高的施加电压下也被维持。当长度C增加时，更难以引起穿通现象。这与由于在更高施加电压下来自第三有源区114c的耗尽区的出现而不太利于维持电容性耦合的条件有关。

穿通行为也与FN隧穿器件130相关。通常，在使用0.18μmCMOS逻辑工艺制造时，由于期望的掺杂交叠能够被构造用于5V掺杂的最小沟道长度L或C为0.6μm。然而，能够在这一0.6μm最小尺寸直到0.18μm(用于具有适当的阱和LDD注入物的1.8V器件的最小L)下制造FN隧穿器件130。具体地，能够将位单元100的任何方面制造为具有0.18μm的沟道长度(例如L或C)。而这样窄的栅极并不一定需要用于电容器110，产生具有这样短的沟道长度L的FN隧穿器件130的结果是5V掺杂将穿透到浮置栅极106下方并且与其本身交叠，从而使第一有源区短路。交叠越大，在不破坏由掺杂产生的短路的情况下能够增加的第一有源区114a上的电压越高(或者在不破坏短路的情况下能够施加的电压的“动态范围”越大)。具有更大的动态范围提供了更大的电压范围用于引起FN隧穿或者用于电容性耦合，例如用于分别在FN隧穿器件130和电容器110中使用。

然而，长度L和C大于0.4μm的位单元100仍然可操作。通常，更短长度的沟道是优选的，因为更短的沟道对应于掺杂中的更好的交叉/交叠，从而产生其中FN隧穿和电容性耦合更容易在更低电压下执行的器件。当沟道长度增加时，掺杂交叉/交叠减小，掺杂引起的短路不太鲁棒，并且因此使得这些效果更难执行。

图7C是描绘根据一个实施例的对于P阱掺杂的衬底中的位单元电容器的各种沟道长度C作为栅极电压的函数的方块电阻R_sh的图。图7C用于P阱中的5VNMOS器件。图7C示出0.21um的沟道长度C是期望的。C＝0.21可以用在图4C所示的位单元中。对于所有图，当浮置栅极电压变化时，源极电压保持在7V，漏极电压保持在7.1V，P阱保持在0V(对于体极被称为V_b，其中体极是P阱)。对于所有的沟道长度C，当栅极电压减小时，测试晶体管的衬底中的方块电阻R_sh增加。取决于长度C，在某个电压下，方块电阻R_sh由于测试晶体管构造在P阱中而显著增加。方块电阻的显著增加是由于P阱中的耗尽区上升到衬底的表面，干扰在测试晶体管中的源极与漏极之间的衬底的表面上的沟道。通常，长度C越短，方块电阻快速变化所在的栅极电压越低。这是由于跨更短的长度C沟道的掺杂中的更好的交叠。

图7D类似地描绘作为栅极电压的函数的方块电阻，然而，与图7C的P阱电容器相比较，图7D的电容器替代地形成在原生区域中。如同图7C，较小的栅极电压仍然产生较高的方块电阻R_sh。然而，对于形成在原生区域中的电容器，方块电阻从不像它们在P阱电容器中那样显著地增加。这是由于原生区域中缺乏反向掺杂的电荷载流子(例如空穴)，因此耗尽区更难以上升到衬底表面以干扰电容器的源极与漏极之间的沟道。图7C和7D图示与图7B类似的点，通常，关于方块电阻R_sh以及关于穿通现象二者，更短的沟道C提供更好的电容性耦合。

图7C和7D还图示在P阱中形成电容器110与在原生区域中形成电容器110之间的折衷。在P阱实施方式中，为了抵消P阱电容器的方块电阻同时维持类似的电容性耦合，电容器被配置成确保相对较多的掺杂剂存在于浮置栅极106下方。这通常涉及构造具有增加的周长距离的更窄的浮置栅极106(例如具有更小的沟道长度C)，提供用于将掺杂剂注入在下面的更多边缘。这些另外的掺杂剂抵消P阱的反向掺杂剂，以预先阻止增加的方块电阻并且在更低的施加电压下提供更好的电容性耦合。图4A和4B中图示这一实施方式的示例。

然而，增加电容器的周长通常占用另外的衬底表面积，从而减小了位单元的密度。相比较而言，将位单元形成在原生区域中节省了形成电容器所需要的空间。然而，不管这一节省的获得，将电容器形成在原生区域中在以下方面花费空间：用于确保用于第二有源区114b的P阱掺杂剂没有注入到第三有源区114c中的在第二有源区114b与第三有源区114c之间的分离。虽然掩模116b阻止这些掺杂剂中的大部分掺杂剂，然而阱接近效应可以引起一些掺杂剂注入而不管掩模116b。第二有源区114b与第三有源区114c之间的另外的空间能够以这两个区域之间的增加的距离并且因此增加的位单元尺寸为代价来防止到第三有源区114c中的这一形式的注入。因此，使用一个实施方式在一个区域的空间节省产生另一实施方式中的空间成本。两个方法都是可行的，它们简单地权衡不同的需求。第三方法是添加另外的工艺步骤。例如，可以向工艺添加浅N阱。在一些工艺中，浅N阱可以用于制造高密度的SRAM单元。如果浅N阱是工艺的一部分，则其能够用在NVM位单元中以增强位单元的器件的期望行为。一些工艺具有V_T调节光刻/注入物步骤。适当极性的任何V_T调节注入物可以用于增强FN隧穿器件或电容器下面的短路。

替选实施例

虽然已经关于5VCMOS逻辑工艺描述了NVM位单元100的各种实施例，然而在其他实施例中，也可以根据3.3V、2.5V或1.8VCMOS逻辑工艺来构造NVM位单元100。期望FN隧穿器件中的短路的沟道长度L、掺杂剂以及NVM位单元的其他规格在这些其他CMOS逻辑工艺中变化，然而位单元的功能和特性在实施方式之间维持不变。

除了使用不同的CMOS逻辑工艺来构造，可以使用用于AT的不同的注入物来构造NVM位单元。表格2给出了根据各种实施例的用于能够用于产生NVM位单元的可操作AT的注入物的组合的若干示例。

表格2：注入物组合

电子设计自动化设计流程的概述

图9是图示根据一个实施例的在包括这样的NVM位单元的集成电路的设计和制造中的各种操作的流程图。这一过程以产品想法910的生成开始，其在使用电子设计自动化(EDA)软件912的设计过程期间实现。当设计完成时，其可以送交制造934。在送交制造之后，制造936半导体晶片以在集成电路设计中形成各种目标(例如包括栅极、金属线、通孔的位单元)。执行封装和组装过程938，其产生完成的芯片940。

可以在包括存储器的一个或多个计算设备中实施EDA软件912。存储器的示例是非暂态计算机可读存储介质。例如，EDA软件912作为指令存储在计算机可读存储介质中，这些指令由处理器执行用于执行设计流程的操作914-932，其在下面描述。这一设计流程描述用于说明目的。特别地，这一描述并非意在限制本公开。例如，实际的集成电路设计可能需要设计者按照与本文中所描述的顺序不同的顺序来执行设计操作。

包括一个或多个如以上描述的NVM位单元或电路的单元库可以存储在存储器中。单元库可以被EDA软件912参考以产生包括NVM位单元或电路的电路或电子器件。

在系统设计914期间，设计者描述要实现的功能。他们也可以执行假设情境计划以细化功能并且检查成本。注意，在这一阶段可能发生硬件软件架构划分。在逻辑设计和功能验证916期间，用于电路中的模块的VHDL或Verilog代码被写入并且针对功能准确性检查设计。更具体地，检查设计以确保其产生正确的输出。在用于测试的合成和设计918期间，将VHDL/Verilog翻译成网表。可以针对目标技术优化这一网表。另外，可以设计并实施设计以检查完成的步骤。在网表验证920期间，检查网表与定时约束的兼容以及与VHDL/Verilog源代码的对应。

在设计规划922期间，针对定时和顶层布线，构建和分析用于芯片的总平面规划。能够在这一阶段使用的来自加利福尼亚州山景城的Synopsys公司的示例EDA软件产品包括：和IC产品。在物理实施924期间，进行放置(电路元件的定位)和布线(电路元件的连接)。在分析和提取926期间，在晶体管水平验证电路功能，其允许细化。在物理验证928期间，检查设计以确保：制造的正确性、电气问题的正确性、平板印刷问题的正确性和电路系统的正确性。在分辨率增强930阶段，执行布局的地理操纵以改善设计的可操作性。在掩模数据准备932阶段，提供掩模的产生所需要的“送交制造”数据以产生完成的芯片。

本公开的实施例能够在以上描述的阶段中的一个或多个阶段期间使用。具体地，在一些实施例中，本公开能够用在包括设计规划922与物理实施224之间的操作的EDA软件912中。

另外的考虑

在阅读本公开时，读者通过本文中所公开的原理应当理解另外的替选结构和功能设计。因此，虽然已经图示和描述特定的实施例和应用，然而应当理解，所公开的实施例不限于本文中所公开的精确的构造和部件。可以在不偏离所附权利要求中定义的精神和范围的情况下对本文中所公开的方法和装置的布置、操作和细节做出本领域技术人员很清楚的各种修改、变化和变型。

Claims (40)

1.一种非易失性存储器位单元，包括：

隧穿器件，包括：

在衬底的第一有源区上方的浮置栅极的第一部分，

在所述浮置栅极的所述第一部分下方的所述第一有源区的部分，以及

在所述第一有源区的所述部分与所述浮置栅极的所述第一部分之间的第一绝缘层，

所述隧穿器件被配置成响应于向所述第一有源区施加电压而引起电荷载流子在所述第一有源区与所述浮置栅极的所述第一部分之间过渡；

晶体管，包括源极、漏极、以及在所述衬底的第二有源区上方的所述浮置栅极的第二部分，所述源极和所述漏极形成在所述第二有源区中并且所述源极和所述漏极中的每个具有彼此不同的掺杂；

电容器，包括第一极板、第二极板、以及在所述第一极板与所述第二极板之间的第二绝缘层，所述第一极板包括在所述衬底的第三有源区上方的所述浮置栅极的第三部分，并且所述第二极板包括在所述浮置栅极的所述第三部分下方的所述第三有源区的部分。

2.根据权利要求1所述的非易失性存储器位单元，其中所述隧穿器件为福勒-诺德海姆(FN)隧穿器件。

3.根据权利要求1所述的非易失性存储器位单元，其中响应于向所述晶体管的源极、所述晶体管的漏极和所述第三有源区施加第一电压集合，电子从所述第二有源区向所述浮置栅极的所述第二部分转移以对所述位单元编程。

4.根据权利要求3所述的非易失性存储器位单元，其中响应于向所述晶体管的源极、所述晶体管的漏极和所述第三有源区施加第二电压集合，读取在所述浮置栅极上的电荷的量。

5.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区、所述第二有源区和所述第三有源区彼此电隔离。

6.根据权利要求5所述的非易失性存储器位单元，其中所述第一有源区、所述第二有源区和所述第三有源区使用浅沟槽隔离来分离。

7.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区在所述浮置栅极的沉积之前是来自原始晶片的未掺杂的原生区域。

8.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区包括在所述浮置栅极的所述第一部分下方延伸的电荷载流子注入物。

9.根据权利要求1所述的非易失性存储器位单元，其中在所述第一有源区之上的所述浮置栅极的所述第一部分的宽度在0.04微米和0.2微米之间。

10.根据权利要求1所述的非易失性存储器位单元，其中所述隧穿器件被配置成在所述第一有源区上升到10伏特时防止所述第一有源区中的二极管击穿行为。

11.根据权利要求1所述的非易失性存储器位单元，其中所述第二有源区包括电荷载流子的阱注入物。

12.根据权利要求1所述的非易失性存储器位单元，其中所述晶体管的源极和漏极的掺杂关于极性、电荷载流子浓度、以及在所述衬底内的物理延伸中的至少一项而不同。

13.根据权利要求1所述的非易失性存储器位单元，其中所述源极包括P型晕圈注入物以及N型轻掺杂漏极(LDD)注入物或者源极漏极(S/D)延伸注入物。

14.根据权利要求13所述的非易失性存储器位单元，其中所述源极还包括P型LDD注入物。

15.根据权利要求1所述的非易失性存储器位单元，其中所述漏极包括N型LDD注入物。

16.根据权利要求1所述的非易失性存储器位单元，其中所述第三有源区为来自原始晶片的未掺杂的原生区域。

17.根据权利要求1所述的非易失性存储器位单元，其中在所述第三有源区上方的所述浮置栅极的部分为矩形。

18.根据权利要求1所述的非易失性存储器位单元，其中所述第三有源区包括电荷载流子的阱注入物。

19.根据权利要求1所述的非易失性存储器位单元，其中在所述第三有源区上方的所述浮置栅极的部分为环形形状。

20.根据权利要求1所述的非易失性存储器位单元，其中注入物电荷载流子在所述浮置栅极的所述第三部分的整体下方延伸。

21.根据权利要求1所述的非易失性存储器位单元，其中所述第三有源区包括5伏特N型LDD注入物。

22.根据权利要求1所述的非易失性存储器位单元，其中所述浮置栅极的所述第一部分、所述第二部分和所述第三部分电耦合在一起。

23.根据权利要求1所述的非易失性存储器位单元，其中所述第三有源区被与多个其他位单元共享，并且其中所述其他位单元共享金属接触。

24.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区被与多个其他位单元共享，并且其中所述其他位单元共享金属接触。

25.根据权利要求1所述的非易失性存储器位单元，其中使用标准的互补金属氧化物半导体(CMOS)逻辑工艺来制造所述位单元。

26.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区形成在掺杂剂浓度小于10¹⁶个原子/cm³的衬底区域中。

27.根据权利要求1所述的非易失性存储器位单元，其中所述第三有源区形成在掺杂剂浓度小于10¹⁶个原子/cm³的衬底区域中。

28.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区被与另一位单元的另一隧穿器件共享。

29.根据权利要求1所述的非易失性存储器位单元，其中所述第三有源区被与另一位单元的另一电容器共享。

30.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区通过使用光致抗蚀剂阻挡阱注入物来形成，所述光致抗蚀剂沿着第一轴具有第一长度，所述第一长度大于沿着垂直于所述第一轴的第二轴的第二长度。

31.根据权利要求1所述的非易失性存储器位单元，其中所述第三有源区通过使用光致抗蚀剂阻挡阱注入物来形成，所述光致抗蚀剂沿着第一轴具有第一长度，所述第一长度大于沿着垂直于所述第一轴的第二轴的第二长度。

32.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区被比所述第三有源区大的非有源原生区域围闭。

33.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区形成在包括浅阱注入物的衬底区域中。

34.根据权利要求1所述的非易失性存储器位单元，其中所述第三有源区形成在包括浅阱注入物的衬底区域中。

35.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区包括LDD注入物和V_T调节注入物，所述LDD注入物和所述V_T调节注入物在所述器件上使用时具有相同的极性。

36.根据权利要求1所述的非易失性存储器位单元，其中所述第三有源区包括LDD注入物和V_T调节注入物，所述LDD注入物和所述V_T调节注入物具有相同的极性。

37.一种非易失性存储器设备，包括：

形成有衬底的多个非易失性存储器位单元，所述位单元沿着多个行和列布置，每个位单元包括：

隧穿器件，布置在衬底中并且包括在所述衬底之上延伸的浮置栅极的第一部分，

晶体管，布置在所述衬底中并且包括所述浮置栅极的第二部分，以及

电容器，布置在所述衬底中并且包括所述浮置栅极的第三部分；

第一金属线，用于电耦合沿着所述行之一的所述位单元的所述隧穿器件，所述多个非易失性存储器位单元的隧穿器件通过第一共享金属接触电耦合到所述第一金属线；以及

第二金属线，用于电耦合沿着所述行之一的所述位单元的电容器，所述电容器通过第二共享金属接触电耦合到所述第二金属线。

38.根据权利要求37所述的非易失性存储器位单元，还包括用于电耦合沿着所述行之一的所述位单元中的多个晶体管源极的第三金属线。

39.根据权利要求37所述的非易失性存储器位单元，还包括用于电耦合沿着所述列之一的所述位单元中的多个晶体管漏极的第四金属线。

40.一种存储表示非易失性存储器位单元的数据的非暂态机器可读介质，所述非易失性存储器位单元包括：

隧穿器件，包括：

在衬底的第一有源区上方的浮置栅极的第一部分，

在所述浮置栅极的所述第一部分下方的所述第一有源区的部分，以及

在所述第一有源区的所述部分与所述浮置栅极的所述第一部分之间的第一绝缘层，

所述隧穿器件被配置成响应于向所述第一有源区施加电压而引起电荷载流子在所述第一有源区与所述浮置栅极的所述第一部分之间过渡；

晶体管，包括源极、漏极、以及在所述衬底的第二有源区上方的所述浮置栅极的第二部分，所述源极和所述漏极形成在所述第二有源区中并且所述源极和所述漏极中的每个具有彼此不同的掺杂；

电容器，包括第一极板、第二极板、以及在所述第一极板与所述第二极板之间的第二绝缘层，所述第一极板包括在所述衬底的第三有源区上方的所述浮置栅极的第三部分，并且所述第二极板包括在所述浮置栅极的所述第三部分下方的所述第三有源区的部分。