DE112014004243B4

DE112014004243B4 - Nichtflüchtige Speicherbitzelle, nichtflüchtige Speichervorrichtung und persistentes maschinenlesbares Medium

Info

Publication number: DE112014004243B4
Application number: DE112014004243.9T
Authority: DE
Inventors: E. Horch Andrew
Original assignee: Synopsys Inc
Current assignee: Synopsys Inc
Priority date: 2013-07-30
Filing date: 2014-07-15
Publication date: 2019-08-14
Anticipated expiration: 2034-07-16
Also published as: US9520404B2; JP6192834B2; JP2016532292A; US20150034909A1; WO2015017126A1; CN105474383A; CN105474383B; TWI543341B; DE112014004243T5; TW201513312A

Abstract

Nichtflüchtige Speicherbitzelle, aufweisend:
eine Tunnelvorrichtung (130) aufweisend
einen ersten Abschnitt eines Floating-Gate (106) über einem ersten aktiven Bereich (114a) eines Substrats,
einen Abschnitt des ersten aktiven Bereichs (114a) unter dem ersten Abschnitt des Floating-Gate (106), wobei der erste aktive Bereich (114a) ein nativer Bereich (132a) ist, der ein leicht dotiertes Drain-Implantat (160) umfasst, das in dem ersten aktiven Bereich (114a) unter dem ersten Abschnitt des Floating-Gate (106) mit sich selbst überlappt, und
eine erste Isolierungsschicht zwischen dem Abschnitt des ersten aktiven Bereichs (114a) und dem ersten Abschnitt des Floating-Gate (106),
wobei die Tunnelvorrichtung (130) dazu konfiguriert ist, Ladungsträger dazu zu veranlassen, zwischen dem ersten aktiven Bereich (114a) und dem ersten Abschnitt des Floating-Gate (106) als Reaktion auf eine auf den ersten aktiven Bereich (114a) aufgebrachte Spannung überzugehen;
einen Transistor (120) aufweisend Source (102), Drain (104), und einen zweiten Abschnitt des Floating-Gate (106) über einem zweiten aktiven Bereich (114b) des Substrats, wobei Source (102) und Drain (104) in dem zweiten aktiven Bereich (114b) gebildet sind und sowohl Source (102) als auch Drain (104) voneinander verschiedene Dotierungen besitzen, wobei Source (102) und Drain (104) jeweils ein erstes Implantat einer ersten Polarität aufweisen, wobei Source (102) ein zweites Implantat einer zweiten Polarität entgegengesetzt zur ersten Polarität aufweist und wobei Drain (104) das zweite Implantat mit der zweiten Polarität nicht aufweist; und
einen Kondensator (110) aufweisend eine erste Platte, eine zweite Platte, und eine zweite Isolierungsschicht zwischen der ersten Platte und der zweiten Platte, wobei die erste Platte einen dritten Abschnitt des Floating-Gate (106) über einem dritten aktiven Bereich (114c) des Substrats aufweist und die zweite Platte einen Abschnitt des dritten aktiven Bereichs (114c) unter dem dritten Abschnitt des Floating-Gate (106) aufweist.

Description

Die vorliegende Erfindung betrifft allgemein den Bereich nichtflüchtiger Speicher, insbesondere Ausgestaltungen von nichtflüchtigen Speicherbitzellen.
Beschreibung der verwandten Technik
Der Begriff nichtflüchtiger Speicher (NVM) betrifft einen Speicher, der Informationen auch im Falle einer Stromunterbrechung persistent speichert. Eine nichtflüchtige Speicherbitzelle (NVM Bitzelle) speichert ein einzelnes Datenbit. Manche Arten von NVM Bitzellen werden mithilfe von Kondensatoren über Floating Gates implementiert. Die an einem Floating Gate anliegende Ladung bestimmt, ob die Bitzelle eine logische „1“ oder eine logische „0“ speichert. Ein Floating Gate wird mit dem Begriff „floating“ (zu Deutsch: potentialfrei) bezeichnet, weil das Gate von der Umgebung mittels einem Oxid oder Dielektrikum isoliert ist. Manche NVMs können mehr als einen Zustand in der Bitzelle speichern.
Beispielhafte Ausführungsformen von derartigen nichtflüchtigen Speichern sind in den Druckschriften US 6 631 087 B2 , US 2010/0 032 744 A1 , US 2007/0 241 392 A1 , US 7 130 213 B1 , US 2009/0 124 054 A1 , US 2009/0 212 342 A1 , US 7 939 861 B2 und US 7 626 225 B2 beschrieben.
Um das Anwendungsgebiet zu erweitern und Kosten zu senken, ist es wünschenswert, eine große Anzahl von Bitzellen in einem gegebenen Bereich unterzubringen. Es ist ebenfalls wünschenswert, die Kosten zur Herstellung einer einzelnen Bitzelle zu senken, indem standardisierte komplementäre Metalloxid-Halbleiter Herstellungsverfahren („CMOS-Verfahren“) eingesetzt werden. Gegenwärtig verfügbare Speichervorrichtungen umfassen EEPROM und FLASH (und eFLASH), die beide mit Nachteilen behaftet sind. Gegenwärtig weist FLASH eine sehr kleine Bitzelle auf, erfordert jedoch zusätzlich zum Standard- CMOS Verfahren weitere Schritte, was die Herstellungskosten der Bitzelle erhöht und möglicherweise die Leistung oder Eigenschaften der hergestellten Vorrichtungen verändert. EEPROM ist mit Standard- CMOS Verfahren vergleichbar, weist jedoch eine vergleichsweise große Bitzellengröße auf, und ist deshalb nur für Speicher mit geringer Bitzahl geeignet.
Es soll eine nichtflüchtige Speicherbitzelle angegeben werden, die möglichst klein und mit geringem Fertigungsaufwand herstellbar ist. Des Weiteren sollen eine nichtflüchtige Speichervorrichtung und ein persistentes, maschinenlesbares Medium mit derartigen nichtflüchtigen Speicherzellen angegeben werden.
Zusammenfassung
Eine nichtflüchtige Speicherbitzelle zur Lösung der gestellten Aufgabe ist im Patentanspruch 1 angeben. Eine nichtflüchtige Speichervorrichtung zur Lösung der gestellten Aufgabe ist im Patentanspruch 37 angegeben. Ein persistentes, maschinenlesbares Medium zur Lösung der gestellten Aufgabe ist im Patentanspruch 40 angegeben.
Eine Bitzelle eines nichtflüchtigen Speichers („NVM“) umfasst einen Kondensator, einen asymmetrisch dotierten Kondensator, und eine Tunnelvorrichtung, die jeweils in elektrischisolierten aktiven Bereichen innerhalb eines Substrats angeordnet sind. Die drei Vorrichtungen sind mittels eines einzelnen Floating Gate elektrisch verbunden, das die drei aktiven Bereiche durchquert. Die Tunnelvorrichtung ist in einem nativen Bereich gebildet, um eine größere dynamische Spanne in Bezug auf die Spannung, die zum Hervorrufen des Tunneleffekts verwendet wird, zu erlauben. Die Tunnelvorrichtung wird dazu verwendet, die Vorrichtung zu löschen, wobei eine schnellere Seitenlöschung ermöglicht wird, und erlaubt somit schnelles Testen und Überprüfen der Funktionalität. Der asymmetrische Transistor, zusammen mit dem Kondensator, wird sowohl zum Programmieren als auch Auslesen des logischen Zustands des Floating Gate verwendet. Der Kondensator und das Floating Gate sind kapazitiv miteinander verbunden, wodurch der Bedarf nach einer separaten Auswahlvorrichtung zum Durchführen von Lese- und Schreibvorgängen entfällt.
Figurenliste

Figur (FIG.) 1A stellt eine Draufsicht einer NVM Bitzelle gemäß einer Ausführungsform dar.
1B ist eine Querschnittsansicht eines asymmetrischen Transistors der NVM Bitzelle entlang der X - Y Linie aus 1A, gemäß einer Ausführungsform.
1C ist eine Querschnittsansicht eines Kondensators der NVM Bitzelle entlang der Linie M - N aus 1A, gemäß einer Ausführungsform.
1D ist eine Querschnittsansicht einer FN (Fowler-Nordheim) Tunnelvorrichtung der NVM Bitzelle entlang der Q - R Linie aus 1A gemäß einer Ausführungsform.
1E ist eine Querschnittsansicht der NVM Bitzelle entlang der Linie J - K aus 1A gemäß einer Ausführungsform.
2 ist eine Querschnittsansicht einer alternative Bauweise für einen asymmetrischen Transistor einer NVM Bitzelle gemäß einer Ausführungsform.
3 ist eine Draufsicht einer alternativen Bauweise für die FN Tunnelvorrichtung der NVM Bitzelle gemäß einer Ausführungsform.
4A ist eine Draufsicht einer alternativen Bauweise für den Kondensator der NVM Bitzelle gemäß einer Ausführungsform.
4B ist eine Querschnittsansicht einer alternativen Bauweise für den Kondensator der NVM Bitzelle entlang der Linie C - D aus 4A gemäß einer Ausführungsform.
5A veranschaulicht einen geplanten Photolack zum Bilden einer p-Wanne in einem Substrat.
5B veranschaulicht einen resultierenden Photolack zum Bilden einer p-Wanne in einem Substrat im Verfahren.
6A veranschaulicht einen geplanten Photolack zum Bilden einer p-Wanne in einem Substrat gemäß einer Ausführungsform.
6B veranschaulicht einen resultierenden Photolack zum Bilden einer p-Wanne in einem Substrat gemäß einer Ausführungsform im Verfahren.
7A ist ein Schaubild, welches Diodendurchbruchspannungen einer FN Tunnelvorrichtung zeigt, die mithilfe mehrerer verschiedener p-Wannen Masken gebildet wurde, gemäß einer Ausführungsform.
7B ist ein Schaubild, welches Durchgreifspannungen als Funktion der Drain-Spannung für verschiedene Kanallängen eines Bitzellenkondensators gemäß einer Ausführungsform darstellt.
7C ist ein Schaubild, das den Schichtwiderstand als Funktion der Gate-Spannung für verschiedene Kanallängen eines Bitzellenkondensators in einem p-Wannen-dotierten Substrat gemäß einer Ausführungsform darstellt.
7D ist ein Schaubild, das den Schichtwiderstand als Funktion der Gate-Spannung für verschiedene Kanallängen eines Bitzellenkondensators in einem nativen Substrat gemäß einer Ausführungsform darstellt.
8A ist eine Draufsicht einer ersten metallischen Leitung und VIAs (Vertical Interconnect Access) für die NVM Bitzelle gemäß einer Ausführungsform.
8B ist eine Draufsicht einer zweiten metallischen Leitung und VIAs für die NVM Bitzelle gemäß einer Ausführungsform.
9 ist ein Ablaufdiagramm, welches die verschiedenen Vorgänge bei der Ausgestaltung und Herstellung einer integrierten Schaltung, welche die NVM Bitzelle umfasst, gemäß einer Ausführungsform darstellt.

Detaillierte Beschreibung
Die Ausführungsformen betreffen eine Bitzelle (oder Bit) eines nichtflüchtigen Speichers („NVM“) umfassend 3 Vorrichtungen: einen asymmetrischen Transistor, einen Kondensator, und eine Fowler-Nordheim (FN) Tunnelvorrichtung. Bei der Bitzelle sind die drei Vorrichtungen über ein einzelnes Floating Gate verknüpft. Bei einer Implementierung wird die Bitzelle mithilfe der FN Tunnelvorrichtung gelöscht, und wird mithilfe des asymmetrischen Transistors gelesen und programmiert. Welcher Vorgang zu welcher Zeit ausgeführt wird, wird auf Grundlage der Spannung an Source und Drain des asymmetrischen Transistors, auf Grundlage der Spannung auf dem aktiven Bereich der Tunnelvorrichtung, und auf Grundlage der Spannung auf dem aktiven Bereich, die als eine Platte des Kondensators fungiert, bestimmt.
Eine NVM Speichervorrichtung kann hergestellt werden und dabei eine Anzahl dieser Bitzellen (oder Bits) umfassen. In einer Ausführungsform weist der NVM-Speicher zwischen 12k und 512k Bits auf, und ist in der Lage, zuverlässig in Anwendungen eingesetzt zu werden, die eine Schreibzyklusdauer von etwa 1 bis 1000 Schreibvorgängen über der Lebenszeit der NVM Speichervorrichtung bevorzugen.
Die NVM Speichervorrichtung und dort verbauten NVM Bitzellen weisen gegenüber den existierenden NVM, FLASH und EEPROM-Lösungen Vorteile auf. Die NVM Speichervorrichtung weist eine höhere Bitzellendichte als das existierende EEPROM auf. Die NVM Speichervorrichtung erreicht eine höhere Bitzellendichte pro Flächeneinheit / Flächenvolumen als existierende NVM-Lösungen, indem keine separate Auswahlvorrichtung (z.B. Logik, Transistor) erforderlich ist um auszuwählen, welche Bits gelöscht oder gelesen werden sollen. An Stelle dessen bringt die NVM Speichervorrichtung Spannungen auf den asymmetrischen Transistor und den Kondensator auf, um auszuwählen, welche Bitzellen zu welchem Zeitpunkt in der NVM Speichervorrichtung gelesen und programmiert oder gelesen werden. Die NVM Speichervorrichtung vereinfacht ebenfalls Löschvorgänge und Tests, da sich die FN Tunnelvorrichtung jeder Bitzelle einen stromführenden Kontakt mit der FN Tunnelvorrichtung anderer Bitzellen auf der gleichen Reihe teilt. Dies trägt dazu bei, Bitzellenraum einzusparen, zusätzlich zu der Tatsache, dass das simultane Löschen aller Bitzellen, die sich den genannten Reihenkontakt teilen, erlaubt wird, was das Testen der NVM Speichervorrichtung im Hinblick auf ihre Funktionalität deutlich beschleunigt. Auf der Ebene einer einzelnen Bitzelle sind die Bitzellen der NVM Speichervorrichtung kleiner, also einzelne flächige EEPROM Bits und verwenden einen einfacheren Vorgang als ihn FLASH-Bits erforderlich machen. Der Einsatz von FN-Tunneln wird gegenüber BTBT, CHEI oder CHISEL aufgrund seines geringeren Strombedarfs bevorzugt. Um die Löschzeit abzusenken kann FN-Tunneln auf einer großen Bitzahl parallel ausgeführt werden. Beispielsweise kann mit FN-Tunneln ein vollständiges Array (zu Deutsch: Feld) von 512k in einem einzigen Vorgang gelöscht werden. Dies erlaubt ein schnelles und kostengünstiges Testen des Speicherarrays.
Die NVM Speichervorrichtung besitzt ebenfalls geringere Herstellungskosten als eine FLASH-Vorrichtung, weil sie unter Verwendung eines standardkomplementären Metalloxid-Halbleiter Logikherstellungsprozesses („Standard CMOS Logikprozess“) hergestellt werden kann, der aus dem Stand der Technik bestens bekannt ist. Somit erfordert die NVM-Speichervorrichtung gegenüber dem Standard CMOS Logikprozess bei der Herstellung einer FLASH-artigen Vorrichtung keine zusätzlichen Verfahrensschritte. Daher führen NVM Speichervorrichtungen im Ergebnis nicht zu einer Erhöhung der Herstellungskosten.
Allgemeiner Aufbau einer NVM-Bitzelle
Figur (FIG.) 1A veranschaulicht eine Draufsicht einer NVM-Bitzelle 100 gemäß einer Ausführungsform. Zu Veranschaulichungszwecken beziehen sich alle Beispiele auf einen Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) mit Floating Gate. Die Bitzelle 100 kann jedoch auch als P-Typ MOSFET implementiert werden. Die Bitzelle 100 umfasst ein Floating Gate 106, das drei separate Vorrichtungen durchquert, einen Kondensator 110, einen asymmetrischen Transistor (AT) 120, und eine Fowler-Nordheim (FN) Tunnelvorrichtung 130. Jede dieser Vorrichtungen weist einen separaten aktiven Bereich 114a, 114b, oder 114c eines Substrats auf, wobei der aktive Bereich einer einzelnen Vorrichtung mit ähnlichen Vorrichtungen anderer Bitzellen (nicht dargestellt) in einer NVM Speichervorrichtung geteilt werden kann. Die aktiven Bereiche 114a, 114b, und 114c sind gegeneinander mittels einer oder mehrerer nichtleitfähiger Bereiche isoliert. Nichtleitfähige Bereiche können mithilfe von flachen Grabenisolationen (STIs) oder anderen ähnlichen Mechanismen erhalten werden.
Im Allgemeinen ist das Floating Gate 106 eine leitfähige Materialschicht. Das Floating Gate 106 kann eine flächige Schicht sein, die auf der Oberseite des Substrats gebildet wird. Alternativ kann das Floating Gate 106 als Multigate Transistor wie etwa einem Fin Feldeffekttransistor (auch FinFET) (nicht dargestellt) implementiert sein. Der FinFET unterscheidet sich von einem normalen FET dahingehend, dass sich das Floating Gate um den leitenden Kanal zwischen Source und Drain legt, wodurch ein Aufbau geschaffen wird, der wie eine „Flosse“ aussieht. In der gleichen oder einer unterschiedlichen Ausführungsform, kann das Substrat, in dem die aktiven Bereiche ausgebildet sind, ein ultradünner Körper Silizium auf einem Isolator (UTB-SOI) sein mit einer Dicke von etwa 5nm. Eine solche Ausgestaltung verringert Kurztunneleffekte und unterdrückt Streuverluste, indem die Gate-Kapazität in naher Umgebung zu der Gesamtheit des Tunnels gehalten wird.
Aus einer Top-Down Perspektive sind die Vorrichtungen in Bezug auf das Floating Gate derart angeordnet, dass der asymmetrische Transistor (AT) 120 zwischen dem Kondensator 110 und der FN-Tunnelvorrichtung 130 positioniert ist. Bei einer NVM Speichervorrichtung erlaubt dies dem ersten aktiven Bereich 114a der FN-Vorrichtung 130 zwischen anderen FN Vorrichtungen anderen Bitzellen geteilt zu werden. Auf ähnliche Weise erlaubt dies auch dem dritten aktiven Bereich 114c des Kondensators 110, zwischen anderen Kondensatoren anderer Bitzellen geteilt zu werden. Dies erhöht die Bitzellendichte der NVM Speichervorrichtung.
In Bezug auf den AT 120, umfasst der zweite aktive Bereich 114b sowohl Source 102 als auch Drain 104 des AT. Source 102 und Drain 104 sind mittels eines Kanalbereichs 108 unterhalb dem Abschnitt des Floating Gate 106, das sich mit dem zweiten aktiven Bereich 114b überschneidet, voneinander getrennt. Der zweite aktive Bereich 114b umfasst eine unter dem Floating Gate 106 dotierende p-Wanne, und umfasst ebenfalls asymmetrische Dotierungen, die zwischen Source 102 und Drain 104 unterschiedlich sind. Die Dotierungen des AT und dessen Querschnittsstruktur werden untenstehend genauer in Bezug auf 1B erläutert.
Der Kondensator 110 ist durch zwei Platten definiert, wobei die erste Platte der dritte aktive Bereich 114c ist, und die zweite Platte der Abschnitt des Floating Gate 106 ist, der sich über den dritten aktiven Bereich 114c erstreckt. Je nach Implementierung kann der Kondensator 110 in einem nichtdotierten p-sub Bereich 116 (auch als nativer Bereich bezeichnet) gebildet sein, er kann auch in einem dotierten p-Wannen-Bereich gebildet sein oder er kann in einer flachen Wanne gebildet sein. In den Fällen, in denen der Kondensator 110 in einem nativen Bereich gebildet ist, werden Implantate, die zur Dotierung des Substrats in der übrigen Bitzelle verwendet werden, während eines Herstellungsprozesses mithilfe einer oder mehrerer Masken 116b blockiert, die den dritten aktiven Bereich 114c abdecken. Dies trägt dazu bei sicherzustellen, dass Ladungsbarrieren von anderen Dotierungen (wie etwa die p-Wannen Dotierung des AT 120) nicht in den dritten aktiven Bereich 114c vordringen. Die zur Herstellung des nativen Bereichs verwendeten Masken 116 werden untenstehend genauer in Bezug auf 7 erläutert. Die Dotierungen des Kondensators 110 und dessen Querschnittstruktur werden untenstehend in Bezug auf 1C genauer erläutert.
Ein nativer Bereich ist ein Abschnitt des Substrats oder Wafers, der im Auslieferungszustand des Herstellers vor der Aufbringung auf das Floating Gate nichtdotiert ist. Im Allgemeinen werden Wafer mit einer spezifischen Dichte an Ladungsträgern gekauft (zum Beispiel 10¹⁵ cc/cm³). Alle anderen Dotierungen, z.B. P-Wanne 118, N+ 102, 104, 162, N-LDD 152, 160, P-halo 156, P-LDD 264 verändern die Ladungsträgerdichte in diesem Bereich von der ursprünglichen Dichte des nativen Bereichs. In manchen Verfahren wird der native Bereich durch einen sehr niedrig-dotierten Bereich mit Ladungsträgerdichten kleiner gleich 10¹⁶ cc/cm³ ersetzt. Masken 116a und 116b werden zur Bildung von nativen Bereichen verwendet, und in der Praxis kann sich der Bereich des Substrats unterhalb der Maske seitlich oder horizontal erstrecken, um andere Bitzellen wie untenstehend näher erläutert abzugrenzen.
Das Ausmaß der Masken 116 bestimmt die Größe der nativen Bereiche. Da sich die Masken 116 über den Rand des ersten 114a und dritten 144c aktiven Bereichs erstreckt, gibt es Bereiche des Substrats, die native Bereiche sind, die nicht Teil des aktiven Bereichs sind (nicht separat ausgewiesen). Diese Bereiche werden als nicht-aktive native Bereiche oder Isolierungsbereiche bezeichnet. Der Abstand zwischen der Kante eines aktiven Bereichs, der ein aktiver Bereich ist wie etwa den ersten 114a und dritten 114c aktiven Bereichen, und der Kante der nicht-aktiven nativen Bereiche wie von der Maske 116a oder 116b definiert, dient dazu, die ersten 114a und dritten 114c aktiven Bereiche von dem dotierten zweiten aktiven Bereich 114b elektrisch zu isolieren. Diese Abstände sind in 1A als die Abstände A und B veranschaulicht, jeweils in Bezug auf den ersten 114a und dritten 114c aktiven Bereich. Die von diesen nicht-aktiven nativen Bereichen aufgebrachte elektrische Isolierung verbessert die Leistung der ersten 114a und dritten 114c aktiven Bereiche auf Kosten von zusätzlichem Substratraum, um diese Isolierung bereitzustellen. Die Leistung kann beispielsweise auf Grundlage der Spannungen gemessen werden, die an den ersten 114a und dritten 114c aktiven Bereichen angelegt werden können, ohne zu einem Diodenausfall zu führen. Zum Beispiel erlaubt eine erhöhte Isolierung (z.B. erhöhter nicht-aktiver Bereich Abstand A oder B) höhere Spannungen ohne einen Diodenausfall zu induzieren. Während der Herstellung kommt es zu einem Kompromiss zwischen der Größe aller nicht-aktiven, nativen Bereiche und der von der Vorrichtung erwünschten Leistung. In einer Ausführungsform besitzt der erste nicht-aktive native Bereich 114a einen größeren nicht-aktiven Bereichsumfang als der dritte aktive Bereich 114c, beispielsweise ist Abstand A länger als Abstand B.
In einer anderen Ausführungsform werden die FN Tunnelvorrichtung 130 und der Kondensator 110 in einer flachen Wanne gegensätzlicher Dotierungspolarität zur Wanne der Lesevorrichtung platziert. Eine flache Wanne ist eine Wanne, bei der die Tiefe dieser Wanne über der Tiefe des Isolationsdielektrikums liegt (typischerweise STI, zu Deutsch etwa flache Grabenisolation). Durch Ausbildung der Tiefe der flachen Wanne wie implantiert oberhalb der Tiefe der STI, wird das Implantat zu der STI wirksam selbstausgerichtet, da jeder in das STI implantierte Dotand in der STI verschlossen wird und keine Auswirkungen auf eine der Vorrichtungen hat. Die flache Wanne kann auf einer anderen Wanne implantiert werden so lange wie die Dotandenkonzentration der flachen Wanne deutlich höher liegt als die Wanne, die sie gegendotiert.
Die FN Tunnelvorrichtung 130 wird aus dem ersten aktiven Bereich 114a und dem Floating Gate 106 gebildet. Die FN Tunnelvorrichtung 130 ist in einem nativen Bereich des ersten aktiven Bereichs 114a gebildet. Wie bei dem Kondensator 110, erstreckt sich das Floating Gate 106 zumindest teilweise über den ersten aktiven Bereich 114a. Im Gegensatz dazu jedoch ist der Abschnitt des Floating Gate 106 über dem ersten aktiven Bereich 114a schmaler und kleiner in seiner Oberfläche als der Abschnitt des Floating Gate über dem dritten aktiven Bereich 114c. Folglich schließen Dotierungen in dem ersten aktiven Bereich 114 unterhalb dieses Abschnitts des Floating Gate 106 den ersten aktiven Bereich 114a an beiden Seiten des Floating Gate 106 elektrisch kurz. Dieser elektrische Kurzschluss erlaubt eine weite Spanne elektrischer Spannungen, die auf den ersten aktiven Bereich 114a aufzubringen sind, um einen FN-Tunneleffekt zu induzieren, und erlaubt es dem ersten aktiven Bereich 114a zwischen den FN Tunnelvorrichtungen anderer Bitzellen geteilt zu werden, wozu nicht mehr als ein einzelner elektrischer Kontakt verwendet wird. Die FN Tunnelvorrichtung 130 ist in einem nativen Bereich mithilfe einer Maske 116a gebildet, sowohl um sicherzustellen, dass ein elektrischer Kurzschluss zwischen den aktiven Bereichen auf beiden Seiten des Gate 106 entsteht, als auch um die Spannung zu erhöhen, die auf den aktiven Bereich 114a aufgebracht werden kann, ohne zu einem Auftreten eines Diodenausfalls zu führen. Die Querschnittstruktur der FN Tunnelvorrichtung 130 wird in Bezug auf 1D genauer erläutert.
Die Bitzelle 100 steht mit mindestens vier separaten elektrischen Kontakten in Beziehung, die eine(n) Spannung/Strom auf die Bitzelle 100 aufbringen können, wodurch der Spannungspegel sowie die Ladungsmenge an dem Floating Gate 106 beeinflusst wird. Source 102 ist mit einem ersten Kontakt elektrisch verbunden, Drain 104 ist mit einem zweiten Kontakt elektrisch verbunden, der Kondensator 110 ist mit einem dritten Kontakt elektrisch verbunden, und die FN Tunnelvorrichtung ist mit einem vierten Kontakt elektrisch verbunden. Der dritte Kontakt kann von einer Vielzahl an Kondensatoren einer Vielzahl von Bitzellen geteilt werden, und der vierte Kontakt kann zwischen einer Vielzahl von FN Tunnelvorrichtungen einer Vielzahl von Bitzellen geteilt werden. Diese Kontakte sind im Sinne einer deutlicheren Darstellung nicht separat ausgewiesen, und werden in Bezug auf die 9A und 9B genauer erläutert.
1E ist eine Querschnittsansicht der NVM Bitzelle gemäß einer Ausführungsform. 1E ist entlang der Linie J-K aus 1A aufgenommen, quer über alle drei aktiven Bereiche 114a bis 114c. Die aktiven Bereiche 114 werden durch einen oder mehrere nicht-leitfähige Bereiche 112 getrennt. Bei der Bitzelle 100 sind sowohl der Kondensator 110 als auch die FN Tunnelvorrichtung 130 in nativen Bereichen 132 gebildet. Die Verwendung eines nativen Bereichs 132 verringert die elektrische Kopplung durch das Substrat zwischen Vorrichtungen und Bitzellen. Aufgrund des Potentials für spätere Implantate in die nativen Bereiche 132 vorzudringen, wird die Bitzelle 100 mithilfe von einer oder mehreren Masken 116 ausgebildet, die sich über die Erstreckung der ersten 114a und dritten 114c aktiven Bereiche hinaus in die nichtleitfähigen Bereiche 112 erstrecken. Die Kante des dritten aktiven Bereichs 114c ist nicht gezeigt, da der dritte aktive Bereich 114c mit dem Kondensator (nicht dargestellt) einer anderen Bitzelle (nicht dargestellt) geteilt werden kann, wie untenstehend noch genauer erläutert werden wird. In manchen Ausführungsformen erstreckt sich der Abschnitt des Floating Gate über die FN Tunnelvorrichtung 130 hinaus auf den STI-Bereich 112.
Beispielhafter Aufbau und Betrieb des asymmetrischen Transistors
Der asymmetrische Transistor 120 weist unterschiedliche Dotierungen an Source 102 und Drain 104 auf, die es dem AT 120 erlauben, zusammen mit dem Kondensator 110 sowohl als Lesevorrichtung als auch als Programmiervorrichtung verwendet zu werden. 1B ist eine Querschnittsansicht eines asymmetrischen Transistors der NVM Bitzelle entlang der Linie X-Y aus 1A in dem zweiten aktiven Bereich 114b gemäß einer Ausführungsform. Das Floating Gate 106 sitzt auf dem Gate-Oxid 150 oben auf. Das Floating Gate 106 ist von einem oder mehreren Abstandstücken 158 umgeben. Die Abstandstücke können aus einem Oxid oder einen anderen nichtleitfähigen Material hergestellt sein. Das Gate-Oxid 150 liegt oben auf dem zweiten aktiven Bereich 114b auf. Die aktiven Bereiche können Siliziumsubstrat oder ein SOI-artiges (Silizium auf Isolator) Substrat sein.
Der zweite aktive Bereich ist dotiert, um eine P-Wanne 118 mit etwa 10¹⁷ Ladungsträgern (cc) pro Kubikzentimeter (cm³) unterhalb des Floating Gate 106 zu erzeugen. Source 102 und Drain 104 umgeben die P-Wanne 118, und jede ist an einen separaten elektrischen Kontakt angebracht (nicht dargestellt). Wenn angemessene Vorspannungen an Source 102 und Drain 104 angelegt werden (z.B. wenn der AT 102 eingeschaltet wird), wird ein Kanal 108 von Ladungsträgern nahe der Oberfläche der P-Wanne 118 unter dem Floating Gate 106 gebildet. Der Ladungsträgerfluss wird von mehreren Faktoren bestimmt, z.B. den Spannungen an Source 102 und Drain 104, der Anzahl an Ladungsträgern (z.B. Elektronen, Defektelektronen) an dem Floating Gate 106, der Spannung am Kondensator 110, der Dotierung von Source 102 und Drain 104, der Dotierung der P-Wanne 118, der Dicke des Gate-Oxids 150, und anderen Eigenschaften der Bitzelle 100 wie etwa den Abmessungen der verschiedenen Bauteile und den verwendeten Materialien.
Wie oben bereits angeführt ist der Transistor 120 asymmetrisch derart, dass Source 102 und Drain 104 voneinander verschiedene Dotierungen (oder Implantate) von Ladungsträgern haben. Es gibt jedoch auch Gemeinsamkeiten zwischen den Dotierungen. Sowohl Source 102 als auch Drain 104 beinhalten N+-Dotierungen, mit etwa 1020 cc/cm3, wobei sich die N+-Dotierungen zumindest ein Stück weit unter die Abstandsstücke 158 erstrecken. Bezüglich der Unterschiede zwischen den Dotierungen betrifft die in den 1A bis 1E veranschaulichte Ausführungsform eine Hybrid 1,8V/5V Bitzelle. Dies bedeutet, dass manche Vorrichtungen in dem Verfahren ein Gate-Oxid mit einer angemessenen Dicke zwischen dem Floating Gate und dem Substrat aufweisen, um einen 1,8V-Betrieb zu unterstützen, wohingegen andere Vorrichtungen ein Gate-Oxid einer geeigneten Dicke zwischen dem Floating Gate und dem Substrat aufweisen, um einen 5V-Betrieb zu unterstützen. Die 1,8V-Vorrichtungen und 5V-Vorrichtungen verwenden ebenfalls unterschiedliche LDD Implantate. Der AT 120 setzt speziell das Gate-Oxid aus einer 5V-Implementierung ein, um eine ausreichende Gate-Oxid-Dichte zu besitzen, um die gewünschte Halteladung am Floating Gate zu unterstützen. Im Allgemeinen sind Gate-Oxide so dünn dass ein direktes Tunneln auftreten kann, was eine inakzeptablen Gate-Leckage verursacht.
Um diese Asymmetrie zu implementieren, umfasst Source 102 ein 1,8V-NMOS Implantat. Das 1,8V NMOS Implantat beinhaltet typischerweise zwei Implantate, entweder ein leicht-dotiertes Drain (LDD) Implantat oder ein Source-Drain Erweiterungs-(S/D) Implantat, und ein Halo-Implantat. Das LDD- und S/D-Erweiterungs-Implantat sind das gleiche Implantat, wobei das Implantat LDD-Implantat genannt wird, wenn die Ladungsträgerkonzentration 10¹⁹ cc/cm³ ist, wohingegen wenn die Ladungsträgerkonzentration 10¹⁸ cc/cm³ ist, es stattdessen als S/D-Erweiterungs-Implantat bezeichnet wird, weil die Ladungsträgerkonzentration ähnlich den Source- 102 und Drain-104 Bereichen ist. Das Halo-Implantat weist typischerweise die gegengerichtete Polarität des LDD- oder S/D-Erweiterungs-Implantats auf. Das Halo-Implantat weist typischerweise eine Ladungsträgerkonzentration von 10¹⁸ cc/cm³ auf und wird mit einer höheren Energie und leicht abgewinkelt implantiert, so dass es einen „Halo“ um die Source- 102 und Drain- 104 Bereiche innerhalb des Substrats bildet. Das kombinierte N-LDD (oder N-S/D-Erweiterungs-) und P-Halo-Implantat stellt eine hochdotierte Anbindung dar, die eine verbesserte CHEI oder CHISEL Injektion (untenstehend genauer erläutert) erlaubt. Der Drain-Bereich 104 beinhaltet ein 5V N-LDD Implantat. Das 5V N-LDD Implantat ist dazu ausgelegt, eine höhere Spannung zu tragen als die 1,8V-Anbindung. Das 5V-LDD Implantat besitzt eine Ladungsträgerkonzentration von 10¹⁹ cc/cm³, und wird entweder bei einer höheren Energie und einem höheren Winkel implantiert oder wird mit einem Erwärmungsschritt aufgebracht, um die Anbindung zu begradigen, wodurch höhere Spannungen ermöglicht werden. Das 5V N-LDD Implantat erstreckt sich unter das Floating Gate innerhalb des zweiten aktiven Bereichs weit mehr als das 1,8V LDD (oder S/D) Implantat. Obgleich sich die dargestellte Ausführungsform auf eine 1,8V/5V Bitzelle bezieht, beinhalten andere übliche Spannungskombinationen: 1,8V/3,3V, 1,2V/2,5V, 1,2V/3,3V, 1V/2,5V, 1V/3,3V und viele andere. Die oben beschriebene Idee der Ausgestaltung und Mischung von Gate-Oxiddicken, Implantatarten und Implantierungstechniken, um es dem AT 120 zu erlauben, mit verschiedenen Spannungen an Source 102 und Drain 104 betrieben zu werden, können in vielen anderen Arten von Bitzellen verwendet werden, bei denen ein asymmetrischen Transistor (AT) eingesetzt wird.
Die verschiedenen Implantate an Source 102 und Drain 104 beeinträchtigen die Schwellenspannung V_T des AT 120 derart, dass der AT 120 ein unterschiedliches Betriebsverhalten unter Vor- und Rück- Vorspannungen besitzt. Dies erlaubt es dem AT 120 sowohl als Lesevorrichtung und als Programmiervorrichtung verwendet zu werden, ohne das eine separate Auswahlvorrichtung (z.B. ein weiterer Transistor) benötigt wird. Der Betrieb des AT 120 zusammen mit dem Rest der Bitzelle 100 wird untenstehend erläutert.
Andere Implementierungen eines AT 120 können andere Dotierungen an Source und Drain aufweisen. Zum Beispiel ist 2 eine Querschnittsansicht einer alternativen Konstruktion für einen AT 220 einer NVM Bitzelle 200 gemäß einer Ausführungsform. Wie bei Source 102 des AT 120 beinhaltet Source 202 des AT 220 ein 1,8V N-LDD Implantat 252 und ein 1,8V P-Halo Implantat 254. Ferner umfasst Source 202 ebenfalls ein 5V P-LDD Implantat 264. Drain 204 ist Drain 104 ähnlich und beinhaltet ein 5V N-LDD Implantat 260. Der AT 220 ist in einer P-Wanne 218 gebildet und besitzt einen Kanalbereich 208. In noch einer anderen Implementierung kann eine funktionsfähige, jedoch weniger effiziente NVM Bitzelle mithilfe einer symmetrischen Dotierung an Source und Drain des Transistors konstruiert werden. Aufgrund der Symmetrie dieser Dotierung kann dieser Transistor nicht als „asymmetrischer Transistor“ bezeichnet werden, würde jedoch all die gleichen Funktionen ausführen, die in der vorliegenden Schrift angegeben sind.
Andere Implementierungen des AT 120 verändern die P-Wanne 118. In manchen Fällen kann die Bitzelle effizienter arbeiten, falls die P-Wanne 118 eine höhere Dotierungskonzentration aufweist. Die P-Wannen Dotierungskonzentration kann erhöht werden, indem zusätzliche und/oder unterschiedliche P-Implantate hinzugefügt werden, die normalerweise in 5V NMOS-Vorrichtungen nicht verwendet werden. Zum Beispiel kann die P-Wanne dotiert werden, um sowohl ein 5V- als auch eine 1,8V- P-Implantat zu beinhalten. Als weiteres Beispiel kann die P-Wanne mithilfe eines 1,8V-Implantats anstelle eines wie oben beschriebenen 5V-Implantats ausgebildet sein. Als weiteres Beispiel kann ein Abschnitt der P-Wanne 118 mithilfe eines 1,8V-Impantats ausgebildet sein, und ein anderer Abschnitt der P-Wanne 118 kann mit einem 5V-Implantat ausgebildet sein. Als weiteres Beispiel kann die P-Wanne ein V_T-Anpassungs-Implantat beinhalten.
Beispielhafter Aufbau und Betrieb der FN-Tunnelvorrichtung über die gesamte Kanallänge L des ersten aktiven Bereichs 114a unter dem Floating Gate 106. In diesem Fall wird der Kurzschluss unter dem Floating Gate 106 beendet und der FN Tunneleffekt wird verhindert.
Ein Überlappen des 5V N-LDD Implantats unterhalb des Floating Gate 106 verzögert das Wachstum des Verarmungsbereichs zu höheren Spannungen indem einfach mehr Ladungsträger in der zu verarmenden Region vorhanden sind, wodurch ein größerer zu nutzender Spannungsbereich bereitgestellt wird, um den FN Tunneleffekt zu bewirken. Das Ausbilden der FN Tunnelvorrichtung 130 in einem nativen Bereich verbessert diesen Effekt, indem vergleichsweise wenige gegendotierte Ladungsträger (z.B. Defektelektronen) bereitgestellt werden, die andernfalls das N-LDD Implantat 160 Überlappen beeinträchtigen würden und das Wachstum des Verarmungsbereichs beschleunigen und einen FN Tunneleffekt verhindern.
Um den FN Tunneleffekt bei hohen Spannungen weiter zu erleichtern, ist die FN Tunnelvorrichtung 130 dazu konfiguriert, über dem ersten aktiven Bereich 114a mit einem engen Kanal (Länge L) ein schmales Floating Gate 106 zu haben. Falls das Floating Gate 106 breiter ist (z.B. wenn die Kanallänge L erhöht wird), schaltet der FN Tunneleffekt bei niedrigeren Spannungen ab (z.B. unterhalb von 14V). Da die FN Tunnelvorrichtung dazu konfiguriert ist, bei höheren Spannungen zu arbeiten als der Kondensator 110, kann der native Bereich 132a um den Abschnitt des nativen Bereichs 132a unter dem Floating Gate dazu konfiguriert sein, in Bezug auf die Oberfläche größer als der Kondensator zu sein. Je größer der Einschluss des native Bereich 132a um oder zumindest teilweise um das Floating Gate herum (in einer Top-Down Ansicht) ist, desto höher der Diodenausfall dieser Anbindung.
3 ist eine Draufsicht einer alternativen Konstruktion für die FN Tunnelvorrichtung 330, bei der ein Kurschließen der FN Tunnelvorrichtung 330 nicht durchführbar ist. In manchen Implementierungen ist es nicht durchführbar, die FN Tunnelvorrichtung in dem ersten aktiven Bereich unter dem Floating Gate kurzzuschließen, wie es in der in der 1D veranschaulichten Implementierung getan wird. Dies stellt ein Problem in Implementierungen dar, bei denen das höchste Spannungsimplantat in jeder Vorrichtung in der Bitzelle 2,5V ist. Dies kann bei bestimmten Implantationsverfahren der Fall sein, zum Beispiel Verfahren, bei denen das 2,5V N-LDD Implantat nicht mit ausreichender Reichweite unter das Floating Gate implantiert werden kann, um mit sich selbst zu überlappen. Nichtsdestotrotz kann eine funktionsfähige NVM Bitzelle konstruiert werden, wie in der vorliegenden Schrift in Bezugnahme auf 3 erläutert.
Bei der Implementierung aus 3 besitzt der Abschnitt des Floating Gate 306 über dem ersten aktiven Bereich 314a einen erweiterten Umfang im Vergleich zu der in 1A veranschaulichten FN Tunnelvorrichtung 130. Der Umfang der Floating Gate 306 entspricht zwei Mal der Länge 306b plus zwei Mal der Länge 306a plus zwei Mal der Länge 306c minus der Länge 306d. Andere Umfänge für das Floating Gate 306 der FN Tunnelvorrichtung 330 vergrößert die Fläche unterhalb des Floating Gate 306, wo Implantate wie etwa ein 2,5V N-LDD Implantat eindringen. Dieses erlaubt einen größeren Überlappungsbereich zwischen dem LDD Implantat in dem ersten aktiven Bereich 314a in einer Richtung senkrecht zur Linie Q-R. Dies erlaubt es dem ersten aktiven Bereich 114a unter einer Anzahl von FN Tunnelvorrichtungen einer Anzahl von Bitzellen in einer NVM Speichervorrichtung geteilt zu werden, auch wenn das LDD unter dem Gate nicht kurzschließt.
Beispielhafter Aufbau und Betrieb des Kondensators
1C ist eine Querschnittsansicht eines Kondensators der NVM Bitzelle gemäß einer Ausführungsform. 1C ist aufgenommen entlang der Achse M/N aus 1A in dem dritten aktiven Bereich 114c. Der Abschnitt des Kondensators 110 über dem dritten aktiven Bereich 114c ist der Gleiche wie in den 1B und 1D entlang dieses Querschnitts, abgesehen von der Breite des Floating Gate 106. Innerhalb des dritten aktiven Bereichs 114c unterscheiden sich die Vorrichtungen im Hinblick auf ihre Größe und Dotierung. Der dritte aktive Bereich 114c umfasst ein N+-Implantat 162, dass sich halbwegs unterhalb des Abstandsstücks 158 auf allen Seiten erstreckt. Der dritte aktive Bereich 114c beinhaltet ebenfalls ein 5V N-LDD Implantat 160, das sich halbwegs oder ganz bis unter das Floating Gate 106 auf allen Seiten erstreckt, abgesehen von den Stellen, an denen das Floating Gate dazu verwendet wird, den Kondensator mit der Lesevorrichtung zu verbinden.
Die Kapazität des Kondensators 110 zwischen dem Floating Gate 106 und dem dritten aktiven Bereich 114c wird durch das Ausmaß des Überlappens zwischen dem Floating Gate 106 und dem dritten aktiven Bereich 114c bestimmt. Der Abschnitt des Floating Gate 106, der sich über den dritten aktiven Bereich 114c erstreckt, ist derart geformt, dass Dotierungen von Ladungsträgern in dem dritten aktiven Bereich 114c in der Lage sind, unter diesen Abschnitt des Floating Gate 106 einzudringen. Die Vergrößerung der Größe des Floating Gate über dem dritten aktiven Bereich 114c ohne auch das Ausmaß des 5V LDD-Implantats 160 zu erhöhen führt zu keiner messbaren Erhöhung der kapazitiven Kopplung. Deshalb, um die Bitzellengröße zu verringern, sind das Implantat 160 und das Floating Gate 106 dazu konfiguriert sicherzustellen, dass sich das LDD-Implantat 160 unter dem Floating Gate 106 so viel wie möglich erstreckt, falls nicht sogar ganz bis unter die Gesamtheit des Floating Gate 106. Idealerweise verschmelzen die LDDs unter dem Gate.
Wie oben eingeführt kann der dritte aktive Bereich 114c als nativer Bereich 132b oder als P-Wannen Bereich ausgebildet sein. Wenn eine positive Spannung auf den dritten Bereich 114c aufgebracht wird, wird ein Verarmungsbereich in dem dritten aktiven Bereich 114c gebildet, der in seiner Größe zunimmt, wie die Spannung erhöht wird. Falls der Verarmungsbereich die Oberfläche des Substrats erreicht, ist dieser Abschnitt des Kondensators aufgrund des Mangels an Ladungsträgern in dem Verarmungsbereich nicht mehr kapazitiv an das Floating Gate 106 gekoppelt. Somit gibt es eine Beschränkung dahingehend, wie hoch die Spannung im dritten aktiven Bereich 114c gezogen werden kann, bevor die kapazitive Kopplung aufgrund der Verarmung abfällt. Dies wiederum stellt eine Beschränkung dahingehend dar, wie hoch das Floating Gate 106 spannungsmäßig kapazitiv von einer angelegten Spannung gekoppelt werden kann.
Das Ausbilden des Kondensators 110 in einem nativen Bereich erlaubt vorteilhafterweise größere kapazitive Oberflächen, weil der native Bereich einen Mangel an gegendotierten Ladungsträgern aufweist. Wie bei der oben beschriebenen FN-Tunnelvorrichtung 130 verhindert das Vorhandensein von weniger gegendotierten Ladungsträgern das Wachstum des Verarmungsbereichs unter einer aufgebrachten Spannung. Somit kann der Abschnitt des Floating Gate über dem dritten aktiven Bereich 114c vergleichsweise groß sein und gleichzeitig immer noch eine funktionstüchtige kapazitive Kopplung bei hohen Spannungen bereitstellen. Im Gegensatz dazu stellt das Ausbilden des Kondensators in einem P-Wannen-Bereich eine große Anzahl an gegendotierten Ladungsträgern bereit, um das Wachstum des Verarmungsbereichs bei vorhandener aufgebrachter Spannung zu beschleunigen. Um einen gleichwertig funktionellen Kondensator zu bilden, ist das Floating Gate im Allgemeinen im Hinblick auf seine Breite verkleinert verglichen zu dessen Gegenstück in Form des nativen Bereichs um sicherzustellen, dass zusätzliche 5V N-LDD Ladungsträger bis ganz unter das verengte Floating Gate 106 implantiert werden können, um den P-Wannen Gegen-Dotanden entgegenzuwirken.
Die 4A und 4B veranschaulichen eine Implementierung einer Bitzelle 400, bei welcher der Kondensator 410 in einem P-Wannenbereich 418 gebildet ist, denn in einem nativen Bereich. 4A ist eine Draufsicht der Bitzelle 400. Um den zusätzlichen Gegendotanden (z.B. Defektelektronen) in der P-Wanne 418 entgegenzuwirken, die das Wachstum des Verarmungsbereichs beschleunigen, ist der Abschnitt des Floating Gate 406 über dem dritten aktiven Bereich dazu konfiguriert, unterhalb einer gewissen Breite zu liegen, derart dass die Elektronen des 5V N-LDD Implantats bis ganz unter diesen Bereich des Floating Gate 406 eindringen. Dies wirkt dem Vorhandensein der zusätzlichen Defektelektronen unter einer angelegten Spannung entgegen, und hält die kapazitive Kopplung auch bei hohen aufgebrachten Spannungen (z.B. im Bereich von 7 bis 10V) bei. Zum Beispiel kann das Floating Gate 406 eine äußere Breite 406a und Länge 406b besitzen, mit einer Lücke der Breite 406c und Länge 406d.
Damit der Kondensator 410 die gleiche Oberfläche (und somit Kapazität) wie Kondensator 110 besitzt, sollte der aktive Bereich 414c größer sein als der aktive Bereich 114c. Die Ausführungsform aus 4A stellt einen Kompromiss gegenüber der Implementierung aus 1A dar. In diesem Fall ist der Kondensator 410 nicht in einem nativen Bereich ausgebildet, was Platz einspart, da keine elektrische Isolierung eines nicht-aktiven nativen Bereichs vorhanden ist, die Platz „verbraucht“. Jedoch wird dieser Platzersparnis durch die erhöhte vertikale Ausdehnung des Kondensators 410 entlang der C/D-Achse entgegengewirkt, was zu einem zusätzlichen Platzbedarf im Vergleich zu seinem Gegenstück aus 1A führt.
4B ist eine Querschnittsansicht der Bitzelle 400 entlang der Linie C bis XXX gemäß einer Ausführungsform. Die Maske 416 wird während des Herstellungsverfahrens dazu verwendet, Dotierstoffe davon abzuhalten, in den nativen Bereich 432 der FN Tunnelvorrichtung 430 zu implantieren. Insbesondere abwesend ist eine separate Blockade in der Maske 416 für den Kondensator 410, da in dieser Implementierung der Kondensator 410 stattdessen in der P-Wanne 48 gebildet ist. Das Ausbilden des Kondensators 410 in einem P-Wannenbereich ist vorteilhaft, unter anderem weil der Abstand zwischen den zweiten 414b und dritten 414c aktiven Bereichen im Vergleich zum Abstand zwischen dem zweiten 114b und dritten 114a aktiven Bereich der Bitzelle 100 verkleinert werden kann, was zu einer deutlichen Platzeinsparung in einer NVM Speichervorrichtung führt. Dieser Unterschied der Abstände ist in den 1 und 4 nicht ausdrücklich veranschaulicht. Dagegen sind der zweite 114b und dritte 114c aktive Bereiche einen kleinen minimalen Abstand beabstandet (nicht ausgewiesen), wo der Kondensator 110 in einem nativen Bereich gebildet ist.
Die Platzierung des nativen Bereichs variiert während der Herstellung aufgrund von Fehlausrichtungen der Maske und Abweichungen im Hinblick auf die Widerstandsöffnungsgröße. Eine minimale nativ-Bereich-Kapselung des Kondensators besitzt eine große Minimalgröße weil die zusätzliche Größe die minimale Kapselung auch in Fällen mit schlechtesten Fehlausrichtungen oder Öffnungsgrößenabweichungen sicherstellt. In ähnlicher Weise besitzt auch das P-Wannen-Implantat eine minimale Einkapselung des aktiven Bereichs der Lesevorrichtung, um sicherzustellen, dass die Vorrichtung korrekt dotiert ist. Falls die P-Wannen Widerstandswand zu nahe an der Lesevorrichtung liegt, können Ladungsträger, kann es zu Ladungsträgern, die durch den Proximity-Effekt implantiert werden, kommen.
Metallleitungen und Metallkontaktteilung unter Bitzellen
Die 8A und 8B stellen Metallleitungen und Metallkontakte einer NVM Speichervorrichtung 800 dar, welche die einzelnen Vorrichtungen (z.B. den AT, Kondensator, FN-Tunnelvorrichtung) der NVM Bitzellen mit Stromquellen verbinden. Die Vorrichtungen beispielhafter Bitzellen sind zum besseren Verständnis dahingehend, wie sich die verschiedenen Metallleitungen und Metallkontakte überschneiden, gezeigt. In beiden 8A und 8B sind zwei ganze Bitzellen gezeigt: eine erste Bitzelle mit einem Kondensator 810a, AT 820a, und der FN Tunnelvorrichtung 830a, und eine zweite Bitzelle mit einem Kondensator 810d, AT 820d, und FN Tunnelvorrichtung 830d. Abschnitte anderer Bitzellen in der NVM Speichervorrichtung sind ebenfalls dargestellt, umfassend die FN Tunnelvorrichtungen 830b und 830c, von denen jede mit unterschiedlichen Bitzellen assoziiert ist, und Kondensatoren 810e und 810f, von denen ebenfalls jeder mit unterschiedlichen Bitzellen assoziiert ist. Die horizontalen Metallleitungen 884 und 890 und die vertikalen Metallleitungen 886 sind lediglich teilweise in den 8A und 8B gezeigt. Die teilweise dargestellten Bitzellen und Metallleitungen sind zum Zwecke der Klarheit dahingehend gezeigt, auf welche Art und Weise eine Vielzahl von Bitzellen in einer NVM Speichervorrichtung angeordnet werden kann. Es wird angenommen, dass eine NVM Speichervorrichtung in der Praxis viele volle Bitzellen pro Reihe und Spalte beinhalten wird, und dass die Metallleitungen, die auf diesen Bitzellen liegen, sich zumindest bis zum Ende einer Spalte oder Reihe von Bitzellen erstrecken.
Wie oben bereits erläutert weist jede NVM Bitzelle mindestens vier elektrische Kontakte auf: einen für Source des AT, einen für Drain des AT, einen für die FN Tunnelvorrichtung, und eine für den Kondensator. In einer NVM Speichervorrichtung sind Bitzellen in Reihen und Spalten angeordnet. Eine Anordnung in Reihen und Spalten erlaubt eine Auswahl einzelner Bitzellen zum Lesen und Schreiben. Eine Löschung erfolgt reihenweise.
Die Sources der Vielzahl von Bitzellen entlang einer einzelnen Reihe teilen sich eine gemeinsame Stromquelle, wobei jede Stromquelle mit den Bitzellen durch einen separaten Metallkontakt verbunden ist. In 8A sind die Metallleitungen 884 elektrisch an einzelne Sources mithilfe der Metallkontakte 882 verbunden. Beispielsweise, entlang einer einzelnen Reihe, verbindet die Metallleitung 884a den AT 820a und AT 820d mit Metallkontakten 882a und 882b.
Entlang anderer Reihen verbinden die Schichten 884b und 884c den nicht-dargestellten AT mit einem Metallkontakt wie etwa dem Metallkontakt 882c.
Die Drains der Vielzahl von Bitzellen entlang einer einzelnen Spalte teilen sich eine gemeinsame Stromquelle, wobei jeder Drain mit der Stromquelle durch einen separaten Metallkontakt verbunden ist. In 8A verbinden die Metallkontakte 882d und 882e jeweils den AT 820a und den AT 820d mit separaten Metallleitungen in 8B. 8B veranschaulicht diese Metallleitungen 886, wobei Metallleitung 886a mit dem Metallkontakt 882d verbunden ist, und wobei Metallleitung 886b mit Metallkontakt 882e verbunden ist. Die Metallleitungen aus den 8A und 8B liegen auf verschiedenen vertikalen Ebenen. 8A stellt eine vergleichsweise niedrigere Ebene mit den Metallleitungen 884 und den Kontakten 882 dar, und 8B stellt die vertikale Ebene über der Ebene aus 8A dar. Die Metallkontakte 882d und 882e sind jeweils mit den Metallleitungen 886a und 886b der oberen Ebene unter Verwendung einer Silizium Durchkontaktierung verbunden, wie etwa einer vertikalen elektrischen Verbindung oder VIA oder einem anderen ähnlichen elektrischen Verbindungsmechanismus.
Eine dritte Metallschicht 889 verbindet die Sources der ATs 820a und 820d durch VIAs. Diese Metallschicht 889 erhöht die Metallbreite so dass die Bitzelle in der Lage ist, sehr hohe Ströme zu leiten, die beispielsweise dann aufgebracht werden, wenn viele Bits parallel programmiert werden.
Die Kondensatoren der Vielzahl von Bitzellen entlang einer einzelnen Reihe teilen sich eine gemeinsame Stromquelle. Zur Verdeutlichung sind der Kondensator, die FN Tunnelvorrichtung und Source Reihen voneinander verschieden, so dass jede gegebene Reihe mit einer Vielzahl von Bitzellen jedoch nur einer Art von Vorrichtung von diesen Bitzellen assoziiert ist (z.B. entweder Kondensatoren, FN Tunnelvorrichtungen oder AT Sources). Gegenüber Drain und Source teilen sich die Kondensatoren einer Reihe jedoch Metallkontakte. Somit teilt sich jeder Kondensator jeder Bitzelle der Reihe seine Metallkontakte mit den anderen Kondensatoren dieser Reihe. Insbesondere die dritten aktiven Bereiche der Bitzellen der Reihe teilen sich Metallkontakte. Dies ist möglich, weil der dritte aktive Bereich selbst von den Bitzellen der Reihe geteilt wird. Somit teilen sich alle Bitzellen der Reihe eine Kondensatorplatte des Kondensators. Da die andere Platte des Kondensators das Floating Gate darstellt, ist die andere Platte für jede Bitzelle einzigartig.
Die Metallkontakte für den dritten aktiven Bereich einer Reihe sind in den 8A und 8B nicht dargestellt, weil sie in der beispielhaften Ausführungsform der 8A und 8B an einem oder beiden Enden der Reihe von Bitzellen angeordnet sind. Falls die Metallkontakte an beiden Enden der Reihe angeordnet sind, erstreckt sich die Metallleitung 884c über die Kondensatoren der Reihe und verbindet die Metallkontakte an beiden Enden. Es kann nicht mehr als einen einzigen Metallkontakt für die Kondensatoren einer Reihe geben. Jedoch können auf Grundlage der Ausgestaltung der NVM Speichervorrichtung mehr Metallkontakte verwendet werden. Zum Beispiel können zwei Metallkontakte an beiden Enden der Reihe verwendet werden, um eine konsistente Verbindung sicherzustellen, und zusätzliche Metallkontakte können zwischen ganzzahligen Vielfachen (größer eins) von Bitzellen gesetzt werden, um eine noch konsistentere Verbindung sicherzustellen.
Die FN Tunnelvorrichtungen der Vielzahl von Bitzellen entlang einer einzelnen Reihe teilen sich eine gemeinsame Stromquelle, und wie die Kondensatoren teilen sich die FN Tunnelvorrichtungen auch einen Metallkontakt. Somit teilt sich jede FN Tunnelvorrichtung jeder Bitzelle einer Reihe ihre Metallkontakte mit den anderen FN Tunnelvorrichtungen dieser Reihe. Insbesondere teilen sich die ersten aktiven Bereiche der Bitzellen der Reihe Metallkontakte. Dies ist möglich, weil die ersten aktiven Bereiche der Bitzelle selbst zwischen den Bitzellen der Reihe geteilt werden. In den 8A und 8B ist kein Metallkontakt für die FN Tunnelvorrichtungen gezeigt, weil die Metallkontakte im Allgemeinen an einem oder beiden Enden einer Reihe platziert werden, und somit außerhalb des Zeichnungsbereichs liegen. Die Metallkontakte können ebenfalls zwischen ganzzahlige Vielfache (größer eins) von Bitzellen platziert werden, um eine konsistente elektrische Verbindung zwischen Bitzellen einer Reihe sicherzustellen. Die Metallleitung 890 verbindet die Metallkontakte der Reihe.
In Implementierungen, bei denen das Floating Gate den ersten aktiven Bereich vollständig bedeckt, ist die Dotierung des ersten aktiven Bereichs derart konfiguriert, dass es zu einem Kurzschluss unterhalb der Floating Gate für alle Betriebsspannungen kommt (z.B. während des Löschens und nicht während des Löschens). Folglich tragen alle Abschnitte des ersten aktiven Bereichs (z.B. quer über alle Bitzellen in einer Reihe) die gleiche Spannung. In Implementierungen, in denen das Floating Gate den ersten aktiven Bereich nicht vollständig bedeckt, wird es zumindest ein ununterbrochenes Wegstück für Strom geben, hin zu der FN Tunnelvorrichtung der Reihe zu fließen, um eine konsistente elektrische Verbindung sicherzustellen.
Betrieb einer NVM Bitzelle
Der Aufbau der Bitzelle 100 erlaubt eine genaue Steuerung dahingehend, wie die Bitzelle 100 betrieben wird. Die Bitzelle 100 nutzt den FN Tunneleffekt der FN Tunnelvorrichtung 130 aus, um das Floating Gate zu löschen, und verwendet CHEI (Channel Hot Electron Injection) oder CHISEL (Channel Initiated Secondary Electron Injection) an dem AT 120, um das Floating Gate zu programmieren. In einer PMOS Implementierung kann stattdessen IHEI (Impact Ionized Hot Election Injection) verwendet werden, um das Floating Gate zu programmieren. Die Bitzelle wird durch Aktivieren des AT 120 gelesen. Die nachfolgende Beschreibung erläutert den Betrieb einer N-Bitzelle 100 unter Verwendung von CHISEL-Programmierung. Jedoch trifft das gleiche Prinzip gleichermaßen auf N-Typ CHEI oder P-Typ Bitzellen IHEI Implementierungen zu.
Einer von vielen Vorteilen der Bitzelle 100 besteht darin, dass da der Kondensator 110 sowohl von Drain 102 als auch von Source 104 entkoppelt ist, der Kondensator 110 dazu verwendet werden kann, die Spannung auf dem Floating Gate 106 anzupassen, ohne die Spannungen an Source 102 und Drain 104 zu beeinträchtigen. Aufgrund der Kapazität zwischen Floating Gate 106 und dem dritten aktiven Bereich 114c, wird die Floating Gate 106-Spannung ein Teil jeder Spannung sein, die an dem dritten aktiven Bereich 114c angelegt wird. Falls es beispielweise eine 50-prozentige kapazitive Kopplung zwischen dem Floating Gate 106 und dem dritten aktiven Bereich 114c gibt, dann wird die Floating Gate 106-Spannung wird um 50 % der auf den dritten aktiven Bereich 114c aufgebrachten Spannungsänderung gekoppelt (d.h. das bedeutet an dem Metallkontakt elektrisch mit dem dritten aktiven Bereich 114c verbunden). Die Fähigkeit, das Floating Gate unter Vorspannung zu setzen ohne Source 102 oder Drain 104 zu beeinträchtigen, verbessert die Leseeffizienz und CHISEL / CHEI / IHEI Vorgänge, und verbessert die Steuerung bei FN Vorgängen.

Die unten dargestellte Tabelle 1 veranschaulicht Lese-, Schreib-, und Löschvorgänge für eine beispielhafte N-Bitzellen Ausführungsform. Tabelle 1: Vorgänge der Bitzelle 100

Vorgänge	FN Tunnel vorrichtung	Drain	Source	Kondensator	Anmerkungen/ Transportmechanismus
Löschen	14 V	0V	0V	0V	Entferne e- von dem Floating Gate
Programmieren	Vorladung	2V	7V	9V	Wenn Drain bei 2 V ist, füge e- zu Floating Gate hinzu (CHISEL), wenn Drain bei 7 V ist, kein Ladungstransfer
		oder
	0V
		7 V
Lesen	0V	1,8V	0V	3V

Um das Floating Gate 106 zu löschen, wird der erste aktive Bereich 114a auf eine hohe positive Spannung (z.B. 14V) gesetzt. Diese große positive Spannung ist ausreichend, um Elektronen (e-) dazu zu veranlassen, von dem Floating Gate zu dem ersten aktiven Bereich 114a unter Ausnutzung des Tunneleffekts (via der FN Tunnelvorrichtung) überzugehen. Während des Löschens werden alle anderen Kontakte bei und nahe bei einer Spannung von 0 Volt gehalten. FN-Tunneln ist vorteilhaft, unter anderem weil es deutlich weniger Strom als andere Effekte erforderlich macht, wie etwa BTBT (Band to Band Tunneling). Zum Vergleich erfordert FN Tunneln typischerweise etwa 1 Nano-Ampere (nA) um ein Bit zu löschen, während BTBT etwa 1 Micro-Ampere (uA) erfordert, um ein Bit in der gleichen Löschzeitspanne zu löschen. Folglich können 1000-mal mehr Bits mit FN Tunneln im Vergleich zu BTBT gelöscht werden, wobei die Stromkapazität beschränkt ist. Im Ergebnis können in Produkten mit 512K Bits oder weniger alle Reihen gleichzeitig mit FN Tunneln gelöscht werden. Ein Löschvorgang, bei dem die gesamte Vorrichtung in einem Zug gelöscht wird, kann sehr schnell ausgeführt werden, wodurch sich die Zeitspanne zum Löschen der Bitzelle deutlich verkürzt. Im Allgemeinen ist es vorteilhaft, dass die Bitzelle schnell gelöscht werden kann. Ein schnelles Löschen ist während des Testens der NVM Speichervorrichtung wichtig, da nicht alle NVM Speichervorrichtungen aufgrund der kleinen Baugröße der NVM-Konstruktion ordnungsgemäß arbeiten werden. Ein schnelles Löschen während dem Testen erlaubt es einem Tester schneller festzustellen, ob eine bestimmte NVM Speichervorrichtung ordnungsgemäß arbeitet.
CHISEL und CHEI funktionieren ähnlich, abgesehen von der Tatsache, dass CHISEL Sekundärelektronen anstelle von Primärelektronen verwendet. Um das Floating Gate 106 via CHISEL zu programmieren, werden Source 102 und Drain 104-Spannungen getrennt eingestellt, um einen Spannungsabfall zwischen Source 102 und Drain 104 zu schaffen. Source wird auf eine hohe Spannung gesetzt, zum Beispiel 7V, und Drain wird auf eine niedrige Spannung gesetzt, zum Beispiel 2V. Der Spannungsabfall erzeugt ein hochintensives elektrisches Feld zwischen Source 102 und Drain 104 über den Kanalbereich 108. Das elektrische Feld veranlasst Elektronen dazu, von der Source 102 hin zu Drain 104 zu beschleunigen. Manche der Sekundärelektronen werden ausreichend Energie tragen, um an dem Floating Gate 106 injiziert zu werden. Für jene Bitzellen auf einer Reihe, die nicht programmiert wurden, werden die Drains dieser Bitzellen stattdessen bei einer ähnlichen Spannung wie an Source gehalten (z.B. 7V, oder angemessen nahe daran). Im Gegensatz zu den programmierten Bitzellen wird zwischen den Sources und Drains dieser Bitzellen kein hochintensives elektrisches Feld entstehen, weshalb Elektronen im Allgemeinen nicht die Energie erreichen, die benötigt wird, um an dem Floating Gate injiziert zu werden. Während der Programmierung ist das Floating Gate an eine hohe Spannung gekoppelt. Je höher die Spannung, desto höher das induzierte vertikale elektrische Feld, und folglich werden Ladungsträger umso effizienter injiziert. Gleichzeitig wird der erste aktive Bereich 114a bei einer mittleren Spannung gehalten, zum Beispiel 5V. Typischerweise ist der erste aktive Bereich 114a elektrisch zwischen einer Mehrzahl von Reihen gekoppelt. Indem Reihen zusammengruppiert werden, können mehr Bits in einem einzelnen Vorgang gelöscht werden.
Dies reduziert zudem die Anzahl der Tunnelanbindungsreihenlogikschaltungen, die benötigt werden, um unabhängige Reihen oder Reihensätze miteinander zu verbinden. Im Ergebnis verringert dies sowohl die Löschzeit pro Bit als auch die Größe der Steuerlogikvorrichtungen, welche die Bitzellen steuern. Weil Reihen geteilt werden, sind die Tunnelanbindungsverbindungsreihen nicht dazu in der Lage, auf eine so hohe Spannung gezogen zu werden, dass der FN Tunneleffekt auf nicht ausgewählten Reihen auftritt. Ferner wird der dritte aktive Bereich 114c auf einer hohen Spannung gehalten, zum Beispiel 9V. Die Spannung auf dem dritten aktiven Bereich 114c ist durch das Auftreten eines Diodenausfalls an der diodenartigen Anbindung zwischen dem N+-Implantat 160 und den P-Sub 132a Bereichen beschränkt. 9V stellen die typische Spannung für die in 4A gezeigte Bitzelle dar, bei welcher der Diodenausfallpunkt an der diodenartigen Anbindung zwischen dem N+-Implantat und der P-Wanne 118 bei etwa 9V liegt. In Bitzellen bei denen der dritte aktive Bereich 114c in einem nativen Bereich liegt, wie etwa in 1A, kann dieser Kondensator auf mehr als 9V gezogen werden, ohne dass es zu einem Diodenausfallverhalten kommt.
Durch kapazitive Kopplung erhöht dies die Spannung an dem Floating Gate 106, falls es zum Beispiel eine 50-prozentige Kopplung gibt, erhöht dies die Spannung am Floating Gate 106 auf 4,5V. Durch das unabhängige Erhöhen der Floating Gate-Spannung durch ein kapazitives Koppeln mit dem Kondensator wird die CHISEL (und CHEI) Effizienz erhöht. Das Beibehalten einer hohen CHISEL-Effizienz verringert die von der Bitzelle benötige Strommenge, um CHISEL auszuführen, und somit um das Floating Gate 106 zu programmieren. Die Verringerung der Strommenge, die zur Ausführung von Programmiervorgängen benötigt wird bedeutet, dass CHISEL die Größe einer Ladungspumpe reduzieren kann, welche Ströme erzeugt, die hoch genug sind, um CHISEL auszuführen. Ferner kann in manchen Ausführungsformen eine Ladungspumpe nur dazu verwendet werden, den Kondensator der Bitzelle anzutreiben (anstatt beispielsweise den Kondensator und den Asymmetrischen Transistor). Dies verringert die Menge an Strom, die benötigt wird, um die Bitzelle zu programmieren, was die Verwendung einer vergleichsweise kleineren Systempumpe erlaubt (z.B. im Vergleich zu der Größe einer Systempumpe, die in dem Kondensator und Transistorbeispiel benötigt wird).
Um die Spannung am Floating Gate 106 zu lesen, wird der Kondensator 114c auf eine Spannung gezogen, die ausreichend ist, um das Floating Gate von gelöschten Bits zu entkoppeln (Bits, die eine ausreichend positive Ladung haben), die deutlich über der Spannung V_T des AT liegt, welche in einer Ausführungsform im Bereich von 3 bis 5 V liegt. Für ausgewählte Reihen wird eine Drain nach Source V_ds derart eingestellt, so dass gelöschte Bits genug Strom für Leseverstärker produzieren, die an den AT 120 gekoppelt sind, um den logischen Zustand des Floating Gate (oder Datenzustand) in einer spezifischen Zeitspanne auszulesen. In einer Ausführungsform ist Drain 104 auf eine niedrige Spannung wie etwa 0V gesetzt, und Source ist auf eine höhere Spannung wie etwa 1,8 V gesetzt. In einer anderen Ausführungsform ist Drain auf 1,8V gesetzt und Source auf 0V. Weil die gelöschten Bits eine deutliche höhere (z.B. positivere) Spannung besitzen als die programmierten Gates, sollten die peripheren Schaltungen in der Lage sein, zwischen Löschbits und Programmbits zu unterscheiden und korrekt eine 0 oder 1 als Datenzustand auszulesen. Für nicht ausgewählte Reihen ist der Kondensator 110 an der Masse gehalten, und im Ergebnis ist der AT 120 aus (d.h. unterhalb von V_T) sowohl für gelöschte als auch für programmierte Bits.
Angenommen beispielsweise die Bitzelle 100 hat eine Schwellenspannung V_T von 0,5V, bei der die Schwellenspannung die Spannung am Floating Gate 106, an dem der AT 120 eingeschaltet ist, weshalb Strom zwischen Source und Drain im Kanal 108 fließt (eine ausreichende Spannungspotentialdifferenz zwischen Source und Drain vorausgesetzt, wie etwa die beispielhafte 1,8V Differenz oben). Ein logischer Zustand von 0 kann durch eine Spannung von 0V am Floating Gate 106 dargestellt werden (angenommen dass Source 102, Drain 104, und Kondensator 110 auf 0V Vorspannung gesetzt sind). Dagegen kann ein logischer Zustand von 1 durch eine Floating Gate 106 - Spannung von -1V dargestellt werden.
In diesem Beispiel, wenn ein Lesevorgang ausgeführt wird, werden Source 102 und Kondensator 110 jeweils auf positive Spannungen wie etwa 1,8V und 3V gezogen. Falls die Bitzelle 100 einen logischen Zustand von 0 besitzt, wird aufgrund der kapazitiven Kopplung die Spannung am Floating Gate 106 von 0V auf 1V erhöht, und überschreitet dabei die Schwellenspannung V_T von 0,5V. Folglich schaltet der AT 120 ein und Strom fließt durch Kanal 108 von Source 102 nach Drain 104. Falls die Bitzelle dagegen einen logischen Zustand von 1 trägt, wird die Spannung am Floating Gate 106 trotz der kapazitiven Kopplung lediglich 0V betragen, nachdem sie von -1V erhöht wurde, wodurch die Schwellenspannung V_T von 0,5V nicht überschritten wird. Folglich schaltet sich der Kondensator 120 nicht ein, und Strom fließt nicht durch Kanal 108 von Source 102 nach Drain 104.
Die Bitzelle 100 kann ebenfalls adaptive Leseschemata einsetzen, welche die Spannung am Kondensator 110 anpassen, um Prozess-Spannungs-Temperatur (PVT) Schwankungen auszugleichen. PVT Schwankungen können die Menge an während dem Lesen bereitgestelltem Strom beeinträchtigen. Wiederholtes zyklisches Wechseln (Programmieren und Löschen) kann zu Ladungsfallen an der Schnittstelle zwischen dem Kanal 108 und dem Gate-Oxid 150 führen. Ladungsfallen können zu einer Verschiebung der Schwellenspannung V_T der Bitzelle führen, wodurch die Leistung der Bitzelle beeinträchtigt wird. Adaptive Leseschemata können dazu verwendet werden, fehlerbehaftete Bitzellenleistung aufgrund von PVT oder Ladungsfallen auszugleichen. In einer Ausführungsform ist ein adaptives Leseschema mithilfe einer Bezugsbitzelle implementiert, die auf einen logischen Zustand von 1 programmiert wurde, um Vorladebedingungen derart zu setzen, dass ein bekannter Lesestrom bereitgestellt wird. Der Lesestrom der Bezugsbitzelle kann dazu verwendet werden, die verschiedenen, zum Lesen der Bitzelle verwendeten Spannungen anzupassen. Die Bezugsbitzelle sollte sich in gleicher Weise wie die Bitzelle unter verschiedenen PVT-Bedingungen verhalten. Das adaptive Leseschema kann dann die Spannung des Kondensators 110 anpassen, um jedwede Veränderung in der Schwellenspannung der Bitzelle aufgrund von PVT Schwankungen auszugleichen. In einer Ausführungsform werden Bezugsbitzellen zyklisch im Hinblick auf die Reihe innerhalb eines Bitzellenfeldes (Engl: bit cell array) durchlaufen, um ein Ladungsfallenverhalten besser nachzustellen, und somit das adaptive Leseschema besser zu steuern.
Auswirkung der Photolackskalierung auf das Diodenausfallverhalten
Wie oben in Bezug auf 1A und 1D beschrieben, ist die FN Tunnelvorrichtung (z.B. FN Tunnelvorrichtung 130) in einem nativen Bereich gebildet, der durch zusätzliche Implantate nach Erhalt des Wafers (oder Substrats) von dem ursprünglichen Hersteller nicht dotiert ist. Während der Herstellung der NVM Bitzelle wird die Dotandenimplantation mithilfe von Masken gesteuert, die definieren, an welchen Stellen es den Dotanden gestattet ist, in das Substrat einzudringen. Die Masken können Photoloackblocker umfassen, die vorübergehend zwischen der Dotandenquelle und dem Substrat positioniert werden, um die Implantation von Dotanden in bestimmten Bereich auf dem Substrat zu verhindern. Masken können Abschnitt der NVM Bitzelle umfassen, zum Beispiel agieren das Oxid 150 und Abstandsstücke 158 der Bitzelle 150 als Maske, die Dotanden davon abhalten, unter Abschnitte der Floating Gate einzudringen.
Die Implantationsverfahren, die verwendet werden, um Dotanden in das Substrat zu implantieren, veranlassen Dotanden häufig dazu, in Substratbereiche vorzudringen, die von der Maske versperrt wurden. Dieses Verhalten tritt erwartet und in vielen Fällen sogar beabsichtigt auf, zum Beispiel sollen die Implantate 152, 156, 160, und 162 Dotanden hinter die von einer Maske definierten Substratbereiche implantieren. Diese Implantationsverfahren können an jenen Stellen Probleme verursachen, wo ein nativer Bereich der Bitzelle für Funktionalität bestimmt ist.
Ein Beispiel, bei dem Implantationsverfahren Probleme mit einer nativen Wanne verursachen können, ist in den 5A und 5B veranschaulicht. Dieser Schritt bestimmt, welche Abschnitte des Substrats in STI-Bereiche und aktive/Streuungsbereiche gebildet werden. Aufgrund der vergleichsweise hohen Wichtigkeit dieses Schrittes werden im Allgemeinen dünne, hochqualitative Photolacke 520a zusammen mit „harten Masken“ (typischerweise eine Nitridschicht) verwendet, um einen Substratabschnitt zu bilden, in dem STI nicht ausgebildet wird. Aufgrund der Dicke des Photolacks, der Qualität des Photolacks und der Art des Verfahrens ist die „Umrandung“ der maskierten Bereiche minimal. Als Umrandung wird ein Unterschied zwischen einem auf einer Maske definierten Bereich und dem Ergebnis in der Photolackversion des Wafers bezeichnet. Anstatt genau wie definiert von der Maske hergestellt zu werden, kommt es an nichtlinearen Grenzen des definierten Bereichs zu Umrandungen, je nachdem wie Licht mit dem Photolack während der Lichtaussetzung zusammenwirkt. Der Begriff „Umrandung bzw. Abrunden“ bezieht sich auf die Tendenz dahingehend, dass sich scharfe Übergänge in einem Photolack nach außen hin in der Praxis abrunden.
Der Standard CMOS Logikprozess umfasst auch einen P-Wannen Photolackschritt zum Bilden einer P-Wanne wie etwa der P-Wanne 118. Der P-Wannen Photolackschritt verwendet einen sehr dicken Photolack 510a. Der dicke Photolack wird benötigt, um die Tiefwannenimplantate zu blockieren. Der dicke Photolack zwingt den Photoprozess dazu, jede Menge Licht, eine hohe Lichtaussetzung zu verwenden, um die gesamte Stärke des Photolacks der Belichtung auszusetzen. Mit zunehmender Expositionsdosis nimmt die Umrandung von Ecken zu. Die 5A und 5B veranschaulichen den Unterschied der Abrundung zwischen den zwei Arten von Photolacken 510a und 520a, wobei 5A einen Photolack wie geplant zeigt, und 5B den tatsächlich sich ergebenden Photolack 510b und 520b in der Bearbeitung. In 5B ist die Umschließung des Diffusionsbereichs 520b durch den P-Wannen Photolack 510b kleiner im Bereich B-C als in seinem Bereich A.
Die Abrundung bzw. Umrandung während der Dotandenimplantation veranlasst ungewollte Dotanden dazu, in Bereichen (wie etwa dem nativen Bereich) implantiert zu werden, die nicht dafür bestimmt sind, zusätzliche Dotanden aufzuweisen. Die 6A und 6B veranschaulichen ein Beispiel wie geplant 610a, 620a und tatsächliche Photolacke 610b, 620b zur Verwendung bei der Herstellung der Bitzelle 100 in einer Ausführungsform. Die Größe des Photolacks 610a ist dazu konfiguriert, ein Abrunden zu bedingen, von dem erwartet wird, dass es stattfindet, indem die Größe des Photolacks entlang einer Achse gegenüber einer anderen Achse vergrößert wird. In 6A sind die P-Wanne 610a und Diffusion 620a Photolacke dargestellt in einer rechteckigen Form, die lediglich zur Veranschaulichung dient. In der Praxis können andere Formen verwendet werden und das dargestellte Beispiel ist dazu vorgesehen, einen Unterschied in der Länge entlang einer von zwei Koordinatenachsen hervorzuheben.
In 6A ist der Photolack 610a entlang einer vertikalen Achse um eine Strecke A länger als die Diffusion 620a, welche gleich der Längendifferenz A aus 5a ist. Entlang einer horizontalen Achse jedoch ist die Breite des Photolacks um ein skalares Vielfaches größer als die Breite (z.B. Skalar D mal A) anstatt der Breite A wie beim Photolack 510a gleich zu sein. Verallgemeinert erstreckt sich der Photolack 610a weiter nach außen hin von der Diffusion 620a entlang einer Achse gegenüber einer anderen Achse. 6B veranschaulicht wie sich der Photolack 610b in der Praxis im Hinblick auf Abrundungen und Dotandenimplantationen verhalten wird. Im Gegensatz zur Abrundung B minus C, die sich aus Photolack 510b ergibt, führt Photolack 610b stattdessen zur Abrundung E minus F. Der Abstand E minus F ist größer als der Abstand B minus C.
Das Verhindern der Implantation in den nativen Bereich mithilfe der in den 6A und 6B veranschaulichten Photolacke verbessert das Diodenausfallverhalten in der resultierenden Vorrichtung, indem das Diodenausfallverhalten auf höhere Spannungen verzögert wird. Wie oben erläutert stellt diesen einen dynamischeren Bereich zur Aufbringung höherer Spannungen bereit, um Effekte wie etwa den Fowler-Nordheim-Tunneleffekt zu bewirken. In der NVM Bitzelle (z.B. der NVM Bitzelle 100) kommt es zu dem Diodenausfallverhalten zunächst (z.B. bei den niedrigsten aufgebrachten Spannungen) entlang dem kürzesten Abstand zwischen dem dotierten Bereich und dem nativen Bereich. In dem Beispiel aus 5B ist diese kürzeste Strecke die Strecke B-C. Wenn die Bitzelle 100 jedoch mithilfe der Masken 610a und 610b konstruiert wird, tritt das Diodenausfallverhalten stattdessen durch die Strecke A, wie durch die Verlängerung D mal A gegeben, auf, wobei Strecke E minus F größer ist als Strecke A. Somit verzögert das Verlängern des P-Wannen 610b Photolacks um den Faktor D das Diodenausfallverhalten auf höhere Spannungen, weil der kürzeste Abstand durch den das Diodenausfallverhalten auftreten kann die Strecke A ist, anstatt der kürzeren Strecke B minus C.
7A ist ein Schaubild, das Diodenausfallspannungen einer FN Tunnelvorrichtung darstellt, die mithilfe mehrerer verschiedener P-Wannen Gestaltungsmöglichkeiten gemäß einer Ausführungsform verwendet. Maske = 0 weist darauf hin, dass ein nativer Bereich nicht existiert. Für Leitungen mit zwei Zahlen zeigt die erste Zahl eine Verlängerung in der Vertikalrichtung an, wohingegen die zweite Zahl die Verlängerung in Horizontalrichtung anzeigt. Zum Beispiel bedeutet Maske = 0,3 / 0,3 einen Beispielfall, bei dem beide Richtungen um den gleichen Betrag verlängert wurden, wohingegen Maske 0,45 / 0,75 einen Beispielsfall zeigt, bei dem die Vertikalrichtung lediglich um den Faktor 0,45 gegenüber der horizontalen Verlängerung von 0,75 verlängert wurde.
Allgemein verdeutlichen diese Schaubilder dass eine Verlängerung der P-Wannenmaske in beiden Richtungen allgemein (z.B. verzögernd) das Diodenausfallverhalten hin zu höheren Spannungen verbessert. Ferner zeigen diese Schaubilder, dass eine Verlängerung der P-Wannenmaske entlang einer Achse, jedoch nicht der anderen Achse, auch das Diodenausfallverhalten verbessert. In der Annahme dass der Bitzellenraum beschränkt ist und es wünschenswert ist, den durch die Bitzelle 100 eingenommen Raum wo immer möglich zu verringern, stellen Ausführungsformen bei denen die P-Wannenmaske lediglich entlang einer Achse verlängert ist, einen attraktiven Kompromiss für ein verbessertes Diodenausfallverhalten bereit, das mit zunehmender Bitzellenoberfläche linear skaliert. Dies ist besser als sich entlang beider Achsen gleichzeitig zu verlängern, was das Diodenausfallverhalten auf Kosten der N² Skalierung der Bitzellenoberfläche verbessert. Ungeachtet dessen stellen beide Optionen einen praktikablen Mechanismus zur Verbesserung des Diodenausfallverhaltens bereit, um eine funktionsfähige NVM-Bitzelle herzustellen.
Auswirkungen der Kondensatorlänge C auf das Bitzellenverhalten
Eine weitere Eigenschaft der NVM Bitzelle, die in den Ausführungsformen variieren kann, ist die Kanallänge C des Kondensators 110. Die Schaubilder der 7B-7C veranschaulichen, wie unterschiedlich dieses Merkmal die Leistung der Bitzelle beeinflusst.
7N ist ein Schaubild, in dem Durchgriffsspannungen als Funktion der Drain-Spannung für verschiedene Kanallängen eines Bitzellenkondensators gemäß einer Ausführungsform abgetragen sind. Zum Zwecke dieses Tests sind zwei Abschnitte des Kondensators 110 dazu konfiguriert, an separate elektrische Drain- und Source- Kontakte angeracht zu werden. Wenn die Drain-Spannung verändert wird, werden das Floating Gate, Source, und der native Bereich bei 0V gehalten. Die Betriebstemperatur wurde bei etwa 25° Celsius (C) gehalten. Ein Durchgreifen tritt auf, wo der Kondensator eine Drain-Spannung besitzt, die einen signifikanten Source-Strom induziert, auch wenn der gebildete „Transistor“ (z.B. in Kanal C unter dem Floating Gate 106) in seinem Auszustand vorgespannt wird. Bei kürzeren Längen C treten Durchgriffe sogar bei geringen Drain-Spannungen aufgrund des von der unter das Floating Gate dringenden 5V-Dotierung verursachten Kurschlusses auf. Dieses Durchgreifverhalten ist erwünscht, da es aufzeigt, dass eine kapazitive Kopplung zwischen dem dritten aktiven Bereich 114c und dem Floating Gate 106 auch bei hohen aufgebrachten Spannungen beibehalten wird. Mit zunehmender Länge C wird der Durchgriff schwerer herbeizuführen. Dies korreliert mit Bedingungen, die weniger bevorzugt zur Aufrechterhaltung der kapazitiven Kopplung sind, da ein Verarmungsbereich von dem dritten aktiven Bereich 114c bei hohen aufgebrachten Spannungen entsteht.
Das Durchgreifverhalten ist auch für die FN Tunnelvorrichtung 130 bedeutsam. Normalerweise ist bei der Herstellung mithilfe eines 0,18 µm CMOS Logikprozess die kleinste Kanallänge L oder C, die für eine 5V-Dotierung konstruiert werden kann, aufgrund der erwarteten Überlappung der Dotierungen 0,6 µm. Jedoch kann die FN Tunnelvorrichtung 130 unterhalb dieses 0,6 µm- Minimums runter bis auf bei 0,18 µm hergestellt werden (das minimale L für eine 1,8V Vorrichtung mit angemessener Wanne und LDD-Implantaten). Insbesondere kann jeder Aspekt der Bitzelle 100 bis runter auf eine Kanallänge (z.B. L oder C) von 0,18 µm hergestellt werden. Obgleich ein derart enges Gate für den Kondensator 110 nicht erforderlich ist, führt die Herstellung einer FN Tunnelvorrichtung 130 mit einer derart kurzen kanallänge L dazu, dass die 5V-Dotierung bis unter das Floating gate 106 eindringen wird und sich selbst überschneidet, wodurch der erste aktive Bereich kurzgeschlossen wird. Jede größer die Überlappung desto höher kann die Spannung an dem ersten aktiven Bereich 114a gezogen werden, ohne den durch die Dotierung geschaffenen Kurzschluss zu zerstören (oder die größere „dynamische Spanne“ der Spannung, die angelegt werden kann, ohne den Kurzschluss zu zerstören). Das Vorhandensein einer größeren dynamischen Spanne stellt eine größere Spannungsspanne bereit, die zur Verursachung des FN Tunneleffekts oder der kapazitiven Kopplung verwendet wird, zum Beispiel jeweils zur Verwendung in der FN Tunnelvorrichtung 130 und dem Kondensator 110.
Bitzellen 100 mit Längen L und C länger als 0,4 µm sind jedoch immer noch funktional. Allgemein werden kürzere Kanallängen bevorzugt, da kürzere Kanäle einem besseren Überschnitt/Überlappen in Dotierungen entsprechen, was zu einer Vorrichtung führt, bei der FN-Tunneleffekte und kapazitive Kopplung leichter bei hohen Spannungen bewirkt werden können. Mit zunehmender Kanallänge verringert sich der Dotierungsüberschnitt / die Dotierungsüberlappung, der von der Dotierung bewirkte Kurzschluss ist weniger robust und erschwert folglich die Durchführung der besagten Effekte.
7C ist ein Schaubild, in dem der Schichtwiderstand R_sh als Funktion der Gate-Spannung für verschiedene Kanallängen C eines Bitzellenkondensators in einem P-Wannen-dotierten Substrat gemäß einer Ausführungsform abgetragen ist. 7C zeigt dies für eine 5V NMOS Vorrichtung in P-Wanne. 7C zeigt, dass eine Kanallänge C von 0,21 µm wünschenswert ist. Das C=0,21 würde in der in 4C gezeigten Bitzelle verwendet. Für alle Schaubilder gilt, dass während die Floating Gate-Spannung verändert wird, die Source-Spannung bei 7V gehalten wird, die Drain-Spannung bei 7,1 V gehalten wird, und die P-Wanne bei 0V gehalten wird (als V_b für Bulk bezeichnet, wo Bulk die P-Wanne ist). Für alle Kanallängen C gilt, dass während die Gate-Spannung abnimmt, der Schichtwiderstand R_sh in dem Substrat des Testtransistors zunimmt. In Abhängigkeit der Länge C nimmt der Schichtwiderstand R_sh bei einer bestimmten Spannung deutlich zu, weil der Testtransistor in einer P-Wanne verbaut ist. Diese deutliche Zunahme des Schichtwiderstands rührt daher, weil der Verarmungsbereich in der P-Wanne bis zur Oberfläche des Substrats steigt, den Kanal an der Oberfläche des Substrats zwischen Source und Drain in dem Testtransistor stört. Allgemein gilt, dass je kürzer die Länge C ist, desto niedriger ist die Gate-Spannung, bei welcher der Schichtwiederstand schnell ansteigt. Dies ist ein Ergebnis der besseren Überlappung in den Dotierungen über kürzeren Länge C-Kanälen.
7D trägt auf ähnliche Weise den Schichtwiderstand als Funktion der Gate-Spannung ab, jedoch ist der Kondensator aus 7D im Gegensatz zum P-Wannen-Kondensator aus 7C stattdessen in einem nativen Bereich gebildet. Wie bei 7C führen kleinere Gate-Spannungen zu einem höheren Schichtwiderstand R_sh. Jedoch steigen bei einem in einem nativen Bereich gebildeten Kondensator die Schichtwiderstände nie so dramatisch an, wie sie es bei dem P-Wannen Kondensator tun. Dies ist auf einen Mangel an gegendotierten Ladungsträgern (z.B. Defektelektronen) in dem nativen Bereich zurückzuführen, weshalb es dem Verarmungsbereich schwerer fällt, bis an die Substratoberfläche anzuwachsen und dort den Kanal zwischen Source und Drain des Kondensators zu stören. Die 7C und 7D veranschaulichen einen ähnlichen Punkt wie 7B, und allgemein, dass kürzere Kanäle C eine bessere kapazitive Kopplung bieten, sowohl hinsichtlich des Schichtwiderstands R_sh als auch auf einen Durchgriff.
Die 7C und 7D veranschaulichen ebenfalls die Kompromisse zwischen der Ausbildung des Kondensators 110 in einer P-Wanne gegenüber dessen Ausbildung in einem nativen Bereich dar. Bei einer P-Wannenimplementierung ist der Kondensator dazu konfiguriert sicherzustellen, dass vergleichsweise mehr Dotanden unterhalb des Floating Gate 106 vorhanden sind, um dem Schichtwiderstand einen P-Wannen-Kondensators entgegenzuwirken und gleichzeitig eine ähnliche kapazitive Kopplung beizubehalten. Dies impliziert allgemein die Konstruktion eines engeren Floating Gate 106 (z.B. mit kleinerer Kanallänge C) mit vergrößerter Umfangsstrecke, wodurch mehr Kanten bereitgestellt werden, unter die die Dotanden implantiert werden. Diese zusätzlichen Dotanden wirken den Gegendotierungen der P-Wanne entgegen, wodurch dem Schichtwiderstand vorgegriffen wird und eine bessere kapazitive Kopplung bei niedrigeren angelegten Spannungen geboten wird. Ein Beispiel dieser Implementierung ist in den 4A und 4B veranschaulicht.
Jedoch nimmt die Vergrößerung des Kondensatorumfangs allgemein zusätzliche Substratoberfläche in Anspruch, wodurch sich die Bitzellendichte verringert. Im Gegensatz dazu spart das Ausbilden der Bitzelle in einem nativen Bereich Platz für die Bildung des Kondensators. Trotz dieses Einsparungszuwachses kostest das Bilden des Kondensators in einem nativen Bereich jedoch Platz in Bezug auf die Trennung zwischen dem zweiten 114b und dritten 114c aktiven Bereich, der dazu verwendet wird sicherzustellen, dass P-Wannen Dotanden für den zweiten aktiven Bereich sich in den dritten aktiven Bereich implantieren. Obgleich die Maske 116b die meisten dieser Dotanden bzw. Dotierstoffe sperrt, kann der Wannen-Proximity-Effekt manche Dotanden dazu veranlassen, ungeachtet der Maske 166b zu implantieren. Ein zusätzlicher Raum zwischen dem zweiten 114b und dritten aktiven Bereich 114c kann diese Form der Implantierung in den dritten aktiven Bereich 114c auf Kosten eines vergrößerten Abstands zwischen den zwei Bereichen, und somit einer erhöhten Bitzellengröße, verhindern. Folglich führen Platzeinsparungen in einem Bereich mithilfe einer Ausführungsform zu Platzkosten in einer anderen Implementierung. Beide Ansätze sind möglich, sie wägen einfach verschiedene Erfordernisse ab. Ein dritter Ansatz besteht darin, zusätzliche Verfahrensschritte hinzuzufügen. Beispielsweise kann eine flache N-Wanne dem Prozess hinzugefügt werden. In manchen Verfahren kann eine flache N-Wanne dazu verwendet werden, hoch-dichte SRAM-zellen zu erzeugen. Falls eine flache N-Wanne Teil des Prozesses ist, kann sie in der Bitzelle dazu verwendet werden, das gewünschte Verhalten der Vorrichtungen der Bitzelle zu verstärken. Manche Prozesse haben V_T Anpassungs- Photo-/Implantat-Schritte. Jedes V_T Anpassungsimplantat angemessener Polarität kann dazu verwendet werden, den Kurzschluss unter der FN-Tunnelvorrichtung oder dem Kondensator zu verstärken.
Alternative Ausführungsformen
Obgleich die verschiedenen Ausführungsformen der NVM Bitzelle 100 in Bezug auf einen 5V CMOS Logikprozess beschrieben wurden, kann die NVM Bitzelle 100 in anderen Ausführungsformen auch gemäß einem 3,3V-, 2, 5V-, oder 1,8V-CMOS Logikprozess konstruiert werden. Die Kanallänge L des Kurzschlusses in der FN Tunnelvorrichtung, die Dotanden, und anderen Spezifikationen der NVM Bitzelle dürften in diesen anderen CMOS Logikprozessen variieren, jedoch bleiben die Funktionalität und Merkmale der Bitzelle in allen Implementierungen gleich.

Zusätzlich zu der Tatsache, dass sie unter Verwendung verschiedener CMOS Logikprozesse hergestellt wird, kann die NVM Bitzelle mit verschiedenen Implantaten für den asynchronen Transistor AT konstruiert werden. Tabelle 2 führt einige Beispiele für Kombinationen von Implantaten an, die dazu verwendet werden können, funktionale ATs der NVM Bitzelle gemäß verschiedenen Ausführungsformen zu schaffen. Tabelle 2: Implantatkombinationen

Implantat	VT des AT	e-Injektion	h+ Injektion	Anmerkungen
5V N-LDD (z.B., Implantat 160 in 1B)	Standard	Niedrig	Niedrig	Implantat ist dazu vorgesehen, 5V-Betrieb ohne HCI oder GIDL handzuhaben. Anbindung ist abgestuft
1.8 V N-LDD und P-Halo (z.B., Implantate 152 und 156 in 1B)	Hoch	Hoch	Hoch	Implantat ist dazu konfiguriert, den Reihenwiderstand und GIDL bei 1,8V zu verringern. Bei höheren Spannungen treten GIDL und CHEI in deutlichem Umfang auf
1.8V N-LDD, P-halo, und 5V P-LDD (z.B., Implantate 252, 254, und 265 in 2)	Sehr hoch	Sehr hoch	Sehr hoch	Verstärkt die Dotierung im Halo-Bereich. Erhöht V_T, GIDL, und CHEI
1.8 V N-LDD, P-halo, und	Standard	Niedrig	Niedrig	5V N-LDD erstreckt sich über den 1,8V N-LDD und P-Halo hinaus. Folglich funktioniert eine Vorrichtung mit diesen Implantaten ähnlich dem 5V N-LDD
5V N-LDD {Q: nicht dargestellt}				Implantatfall, der in der ersten Reihe der Tabelle beschrieben ist.
Kein LDD	Variabel	Hoch	Hoch	V_T wird sich in Abhängigkeit davon verändern, ob N+-Source /Drain-Implantate (z.B. 102/104) unter das Floating Gate reichen. Falls ja, verhält sich die Vorrichtung ähnlich dem in der ersten Reihe der Tabelle beschriebenen Fall des 5V N-LDD. Falls nicht wird V_T sehr hoch sein.

Überblick der Entwurfsphase mit EDA
9 ist eine Ablaufdiagramm, welches die verschiedenen Vorgänge bei der Planung und >Herstellung einer integrierten Schaltung wie etwa der NVM Bitzelle gemäß einer Ausführungsform darstellt. Dieser Prozess beginnt mit der Erzeugung einer Produktidee 910, die während eines Designprozesses realisiert wird, der EDA-Software 912 einsetzt. Wenn das Design feststeht kann es zur Produktion freigegeben werden 934. Nach der Freigabe wird eine Halbleiterform hergestellt 936, um die verschiedenen Objekte (z.B. eine Bitzelle umfassend Gates, Metallleitungen, VIAs) in der integrierten Schaltung zu bilden. Das Verpackung sowie der Zusammenbau 938 erfolgen, was zu fertigen Chips führt 940.
Die EDA-Software 012 kann in einer oder mehr Computern umfassend einen Speicher implementiert sein. Ein Beispiel eines Speichers ist ein persistentes Computerlesbares Speichermedium. Zum Beispiel ist die EDA-Software 912 als Befehle in dem computerlesbaren Speichermedium gespeichert, welche von einem Prozessor ausgeführt werden, um die Vorgänge 914 bis 932 des Designflows, untenstehend erläutert, durchzuführen. Diese Beschreibung des Design Flow dient lediglich der Veranschaulichung. Insbesondere soll diese Beschreibung die Offenbarung nicht beschränken. Zum Beispiel kann ein tatsächliches integriertes Schaltungsdesign einen Designer erforderlich machen, um die Designvorgänge in einer anderen Reihenfolge als der hier beschriebenen Reihenfolge durchzuführen.
Eine Zell-Library mit ein oder mehr Bitzelle oder Schaltungen wie oben beschrieben kann in dem Speicher gespeichert werden. Die Zellenbibliothek kann von der EDA-Software 912 in Bezug genommen werden, um eine Schaltung oder elektronische Vorrichtung umfassend die NVM Bitzellen oder Schaltungen zu schaffen.
Während dem Systemdesign 914 beschreiben Designer die zu implementierende Funktionalität. Sie können ebenfalls eine Was-wäre-Wenn-Planung durchführen um die Funktionalitäten auszusieben und die Kosten zu überprüfen. Es sei angemerkt, dass Hardware-Software Architekturpartitionierung an diesem Punkt stattfinden kann. Während des Logikdesign und der funktionellen Überprüfung 916 werden VHDL oder Verilog Code für Module in der Schaltung geschrieben und das Design wird auf funktionale Genauigkeit hin überprüft. Insbesondere wird das Design überprüft um sicherzustellen, dass es die korrekten Ausgaben erzeugt. Während der Synthese und dem design zum Test 918, wird VHDL/Verilog in einen Schaltplan übersetzt. Dieser Schaltplan kann für die Zieltechnologie optimiert sein. Zusätzlich können Tests entworfen und implementiert werden, um die fertigen Chips zu überprüfen. Während der Schaltplanüberprüfung 920 wird der Schaltplan auf Konsistenz zu Zeitvorgaben überprüft und im Hinblick auf die Entsprechung mit dem VHDL/Verilog Quellcode.
Während des Designplanens 022 wird ein Gesamtplan für den Chip entworfen und im Hinblick auf Timing und Top-Level-Routing analysiert. Beispielhafte EDA Softwareprodukte von Synopsys, Inc. aus Mountain View, Kalifornien, die an diesem Punkt eingesetzt werden können, umfassen: Astro ^® und IC Compiler ^®. Während der physischen Implementierung 924 erfolgt die Platzierung (Positionierung von Schaltungselementen) sowie das Routing (Verbindung dieser Elemente). Während der Analyse und Extraktion 926 wird die Schaltungsfunktion auf Transistorebene überprüft, was eine Veredelung gestattet. Während der physischen Überprüfung 928 wird das Design überprüft, um die Korrektheit sicherzustellen für: Herstellung, elektrische Angelegenheiten, lithografische Themen, und Verschaltung. Während der Auflösungsverbesserung 930 erfolgen geometrische Veränderungen des Layouts um die Herstellbarkeit des Designs zu verbessern. Während der Vorbereitung der Maskendaten 932 werden die Freigabe (Tapeout) Daten für die Produktion von Masken bereitgestellt, um fertige Chips herzustellen.
Ausführungsformen der vorliegenden Offenbarung können an einem oder mehreren der oben genannten Punkte verwendet werden. Insbesondere kann in manchen Ausführungsformen die vorliegende Erfindung in EDA Software 012 verwendet werden, die Vorgänge zwischen der Designplanung 922 und der physischen Umsetzung 224 umfasst.

Claims

Nichtflüchtige Speicherbitzelle, aufweisend: eine Tunnelvorrichtung (130) aufweisend einen ersten Abschnitt eines Floating-Gate (106) über einem ersten aktiven Bereich (114a) eines Substrats, einen Abschnitt des ersten aktiven Bereichs (114a) unter dem ersten Abschnitt des Floating-Gate (106), wobei der erste aktive Bereich (114a) ein nativer Bereich (132a) ist, der ein leicht dotiertes Drain-Implantat (160) umfasst, das in dem ersten aktiven Bereich (114a) unter dem ersten Abschnitt des Floating-Gate (106) mit sich selbst überlappt, und eine erste Isolierungsschicht zwischen dem Abschnitt des ersten aktiven Bereichs (114a) und dem ersten Abschnitt des Floating-Gate (106), wobei die Tunnelvorrichtung (130) dazu konfiguriert ist, Ladungsträger dazu zu veranlassen, zwischen dem ersten aktiven Bereich (114a) und dem ersten Abschnitt des Floating-Gate (106) als Reaktion auf eine auf den ersten aktiven Bereich (114a) aufgebrachte Spannung überzugehen; einen Transistor (120) aufweisend Source (102), Drain (104), und einen zweiten Abschnitt des Floating-Gate (106) über einem zweiten aktiven Bereich (114b) des Substrats, wobei Source (102) und Drain (104) in dem zweiten aktiven Bereich (114b) gebildet sind und sowohl Source (102) als auch Drain (104) voneinander verschiedene Dotierungen besitzen, wobei Source (102) und Drain (104) jeweils ein erstes Implantat einer ersten Polarität aufweisen, wobei Source (102) ein zweites Implantat einer zweiten Polarität entgegengesetzt zur ersten Polarität aufweist und wobei Drain (104) das zweite Implantat mit der zweiten Polarität nicht aufweist; und einen Kondensator (110) aufweisend eine erste Platte, eine zweite Platte, und eine zweite Isolierungsschicht zwischen der ersten Platte und der zweiten Platte, wobei die erste Platte einen dritten Abschnitt des Floating-Gate (106) über einem dritten aktiven Bereich (114c) des Substrats aufweist und die zweite Platte einen Abschnitt des dritten aktiven Bereichs (114c) unter dem dritten Abschnitt des Floating-Gate (106) aufweist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei die Tunnelvorrichtung (130) eine Fowler-Nordheim (FN) Tunnelvorrichtung ist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei Elektronen von dem zweiten aktiven Bereich (114b) zu dem zweiten Abschnitt des Floating-Gate (106) überführt werden, um die Bitzelle als Reaktion auf die Anlegung eines ersten Satzes von Spannungen an Source (102) des Transistors (120), Drain (104) des Transistors (120), und den dritten aktiven Bereich (114c) zu programmieren.
Nichtflüchtige Speicherbitzelle nach Anspruch 3, wobei eine Ladungsmenge an dem Floating-Gate (106) als Reaktion auf das Anlegen eines zweiten Satzes von Spannungen an der Source (102) des Transistors (120), Drain (104) des Transistors (120), und dem dritten aktiven Bereich (114c) ausgelesen wird.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a), der zweite aktive Bereich (114b), und der dritte aktive Bereich (114c) elektrisch voneinander isoliert sind.
Nichtflüchtige Speicherbitzelle nach Anspruch 5, wobei der erste aktive Bereich (114a), der zweite aktive Bereich (114b), und der dritte aktive Bereich (114c) mithilfe von flachen Wannenisolierungen getrennt sind.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a) ein in einem ursprünglichen Wafer vor der Abscheidung des Floating-Gate (106) nicht-dotierter, nativer Bereich (132a) ist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a) ein Ladungsträgerimplantat (160) aufweist, das sich unter den ersten Abschnitt des Floating-Gate (106) erstreckt.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei eine Breite des ersten Abschnitts des Floating-Gate (106) über dem ersten aktiven Bereich zwischen 0,04 und 0,2 Mikrometer liegt.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei die Tunnelvorrichtung (130) dazu konfiguriert ist, ein Diodenausfallverhalten in dem ersten aktiven Bereich (114a) zu verhindern, wenn der erste aktive Bereich (114a) auf 10 Volt gezogen wird.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der zweite aktive Bereich (114b) ein Wannenimplantat aufweist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei die Dotierungen von Source (102) und Drain (104) des Transistors (120) sich in Bezug auf Polarität und/oder Ladungsträgerkonzentration und/oder physische Ausdehnung innerhalb des Substrats unterscheiden.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei Source (102) ein P-Halo-Implantat und entweder ein N- leichtdotiertes Drain-Implantat oder ein Source-Drain Erweiterungsimplantat aufweist.
Nichtflüchtige Speicherbitzelle nach Anspruch 13, wobei Source (102) ferner ein P- LDD- Implantat aufweist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei Drain (104) ein N- LDD- Implantat aufweist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der dritte aktive Bereich (114c) ein in einem ursprünglichen Wafer nicht-dotierter nativer Bereich (132b) ist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der Abschnitt des Floating-Gate (106) über dem dritten aktiven Bereich (114c) rechteckig ist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der dritte aktive Bereich (114c) ein Wannenimplantat aufweist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der Abschnitt des Floating-Gate (106) über dem dritten aktiven Bereich (114c) ringförmig ist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei Implantatladungsträger sich unter eine Gesamtheit des dritten Abschnitts des Floating-Gate (106) erstrecken.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der dritte aktive Bereich (114c) ein 5-Volt N- LDD- Implantat (160) aufweist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste Abschnitt, der zweite Abschnitt und der dritte Abschnitt des Floating-Gate (106) elektrisch miteinander verbunden sind.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der dritte aktive Bereich (114c) mit einer Vielzahl anderer Bitzellen geteilt wird, und wobei sich die anderen Bitzellen einen Metallkontakt teilen.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a) mit einer Vielzahl anderer Bitzellen geteilt wird, und wobei sich die anderen Bitzellen einen Metallkontakt teilen.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei die Bitzelle mithilfe eines standardkomplementären Metalloxid-Halbleiter (CMOS) Logikprozesses hergestellt wird.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a) in einem Substratbereich mit einer Dotandenkonzentration von weniger als 10¹⁶ Atomen/cm³ gebildet ist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der dritte aktive Bereich (114c) in einem Substratbereich mit einer Dotandenkonzentration von weniger als 10¹⁶ Atomen/cm³ gebildet ist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a) mit einer anderen Tunnelvorrichtung einer anderen Bitzelle geteilt wird.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der dritte aktive Bereich (114c) mit einem anderen Kondensator einer anderen Bitzelle geteilt wird.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a) gebildet wird durch Blockieren von Wannenimplantaten mithilfe eines Photolacks mit, entlang einer ersten Achse, einer ersten Länge, die größer ist als eine zweite Länge entlang einer zweiten zu der ersten Achse senkrechten Achse.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der dritte aktive Bereich (114c) gebildet wird durch Blockieren von Wannenimplantaten mithilfe eines Photolacks mit, entlang einer ersten Achse, einer ersten Länge, die größer ist als eine zweite Länge entlang einer zweiten, zu der ersten Achse senkrechten Achse.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a) von einem nicht-aktiven nativen Bereich, der größer ist als der dritte aktive Bereich, umschlossen ist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a) in einem Substratbereich gebildet ist, der ein flaches Wannenimplantat aufweist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der dritte aktive Bereich (114c) in einem Substratbereich gebildet ist, der ein flaches Wannenimplantat aufweist.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der erste aktive Bereich (114a) ein LDD-Implantat und ein V_T Anpassungsimplantat aufweist und beide Implantate eine gleiche, auf dieser Vorrichtung verwendete Polarität besitzen.
Nichtflüchtige Speicherbitzelle nach Anspruch 1, wobei der dritte aktive Bereich (114c) ein LDD- Implantat und ein V_T- Anpassungsimplantat aufweist und beide Implantate eine gleiche Polarität besitzen.
Nichtflüchtige Speichervorrichtung, aufweisend: eine Vielzahl nichtflüchtiger Speicherbitzellen (100) nach einem der Ansprüche 1 bis 36, wobei die Bitzellen entlang einer Vielzahl von Reihen und Spalten angeordnet sind, eine erste Metallleitung zum elektrischen Verbinden der Tunnelvorrichtungen (130) der Bitzellen (100) entlang einer der Reihen, wobei die Tunnelvorrichtungen (130) der Vielzahl von nichtflüchtigen Speicherbitzellen (100) mit der ersten Metallleitung durch einen ersten geteilten Metallkontakt elektrisch verbunden sind; und eine zweite Metallleitung zum elektrischen Verbinden der Kondensatoren (110) der Bitzellen (100) entlang einer der Reihen, wobei die Kondensatoren (110) mit der zweiten Metallleitung durch einen zweiten geteilten Metallkontakt elektrisch verbunden sind.
Nichtflüchtige Speicherbitzelle nach Anspruch 37, ferner aufweisend eine dritte Metallleitung zum elektrischen Verbinden einer Vielzahl von Sources (102) von Transistoren (120) in den Bitzellen entlang einer der Reihen.
Nichtflüchtige Speicherbitzelle nach Anspruch 37, ferner aufweisend eine vierte Metallleitung zum elektrischen Verbinden einer Vielzahl von Drains (104) von Transistoren (120) in den Bitzellen entlang einer der Spalten.
Persistentes, maschinenlesbares Medium, das Daten darstellend eine nichtflüchtige Speicherbitzelle speichert, welche aufweist: eine Tunnelvorrichtung (130), aufweisend: einen ersten Abschnitt eines Floating-Gate (106) über einem ersten aktiven Bereich (114a) eines Substrats, einen Abschnitt des ersten aktiven Bereichs (114a) unter dem ersten Abschnitt des Floating-Gate (106), wobei der erste aktive Bereich (114a) ein nativer Bereich (132a) ist, der ein leicht dotiertes Drain-Implantat (160) umfasst, das sich in dem ersten aktiven Bereich (114a) unter dem ersten Abschnitt des Floating-Gate (106) überlappt, und eine erste Isolierungsschicht zwischen dem Abschnitt des ersten aktiven Bereichs (114a) und dem ersten Abschnitt des Floating-Gate (106), wobei die Tunnelvorrichtung (130) dazu konfiguriert ist, Ladungsträger dazu zu veranlassen, zwischen dem ersten aktiven Bereich (114a) und dem ersten Abschnitt des Floating-Gate (106) als Reaktion auf eine an den ersten aktiven Bereich (114a) angelegte Spannung überzugehen; einen Transistor (120) aufweisend Source (102), Drain (104), und einen zweiten Abschnitt des Floating-Gate (106) über einem zweiten aktiven Bereich (114b) des Substrats, wobei Source (102) und Drain (104) in dem zweiten aktiven Bereich (114b) gebildet sind und sowohl Source (102) als auch Drain (104) voneinander verschiedene Dotierungen besitzen, wobei Source (102) und Drain (104) jeweils ein erstes Implantat einer ersten Polarität aufweisen, wobei Source (102) ein zweites Implantat einer zweiten Polarität entgegengesetzt zur ersten Polarität aufweist und wobei Drain (104) das zweite Implantat mit der zweiten Polarität nicht aufweist; und einen Kondensator (110) aufweisend eine erste Platte, eine zweite Platte, und eine zweite Isolierungsschicht zwischen der ersten Platte und der zweiten Platte, wobei die erste Platte einen dritten Abschnitt des Floating-Gate (106) über einem dritten aktiven Bereich (114c) des Substrats aufweist und die zweite Platte einen Abschnitt des dritten aktiven Bereichs (114c) unter dem dritten Abschnitt des Floating-Gate (106) aufweist.