DE19600544A1

DE19600544A1 - Nichtflüchtige Halbleiterspeichereinrichtung

Info

Publication number: DE19600544A1
Application number: DE19600544A
Authority: DE
Inventors: Takahiro Oonakado; Hiroshi Onoda; Natsuo Ajika; Kiyohiko Sakakibara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-15
Filing date: 1996-01-09
Publication date: 1996-12-19
Anticipated expiration: 2016-01-10
Also published as: KR100211187B1; US6172397B1; DE19600544C2; JPH098153A; KR970004044A; TW359038B; JP3878681B2; US5877524A

Description

Die vorliegende Erfindung betrifft im allgemeinen nicht flüchtige Halbleiterspeichereinrichtungen und insbesondere eine nichtflüchtige Halbleiterspeichereinrichtung, die ein Programmieren, ein Löschen und dergleichen mit einer p- Kanaltyp-Speicherzelle ausführt.

Ein Flashspeicher, der eine Art einer nicht flüchtigen Halb leiterspeichereinrichtung ist, ist die vielversprechendste Speichereinrichtung für die nächste Generation, da seine Herstellungskosten kleiner als diejenigen eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) sind.

Die den Flashspeicher bildenden Speicherzellen enthalten im allgemeinen jeweils ein n-Typ-Sourcegebiet und ein n-Typ- Draingebiet, welche auf der Oberfläche eines p-Typ-Gebiets gebildet sind, eine Schwebegateelektrode (Elektrode zur Speicherung elektrischer Ladung), die auf einem zwischen dem Sourcegebiet und dem Draingebiet dazwischenliegenden Kanal gebiet mit einem dazwischengesetzten Tunneloxidfilm gebildet ist, und eine Steuergateelektrode (Steuerelektrode), die auf der Schwebegateelektrode mit einem dazwischenliegenden Iso lierfilm gebildet ist.

In jeder Speicherzelle ist mit dem Sourcegebiet eine Source leitung verbunden. Mit dem Draingebiet ist eine Bitleitung verbunden. Die Schwebegateelektrode speichert eine Informa tion. Mit der Steuergateelektrode ist eine Wortleitung ver bunden.

Ein Programmierbetrieb und ein Löschbetrieb eines NOR-Typ- Flashspeichers wird nun unter Bezugnahme auf die Fig. 32 und 33 beschrieben. Bei dem Programmierbetrieb wird an ein Draingebiet 33 eine Spannung von etwa 5 V und an ein Steuer gate 37 eine Spannung von etwa 10 V angelegt, wie in Fig. 32 gezeigt. Ein Sourcegebiet 32 und eine p-Wanne 31 sind auf Erdpotential (0 V) gehalten.

Zu dieser Zeit ist ein Stromfluß von mehreren hundert µA durch den Kanal der Speicherzelle hindurch vorhanden. Ein in der Nachbarschaft des Draingebiets 33 beschleunigtes Elek tron der sich aus dem Sourcegebiet 32 in das Draingebiet 33 bewegenden Elektronen wird in dieser Nachbarschaft in ein Elektron mit großer Energie, das heißt in ein sogenanntes heißes Elektron im Kanal, verwandelt. Dieses Elektron wird durch ein elektrisches Feld, das durch die an das Steuergate 37 angelegte Spannung erzeugt wird, in eine Schwebegateelek trode 35 injiziert, wie durch den Pfeil A in der Figur ange zeigt. Somit werden in der Schwebegateelektrode 35 Elektro nen gespeichert, und eine Schwellenspannung V_th der Spei cherzelle erreicht zum Beispiel 8 V. Dieser Zustand wird als programmierter Zustand "0" bezeichnet.

Anschließend wird unter Bezugnahme auf Fig. 33 der Löschbe trieb beschrieben. Eine Spannung von etwa 5 V wird an das Sourcegebiet 32 angelegt, eine Spannung von etwa -10 V wird an die Steuergateelektrode 37 angelegt, und eine p-Typ-Wanne 31 wird auf dem Erdpotential behalten. Zu dieser Zeit wird das Draingebiet 33 in einen offenen Zustand gebracht. Ein Elektron in der Schwebegateelektrode 35 geht durch eine FN- Tunnelerscheinung, die durch ein elektrisches Feld verur sacht wird, das durch die an das Sourcegebiet 32 angelegte Spannung erzeugt wird, durch den dünnen Tunneloxidfilm 34 hindurch, wie durch den Pfeil B in der Figur angezeigt. So mit erreicht die Schwellenspannung V_th der Speicherzelle durch Ausstoß von Elektronen in der Schwebegateelektrode 35 beispielsweise 2 V. Dieser Zustand wird als gelöschter Zu stand "1" bezeichnet.

Im Unterschied zu dem vorstehend beschriebenen NOR-Typ- Flashspeicher, der das Programmieren mittels der heißen Elektronen im Kanal und das Löschen mittels der FN-Tunnel erscheinung ausführt, sind verschiedene Arten von Flashspei chern entwickelt worden, welche zur Zeit des Programmierens und Löschens weniger Strom verbrauchen, da sie auf der Grundlage einer Einzelstromquelle in Betrieb sind. Ein DINOR (NOR mit geteilter Bitleitung) -Flashspeicher, der in "Memory Array Architecture and Decoding Scheme for 3 V Only Sector Erasable DINOR Flash Memory", IEEE Journal of Solid- State Circuits, Band 29, Nr. 4, April 1994, 454-460 oder in "Improved Array Architecture of DINOR for 0.5 µm 32 M and 64 M bit Flash Memories", IEICE Trans. Electron, Band E77-C, Nr. 8, August 1994, 1279-1286 beschrieben wird, ist einer von ihnen.

Dieser Aufbau eines DINOR-Typ-Flashspeichers und sein Be triebsprinzip werden nun unter Bezugnahme auf die Fig. 34 bis 36 beschrieben. Ähnlich wie im Fall der vorstehend be schriebenen Speicherzelle des NOR-Typ-Flashspeichers enthält eine Speicherzelle dieses DINOR-Typ-Flashspeichers ein n- Typ-Sourcegebiet 32 und ein n-Typ-Draingebiet 33, die auf der Oberfläche einer p-Wanne 31 gebildet sind. Eine Schwebe gateelektrode 35 ist auf dem zwischen dem Sourcegebiet 32 und dem Draingebiet 33 dazwischenliegenden Kanalgebiet mit einem dazwischengesetzten Tunneloxidfilm 34 gebildet. Eine Steuergateelektrode 37 ist auf der Schwebegateelektrode 35 mit einem dazwischenliegenden Isolierfilm 36 gebildet.

Die wie vorstehend beschrieben aufgebaute Speicherzelle wird im allgemeinen als Stapelgatetyp-Speicherzelle bezeichnet. Die Sourcegebiete 32 sind in allen Speicherzellen oder in einem aus einer vorbestimmten Anzahl von Speicherzellen ge bildeten Block gemeinsam elektrisch verbunden. Eine Wortlei tung ist mit der Steuergateelektrode 37 verbunden, und eine Bitleitung ist mit dem Draingebiet 33 verbunden. Bei einem derartigen Aufbau werden eine vorbestimmte Wortleitung und eine vorbestimmte Bitleitung gewählt, so daß eine vorbe stimmte Speicherzelle gewählt wird.

Ein Programmierbetrieb wird zunächst unter Bezugnahme auf die Fig. 34 bis 36 beschrieben. Bei dem Programmierbe trieb wird an die Steuergateelektrode 37 eine negative Span nung von etwa -8 V bis etwa -11 V und an das Draingebiet 33 ein positives Potential von etwa 4 V bis etwa 8 V angelegt. Zu dieser Zeit wird die p-Wanne 31 auf dem Erdpotential (0 V) gehalten und bleibt das Sourcegebiet 32 offen. Während dieses Zustandes ist an den Tunneloxidfilm 34 in einem Ge biet, in dem sich die Schwebegateelektrode 35 und das Drain gebiet 33 einander überlappen, ein starkes elektrisches Feld angelegt. Dieses Anlegen des starken elektrischen Feldes verursacht die FN-Tunnelerscheinung, und aus der Schwebe gateelektrode 35 werden in das Draingebiet 33 durch den Tunneloxidfilm 34 hindurch Elektronen injiziert. Dieser Programmierbetrieb bringt die Speicherzelle auf "kleines Vt" (in einen Zustand mit kleinem Vth).

Andererseits wird bei dem Löschbetrieb ein positives Poten tial von etwa 8 V bis etwa 12 V an die Steuergateelektrode 37 angelegt, wird ein negatives Potential von etwa -6 V bis -11 V an das Sourcegebiet 32 und die p-Wanne 33 angelegt und wird das Draingebiet 33 offen behalten. In diesem Zustand wird in dem Kanalabschnitt der Speicherzelle eine Kanal schicht aus einem Elektron 38 gebildet und wird an den Tun neloxidfilm 34 zwischen der Kanalschicht und der Schwebe gateelektrode 35 ein starkes elektrisches Feld angelegt. Dieses starke elektrische Feld verursacht die FN-Tunneler scheinung, und das Elektron 38 der Kanalschicht wird in die Schwebegateelektrode 35 injiziert. Dieser Löschbetrieb bringt die Speicherzelle auf "großes Vt" (in einen Zustand mit großem Vth).

Bei einem Lesebetrieb wird ein positives Potential von etwa 3 V bis 5 V, welches etwa zwischen dem "kleinen Vt" und dem "großen Vt" ist, an die Steuergateelektrode 37 angelegt, werden das Sourcegebiet 32 und die p-Wanne 31 geerdet und wird ein positives Potential von etwa 1 V bis etwa 2 V an das Draingebiet 33 angelegt, so daß bestätigt wird, ob ein Stromfluß durch die Speicherzelle hindurch vorhanden ist oder nicht. Auf der Grundlage dieser Bestätigung wird be stimmt, ob die Speicherzelle in einem Zustand mit "großem Vt" oder "kleinem Vt" ist.

Fig. 37 ist eine die Programmiercharakteristik der vor stehend beschriebenen Speicherzelle des DINOR-Typ-Flashspei chers darstellende graphische Darstellung, die anzeigt, daß in einem positiven Bereich der Schwellenwert kleiner wird, wenn eine Programmierzeit größer wird. Fig. 38 zeigt die Löschcharakteristik der vorstehend beschriebenen Speicher zelle des DINOR-Typ-Flashspeichers, welche anzeigt, daß in einem positiven Bereich der Schwellenwert der Speicherzelle größer wird, wenn eine Löschzeit größer wird.

Der vorstehend beschriebene herkömmliche DINOR-Typ-Flash speicher weist das folgende Problem auf.

Bei dem Programmierbetrieb des DINOR-Typ-Flashspeichers werden derartige Potentialanlegebedingungen verwendet, wie sie in den Fig. 34 und 36 gezeigt sind. Insbesondere wird die p-Wanne 31 geerdet, wird das Sourcegebiet 32 in einen offenen Zustand gebracht und werden an das Draingebiet 33 und die Steuergateelektrode 37 entsprechend ein positives Potential und ein negatives Potential angelegt, wodurch aus der Schwebegateelektrode 35 in das Draingebiet 33 ein Elek tron 38 gezogen wird.

Dieser Ausstoß von Elektronen verwendet dieselbe Erscheinung wie sie bei dem Löschbetrieb des DINOR-Typ-Flashspeichers verwendet wurde, welcher in "A 5 Volt Only 16 M bit Flash EEPROM Cell with a Simple Stacked Gate Structure", IEDM Technical Digest (1990) 115-118 beschrieben oder unter Be zugnahme auf Fig. 33 erläutert wird. Ein Verfahren zum Aus stoßen von Elektronen in eine n-Typ-Störstellendiffusions schicht wird beispielsweise in "Suppressing Flash EEPROM Erase Leakage with Negative Gate Bias and LDD Erase Junction", Symp. VLSI Tech. (1993) 81-82 beschrieben.

Bei dem vorstehend beschriebenen DINOR-Typ-Flashspeicher ist zum Beispiel zwischen der Schwebegateelektrode 35 und dem Draingebiet 33 ein starkes elektrisches Feld angelegt, wie in Fig. 39 gezeigt. Daher kommt in der p-Wanne 31 in der Nähe des Draingebiets 33 eine Band-Band-Tunnelerscheinung vor. Im Ergebnis wird im Draingebiet 33 ein Elektron- Loch- Paar 40 erzeugt, was ein Drainleck verursacht. Dieses Drain leck wird als GIDL (durch das Gate verursachtes Drainleck) bezeichnet.

Das Elektron 38 des durch die Band-Band-Tunnelerscheinung erzeugten Elektron-Loch-Paares 40 wird in das mit einem positiven Potential versorgte Draingebiet 33 gezogen. Andererseits wird in der Kanalrichtung ein Loch 39 gezogen, und dieses fließt zur p-Wanne 31 hin. Da das Loch 39 durch ein elektrisches Feld einer Verarmungsschicht zwischen dem Draingebiet 33 und der p-Wanne 31 so beschleunigt wird, daß es eine große Energie erhält (welches Loch heißes Loch ge nannt wird), wird ein Teil der Löcher 39 in den Tunneloxid film 34 injiziert.

Der Einfluß des Loches 39 auf den Tunneloxidfilm 34 ist vom Standpunkt der Zuverlässigkeit eines Gateoxidfilms in einem MOSFET weitgehend untersucht worden. Es wird im allgemeinen bestätigt, daß das Loch 39 den Tunneloxidfilm 34 ernsthaft beschädigt.

Gemäß einer abgeschlossenen Untersuchung, die beispielsweise in "Oxide Breakdown Model for Very Low Voltages", Symp. VLSI Tech. (1993) 43-44 beschrieben wird, gibt es eine enge Kor relation zwischen der Standzeit des TDDB eines als Gateiso lierfilm verwendeten Siliziumoxidfilms und einer Gesamtmenge von Löchern, die beim Anlegen einer Spannung durch den Film hindurchgehen. Vom Standpunkt der Zuverlässigkeit von Daten speicherfähigkeitscharakteristiken eines Flashspeichers wird in den letzten Jahren berichtet, daß ein Leckstrom eines Gateoxidfilms bei einer kleinen Spannung vergrößert wird durch Injektion von heißen Löchern in den Gateoxidfilm. Dies wird zum Beispiel in "Analysis of Excess Current Induced by Hot-Hole Injection into Thin SiO₂ Films", Proceedings of the 42nd Lecture Meetings Related to Applied Physics, Nr. 2, 28a-C-10, 656 beschrieben.

Wie vorstehend beschrieben, ist das Problem bei der Spei cherzelle des herkömmlichen DINOR-Typ-Flashspeichers, daß die Potentialanlegebedingungen, unter denen das GIDL wahr scheinlich zu erzeugen ist, während des Programmierbetriebs verwendet werden. Im Ergebnis werden zur Zeit des Program mierens in den Tunneloxidfilm heiße Löcher injiziert, was eine merkliche Verschlechterung des Tunneloxidfilms verur sacht (vergleiche K. Tamer San et al., "Effect of Erase Source Bias On Flash EPROM Device Reliability", IEEE Trans actions on Electron Devices, Band 42, Nr. 1, Januar 1995, 150).

In den letzten Jahren wird eine Schicht zur Abschwächung eines elektrischen Feldes 41 mit einer allmählichen n⁻- Stör stellenverteilung so gebildet, daß sie das Draingebiet 33 umgibt, wie zum Beispiel in Fig. 40 gezeigt, um die vorste hend beschriebene Verschlechterung des Tunneloxidfilms durch die Injektion heißer Löcher zu unterdrücken. Das Vorsehen der Schicht zur Abschwächung eines elektrischen Feldes 41 erlaubt eine Abschwächung des lateralen elektrischen Feldes in dem Draingebiet 33, welches Elektronen aus der Schwebe gateelektrode 35 durch die FN-Tunnelerscheinung zieht.

Doch die Bildung einer Schicht zur Abschwächung eines elek trischen Feldes 41 weist den Nachteil einer kleinen wirk samen Gatelänge L₁ auf, da eine Überlappungslänge L zwischen einer Störstellendiffusionsschicht und der Schwebegateelek trode 35 größer wird. Die Schicht zur Abschwächung eines elektrischen Feldes 41 verursacht selbst in einer Speicher zelle mit größerer wirksamer Gatelänge einen Durchbruch, wenn die Speicherzelle miniaturisiert ist.

Daher kann die Speicherzelle des herkömmlichen DINOR-Typ- Flashspeichers nicht miniaturisiert werden, was eine hohe Integration von Speicherzellen in einer Speicherzellanord nung behindert.

Eine Aufgabe der vorliegenden Erfindung ist es, eine nicht flüchtige Halbleiterspeichereinrichtung vorzusehen, welche ein Löschen, ein Programmieren und ein Lesen mit einer p- Typ-MOS-Speicherzelle ausführen kann.

Eine andere Aufgabe der vorliegenden Erfindung ist es, eine eine p-Typ-MOS-Speicherzelle verwendende nichtflüchtige Halbleiterspeichereinrichtung vorzusehen, bei der diese Speicherzelle miniaturisiert ist und eine Durchbruchser scheinung weniger wahrscheinlich vorkommt.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Flashspeicher wie beispielsweise einen NOR-Typ- Flashspeicher und einen DINOR-Typ-Flashspeicher unter Verwendung einer p-Typ-MOS-Speicherzelle vorzusehen.

Um die vorstehenden Aufgaben zu lösen, enthält im einen Aspekt der vorliegenden Erfindung eine nichtflüchtige Halb leiterspeichereinrichtung mit einem p-Typ-Sourcegebiet und einem p-Typ-Draingebiet, die auf der Oberfläche eines n-Typ- Gebiets gebildet sind, einer Elektrode zur Speicherung elek trischer Ladung, die auf einem zwischen dem Sourcegebiet und dem Draingebiet dazwischenliegenden Kanalgebiet mit einem Tunneloxidfilm dazwischen gebildet ist, und einer Steuer elektrode, die auf der Elektrode zur Speicherung elektri scher Ladung mit einem Isolierfilm dazwischen gebildet ist, eine Einrichtung zum Anlegen eines negativen Potentials zum Anlegen eines negativen Potentials an das Draingebiet beim Programmieren von Daten und eine Einrichtung zum Anlegen eines positiven Potentials zum Anlegen eines positiven Po tentials an die Elektrode zur Speicherung elektrischer Ladung beim Programmieren von Daten, bei welcher aus dem Draingebiet in die Elektrode zur Speicherung elektrischer Ladung durch eine durch einen Band-Band-Tunnelstrom verur sachte Injektion heißer Elektronen in dem Draingebiet Elek tronen injiziert werden.

Gemäß diesem Aufbau wird in dem Draingebiet der Band-Band- Tunnelstrom so gebildet, daß er ein Elektron-Loch- Paar er zeugt. Ein Elektron des Paares wird in der Kanalrichtung durch ein laterales elektrisches Feld beschleunigt und in ein heißes Elektron mit großer Energie verwandelt. Da zu dieser Zeit an die Steuerelektrode ein positives Potential angelegt ist, wird das heiße Elektron in den Tunneloxidfilm leicht injiziert, so daß es die Elektrode zur Speicherung elektrischer Ladung erreicht. Somit werden die Elektronen in die Elektrode zur Speicherung elektrischer Ladung durch die durch den Band-Band-Tunnelstrom erzeugte Injektion heißer Elektronen injiziert.

Bei diesem Aufbau wird ein Loch des durch den Band-Band-Tun nelstrom erzeugten Elektron-Loch-Paares in der Nähe des Draingebietes zur Zeit des Programmierens zu dem p-Typ- Draingebiet hin gezogen und wird in dem Draingebiet das Loch aufgrund einer großen Löcherkonzentration in dem Draingebiet gestreut und ihm Energie entzogen. Daher wird das Loch nicht in ein heißes Loch mit großer Energie verwandelt. Insbeson dere kann die Erzeugung von heißen Löchern, die bei einer herkömmlichen n-Kanaltyp-Speicherzelle problematisch gewesen war, verhindert werden. Selbst wenn bei dem Aufbau der vor liegenden Erfindung ein heißes Loch erzeugt wird, wird das heiße Loch nicht in die Elektrode zur Speicherung elektri scher Ladung injiziert, da die Elektrode zur Speicherung elektrischer Ladung mit einem positiven Potential versorgt ist. Daher kann die Injektion von heißen Löchern in den Tunneloxidfilm eliminiert und eine merkliche Verschlechte rung des Tunneloxidfilms durch die Injektion heißer Elektro nen, welche für die herkömmliche n-Kanal-Speicherzelle typisch ist, verhindert werden.

Da ferner in den Tunneloxidfilm keine heißen Löcher inji ziert werden, ist es nicht notwendig, eine Schicht zur Ab schwächung eines elektrischen Feldes zu bilden, welche eine Miniaturisierung der herkömmlichen n-Kanaltyp- Speicherzelle behindert. Daher kann eine Speicherzelle in größerem Maße als im Falle der herkömmlichen n-Kanaltyp-Speicherzelle miniaturisiert werden.

In einem anderen Aspekt der vorliegenden Erfindung enthält eine nichtflüchtige Halbleiterspeichereinrichtung mit einem p-Typ-Sourcegebiet und einem p-Typ-Draingebiet, die auf der Oberfläche eines n-Typ-Gebiets gebildet sind, einer Elektro de zur Speicherung elektrischer Ladung, die auf einem zwi schen dem Sourcegebiet und dem Draingebiet dazwischenliegen den Kanalgebiet mit einem Tunneloxidfilm dazwischen gebildet ist, und einer Steuerelektrode, die auf der Elektrode zur Speicherung elektrischer Ladung mit einem Isolierfilm dazwi schen gebildet ist, eine Einrichtung zum Anlegen eines nega tiven Potentials zum Anlegen eines negativen Potentials an das Draingebiet beim Programmieren von Daten und eine Ein richtung zum Anlegen eines positiven Potentials zum Anlegen eines positiven Potentials an die Elektrode zur Speicherung elektrischer Ladung beim Programmieren von Daten, bei wel cher an den Tunneloxidfilm in einem zwischen der Elektrode zur Speicherung elektrischer Ladung und dem Draingebiet da zwischenliegenden Gebiet ein starkes elektrisches Feld ange legt ist, um ein Elektron aus dem Draingebiet in die Elek trode zur Speicherung elektrischer Ladung durch eine FN-Tun nelerscheinung zu injizieren.

Gemäß diesem Aufbau verursacht das an den Tunneloxidfilm an gelegte starke elektrische Feld in einem Überlappungsgebiet der Elektrode zur Speicherung elektrischer Ladung und des Draingebiets die FN-Tunnelerscheinung, wodurch aus dem Draingebiet in die Elektrode zur Speicherung elektrischer Ladung durch den Tunneloxidfilm hindurch ein Elektron inji ziert werden kann.

Im Ergebnis wird in der Nähe des Draingebiets zur Zeit des Programmierens ein Loch in einem durch einen Band-Band-Tun nelstrom erzeugten Elektron-Loch-Paar zu dem Draingebiet hin gezogen. In dem Draingebiet wird das Loch infolge einer großen Löcherkonzentration in dem Draingebiet gestreut und ihm Energie entzogen. Daher wird das Loch nicht in ein heißes Loch verwandelt. Insbesondere kann die Erzeugung von heißen Löchern, die bei der herkömmlichen n-Kanaltyp-Spei cherzelle problematisch gewesen war, verhindert werden.

Selbst wenn bei dem vorstehenden Aufbau ein heißes Loch vorhanden ist, wird das heiße Loch nicht in die Elektrode zur Speicherung elektrischer Ladung injiziert, da an die Elektrode zur Speicherung elektrischer Ladung ein positives Potential angelegt ist. Daher können die Injektion von heißen Löchern in den Tunneloxidfilm und eine merkliche Ver schlechterung des Tunneloxidfilms durch die Injektion heißer Elektronen, welche bei der herkömmlichen n-Kanal-Speicher zelle ein ernsthaftes Problem gewesen war, verhindert wer den.

Da das heiße Loch nicht injiziert wird, ist es nicht notwen dig, eine Schicht zur Abschwächung eines elektrischen Feldes zu bilden, die eine Miniaturisierung der herkömmlichen n- Kanaltyp-Speicherzelle behindert. Im Ergebnis kann eine Speicherzelle bei der vorliegenden Erfindung in größerem Maße als im Falle der herkömmlichen n-Kanaltyp-Speicherzelle miniaturisiert werden, was eine höhere Integration erlaubt.

In einem weiteren Aspekt der vorliegenden Erfindung enthält eine nichtflüchtige Halbleiterspeichereinrichtung mit einem p-Typ-Sourcegebiet und einem p-Typ-Draingebiet, die auf der Oberfläche eines n-Typ-Gebiets gebildet sind, einer Elektro de zur Speicherung elektrischer Ladung, die auf einem zwi schen dem Sourcegebiet und dem Draingebiet dazwischenliegen den Kanalgebiet mit einem Tunneloxidfilm dazwischen gebildet ist, und einer Steuerelektrode, die auf der Elektrode zur Speicherung elektrischer Ladung mit einem Isolierfilm dazwi schen gebildet ist, eine Einrichtung zum Anlegen eines nega tiven Potentials zum Anlegen eines negativen Potentials an die Steuerelektrode beim Löschen von Daten und eine Einrich tung zum Anlegen eines positiven Potentials zum Anlegen eines positiven Potentials an das Sourcegebiet und das n- Typ-Gebiet beim Löschen von Daten, bei welcher in dem Kanal gebiet eine Kanalschicht aus Löchern gebildet ist, an den zwischen der Kanalschicht aus Löchern und der Elektrode zur Speicherung elektrischer Ladung dazwischenliegenden Tunnel oxidfilm ein starkes elektrisches Feld angelegt ist und in die Kanalschicht aus Löchern aus der Elektrode zur Speiche rung elektrischer Ladung durch eine FN-Tunnelerscheinung ein Elektron injiziert wird.

Gemäß diesem Aufbau ist in dem Kanalgebiet die Kanalschicht aus Löchern gebildet und wird das starke elektrische Feld an den zwischen der Kanalschicht aus Löchern und der Elektrode zur Speicherung elektrischer Ladung dazwischenliegenden Tun neloxidfilm angelegt. Die FN-Tunnelerscheinung kommt in dem Tunneloxidfilm vor, was die Injektion eines Elektrons aus der Elektrode zur Speicherung elektrischer Ladung in die Kanalschicht aus Löchern erlaubt.

Im Ergebnis können aus der Elektrode zur Speicherung elek trischer Ladung unter Verwendung der ganzen Oberfläche der Kanalschicht Löcher gezogen werden, was es möglich macht, einen Löschbetrieb eines Flashspeichers effizient auszufüh ren.

Vorzugsweise enthält die nichtflüchtige Halbleiterspeicher einrichtung ferner eine Öffnungseinrichtung, die das Source gebiet in einen offenen Zustand beim Programmieren von Daten bringt, und eine Erdungseinrichtung, die das n-Typ-Gebiet in einen Erdungszustand beim Programmieren von Daten bringt.

Im Ergebnis kann zur Zeit des Programmierens von Daten die nichtflüchtige Halbleiterspeichereinrichtung stabil betrie ben werden, wodurch die Zuverlässigkeit der nichtflüchtigen Halbleiterspeichereinrichtung zur Zeit des Programmierens von Daten verbessert werden kann.

Vorzugsweise enthält das Kanalgebiet eine vergrabene Schicht vom p-Typ.

Das Vorsehen der vergrabenen Schicht vom p-Typ verhindert eine Verkleinerung der Beweglichkeit des Loches durch Streuen an einer Grenzfläche zwischen dem n-Typ-Gebiet und dem Tunneloxidfilm. Im Ergebnis kann die Verkleinerung der Beweglichkeit des Loches vermieden werden, was es möglich macht, die Treibfähigkeit der nichtflüchtigen Halbleiter speichereinrichtung zu verbessern.

Vorzugsweise ist die Elektrode zur Speicherung elektrischer Ladung gebildet aus polykristallinem Silizium vom n-Typ.

Durch das Bilden der Elektrode zur Speicherung elektrischer Ladung aus polykristallinem Silizium vom n-Typ wird ein laterales elektrisches Feld an der Oberfläche in dem Drain gebiet größer, wird die Erzeugung des Band-Band-Tunnelstroms im Draingebiet vergrößert und wird ein elektrisches Feld zur Beschleunigung vergrößert. Daher erhält ein Elektron eine größere Energie im Draingebiet, was es möglich macht, die Programmiereffizienz zu verbessern.

Im Ergebnis kann die Programmiergeschwindigkeit vergrößert und die Programmierdurchbruchsspannung verkleinert werden. Ferner wird der Durchbruchswiderstand verbessert, wodurch die Miniaturisierung einer Speicherzelle, das heißt eine hohe Integration, verwirklicht werden kann.

Vorzugsweise ist die Elektrode zur Speicherung elektrischer Ladung gebildet aus polykristallinem Silizium vom p-Typ.

Die aus polykristallinem Silizium vom p-Typ gebildete Elek trode zur Speicherung elektrischer Ladung vergrößert das laterale elektrische Feld an der Oberfläche im Draingebiet, wobei der Erzeugungsbetrag des Band-Band-Tunnelstroms ver größert und das elektrische Feld zur Beschleunigung in dem Draingebiet vergrößert wird. Daher erhält ein Elektron eine größere Energie, wodurch die Programmiereffizienz verbessert wird. Im Ergebnis kann die Programmiergeschwindigkeit ver größert und die Programmierdurchbruchsspannung verkleinert werden. Ferner wird der Durchbruchswiderstand groß, was die Miniaturisierung einer Speicherzelle, das heißt eine hohe Integration, erlaubt.

Vorzugsweise sind das Sourcegebiet und das Draingebiet symmetrisch zu der Elektrode zur Speicherung elektrischer Ladung und der Steuerelektrode aufgebaut.

Ein derartiger symmetrischer Aufbau verkleinert die Anzahl von Masken, die bei einer Ioneninjektion zur Zeit der Bil dung des Sourcegebiets und des Draingebiets verwendet wer den. Die Verkleinerung der Anzahl von Masken führt zu einer Verkleinerung der Anzahl von Herstellungsschritten, was eine Kostenverkleinerung ergibt.

Vorzugsweise weist ein unter der Elektrode zur Speicherung elektrischer Ladung angeordnetes Gebiet in dem Draingebiet eine Störstellenkonzentration von 5 × 10¹⁹ cm^-3 oder weniger auf.

Im Ergebnis kann bei der nichtflüchtigen Halbleiterspeicher einrichtung, die das Programmieren unter Verwendung des durch das Band-Band-Tunneln erzeugten Injektionsstroms heißer Elektronen ausführt, eine Speicherzelle erreicht werden, die eine große wirksame Gatelänge hat und eine Miniaturisierung, das heißt eine hohe Integration, erlaubt.

Vorzugsweise weist ein unter der Elektrode zur Speicherung elektrischer Ladung angeordnetes Gebiet in dem Draingebiet eine Störstellenkonzentration von 5 × 10¹⁹ cm^-3 oder größer und ein unter der Elektrode zur Speicherung elektrischer Ladung angeordnetes Gebiet des Sourcegebiets eine Störstel lenkonzentration von 5 × 10¹⁹ cm^-3 oder kleiner auf.

Durch Verwenden dieses Aufbaus kann in dem Draingebiet der Erzeugungsbetrag des Band-Band-Tunnelstroms vergrößert werden. Im Ergebnis kann die Programmiergeschwindigkeit vergrößert und können eine Drainspannung und eine Steuer elektrodenspannung zur Zeit des Programmierens verkleinert werden.

Vorzugsweise enthält die nichtflüchtige Halbleiterspeicher einrichtung ferner ein erstes Störstellengebiet, das im Kontakt mit dem Sourcegebiet gebildet ist und eine p-Typ- Störstellenkonzentration aufweist, die kleiner als die Stör stellenkonzentration des Sourcegebiets ist, und ein zweites Störstellengebiet, das im Kontakt mit dem Draingebiet gebil det ist und eine p-Typ-Störstellenkonzentration aufweist, die kleiner als die Störstellenkonzentration des Drainge bietes ist.

Durch diesen Aufbau wird eine sogenannte LDD-Struktur ver wirklicht und kann eine Speicherzelle erhalten werden, die eine große wirksame Gatelänge hat und eine Miniaturisierung, das heißt eine hohe Integration, erlaubt.

Vorzugsweise enthält die nichtfluchtige Halbleiterspeicher einrichtung ein drittes n-Typ-Störstellengebiet, das in dem n-Typ-Gebiet im Kontakt mit dem Draingebiet so gebildet ist, daß es das Draingebiet umgibt.

Durch diesen Aufbau wird das laterale elektrische Feld in einer Drainverarmungsschicht vergrößert und kann das Elek tron effizient mit großer Energie versorgt werden. Im Er gebnis kann die Programmiergeschwindigkeit vergrößert und können die Steuerelektrodenspannung und die Drainspannung zur Zeit des Programmierens verkleinert werden.

Vorzugsweise weist der Tunneloxidfilm eine Dicke von 15 nm oder weniger auf.

Gemäß diesem Aufbau ist beispielsweise an den Tunneloxidfilm ein großes elektrisches Feld mit einer relativ kleinen Span nung angelegt. Daher kann der Band-Band-Tunnelstrom wirksam erzeugt werden. Im Ergebnis kann ein Hochgeschwindigkeits programmieren verwirklicht werden.

Vorzugsweise enthält die nichtflüchtige Halbleiterspeicher einrichtung ferner in dem n-Typ-Gebiet ein viertes p-Typ- Störstellengebiet, das so gebildet ist, daß es das Drainge biet umgibt, und ein fünftes n-Typ-Störstellengebiet, das so gebildet ist, daß es das Sourcegebiet umgibt.

Das in dem Sourcegebiet gebildete fünfte Störstellengebiet dient dazu, den Durchbruchswiderstand der Speicherzelle zu verbessern. Das in dem Draingebiet gebildete vierte Stör stellengebiet dient dazu, eine Durchbruchsspannung zwischen dem Draingebiet und dem n-Typ-Gebiet zu verbessern.

Vorzugsweise enthält die nichtflüchtige Halbleiterspeicher einrichtung ferner eine Öffnungseinrichtung, die das Drain gebiet zur Zeit des Löschens in einen offenen Zustand bringt.

Durch diesen Aufbau kann der Löschbetrieb stabil ausgeführt werden. Im Ergebnis kann die Betriebszuverlässigkeit der nichtflüchtigen Halbleiterspeichereinrichtung verbessert werden.

Vorzugsweise ist eine Speicherzelle gebildet aus der Steuer elektrode, der Elektrode zur Speicherung elektrischer Ladung, dem Sourcegebiet und dem Draingebiet, und die nicht flüchtige Halbleiterspeichereinrichtung enthält eine Spei cherzellanordnung, die eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen, eine Wortleitung, die entsprechend der Mehrzahl von Zeilen vorge sehen ist, wobei mit der Wortleitung die Steuerelektrode jeder Speicherzelle verbunden ist, und eine Bitleitung, die entsprechend der Mehrzahl von Spalten vorgesehen ist, wobei mit der Bitleitung das Draingebiet jeder Speicherzelle ver bunden ist.

Durch diesen Aufbau kann ein NOR-Flashspeicher oder ein DINOR-Typ-Flashspeicher, der zum Beispiel aus einer p- Kanaltyp-Speicherzelle gebildet ist, gebildet werden.

Vorzugsweise enthält die nichtflüchtige Halbleiterspeicher einrichtung ferner ein peripheres Schaltungsgebiet, in dem eine den Betrieb der Speicherzelle steuernde periphere Schaltung gebildet ist, wobei das periphere Schaltungsgebiet einen p-Kanaltyp-MOS-Transistor enthält und das Sourcegebiet und das Draingebiet der Speicherzelle dieselbe Struktur wie ein Sourcegebiet und ein Draingebiet, die den p-Kanaltyp- MOS-Transistor bilden, aufweisen.

Durch diesen Aufbau kann die Anzahl von Masken, die bei der Ioneninjektion in die Sourcegebiete und die Draingebiete der Speicherzelle und des in dem peripheren Schaltungsgebiet ge bildeten Transistors verwendet werden, verkleinert werden. Im Ergebnis kann die Anzahl von Herstellungsschritten der nichtflüchtigen Halbleiterspeichereinrichtung verkleinert werden, was eine Kostenverkleinerung ergibt.

Vorzugsweise enthält die Bitleitung eine Hauptbitleitung und eine Unterbitleitung, wobei die Mehrzahl von Speicherzellen geteilt ist in eine Mehrzahl von Abschnitten, von denen je der eine Mehrzahl von in einer Mehrzahl von Zeilen und Spal ten angeordneten Speicherzellen enthält, und die nicht flüchtige Halbleiterspeichereinrichtung enthält eine Unter bitleitungsgruppe, die eine Mehrzahl von Unterbitleitungen enthält, von denen jede einer Mehrzahl von Spalten in einem entsprechenden Abschnitt entspricht, und einen Auswahltran sistor, der eine Mehrzahl von Unterbitleitungsgruppen mit einer Mehrzahl von Hauptbitleitungen selektiv verbindet, wobei der Auswahltransistor ein p-Kanaltyp-Transistor ist.

Durch diesen Aufbau kann der Auswahltransistor in derselben Wanne wie die Speicherzelle gebildet werden.

Vorzugsweise ist die Unterbitleitung gebildet aus einem Metallzwischenverbindungsmaterial. Durch diesen Aufbau kann der Kontaktwiderstand zwischen der Unterbitleitung und dem Draingebiet im Vergleich zu der herkömmlichen Unterbitlei tung aus einem polykristallinem Material verkleinert werden. Ferner wird durch Verwenden des Metallzwischenverbindungs materials der Zwischenverbindungswiderstand sehr klein, wo durch ein parasitärer Widerstand durch die Unterbitleitung unterdrückt werden kann.

Vorzugsweise berechnet die Einrichtung zum Anlegen eines negativen Potentials einen {(logId)/Vd}′′ = 0 erfüllenden Wert Vd₁ von Vd, wenn in der Vd-Id-Charakteristik (Vd: Drainspannung, Id: Drainstrom) zur Zeit des Programmierens der nichtflüchtigen Halbleiterspeichereinrichtung der Absolutwert von Vd vergrößert wird, und legt sie an das Draingebiet ein negatives Potential an, das die Bedingung erfüllt, daß der Absolutwert von Vd kleiner als Vd₁ ist, so daß in einer gewählten Speicherzelle und in nichtgewählten Speicherzellen, die mit derselben Bitleitung wie die ge wählte Speicherzelle verbunden sind, eine Lawinenzerstörung nicht vorkommen wird.

Wenn bei der herkömmlichen nichtflüchtigen Halbleiterspei chereinrichtung eine derartige negative Spannung angelegt ist, daß sie eine Lawinenzerstörung verursacht, dann wird der Stromverbrauch in den nichtgewählten Speicherzellen be deutend vergrößert, was dazu führt, daß der Gesamtstrom verbrauch der Speicherzellen zunimmt. Wenn ferner unter Verwendung einer Zusatzschaltung in der nicht flüchtigen Halbleiterspeichereinrichtung eine Programmierspannung er zeugt wird, dann wird die Anzahl von Speicherzellen, die parallel programmiert werden können, infolge einer Grenze der Stromversorgungsfähigkeit verkleinert, was eine Ver kleinerung der auf eine Speicherzelle bezogenen Programmier geschwindigkeit ergibt. Derartige Probleme bei der herkömm lichen nichtflüchtigen Halbleiterspeichereinrichtung können vermieden werden.

Vorzugsweise weist die Speicherzelle eine Schwellenspannung auf, die kleiner als eine Lesespannung der Speicherzelle nach einem Löschen mit ultravioletter Strahlung ist.

Im Vergleich zu dem Fall, daß die Schwellenspannung größer als die Lesespannung ist, wird durch diesen Aufbau bei spielsweise der Unterschied zwischen der Schwellenspannung der Speicherzelle im gelöschten Zustand und der Schwellen spannung nach dem Löschen mit ultravioletter Strahlung größer. Der Widerstand gegen eine Drainstörung zur Zeit des Programmierens wird vergrößert, wodurch die Zuverlässigkeit der Speicherzelle verbessert werden kann.

Vorzugsweise weist die Speicherzelle eine Schwellenspannung auf, die größer als die Lesespannung der Speicherzelle nach dem Löschen mit ultravioletter Strahlung ist.

Durch diesen Aufbau wird der Widerstand gegen eine Störung zur Zeit des Lesens vergrößert, wodurch die Zuverlässigkeit der Speicherzelle verbessert werden kann.

In einem weiteren Aspekt der vorliegenden Erfindung enthält eine nichtflüchtige Halbleiterspeichereinrichtung eine Spei cherzelle mit einem p-Typ-Sourcegebiet und einem p-Typ- Draingebiet, die auf der Oberfläche eines n-Typ-Gebiets ge bildet sind, einer Elektrode zur Speicherung elektrischer Ladung, die auf einem zwischen dem Sourcegebiet und dem Draingebiet dazwischenliegenden Kanalgebiet mit einem Tun neloxidfilm dazwischen gebildet ist, und einer Steuerelek trode, die auf der Elektrode zur Speicherung elektrischer Ladung mit einem Isolierfilm dazwischen gebildet ist, eine Speicherzellanordnung, die eine Mehrzahl von in einer Mehr zahl von Zeilen und Spalten angeordneten Speicherzellen ent hält, eine Wortleitung, die entsprechend der Mehrzahl von Zeilen vorgesehen ist, wobei mit der Wortleitung die Steuer elektrode jeder Speicherzelle verbunden ist, eine Bitlei tung, die entsprechend der Mehrzahl von Spalten vorgesehen ist, wobei mit der Bitleitung das Draingebiet jeder Spei cherzelle verbunden ist, eine Sourceleitung, mit der das Sourcegebiet jeder Speicherzelle verbunden ist, eine Ein richtung zum Anlegen eines ersten Potentials zum Anlegen eines ersten Potentials an die Bitleitungen und die Wort leitungen, die nicht gewählt sind, die Sourceleitung und das n-Typ-Gebiet beim Lesen von Daten in einer vorbestimmten Speicherzelle der Speicherzellen, eine Einrichtung zum An legen eines zweiten Potentials zum Anlegen eines Potentials, das um 1 bis 2 V kleiner als das erste Potential ist, an die gewählte Bitleitung beim Lesen von Daten in der vorbestimm ten Speicherzelle, und eine Einrichtung zum Anlegen eines dritten Potentials zum Anlegen eines zweiten Potentials an die Wortleitung, die gewählt ist, beim Lesen von Daten in der vorbestimmten Speicherzelle.

Gemäß diesem Aufbau kann der Lesebetrieb eines sogenannten NOR-Typ-Flashspeichers vom p-Kanaltyp ausgeführt werden durch Verwenden des ersten und des zweiten Potentials der beiden Arten.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ent hält eine nichtflüchtige Halbleiterspeichereinrichtung eine Speicherzelle mit einem p-Typ-Sourcegebiet und einem p-Typ- Draingebiet, die auf der Oberfläche eines n-Typ-Gebiets ge bildet sind, einer Elektrode zur Speicherung elektrischer Ladung, die auf einem zwischen dem Sourcegebiet und dem Draingebiet dazwischenliegenden Kanalgebiet mit einem Tun neloxidfilm dazwischen gebildet ist, und einer Steuerelek trode, die auf der Elektrode zur Speicherung elektrischer Ladung mit einem Isolierfilm dazwischen gebildet ist, eine Speicherzellanordnung, die eine Mehrzahl von in einer Mehr zahl von Zeilen und Spalten angeordneten Speicherzellen ent hält, eine Mehrzahl von Hauptbitleitungen, die entsprechend der Mehrzahl von Spalten vorgesehen sind, und eine Source leitung, die für die Mehrzahl von Speicherzellen gemeinsam vorgesehen ist, wobei die Mehrzahl von Speicherzellen ge teilt ist in eine Mehrzahl von Abschnitten, von denen jeder eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen enthält, eine Mehrzahl von Unterbitleitungsgruppen, die entsprechend der Mehrzahl von Abschnitten vorgesehen sind und eine Mehrzahl von Unterbit leitungen enthalten, von denen jede einer Mehrzahl von Spal ten in einem entsprechenden Abschnitt entspricht, einen Aus wahlgattertransistor, der die Mehrzahl von Unterbitleitungs gruppen mit der Mehrzahl von Hauptbitleitungen selektiv ver bindet, eine Einrichtung zum Anlegen eines ersten Potentials zum Anlegen eines ersten Potentials an die Hauptbitleitungen und den Auswahlgattertransistor, die nicht gewählt sind, an die Sourceleitung und an das n-Typ-Gebiet beim Lesen von Daten in einer vorbestimmten Speicherzelle der Speicherzel len, eine Einrichtung zum Anlegen eines zweiten Potentials zum Anlegen eines Potentials, das um 1 bis 2 V kleiner als das erste Potential ist, an die Hauptbitleitung und die Unterbitleitung, die gewählt sind, beim Lesen von Daten in der vorbestimmten Speicherzelle, eine Öffnungseinrichtung, die die nichtgewählten Unterbitleitungen in einen offenen Zustand beim Lesen von Daten in der vorbestimmten Speicher zelle bringt, und eine Einrichtung zum Anlegen eines dritten Potentials zum Anlegen eines zweiten Potentials an den Aus wahlgattertransistor, der gewählt ist, beim Lesen von Daten in der vorbestimmten Speicherzelle.

Gemäß diesem Aufbau kann der Lesebetrieb des p-Kanaltyp- DINOR-Typ-Flashspeichers durch Verwenden von zwei Arten von Potentialen ausgeführt werden.

Vorzugsweise ist das erste Potential ein Erdpotential und das zweite Potential ein externes Stromversorgungspotential mit einem negativen Wert.

Durch Verwenden nur eines externen Stromversorgungspoten tials mit einem positiven Wert in der Speicherzelle kann der Lesebetrieb eines p-Kanaltyp-NOR- oder DINOR-Typ-Flashspei chers ausgeführt werden.

Im Ergebnis kann durch Verwenden des einen externen Strom versorgungspotentials mit einem negativen Wert in der Spei cherzelle der Lesebetrieb eines p-Kanaltyp-NOR- oder DINOR- Typ- Flashspeichers ausgeführt werden.

Wenn in der nichtflüchtigen Halbleiterspeichereinrichtung Daten programmiert werden, dann ist die Bedingung zum An legen einer Programmierspannung vorzugsweise so festgesetzt, daß der Drainstrom, der ein zur Zeit des Programmierens am meisten verbrauchte Strom ist, 1 µA oder kleiner ist.

Im Ergebnis können zum Beispiel wenigstens 1000 Speicherzel len gleichzeitig parallel programmiert werden, was es mög lich macht, die auf eine Speicherzelle bezogene wirksame Programmiergeschwindigkeit zu vergrößern.

Ferner kann eine nichtflüchtige Halbleiterspeichereinrich tung hergestellt werden, welche auf der Grundlage einer Einzelstromquelle in Betrieb ist.

Die vorstehenden und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung augen scheinlicher werden, wenn diese in Verbindung mit den beige fügten Zeichnungen zur Kenntnis genommen wird.

Von den Figuren zeigen:

Fig. 1 eine erste Darstellung zum Beschreiben des Programmierbetriebs einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer ersten Ausführungsform;

Fig. 2 eine zweite Darstellung zum Beschreiben des Programmierbetriebs der nichtflüchtigen Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform;

Fig. 3 eine Darstellung zum Beschreiben des Löschbe triebs der nichtflüchtigen Halbleiterspei chereinrichtung gemäß der ersten Ausführungs form;

Fig. 4 eine Darstellung, die eine Bedingung zum An legen einer Spannung der nichtflüchtigen Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform zeigt;

Fig. 5 eine Darstellung, die Programmiercharakteri stiken der nichtflüchtigen Halbleiterspei chereinrichtung gemäß der ersten Ausführungs form zeigt;

Fig. 6 eine Darstellung, die eine Löschcharakteri stik der nichtflüchtigen Halbleiterspeicher einrichtung gemäß der ersten Ausführungsform zeigt;

Fig. 7 eine Darstellung, die eine Id-Vd-Charakte ristik und eine Ig-Vd-Charakteristik zeigt, wenn bei der ersten Ausführungsform ein Schwebegate und ein Steuergate verbunden sind;

Fig. 8 ein Blockschaltbild, das den Aufbau einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer zweiten Ausführungsform zeigt;

Fig. 9 ein Blockschaltbild, das den Aufbau einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer dritten Ausführungsform zeigt;

Fig. 10 eine Darstellung, welche die Programmier- und die Löscheigenschaften eines herkömmlichen NOR-Typ- Flashspeichers zeigt;

Fig. 11 eine Darstellung, welche die Programmier- und die Löscheigenschaften der nichtflüchtigen Halbleiterspeichereinrichtung gemäß der drit ten Ausführungsform zeigt;

Fig. 12 eine Darstellung zum Beschreiben des Program mierbetriebs einer nichtflüchtigen Halblei terspeichereinrichtung gemäß einer vierten Ausführungsform zeigt;

Fig. 13 eine Schnittansicht, welche den Aufbau einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer fünften Ausführungsform zeigt;

Fig. 14 eine Schnittansicht, welche den Aufbau einer nicht flüchtigen Halbleiterspeichereinrichtung gemäß einer sechsten Ausführungsform zeigt;

Fig. 15 eine Schnittansicht, welche den Aufbau einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer siebenten Ausführungsform zeigt;

Fig. 16 und 17 Schnittansichten, welche einen ersten und einen zweiten Herstellungsschritt einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer achten Ausführungsform zeigen;

Fig. 18 und 19 Schnittansichten, welche einen ersten und einen zweiten Herstellungsschritt einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer neunten Ausführungsform zeigen;

Fig. 20 eine Schnittansicht, welche den Aufbau einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer zehnten Ausführungsform zeigt;

Fig. 21 eine Schnittansicht, welche den Aufbau einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer elften Ausführungsform zeigt;

Fig. 22 eine Schnittansicht, welche den Aufbau einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer zwölften Ausführungsform zeigt;

Fig. 23 eine erste Darstellung, die einen anderen Zu stand einer n-Wanne bei der ersten bis zwölf ten Ausführungsform zeigt;

Fig. 24 eine zweite Darstellung, die einen weiteren Zustand der n-Wanne bei der ersten bis zwölf ten Ausführungsform zeigt;

Fig. 25 eine dritte Darstellung, die einen weiteren Zustand der n-Wanne bei der ersten bis zwölf ten Ausführungsform zeigt;

Fig. 26 eine Darstellung, welche die Id-Vd-Charakte ristik und die Ig-Vd-Charakteristik einer nicht flüchtigen Halbleiterspeichereinrichtung gemäß einer fünfzehnten Ausführungsform zeigt;

Fig. 27 eine erste Darstellung zum Beschreiben einer Lawinenerscheinung bei der fünfzehnten Aus führungsform;

Fig. 28 eine zweite Darstellung zum Beschreiben der Lawinenerscheinung bei der fünfzehnten Aus führungsform;

Fig. 29 eine dritte Darstellung zum Beschreiben der Lawinenerscheinung bei der fünfzehnten Aus führungsform;

Fig. 30 eine Darstellung, die eine FN-Auftragung eines Band-Band-Tunnelstroms Id der nicht flüchtigen Halbleiterspeichereinrichtung ge mäß der fünfzehnten Ausführungsform zeigt;

Fig. 31 eine Darstellung, welche die Id-Vd-Charakte ristik und die Ig-Vd-Charakteristik bei Vg = 0 V der nichtflüchtigen Halbleitereinrichtung gemäß der fünfzehnten Ausführungsform zeigt;

Fig. 32 eine schematische Darstellung zum Beschreiben des Programmierbetriebs einer herkömmlichen NOR-Typ- Speicherzelle;

Fig. 33 eine schematische Darstellung zum Beschreiben des Löschbetriebs der herkömmlichen NOR-Typ- Speicherzelle;

Fig. 34 eine schematische Darstellung zum Beschreiben des Programmierbetriebs einer herkömmlichen DINOR- Typ-Speicherzelle;

Fig. 35 eine schematische Darstellung zum Beschreiben des Löschbetriebs der herkömmlichen DINOR- Typ-Speicherzelle;

Fig. 36 eine Darstellung, welche eine Spannungsan legebedingung der herkömmlichen DINOR-Typ- Speicherzelle zeigt;

Fig. 37 eine Darstellung, welche die Programmier charakteristik der herkömmlichen DINOR-Typ- Speicherzelle zeigt;

Fig. 38 eine Darstellung, welche die Löschcharak teristik der herkömmlichen DINOR-Typ-Spei cherzelle zeigt;

Fig. 39 eine schematische Darstellung zum Beschreiben einer Band-Band-Tunnelerscheinung in einer herkömmlichen n-Kanaltyp-MOS-Speicherzelle und

Fig. 40 eine Schnittansicht, welche einen verbesser ten Aufbau der herkömmlichen n-Kanaltyp-MOS- Speicherzelle zeigt.

Die erste Ausführungsform

Eine erste Ausführungsform der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die Zeichnungen beschrie ben. Ein Aufbau einer nichtflüchtigen Halbleiterspeicher einrichtung gemäß der ersten Ausführungsform wird zunächst unter Bezugnahme auf Fig. 1 beschrieben.

Die nichtflüchtige Halbleiterspeichereinrichtung gemäß der vorliegenden Ausführungsform enthält ein p-Typ-Sourcegebiet 2 und ein p-Typ-Draingebiet 3, die auf der Oberfläche einer n-Typ-Wanne 1 gebildet sind. In Fig. 1 sind an den Grenzen zwischen dem Sourcegebiet 2 und der n-Wanne 1 und zwischen dem Draingebiet 3 und der n-Wanne 1 entsprechend pn-Über gänge 2a und 3a gebildet.

Eine Schwebegateelektrode 5 ist auf einem zwischen dem Sourcegebiet 2 und dem Draingebiet 3 dazwischenliegenden Kanalgebiet 8 mit einem Tunneloxidfilm 4 dazwischen gebil det. Eine Steuergateelektrode 7 ist auf der Schwebegateelek trode 5 mit einem Isolierfilm 6 dazwischen gebildet. Es wird angemerkt, daß als Isolierfilm 6 im allgemeinen ein Drei schichtfilm aus einem Oxidfilm, einem Nitridfilm und einem Oxidfilm verwendet wird.

Ein Programmier-, Lösch- und Lesebetrieb der nichtflüchtigen Halbleiterspeichereinrichtung mit dem vorstehenden Aufbau wird beschrieben.

Unter Bezugnahme auf die Fig. 1 und 4 ist bei dem Pro grammierbetrieb ein positives Potential von etwa 4 bis 11 V an die Steuergateelektrode 7 angelegt, ist ein negatives Po tential von etwa -3 bis -10 V an das Draingebiet 3 angelegt, ist das Sourcegebiet 2 in einem offenen Zustand und ist die n-Wanne 1 auf Erdpotential. Insbesondere sind die Potentiale in einer Potentialfestlegung der Polaritäten angelegt, wel che denjenigen des Programmierbetriebs einer einen herkömm lichen n-Kanaltyp-MOS-Transistor verwendenden DINOR-Typ- Flashspeicherzelle entgegengesetzt sind.

Fig. 2 ist eine schematische Darstellung, welche den Pro grammierbetrieb in einem durch das A in Fig. 1 gezeigten Gebiet zu dieser Zeit darstellt.

In dem Draingebiet 3 wird ein Band-Band-Tunnelstrom erzeugt, um ein Elektron-Loch- Paar 9 zu erzeugen. Ein Elektron 9a des Paares wird in der Richtung des Kanalgebiets 8 durch ein laterales elektrisches Feld beschleunigt, so daß es in ein heißes Elektron mit großer Energie verwandelt wird. Da zu dieser Zeit an die Steuergateelektrode 7 ein positives Po tential angelegt ist, kann dieses heiße Elektron 9a in den Tunneloxidfilm 4 leicht injiziert werden, so daß es die Schwebegateelektrode 5 erreicht. Die Elektronen werden in die Schwebegateelektrode 5 durch diese durch den Band-Band- Tunnelstrom erzeugte Injektion heißer Elektronen injiziert, und der Programmierbetrieb für eine Speicherzelle bei der vorliegenden Ausführungsform wird ausgeführt.

Gemäß diesem Programmierbetrieb ist der Schwellenwert einer Speicherzelle "kleines Vt" (ein Zustand mit kleinem Vth). Da die Speicherzelle ein p-Kanaltyp-Transistor ist, weist der Schwellenwert einen kleinen Absolutwert mit negativem Vor zeichen auf.

Der Löschbetrieb wird nun unter Bezugnahme auf die Fig. 3 und 4 beschrieben. Bei dem Löschbetrieb wird ein negatives Potential von etwa -5 bis -12 V an die Steuergateelektrode 7 angelegt, wird ein positives Potential von etwa 5 bis 12 V an das Sourcegebiet 2 und die n-Wanne 1 angelegt und ist das Draingebiet 3 in einem offenen Zustand. Insbesondere wird durch eine Potentialfestlegung der Polaritäten, die denjeni gen bei dem Löschbetrieb der den n-Kanaltyp-MOS-Transistor verwendenden DINOR-Typ- Flashspeicherzelle entgegengesetzt sind, in dem Kanalgebiet 8 eine Kanalschicht aus Löchern ge bildet. Aufgrund der vorstehend beschriebenen Potentialfest legung ist an den Tunneloxidfilm 4 zwischen der Kanalschicht und der Schwebegateelektrode 5 ein starkes elektrisches Feld angelegt. Aus der Schwebegateelektrode 5 werden durch eine FN-Tunnelerscheinung in die Kanalschicht Elektronen ausge stoßen. Dieser Löschbetrieb bringt den Schwellenwert der Speicherzelle auf "großes Vt" (in einen Zustand mit großem Vth). Da die Speicherzelle ein p-Kanaltyp-Transistor ist, weist der Schwellenwert einen großen Absolutwert mit negati vem Vorzeichen auf.

Bei dem Lesebetrieb wird, wie in Fig. 4 gezeigt, ein nega tives Potential von etwa -1,5 bis -5 V, welches etwa zwi schen dem "kleinen Vt" und dem "großen Vt" ist, an die Steuergateelektrode 7 angelegt, werden das Sourcegebiet 2 und die n-Wanne 1 geerdet und wird ein negatives Potential von etwa -0,1 bis -2 V an das Draingebiet 3 angelegt.

In Abhängigkeit davon, ob bei dieser Potentialfestlegung durch die nichtflüchtige Halbleiterspeichereinrichtung hin durch Strom fließt, wird bestimmt, ob der Schwellenwert der nichtflüchtigen Halbleiterspeichereinrichtung "kleines Vt" ist.

Die Fig. 5 und 6 zeigen eine Programmiercharakteristik und eine Löschcharakteristik der nichtflüchtigen Halblei terspeichereinrichtung gemäß der vorliegenden Ausführungs form.

Es wird festgestellt, daß im Vergleich zu dem in den Fig. 37 und 38 dargestellten Stand der Technik sowohl bei der Programmiercharakteristik als auch bei der Löschcharakteri stik der vorliegenden Ausführungsform der Schwellenwert ne gativ ist.

Wie vorstehend beschrieben, ist bei der nichtflüchtigen Halbleiterspeichereinrichtung der vorliegenden Ausführungs form die Speicherzelle aus einem p-Kanaltyp-MOS-Transistor gebildet und werden der Programmier-, der Lösch- und der Lesebetrieb unter derartigen Potentialbedingungen, wie in Fig. 4 gezeigt, ausgeführt. Daher wird bei dem Programmier betrieb ein Loch 9b des durch den Band-Band-Tunnelstrom er zeugten Elektron-Loch-Paares 9 in der Nähe des Draingebiets 3 in das Draingebiet 3 gezogen. Ferner wird das Loch im Unterschied zu dem herkömmlichen Fall nicht in ein heißes Loch mit großer Energie verwandelt, da die große Lochkonzen tration im Draingebiet 3 verursacht, daß das Loch gestreut und ihm Energie entzogen wird. Selbst wenn ein heißes Loch vorhanden ist, kann das heiße Loch nicht in den Tunneloxid film 4 injiziert werden, da die Schwebegateelektrode 5 auf einem positiven Potential ist.

Daher kann eine durch die Injektion heißer Löcher in den Tunneloxidfilm verursachte merkliche Verschlechterung des Tunneloxidfilms, welche ein ernsthaftes Problem bei der her kömmlichen n-Kanal-MOS-Typ-Speicherzelle ist, verhindert werden.

Da die heißen Löcher nicht in den Tunneloxidfilm injiziert werden, ist es nicht notwendig, eine derartige Schicht zur Abschwächung eines elektrischen Feldes wie im herkömmlichen Fall zu bilden. Daher wird im Vergleich zu dem Aufbau der herkömmlichen n-Kanal-MOS-Typ-Speicherzelle eine größere wirksame Gatelänge gesichert und können bei der vorliegenden Erfindung die Speicherzellen stärker miniaturisiert werden, was eine hohe Integration erlaubt.

Unter Bezugnahme auf Fig. 7 werden die Id-Vd-Charakteristik und die Ig-Vd-Charakteristik in dem Fall beschrieben, daß bei dem in Fig. 1 gezeigten Aufbau die Schwebegateelektrode 5 und die Steuergateelektrode 7 verbunden sind. Es wird an gemerkt, daß Id den Wert des durch die Band-Band-Tunneler scheinung erzeugten Stroms bezeichnet und daß Ig den Wert jenes Stroms bezeichnet, der durch die durch den Band-Band- Tunnelstrom verursachten heißen Elektronen in den Tunnel oxidfilm 4 injiziert wird. Vg bezeichnet die Spannung der Steuergateelektrode 7.

Wenn eine Injektionseffizienz Ig/Id unter den Bedingungen Vd = -6 V und Vg = 6 V in Betracht gezogen wird, welche den tatsächlichen Verwendungsbedingungen nahe sind, dann wird eine große Injektionseffizienz von etwa 10^-2 erreicht, wie in Fig. 7 gezeigt.

Bei dem Programmierbetrieb gemäß der vorliegenden Ausfüh rungsform ist die Injektionseffizienz Ig/Id um ein bis zwei Stellen besser als ein Verhältnis Ig/Id aus einem durch die FN-Tunnelerscheinung erzeugten Gatestrom Ig und einem Leck strom Id, der durch die Band-Band-Tunnelerscheinung der her kömmlichen n-Kanal-MOS-Typ-Speicherzelle erzeugt wird, bei welcher der Programmierbetrieb ausgeführt wird durch den Ausstoß von Elektronen aus der Schwebegateelektrode in das Draingebiet mittels des FN-Tunnelstroms.

Wie vorstehend beschrieben, erlaubt es die im Vergleich zu der herkömmlichen Speicherzelle größere Injektionseffizienz Ig/Id, daß der Programmierbetrieb ausgeführt wird mit der selben Geschwindigkeit wie derjenigen im herkömmlichen Fall und mit einem im Vergleich zum herkömmlichen Fall kleineren Stromverbrauch. Dies bedeutet, daß der Programmierbetrieb ausgeführt werden kann mit einer größeren Geschwindigkeit mit demselben Betrag des Stromverbrauchs wie im herkömmli chen Fall.

Gemäß dem Programmierbetrieb der nichtflüchtigen Halbleiter speichereinrichtung der vorliegenden Ausführungsform kann eine Verschlechterung des Tunneloxidfilms verhindert und die Gatelänge wirksam verwendet werden. Ferner können ein klei ner Stromverbrauch und ein Hochgeschwindigkeitsprogrammieren verwirklicht werden (vergleiche S. Haddad et al., "An In vestigation of Erase-Mode Dependent Hole Trapping in Flash EEPROM Memory Cell", IEEE ELECTRON DEVICE LETTERS, Band 11, Nr. 11, November 1990, 514).

Da ferner das Sourcegebiet 2 und das Draingebiet symmetrisch bezüglich der Schwebegateelektrode 5 und der Steuergateelek trode 7 aufgebaut sind, wie in Fig. 1 gezeigt, können das Sourcegebiet 2 und das Draingebiet 3 mittels desselben Stör stellenimplantationsschrittes gebildet werden. Im Ergebnis können im Vergleich zu der herkömmlichen DINOR-Typ-Flash speicherzelle und der NOR-Typ-Flashspeicherzelle, welche ein Sourcegebiet und ein Draingebiet aufweisen, die asymmetrisch aufgebaut sind, die Anzahl von Masken und die Anzahl von Herstellungsschritten verkleinert werden, was zu einer Ver kleinerung der Herstellungskosten der nichtflüchtigen Halb leiterspeichereinrichtung führt.

Die zweite Ausführungsform

Eine zweite Ausführungsform einer nichtflüchtigen Halblei terspeichereinrichtung gemäß der vorliegenden Erfindung wird nun beschrieben.

Die nichtflüchtige Halbleiterspeichereinrichtung der zweiten Ausführungsform ist ein DINOR-Typ-Flashspeicher, der eine p- Kanal-MOS-Typ-Speicherzelle verwendet, welche mit der Spei cherzelle der vorstehend beschriebenen ersten Ausführungs form verwirklicht ist.

Eine in diesem DINOR-Flashspeicher enthaltene Speicherzell matrix ist in eine Mehrzahl von Abschnitten geteilt, wie nachstehend beschrieben. Die Tabellen 1 bis 3 zeigen die Spannungsanlegebedingungen bei den Speicherzellen (Speicher transistoren) in einem gewählten Abschnitt und bei den Spei cherzellen (Speichertransistoren) in nichtgewählten Ab schnitten. In den Tabellen 1 bis 3 bezeichnet Vd eine Drain spannung, Vg eine Steuergateelektrodenspannung, Vs eine Sourcegebietsspannung und Vbb ein n-Wannenspannung. Zur Ver einfachung der Beschreibung sind bei den Spannungsbedingun gen in den Tabellen 1 bis 3 die Anzahl von Abschnitten, die Anzahl von Speichern und dergleichen klein.

Tabelle 1

Angelegte Spannungen beim Löschen

Tabelle 2

Angelegte Spannungen beim Programmieren

Tabelle 3

Angelegte Spannungen beim Lesen

(a) Der Gesamtaufbau der nichtflüchtigen Halbleiterspeicher einrichtung

Fig. 8 ist ein Blockschaltbild, das den Gesamtaufbau einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß der vor liegenden Ausführungsform zeigt.

Eine Speicherzellmatrix 70 ist in Abschnitte SE1 und SE2 ge teilt. Die Speicherzellmatrix 70 enthält Auswahlgatter SG1 und SG2, die entsprechend den Abschnitten SE1 und SE2 ent sprechen. Die Speicherzellmatrix 70 ist in einem n-Wannen gebiet 71 gebildet.

In der Speicherzellmatrix 70 sind zwei Hauptbitleitungen MB0 und MB1 angeordnet. Die Hauptbitleitungen N30 und MB1 sind mit einem Abtastverstärker 52 und einer Programmierschaltung 53 mittels Y-Gattertransistoren YG0 und YG1 in einem Y-Gat ter 72 verbunden.

Zwei Unterbitleitungen SB01 und SB02 sind entsprechend der Hauptbitleitung MB0 vorgesehen. Zwei Unterbitleitungen SB11 und SB12 sind entsprechend der Hauptbitleitung MB1 vorge sehen.

Wortleitungen WL0 und WL1 sind so angeordnet, daß sie die Unterbitleitungen SB01 und SB11 kreuzen. Wortleitungen WL2 und WL3 sind so angeordnet, daß sie die Unterbitleitungen SB02 und SB12 kreuzen. Durch Verwenden eines Zwischenverbin dungsaufbaus, bei dem als Material der Unterbitleitung ein Metallmaterial wie beispielsweise ein Metallmaterial mit großer Schmelztemperatur aus Al und Wolfram und ein Silizid material des Metallmaterials mit großer Schmelztemperatur verwendet wird, kann hier ein Kontaktwiderstand mit einer p⁺-Diffusionsschicht im Vergleich zu einem Polysilizium als Material der Unterbitleitung verwendenden Zwischenverbin dungsaufbau ausreichend klein gemacht werden. Ferner kann der kleine Zwischenverbindungswiderstand den durch die Unterbitleitung verursachten parasitären Widerstand unter drücken.

An den Kreuzungspunkten zwischen den Unterbitleitungen SB01, SB02, SB11, SB12 und den Wortleitungen WL0 bis WL3 sind Speicherzellen (Speichertransistoren) M00 bis M03 und M10 bis M13 vorgesehen. Die Speicherzellen M00, M01, M10 und M11 sind in dem Abschnitt SE1 und die Speicherzellen M02, M03, M12 und M13 sind in dem Abschnitt SE2 enthalten.

Jeder Speicherzelle hat ihr Draingebiet verbunden mit einer entsprechenden Unterbitleitung, hat ihre Steuergateelektrode verbunden mit einer entsprechenden Wortleitung und hat ihr Sourcegebiet verbunden mit einer Sourceleitung SL.

Das Auswahlgatter SG1 enthält Auswahlgattertransistoren SG01 und SG11. Das Auswahlgatter SG2 enthält Auswahlgattertransi storen SG02 und SG12. Die Unterbitleitungen SB01 und SB02 sind mit der Hauptbitleitung MB0 mittels der Auswahlgatter transistoren SG01 und SG02 entsprechend verbunden, und die Unterbitleitungen SB11 und SB12 sind mit der Hauptbitleitung MB1 mittels der Auswahlgattertransistoren SG11 und SG12 ent sprechend verbunden.

Ein Adressenpuffer 58 empfängt von außen angelegte Adressen signale und legt ein X-Adressensignal und ein Y-Adressensi gnal entsprechend an einen X-Decodierer 59 und einen Y-De codierer 57 an. Der X-Decodierer 59 wählt als Reaktion auf das X-Adressensignal eine beliebige einer Mehrzahl von Wort leitungen WL0 bis WL3. Der Y-Decodierer 57 erzeugt ein Aus wahlsignal, das als Reaktion auf das Y-Adressensignal eine beliebige einer Mehrzahl von Hauptbitleitungen NB0 und MB1 wählt.

Die Y-Gattertransistoren im Y-Gatter 72 verbinden in Reak tion auf das Auswahlsignal die Hauptbitleitungen NB0 und MB1 entsprechend mit dem Abtastverstärker 52 und der Program mierschaltung 53.

Beim Lesebetrieb tastet der Abtastverstärker 52 die auf der Hauptbitleitung MB0 oder der Hauptbitleitung MB1 ausgelese nen Daten ab und gibt die Daten mittels eines Datenein gangs-/Datenausgangspuffers 51 nach außen aus.

Beim Programmierbetrieb werden mittels des Datenein gangs-/Datenausgangspuffers 51 in die Programmierschaltung 53 von außen angelegte Daten gegeben und legt die Program mierschaltung 53 eine Programmierspannung an die Hauptbit leitungen MB0 und MB1 gemäß den Daten an.

Schaltungen zum Erzeugen einer negativen Spannung 54 und 55 empfangen eine Stromversorgungsspannung Vcc (zum Beispiel 5 V) aus der Außenwelt und erzeugen eine negative Spannung. Eine Schaltung zum Erzeugen einer großen Spannung 56 emp fängt die Stromversorgungsspannung Vcc aus der Außenwelt und erzeugt eine große Spannung. Eine Prüfspannungserzeugungs schaltung 60 empfängt die von außen angelegte Stromversor gungsspannung Vcc und legt zur Zeit einer Prüfung an eine gewählte Wortleitung eine vorgeschriebene Prüfspannung an. Eine Wannenpotentialerzeugungsschaltung 61 legt zur Zeit eines Löschens an das n-Wannengebiet 71 eine positive Span nung an. Eine Sourcesteuerschaltung 62 legt zur Zeit des Löschens an die Sourceleitung SL eine große Spannung an. Ein Auswahlgatterdecodierer 63 aktiviert selektiv die Gatter SG1 und SG2 als Reaktion auf einige der Adressensignale aus dem Adressenpuffer 53.

Eine Programmier-/Löschsteuerschaltung 50 steuert den Be trieb jeder Schaltung als Reaktion auf ein von außen ange legtes Steuersignal.

(b) Der Betrieb der nichtflüchtigen Halbleiterspeicher einrichtung

Ein Betrieb zum Löschen eines Abschnitts, ein Programmierbe trieb und ein Lesebetrieb der nichtflüchtigen Halbleiter- Speichereinrichtung wird nun unter Bezugnahme auf die Tabellen 1 bis 3 beschrieben.

(i) Der Betrieb zum Löschen eines Abschnitts

Es wird hier vorausgesetzt, daß der ganze Abschnitt SE1 ge löscht wird. Zunächst wird an die Programmier-/Löschsteuer schaltung 50 ein den Betrieb zum Loschen eines ganzen Ab schnitts spezifizierendes Steuersignal angelegt. Als Reak tion auf dieses Signal werden die Schaltung zum Erzeugen einer negativen Spannung 55 und die Schaltung zum Erzeugen einer großen Spannung 56 aktiviert.

Die Schaltung zum Erzeugen einer negativen Spannung 55 legt eine negative Spannung (-10 V) an den X-Decodierer 59 an. Der X-Decodierer 59 legt an die Wortleitungen WL0 und WL1 des Abschnitts SE1 eine negative Spannung (-10 V) und an die Wortleitungen WL2 und WL3 des Abschnitts SE2 0 V an. Die Schaltung zum Erzeugen einer großen Spannung 56 legt an den Y-Decodierer 57 und die Wannenpotentialerzeugungsschaltung 61 eine große Spannung an. Der Y-Decodierer 57 legt an die Y-Gattertransistoren YG0 und YG1 im Y-Gatter 72 eine große Spannung an (ein Beispiel ist dargestellt, bei welchem die Y-Gattertransistoren und der Auswahlgattertransistor gebil det sind aus p-Kanaltyp-MOS-Transistoren). Im Ergebnis wer den die Hauptbitleitungen MB0 und MB1 in einen Schwebezu stand gebracht. Die Sourcesteuerschaltung 62 legt an die Sourceleitung SL eine positive Spannung (8 V) an. Ferner legt die Wannenpotentialerzeugungcschaltung 61 an das n- Wannengebiet 71 eine positive Spannung (8 V) an. Der Aus wahlgatterdecodierer 63 schaltet die Auswahlgatter SG1 und SG2 aus.

Somit sind an die Speicherzellen in dem gewählten Abschnitt SE1 und an die Speicherzellen in dem nichtgewählten Ab schnitt SE2 Spannungen angelegt, wie in Tabelle 1 gezeigt. Im Ergebnis sind alle Speicherzellen im Abschnitt SE1 ge löscht.

(ii) Der Programmierbetrieb

Es wird hier vorausgesetzt, daß die Speicherzelle M00 pro grammiert wird. Insbesondere werden in der Speicherzelle M00 Daten "0" programmiert und in der Speicherzelle M10 Daten "1" verriegelt.

Ein den Programmierbetrieb spezifizierendes Steuersignal wird an die Programmier-/Löschsteuerschaltung 50 angelegt. Als Reaktion auf dieses Signal werden die Schaltung zum Er zeugen einer negativen Spannung 54 und die Schaltung zum Er zeugen einer großen Spannung 56 aktiviert.

Die Schaltung zum Erzeugen einer großen Spannung 56 legt an den X-Decodierer 59 eine große Spannung an. Der X-Decodierer 59 wählt die Wortleitung WL0 als Reaktion auf das aus dem Adressenpuffer 58 angelegte X-Adressensignal, legt an die gewählte Wortleitung WL0 eine große Spannung (8 V) an und legt an die nichtgewählten Wortleitungen WL1 bis WL3 0 V an.

Die Schaltung zum Erzeugen einer negativen Spannung 54 legt an den Y-Decodierer 57, die Programmierschaltung 53 und den Auswahlgatterdecodierer 63 eine negative Spannung an. Zu nächst werden an die Programmierschaltung 53 mittels des zu verriegelnden Dateneingangs-/Datenausgangspuffers 51 Daten "0" von außen angelegt. In Reaktion auf das aus dem Adres senpuffer 58 angelegte Y-Adressensignal legt der Y-Deco dierer 57 an den Y-Gattertransistor YG0 im Y-Gatter 72 eine negative Spannung und an den Y-Gattertransistor YG1 0 V an. Folglich wird der Y-Gattertransistor YG0 eingeschaltet.

Die Programmierschaltung 53 legt mittels des Y-Gattertransi stors YG0 an die Hauptbitleitung MB0 eine den Daten "0" ent sprechende Programmierspannung (-5 V) an. Der Auswahlgatter decodierer 63 schaltet das Auswahlgatter SG1 ein und das Auswahlgatter SG2 aus. Im Ergebnis sind die Unterbitleitun gen SB01 und SB11 entsprechend verbunden mit den Hauptbit leitungen MB0 und MB1. Die Sourcesteuerschaltung 62 bringt die Sourceleitung SL in einen Schwebezustand. Die Wannenpo tentialerzeugungsschaltung 61 legt an das n-Wannengebiet 71 0 V an.

Somit sind an die Speicherzelle M00 Spannungen angelegt, wie in der linken Spalte der Tabelle 2 gezeigt. Im Ergebnis nimmt die Schwellenspannung der Speicherzelle M00 zu (da die Schwellenspannung negativ ist, ändert sie sich auf 0).

Nach einer vorgeschriebenen Zeit von beispielsweise 1 ms werden mittels des zu verriegelnden Dateneingangs-/Datenaus gangspuffers 51 an die Programmierschaltung 53 Daten "1" von außen angelegt. Als Reaktion auf das aus dem Adressenpuffer 58 angelegte Y-Adressensignal legt der Y-Decodierer 57 an den Y-Gattertransistor YG1 im Y-Gatter 72 eine negative Spannung und an den Y-Gattertrabsistor YG0 0 V an. Im Ergeb nis wird der Y-Gattertransistor YG1 eingeschaltet. Die Pro grammierschaltung 53 legt mittels des Y-Gattertransistors YG1 an die Hauptbitleitung MB1 die den Daten "1" entspre chenden 0 V an.

Somit sind an die Speicherzelle M10 Spannungen angelegt, wie in der rechten Spalte der Tabelle 2 gezeigt. Im Ergebnis bleibt die Schwellenspannung der Speicherzelle M10 klein (da die Schwellenspannung negativ ist, ist ihr Absolutwert groß).

(iii) Der Lesebetrieb

Es wird hier vorausgesetzt, daß aus der Speicherzelle M00 Daten ausgelesen werden. Zunächst wird an die Program mier-/Löschsteuerschaltung 50 ein den Lesebetrieb spezi fizierendes Steuersignal angelegt.

In Reaktion auf das aus dem Adressenpuffer 58 angelegte X- Adressensignal wählt der X-Decodierer 59 die Wortleitung WL0 und legt an die Wortleitung 0 V an. Zu dieser Zeit sind die Wortleitungen WL1 bis WL3 auf 3 V gehalten. Der Auswahlgat terdecodierer 63 schaltet das Auswahlgatter SG1 ein und das Auswahlgatter SG2 aus. In Reaktion auf das aus dem Adressen puffer 58 angelegte Y-Adressensignal schaltet der Y-Deco dierer 57 den Y-Gattertransistor YG0 im Y-Gatter 72 ein. Die Sourcesteuerschaltung 62 legt an die Sourceleitung SL 3 V an. Die Wannenpotentialerzeugungsschaltung 61 legt an das n- Wannengebiet 71 3 V an.

Somit sind an die gewählte Speicherzelle M00 Spannungen an gelegt, wie in der linken Spalte der Tabelle 3 gezeigt. Wenn der Inhalt der Speicherzelle M00 "1" ist, dann wird im Er gebnis die Hauptbitleitung MB0 mit einem Lesestrom versorgt. Dieser Lesestrom wird durch den Abtastverstärker 52 abge tastet und mittels des Dateneingangs-/Datenausgangspuffers 51 draußen vorgesehen. Zu dieser Zeit sind an die nichtge wählten Speicherzellen Spannungen angelegt, wie in der rech ten Spalte der Tabelle 3 gezeigt.

Wie vorstehend beschrieben, können der Lösch-, der Program mier- und der Lesebetrieb der nichtflüchtigen Halbleiter speichereinrichtung der vorliegenden Ausführungsform ausge führt werden.

Bei der nichtflüchtigen Halbleiterspeichereinrichtung der vorliegenden Ausführungsform wird in dem Draingebiet durch Anlegen eines positiven Potentials an die Steuergateelektro de und eines negativen Potentials an das Draingebiet in der p-Kanal-MOS-Typ-Speicherzelle ein Band-Band-Tunnelstrom er zeugt. Dieser Band-Band-Tunnelstrom erzeugt ein Elektron. Da 61966 00070 552 001000280000000200012000285916185500040 0002019600544 00004 61847s Elektron wird durch ein elektrisches Feld beschleunigt, so daß es in ein heißes Elektron verwandelt wird. Durch das heiße Elektron, das in den Tunneloxidfilm injiziert wird, wird der Programmierbetrieb ausgeführt.

Bei dem Programmierbetrieb wird an die Steuergateelektrode eine positive Spannung Vcg und an das Draingebiet in der ge wählten Speicherzelle eine negative Spannung Vd angelegt.

Andererseits wird an die Steuergateelektrode 0 V und an das Draingebiet in den mit derselben Bitleitung verbundenen nichtgewählten Speicherzellen (Zellen, die durch eine Drain- Störung beeinflußt sind) die negative Spannung Vd angelegt. In den nichtgewählten Speicherzellen wird die Potentialdif ferenz zwischen der Schwebegateelektrode und dem Draingebiet viel kleiner als die Potentialdifferenz zwischen der Schwebegateelektrode und dem Draingebiet der gewählten Spei cherzelle, da die Steuergatespannung 0 V ist. Somit wird in den nichtgewählten Speicherzellen der Erzeugungsbetrag des Band-Band-Tunnelstroms verkleinert, was verursacht, daß der Elektroneninjektionsstrom verkleinert wird. (In den mit der selben Wortleitung verbundenen nichtgewählten Speicherzellen (den Zellen, die durch eine Gatterstörung beeinflußt sind) ist die Steuergatespannung eine positive Spannung (Vcg) und ist die Draingebietsspannung 0 V. Dieser Zustand ist dersel be durch den FN-Tunnelstrom verursachte fehlerhafte Lösch modus wie im Falle der herkömmlichen n-Kanal-MOS-Typ-Spei cherzelle, die durch eine Gatterstörung beeinflußt ist. In diesem Modus entsteht kein Problem, wenn nicht Vcg auf einen sehr großen Wert festgesetzt ist.)

Wie vorstehend beschrieben, weist nur diejenige Speicher zelle, bei der sowohl an die Steuergateelektrode eine positive Spannung als auch an das Draingebiet eine negative Spannung gleichzeitig angelegt sind, einen vergrößerten Elektroneninjektionsstrom auf und erlaubt nur sie einen Hochgeschwindigkeitsprogrammierbetrieb. In jener Speicher zelle, an die nur die eine der positiven Spannung an die Steuergateelektrode und die negative Spannung an das Drain gebiet angelegt ist, wird der Programmierbetrieb oder der Löschbetrieb nicht ausgeführt. Insbesondere wird die Eigen schaft verwendet, daß der Erzeugungsbetrag des Band-Band- Tunnelstroms bestimmt wird durch die Größe der Potentialdif ferenz zwischen der Schwebegateelektrode und dem Drainge biet. Wie vorstehend beschrieben, ist die wirksame Verwen dung der Band-Band-Tunnelerscheinung das Kennzeichen des Programmierbetriebs der vorliegenden Ausführungsform.

Durch Verwenden der p-Kanal-MOS-Speicherzellen in dem DINOR- Typ-Flashspeicher können das Sourcegebiet und das Drainge biet eines p-Kanal-Transistors, die in einem peripheren Schaltungsgebiet gebildet sind, und diejenigen eines Spei cherzellgebietes so gebildet werden, daß sie einen ähnlichen Aufbau aufweisen. Daher ist es möglich, in das Source- und das Draingebiet im Speicherzellgebiet und in diejenigen im peripheren Schaltungsgebiet bei demselben Herstellungs schritt Störstellen zu implantieren. Im Ergebnis können die Anzahl von Masken und die Anzahl von Herstellungsschritten der nichtflüchtigen Halbleiterspeichereinrichtung verklei nert werden, was es möglich macht, die Herstellungskosten zu verkleinern.

Ferner kann ein in einer Speicherzellanordnung gebildeter Auswahltransistor aus einem p-Kanal-Transistor gebildet sein. Daher können in derselben Wanne die p-Kanaltyp-MOS- Speicherzelle und der Auswahltransistor gebildet sein.

Die dritte Ausführungsform

Eine dritte Ausführungsform einer nichtflüchtigen Halblei terspeichereinrichtung gemäß der vorliegenden Erfindung wird nun beschrieben.

Die nichtflüchtige Halbleiterspeichereinrichtung gemäß der dritten Ausführungsform ist ein NOR-Typ-Flashspeicher, der unter Verwendung eines Aufbaus der p-Kanal-MOS-Typ-Speicher zelle gemäß der ersten Ausführungsform verwirklicht ist.

Unter Bezugnahme auf Fig. 9 wird zunächst ein Aufbau der nichtflüchtigen Halbleiterspeichereinrichtung gemäß der vor liegenden Ausführungsform beschrieben. Ein Flashspeicher ge mäß dieser Ausführungsform, der ein Löschen des ganzen Chips ausführt, enthält eine Speicherzellmatrix 101, einen X- Adressendecodierer 102, einen Adressenpuffer 105, eine Pro grammierschaltung 106, einen Abtastverstärker 107, einen Eingangs-/Ausgangspuffer 108, eine Sourcesteuerschaltung 109, Schaltungen zum Erzeugen einer negativen Spannung 110 und 111, eine Schaltung zum Erzeugen einer großen Spannung 112 und eine Wannenpotentialerzeugungsschaltung 113.

Die Speicherzellmatrix 101 weist eine Mehrzahl von Speicher transistoren auf, die in Zeilen und Spalten in ihr angeord net sind. Die Speicherzellmatrix 101 ist in einem n-Wannen gebiet 114 gebildet. Der X-Adressendecodierer 102 und ein Y- Gatter 103 sind verbunden, um die Zeilen und die Spalten der Speicherzellmatrix 101 zu wählen. Ein eine Spaltenauswahlin formation bereitstellender Y-Adressendecodierer 104 ist mit dem Y-Gatter 103 verbunden. Der Adressenpuffer 105, in wel chem eine Adresseninformation zeitweilig gespeichert ist, ist mit dem X-Adressendecodierer 102 und dem Y-Adressendeco dierer 104 verbunden.

Die Programmierschaltung 106 zum Ausführen des Programmier betriebs beim Dateneingang und der Abtastverstärker 107, der eine "0" oder eine "1" auf der Grundlage eines Wertes eines beim Datenausgang fließenden Stroms bestimmt, sind mit dem Y-Gatter 103 verbunden. Der zeitweilig Eingangs-/Ausgangs daten speichernde Eingangs-/Ausgangspuffer 108 ist mit der Programmierschaltung 106 und dem Abtastverstärker 107 ver bunden.

Bei der in Fig. 9 gezeigten Speicherzellmatrix 101 ist ein den schematischen Aufbau zeigendes Ersatzschaltbild darge stellt. Ein Flashspeicher mit dieser Speicherzellmatrix 101 wird NOR-Typ-Flashspeicher genannt.

In der Speicherzellmatrix 101 sind eine Mehrzahl von in der Zeilenrichtung verlaufenden Wortleitungen WL₁, WL₂₁ . . . , WL_i und eine Mehrzahl von in der Spaltenrichtung verlaufenden Bitleitungen BL₁, BL₂, . . . , BL_j senkrecht zueinander ange ordnet. Diese Leitungen bilden eine Matrix. An den Kreu zungspunkten zwischen den Wortleitungen und den Bitleitungen sind Speichertransistoren Q₁₁, Q₁₂ . . , Q_ÿ vorgesehen, von denen jeder ein Schwebegate aufweist. Jede Bitleitung ist mit dem Draingebiet der entsprechenden Speichertransistoren verbunden. Jede Wortleitung ist mit der Steuergateelektrode der entsprechenden Speichertransistoren verbunden. Jede der Sourceleitungen S₁, S₂, . . . ist mit dem Sourcegebiet der entsprechenden Speichertransistoren verbunden. Die Sources der Speichertransistoren, die zu derselben Zeile gehören, sind miteinander verbunden, wie in Fig. 9 gezeigt.

Die Schaltung zum Erzeugen einer großen Spannung 112 emp fängt eine Stromversorgungsspannung Vcc (zum Beispiel 3 V) aus der Außenwelt und erzeugt eine große Spannung. Die Schaltungen zum Erzeugen einer negativen Spannung 110 und 111 empfangen die Stromversorgungsspannung Vcc aus der Außenwelt und erzeugen eine negative Spannung. Die Wannen potentialerzeugungsschaltung 113 legt an das n-Wannengebiet 114 eine große Spannung an. Die Sourcesteuerschaltung 109 legt zur Zeit des Löschens an die Sourceleitung SL eine große Spannung an.

Der Löschbetrieb, der Programmierbetrieb und der Lesebetrieb werden nun unter Bezugnahme auf die Tabellen 4 bis 6 be schrieben. Die Werte bei den in den Tabellen 4 bis 6 ge zeigten Spannungsanlegebedingungen sind beispielhaft.

Tabelle 4

Angelegte Spannungen beim Löschen

Tabelle 5

Angelegte Spannungen beim Programmieren

Tabelle 6

Angelegte Spannungen beim Lesen

(i) Der Löschbetrieb

Die Schaltung zum Erzeugen einer negativen Spannung 111 legt eine negative Spannung (-10 V) an den X-Adressendecodierer 102 an. Der X-Adressendecodierer 102 legt eine negative Spannung (-10 V) an alle Wortleitungen WL1 bis WL_i an. Die Wannenpotentialerzeugungsschaltung 113 legt eine hohe Span nung (8 V) an das n-Wannengebiet 114 an. Die Sourcesteuer schaltung 109 legt eine hohe Spannung (8 V) an die Source leitung SL an. Der Y-Adressendecodierer 104 schaltet die Y- Gattertransistoren im Y-Gatter 103 aus und bringt alle Bit leitungen BL₁ bis BL_j in einen Schwebezustand.

Wie vorstehend beschrieben, sind an alle Speicherzellen in der Speicherzellmatrix 101 Spannungen angelegt, wie in der Tabelle 4 gezeigt. Im Ergebnis sind alle Speicherzellen in der Speicherzellmatrix 101 gelöscht.

(ii) Der Programmierbetrieb

Es wird hier vorausgesetzt, daß der Speichertransistor Q₁₁ programmiert wird. Insbesondere werden in dem Speichertran sistor Q₁₁ Daten "0" programmiert, und die anderen Speicher zellen in der Speicherzellmatrix 101 verriegeln Daten "1".

Die Schaltung zum Erzeugen einer großen Spannung 112 legt eine große Spannung an den X-Adressendecodierer 102 an. Der X-Adressendecodierer 102 wählt die Wortleitung WL₁ als Reaktion auf ein aus dem Adressenpuffer 105 angelegtes X- Adressensignal, legt an die gewählte Wortleitung WL₁ eine hohe Spannung (8 V) an und legt an die nichtgewählten Wort leitungen WL₂ bis WL₁ 0 V an.

Die Schaltung zum Erzeugen einer negativen Spannung 110 legt an den Y-Adressendecodierer 104 eine negative Spannung an. Zunächst werden an die Programmierschaltung 106 mittels des zu verriegelnden Dateneingangs-/Datenausgangspuffers 108 Daten "0" von außen angelegt. Der Y-Adressendecodierer 104 sendet als Reaktion auf ein aus dem Adressenpuffer 105 angelegtes Y-Adressensignal eine Bitleitungsauswahlinforma tion in das Y-Gatter 103. Das Y-Gatter 103 wählt die Bitlei tung BL₁, legt an die gewählte Bitleitung BL₁ eine den Daten "0" entsprechende Programmierspannung (-5 V) an und legt an die nichtgewählten Bitleitungen BL₂ bis BL_j 0 V an.

Die Sourcesteuerschaltung 109 bringt die Sourceleitung SL in einen Schwebezustand. Die Wannenpotentialerzeugungsschaltung 113 legt an das n-Wannengebiet 114 0 V an.

Wie vorstehend beschrieben, sind an den Speichertransistor Q₁₁ Spannungen angelegt, wie in Tabelle 5 gezeigt. Im Ergeb nis wird die Schwellenspannung des Speichertransistors Q₁₁ vergrößert (da die Schwellenspannung negativ ist, ändert sie sich auf 0).

(iii) Der Lesebetrieb

Es wird hier vorausgesetzt, daß aus dem Speichertransistor Q₁₁ Daten ausgelesen werden. Der X-Adressendecodierer 102 wählt die Wortleitung WL₁ als Reaktion auf das aus dem Adressenpuffer 105 angelegte X-Adressensignal und legt an die gewählte Wortleitung 0 V an. Zu dieser Zeit legt der X- Adressendecodierer 102 an die nichtgewählten Wortleitungen WL₂ bis WL_i 3 V an. Der Y-Adressendecodierer 104 sendet als Reaktion auf das aus dem Adressenpuffer 105 angelegte y- Adressensignal eine Bitleitungsauswahlinformation in das Y- Gatter 103. Das Y-Gatter 103 wählt die Bitleitung BL₁, und an die Bitleitung BL₁ werden 2 V angelegt. An die nichtge wählten Bitleitungen BL₂ bis BL_j werden 3 V angelegt. Die Sourcesteuerschaltung 109 legt an die Sourceleitung SL 3 V an. Die Wannenpotentialerzeugungsschaltung 113 legt an das n-Wannengebiet 114 3 V an. Somit sind an den gewählten Spei chertransistor Q₁₁ Spannungen angelegt, wie in Tabelle 6 ge zeigt. Wenn der Inhalt des Speichertransistor Q₁₁ "1" ist, dann wird im Ergebnis die Bitleitung BL₁ mit einem Lesestrom versorgt. Dieser Lesestrom wird durch den Abtastverstärker 107 abgetastet und mittels des Eingangs-/Ausgangspuffers 108 der Außenwelt bereitgestellt.

Wie vorstehend beschrieben, kann bei dem NOR-Typ-Flashspei cher der vorliegenden Ausführungsform in einer Zusatzschal tung innerhalb eines Chips eine zum Programmieren und Löschen verwendete hohe Spannung erzeugt werden, da beim Programmieren und Löschen ein kleiner Strombetrag verbraucht wird. Daher kann unter Verwendung einer willkürlichen Einzelstromquelle eine externe Stromversorgungsspannung bereitgestellt werden.

Ferner werden bei dem die herkömmlichen n-Kanal-MOS-Typ- Speicherzellen verwendenden NOR-Typ-Flashspeicher durch eine Injektion heißer Elektronen im Kanal in das Schwebegate Elektronen injiziert, um den Programmierbetrieb auszuführen, wie in Fig. 10 gezeigt. Im Ergebnis wird das Vth der Spei cherzelle von der Seite mit kleinem Vth auf die Seite mit großem Vth geändert.

Andererseits wird bei dem Löschbetrieb das Vth der Speicher zelle durch den Ausstoß von Elektronen aus der Schwebegate elektrode in das Sourcegebiet oder das Kanalgebiet durch die FN-Tunnelerscheinung von der Seite mit großem Vth auf die Seite mit kleinem Vth geändert.

Der Löschbetrieb zu dieser Zeit ist ein Löschen einer ganzen Bitleitung oder ein ganzes Löschen auf einer Blockbasis. Da die Speicherzellen nicht für jede Bitleitung geprüft werden können, wird die Vth-Verteilung nach dem Löschen groß. Ins besondere kommt durch die Vth-Verteilung auf der Seite mit kleinem Vth, welche groß wird, eine sogenannte Überlöscher scheinung vor. Wenn bei der Überlöscherscheinung eine Spei cherzelle mit einem Vth erzeugt wird, das größer als 0 ist, dann wird bei dem Lesebetrieb die Speicherzelle immer einge schaltet, was ein fehlerhaftes Lesen verursacht.

Wenn die mit einer bestimmten Bitleitung verbundenen Spei cherzellen infolge einer Schwankung bei dem Prozeß oder eines Defekts mit einer größeren Geschwindigkeit gelöscht werden, dann konnten die Speicherzellen aufgrund der Über löscherscheinung fehlerhaft in Betrieb sein. Daher ist es unerläßlich, die Schwankung der Löschgeschwindigkeit klein zu machen. Die Verkleinerung der Schwankung der Löschge schwindigkeit ist bei dem die n-Kanal-MOS-Speicherzellen verwendenden herkömmlichen NOR-Typ- Flashspeicher ein ernst haftes Problem gewesen.

Andererseits wird bei dem die p-Kanal-MOS-Typ-Transistoren verwendenden NOR-Typ-Flashspeicher in der vorstehend be schriebenen Ausführungsform das Programmieren ausgeführt durch eine Elektroneninjektion in die Schwebegateelektrode unter Verwendung der p-Kanal-MOS-Typ-Transistoren als Grund struktur. Im Ergebnis kann das Programmieren von der Seite mit großem Vth (Vth mit großem Absolutwert) zu der Seite mit kleinem Vth (Vth mit kleinem Absolutwert) ausgeführt werden, wie in Fig. 11 dargestellt.

Da daher für jede Bitleitung bei dem Programmierbetrieb eine Speicherzelle geprüft werden kann, kann die Vth-Verteilung nach dem Programmierbetrieb, das heißt die Vth-Verteilung auf der Seite mit kleinem Vth, klein gemacht werden.

Selbst wenn ferner die mit einer Bitleitung verbundenen Speicherzellen mit einer größeren Geschwindigkeit program miert werden, ist es möglich zu verhindern, daß das Vth 0 überschreitet. Daher kann das Problem eines durch das über löschen des herkömmlichen NOR-Typ-Flashspeichers verursach ten fehlerhaften Betriebes gelöst werden.

Ähnlich wie bei der zweiten Ausführungsform werden in den Tunneloxidfilm heiße Löcher kaum injiziert. Daher kann eine durch die Injektion heißer Löcher verursachte merkliche Ver schlechterung des Tunneloxidfilms verhindert werden. Ferner ist es nicht notwendig, eine Schicht zur Abschwächung eines elektrischen Feldes zu bilden, welche die wirksame Verwen dung der wirksamen Gatelänge bei der herkömmlichen n-Kanal- MOS-Typ-Speicherzelle behindert hat, da heiße Löcher nicht injiziert werden. Im Ergebnis können die Speicherzellen der vorliegenden Ausführungsform mehr als eine herkömmliche Speicherzelle miniaturisiert werden, was eine hohe Integra tion erlaubt.

Bei der vorstehend beschriebenen zweiten und dritten Ausfüh rungsform wurden der DINOR-Typ-Flashspeicher und der NOR- Typ-Flashspeicher beschrieben. Doch die vorliegende Erfin dung ist nicht darauf beschränkt. Ein beliebiger Flashspei cher, der das Programmieren oder das Löschen durch das Aus stoßen von Elektronen aus dem Schwebegate in das Draingebiet mittels des FN-Tunnelstroms ausführt, kann die gleiche Wir kung erreichen.

Bei der vorstehend beschriebenen zweiten und dritten Ausfüh rungsform sind die Spannungsanlegebedingungen beim Lesen nicht auf diejenigen beschränkt, welche in den Tabellen 3 und 6 gezeigt sind. Durch Verwenden von Spannungsanlegebe dingungen beim Lesen, welche die in den Tabellen 7 bis 10 gezeigten Bedingungen erfüllen, kann die gleiche Wirkung erreicht werden.

Tabelle 7

Tabelle 8

Tabelle 9

Tabelle 10

Die vierte Ausführungsform

Eine nichtflüchtige Halbleiterspeichereinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 12 beschrieben.

Unter Bezugnahme auf Fig. 12 enthält die nichtflüchtige Halbleiterspeichereinrichtung gemäß der vierten Ausführungs form ein Sourcegebiet 2 aus einem p-Typ-Störstellengebiet und ein Draingebiet 3 aus einem p-Typ-Störstellengebiet, welche auf der Oberfläche einer n-Wanne 1 ähnlich wie bei der ersten Ausführungsform gebildet sind. Es wird angemerkt, daß an den Grenzen zwischen dem Sourcegebiet 2 und der n- Wanne 1 und zwischen dem Draingebiet 3 und der n-Wanne 1 pn- Übergänge 2a und 3a gebildet sind.

Die nichtflüchtige Halbleitereinrichtung enthält ferner eine Schwebegateelektrode 5, die auf einem zwischen dem Sourcege biet 2 und dem Draingebiet 3 dazwischenliegenden Kanalgebiet 8 mit einem Tunneloxidfilm 4 dazwischen gebildet ist, und eine Steuergateelektrode 7, die auf der Schwebegateelektrode 5 mit einem Isolierfilm 6 dazwischen gebildet ist.

Bei der wie vorstehend beschrieben aufgebauten nichtflüchti gen Halbleiterspeichereinrichtung sind zur Zeit des Program mierens dieselben Spannungsanlegebedingungen wie diejenigen der ersten Ausführungsform vorgesehen. Insbesondere ist an die Steuergateelektrode 7 ein positives Potential angelegt, ist an das Draingebiet 3 ein negatives Potential angelegt, ist das Sourcegebiet 2 in einem offenen Zustand und ist die n-Wanne 1 geerdet. Im Ergebnis ist an den Tunneloxidfilm 4 auf einem Gebiet, in dem sich die Schwebegateelektrode 5 und das Draingebiet 3 miteinander überlappen, ein starkes elek trisches Feld angelegt. Infolge der FN-Tunnelerscheinung werden in die Schwebegateelektrode 5 aus dem Draingebiet 3 durch den Tunneloxidfilm 4 hindurch Elektronen injiziert. Das Programmieren ist somit ausgeführt.

Im Ergebnis kann bei dem Programmierbetrieb die gleiche Wir kung wie bei der ersten Ausführungsform erreicht werden.

Die fünfte Ausführungsform

Ein Aufbau einer nichtflüchtigen Halbleiterspeichereinrich tung gemäß einer fünften Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 13 beschrie ben.

Die nichtflüchtige Halbleiterspeichereinrichtung gemäß der vorliegenden Ausführungsform enthält ferner eine vergrabene Schicht vom p⁻-Typ 12, die im Kanalgebiet der in Fig. 1 ge zeigten nichtflüchtigen Halbleiterspeichereinrichtung der ersten Ausführungsform gebildet ist.

Gemäß dem in Fig. 1 gezeigten Aufbau ist an einer Grenz fläche zwischen der n-Wanne 1 und dem Tunneloxidfilm 4 die Kanalschicht 8 gebildet. Daher werden an der Grenzfläche zwischen der n-Wanne 1 und dem Tunneloxidfilm 4 die durch die Kanalschicht 8 hindurch fließenden Löcher gestreut, wo durch die Beweglichkeit der Löcher verkleinert wird. Im Er gebnis kann die Treibfähigkeit der nichtflüchtigen Halblei terspeichereinrichtung verkleinert werden.

Durch das Vorsehen der vergrabenen Schicht vom p⁻-Typ 12 in der Kanalschicht 8, wie bei der vorliegenden Ausführungsform gezeigt, kann die Verkleinerung der Beweglichkeit der Löcher durch Streuen an der Grenzfläche zwischen der n-Wanne 1 und dem Tunneloxidfilm 4 verhindert werden, wodurch ein stabiles Treiben der nichtflüchtigen Halbleiterspeichereinrichtung verwirklicht wird.

Es wird angemerkt, daß die vergrabene Schicht vom p⁻-Typ 12 vorzugsweise so gebildet ist, daß sie eine Störstellenmaxi malkonzentration aufweist, die in einer Tiefe von etwa 10 nm bis etwa 200 nm unter der Grenzfläche zwischen der n-Wanne 1 und dem Tunneloxidfilm 4 in einer Störstellenverteilung in der Längsrichtung in dem Kanalgebiet vorgesehen ist. Ferner ist der Wert der Maximalkonzentration der vergrabenen Schicht vom p^--Typ 12 vorzugsweise 1 × 10¹⁶ bis 5 × 10¹⁸ cm^-3.

Die sechste Ausführungsform

Ein Aufbau einer nichtflüchtigen Halbleiterspeichereinrich tung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 14 beschrie ben. Bei dem Aufbau der nichtflüchtigen Halbleiterspeicher einrichtung der vorliegenden Ausführungsform ist die Schwebegateelektrode der in Fig. 1 gezeigten nichtflüchti gen Halbleiterspeichereinrichtung der ersten Ausführungsform gebildet aus n⁺-Typ-Polysilizium 13.

Durch diesen Aufbau wird das laterale elektrische Feld der Oberfläche im Draingebiet 3 größer und der Erzeugungsbetrag des Band-Band-Tunnelstroms im Vergleich zu der fünften Aus führungsform vergrößert. Da das elektrische Feld zur Be schleunigung im Draingebiet 3 vergrößert ist, erhalten die Elektronen eine größere Energie. Im Ergebnis wird die Pro grammiereffizienz vergrößert, wodurch die Programmierge schwindigkeit vergrößert und die Programmierspannung ver kleinert werden kann. Im Vergleich zu der fünften Ausfüh rungsform wird ferner der Durchbruchswiderstand größer und können die Speicherzellen mehr miniaturisiert werden, wo durch die nichtflüchtige Halbleiterspeichereinrichtung hoch integriert werden kann.

Die siebente Ausführungsform

Ein Aufbau einer nichtflüchtigen Halbleiterspeichereinrich tung gemäß einer siebenten Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 15 beschrie ben.

Bei der nichtflüchtigen Halbleiterspeichereinrichtung der vorliegenden Ausführungsform ist die Schwebegateelektrode der in Fig. 1 gezeigten nichtflüchtigen Halbleiterspei chereinrichtung der ersten Ausführungsform gebildet aus p⁺- Typ-Polysilizium.

Durch einen derartigen Aufbau wird im Vergleich zu der nichtflüchtigen Halbleiterspeichereinrichtung der fünften Ausführungsform das laterale elektrische Feld der Oberfläche im Draingebiet 3 größer, wird der Erzeugungsbetrag des Band- Band-Tunnelstroms vergrößert und wird das elektrische Feld zur Beschleunigung vergrößert. Daher erhalten die Elektronen eine größere Energie. Im Ergebnis wird die Programmiereffi zienz vergrößert, wodurch die Programmiergeschwindigkeit vergrößert und die Programmierspannung verkleinert werden kann.

Im Vergleich zu der nichtflüchtigen Halbleiterspeicherein richtung der fünften Ausführungsform wird ferner der Durch bruchswiderstand größer und können die Speicherzellen mehr miniaturisiert werden. Im Ergebnis kann die nichtflüchtige Halbleiterspeichereinrichtung hoch integriert werden.

Ferner wird die nichtflüchtige Halbleiterspeichereinrichtung der siebenten Ausführungsform mit derjenigen der sechsten Ausführungsform verglichen. Wenn als DINOR-Typ-Speicherzelle der Aufbau der siebenten Ausführungsform verwendet wird, dann kann beispielsweise die Schwellenspannung des Speicher zelltransistors nach dem Löschen mit ultravioletter Strah lung (wenn das Schwebegatepotential 0 ist) klein gemacht werden. Daher kann der Widerstand gegen einen durch eine Lesestörung verursachten fehlerhaften Betrieb verstärkt wer den.

Die achte Ausführungsform

Ein Aufbau einer nichtflüchtigen Halbleiterspeichereinrich tung gemäß einer achten Ausführungsform der vorliegenden Er findung wird nun unter Bezugnahme auf die Fig. 16 und 17 beschrieben.

Die nichtflüchtige Halbleiterspeichereinrichtung der vorlie genden Ausführungsform ist so aufgebaut, daß ein überlap pungsabschnitt X₁ der Schwebegateelektrode 5 und des Drain gebiets 3 und ein überlappungsabschnitt X₂ der Schwebegate elektrode 5 und des Sourcegebiets 2 eine p-Typ-Störstellen konzentration von 5 × 10¹⁹ cm^-3 oder weniger aufweisen.

Um die Überlappungsabschnitte X₁ und X₂ so zu bilden, daß sie eine Störstellenkonzentration von 5 × 10¹⁹ cm^-3 oder weniger aufweisen, wird zunächst eine Seitenwandung 15 so gebildet, daß sie die Steuergateelektrode 7 und die Schwebe gateelektrode 5 bedeckt, wie in Fig. 16 gezeigt. Danach werden mit der als Maske verwendeten Seitenwandung 15 in die n-Wanne 1 p-Typ-Störstellen injiziert, um das Sourcegebiet 2 und das Draingebiet 3 zu bilden.

Im Ergebnis kann eine nichtflüchtige Halbleiterspeicherein richtung erhalten werden, welche eine große wirksame Gate länge hat und zur Miniaturisierung geeignet ist.

Wenn durch den FN-Tunnelstrom aus der Schwebegateelektrode in das Draingebiet wie beispielsweise im Fall der herkömm lichen DINOR-Typ- und NOR-Typ-Flashspeicherzellen Elektronen gezogen werden, falls ein Überlappungsgebiet des Drainge biets mit der Gateelektrode keine große Störstellenkonzen tration aufweist, dann wird in einem Kantenabschnitt des Draingebiets eine Verarmungsschicht gebildet. Diese Verar mungsschicht verursacht einen Potentialabfall, wodurch die Geschwindigkeit verkleinert wird, mit der der FN-Tunnelstrom Elektronen ausstößt. Gemäß dem herkömmlichen Aufbau können daher das Sourcegebiet und das Draingebiet nicht durch Inji zieren von Ionen nach der Bildung einer Seitenwandung gebil det werden. Die Ionen müssen mit der Schwebegateelektrode 5 und der Steuergateelektrode 7, welche als Maske verwendet werden, injiziert werden.

Wenn andererseits die p-Kanal-MOS-Typ-Speicherzelle gemäß der vorliegenden Ausführungsform verwendet wird, dann ent steht ein derartiges Problem, wie vorstehend beschrieben, nicht. Daher können mit der als Maske verwendeten Seiten wandung 15 Ionen injiziert werden, wodurch eine nichtflüch tige Halbleiterspeichereinrichtung vorgesehen werden kann, die die Gatelänge wirksam verwenden kann.

Die neunte Ausführungsform

Ein Aufbau einer nichtflüchtigen Halbleiterspeichereinrich tung gemäß einer neunten Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf die Fig. 18 und 19 beschrieben.

Die nichtflüchtige Halbleiterspeichereinrichtung gemäß der vorliegenden Ausführungsform ist so aufgebaut, daß in nur einem Überlappungsabschnitt X₃ des Draingebiets 3 und der Schwebegateelektrode 5 das Draingebiet 3 eine Störstellen konzentration von 5 × 10¹⁹ cm^-3 oder größer aufweist. In einem Überlappungsabschnitt des Sourcegebiets 2 und der Schwebegateelektrode 5 weist das Sourcegebiet 2 eine Stör stellenkonzentration von 5 × 10¹⁹ cm^-3 oder kleiner auf, ähnlich wie bei der vorstehend beschriebenen achten Ausfüh rungsform.

Um einen derartigen Aufbau zu bilden, werden im voraus in nur ein Gebiet, in dem mit der Steuergateelektrode 7 und der Schwebegateelektrode 5, die als Maske verwendet werden, das Draingebiet 3 zu bilden ist, p-Typ-Störstellenionen implan tiert, wie in Fig. 18 gezeigt. Dann wird, wie in Fig. 19 dargestellt, eine Seitenwandung 15 so gebildet, daß sie die Steuergateelektrode 7 und die Schwebegateelektrode 5 be deckt. Danach werden mit der als Maske verwendeten Seiten wandung 15 p-Typ-Störstellenionen implantiert.

Durch Verwenden dieses Aufbaus kann der Erzeugungsbetrag des Band-Band- Tunnelstroms im Draingebiet 3 vergrößert werden. Im Ergebnis kann die Programmiergeschwindigkeit vergrößert und können die Drainspannung und die Steuergateelektroden spannung zur Zeit des Programmierens verkleinert werden. Da ferner nach der Bildung der Seitenwandung 15 in das Source gebiet 2 Ionen implantiert werden, kann eine Speicherzelle mit einer großen wirksamen Gatelänge gebildet werden.

Die zehnte Ausführungsform

Ein Aufbau einer nicht flüchtigen Halbleiterspeichereinrich tung gemäß einer zehnten Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 20 beschrie ben.

Die nichtflüchtige Halbleiterspeichereinrichtung gemäß der vorliegenden Ausführungsform enthält, wie in Fig. 20 ge zeigt, ein Sourcegebiet 10 und ein Draingebiet 11, welche beide aus einem p⁺-Typ-Störstellengebiet gebildet sind, und ein erstes Störstellengebiet 16 und ein zweites Störstellen gebiet 17, welche aus einer an entsprechenden Kantenab schnitten des Kanalgebiets vorgesehenen p⁻-Störstellendif fusionsschicht gebildet sind. Davon abgesehen ist der Aufbau der nichtflüchtigen Halbleiterspeichereinrichtung der vor liegenden Ausführungsform derselbe wie derjenige der in Fig. 1 gezeigten ersten Ausführungsform.

Es wird angemerkt, daß an entsprechenden Grenzflächen zwi schen dem Sourcegebiet 10, dem Draingebiet 11, dem ersten Störstellengebiet 16 und dem zweiten Störstellengebiet 17 und der n-Wanne 1 pn-Übergänge 11a, 12a, 16a, 17a gebildet sind.

Durch das Bilden einer sogenannten LDD-Struktur, wie vor stehend beschrieben, kann eine Speicherzelle erhalten wer den, die eine große wirksame Gatelänge aufweist und zur Miniaturisierung geeignet ist.

Bei der herkömmlichen DINOR-Typ- oder NOR-Typ-Flashspeicher zelle werden beispielsweise durch den FN-Tunnelstrom aus der Schwebegateelektrode in das Draingebiet Elektronen gezogen. Wenn zu dieser Zeit kein Gebiet mit großer Störstellenkon zentration im überlappungsgebiet des Draingebiets und der Schwebegateelektrode vorhanden ist, dann wird im Kantenab schnitt des Draingebiets eine Verarmungsschicht gebildet. Infolge eines Potentialabfalls in dieser Verarmungsschicht wird die Geschwindigkeit, mit der der FN-Tunnelstrom Elek tronen zieht, verkleinert. Ferner müssen bei dem herkömm lichen Aufbau mit der Steuergateelektrode und der Schwebe gateelektrode, die als Maske verwendet werden, in großer Konzentration Ionen implantiert werden. Daher wird die wirksame Gatelänge verkürzt. Derartige Probleme, wie vor stehend beschrieben, können bei der vorliegenden Ausfüh rungsform auch beseitigt werden.

Die elfte Ausführungsform

Ein Aufbau einer nichtflüchtigen Halbleiterspeichereinrich tung gemäß einer elften Ausführungsform der vorliegenden Er findung wird nun unter Bezugnahme auf Fig. 21 beschrieben.

Die nichtflüchtige Halbleiterspeichereinrichtung gemäß der vorliegenden Ausführungsform enthält außer dem Aufbau der nichtflüchtigen Halbleiterspeichereinrichtung der in Fig. 1 gezeigten ersten Ausführungsform ein drittes n⁺-Typ-Stör stellengebiet 18, das so gebildet ist, daß es das Drainge biet 3 bedeckt. Die Störstellenkonzentration des dritten Störstellengebietes 18 ist etwa 1 × 10¹⁷ bis etwa 1 × 10¹⁸ cm^-3.

Durch das Vorsehen des dritten Störstellengebiets 18 wird das laterale elektrische Feld in der Verarmungsschicht in dem Draingebiet vergrößert, wodurch den Elektronen effizient eine große Energie verliehen werden kann. Im Ergebnis kann die Programmiergeschwindigkeit vergrößert und können die Steuergatespannung und die Draingebietsspannung zur Zeit des Programmierens verkleinert werden.

Die zwölfte Ausführungsform

Ein Aufbau einer nichtflüchtigen Halbleiterspeichereinrich tung gemäß einer zwölften Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 22 beschrie ben.

Im Vergleich zu der nichtflüchtigen Halbleitereinrichtung der in Fig. 1 gezeigten ersten Ausführungsform enthält die nichtflüchtige Halbleiterspeichereinrichtung gemäß der vor liegenden Ausführungsform ein Sourcegebiet 10 und ein Drain gebiet 11 eines Störstellengebiets mit einer großen Konzen tration, ein viertes n⁻-Typ-Störstellengebiet 20, das so ge bildet ist, daß es das Sourcegebiet 10 bedeckt, und ein fünftes p⁻-Typ-Störstellengebiet 19, das so gebildet ist, daß es das Draingebiet 11 bedeckt. Ein pn-Übergang 10a ist an einer Grenzfläche zwischen dem Sourcegebiet 10 und dem vierten Störstellengebiet 20 gebildet, und ein pn-Übergang 19a ist an einer Grenzfläche zwischen dem fünften Störstel lengebiet 19 und einer n-Wanne 1 gebildet. Die Störstellen konzentration des vierten Störstellengebiets 20 und des fünften Störstellengebiets 19 ist jeweils etwa 1 × 10¹⁷ bis etwa 1 × 10¹⁸ cm^-3.

Durch diesen Aufbau wird der Durchbruchswiderstand einer Speicherzelle verbessert und kann mittels des fünften Stör stellengebiets 19 die Durchbruchsspannung zwischen dem Draingebiet 11 und der n-Wanne 1 verbessert werden.

Bei der ersten bis zwölften Ausführungsform wurde eine Be schreibung jenes Falles gegeben, in welchem die nichtflüch tige Halbleiterspeichereinrichtung in einer n-Wanne 1 ge bildet ist. Diese n-Wanne 1 kann durch denselben Schritt wie denjenigen zur Bildung von n-Wannen 22 und 24 mit einem Pro zeß, der zum Beispiel eine Dreiwannenstruktur in einem p- Typ-Halbleitersubstrat 21 bildet, gebildet werden, wie in Fig. 23 gezeigt. Alternativ kann diese n-Wanne 1 in einer Dreifach-p-Wanne 28 in einem n-Typ-Halbleitersubstrat 26 gebildet sein, wie in Fig. 24 gezeigt. Ferner kann die n- Wanne 1 mit einem Prozeß gebildet werden, welcher eine Dop pelwannenstruktur in einem p-Typ-Halbleitersubstrat 21 bil det, wie in Fig. 25 gezeigt.

Die dreizehnte Ausführungsform

Eine nichtflüchtige Halbleiterspeichereinrichtung gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung wird nun beschrieben.

Bei der dreizehnten Ausführungsform ist eine Schwellenspan nung VTHuv (die Schwellenspannung, wenn die elektrische Ladung in der Schwebegateelektrode 0 ist) nach dem Löschen einer Speicherzelle mit ultravioletter Strahlung kleiner als eine Lesespannung bei einer nichtflüchtigen Halbleiterspei chereinrichtung, bei der das Programmieren in derselben Po tentialfestlegung wie derjenigen der ersten Ausführungsform ausgeführt wird, festgesetzt. Durch das Festsetzen der Schwellenspannung VTHuv derart, daß sie kleiner als die Lesespannung ist, wird eine Differenz ΔVTHerase zwischen einer Schwellenspannung VTHerase einer Speicherzelle in einem gelöschten Zustand und der Schwellenspannung VTHuv nach dem Löschen mit ultravioletter Strahlung (ΔVTHerase = VTHerase - VTHuv) größer als in dem Fall, daß die Schwellen spannung VTHuv größer als die Lesespannung ist.

Zu dieser Zeit wird der Widerstand gegen eine Drainstörung zur Zeit des Programmierens (ein fehlerhaftes Programmieren in den nichtgewählten Zellen, die mit derselben Bitleitung wie derjenigen einer gewählten Zelle, in der ein Program mieren ausgeführt wird, verbunden sind) verbessert, wodurch die Zuverlässigkeit einer Speicherzelle verbessert werden kann.

Es wird vorausgesetzt, daß zum Beispiel VTHerase = -5 V ist, und es werden die Fälle VTHuv = -4 V und VTHuv = -2 V in Be tracht gezogen. Das Potential Vfg der Schwebegateelektrode kann gemäß dem folgenden Ausdruck (1) berechnet werden:

Vfg = αcg × ΔVTH + αcg × Vcg + αd × Vd + αs × Vs + αsub × Vsub. (1)

In dem vorstehenden Ausdruck sind αcg, αd, αs und αsub ent sprechend die Kopplungsverhältnisse des Steuergates, des Draingebiets, des Sourcegebiets und der n-Wanne. Diese Werte sind veränderbar gemäß der Bedingung, unter der eine Spei cherzelle gebildet ist. Doch hier wird in Betracht gezogen, daß als allgemeine Werte αcg = 0,6, αd = αs = 0,1 und αsub = 0,2 gegeben sind.

Beim Programmierbetrieb unter den Vorspannungsbedingungen Vd = -6 V, Vcg = 8 V, Vs = offen und Vsub = 0 V sind an die durch eine Drainstörung beeinflußten Zellen die Potentiale Vd = -6 V, Vcg = 0 V, Vs = offen und Vsub = 0 V angelegt.

Es wird hier vorausgesetzt, daß Vs, das offen ist, in der Nähe von 0 V ist.

Das Vfg der durch eine Drainstörung beeinflußten Zellen in einem gelöschten Zustand (ΔVTH = ΔVTHerase) zu dieser Zeit wird wie folgt berechnet:

1) In dem Fall VTHuv = -4 V, ΔVTHerase = VTHerase - VTHuv = (-5) - (-4) = -1 V
Vfg = -0,6 × (-1) + 0,1 × (-6) = 0 V

2) In dem Fall VTHuv = -2 V, ΔVTHerase = VTHerase - VTHuv = (-5) - (-2) = -3 V

Vfg = 0,6 × (-3) + 0,1 × (-6) = 1,2 V. (2)

Wenn daher VTHuv = -4 V ist, dann ist Vfg = 0 V. Die Po tentialdifferenz zwischen Vfg und Vd (= -6 V) ist 6 V. Wenn jedoch VTHuv = -2 V ist, dann ist Vfg = 1,2 V. Die Poten tialdifferenz zwischen Vfg und Vd (= -6 V) ist 7,2 V. Der Erzeugungsbetrag des Band-Band-Tunnelstroms in den durch eine Drainstörung beeinflußten Zellen wird in dem Fall VTHuv = -2 V größer.

Insbesondere ist in dem Fall VTHuv = -2 V die Programmierge schwindigkeit in den durch eine Drainstörung beeinflußten Zellen größer. Ein Abnehmen des VTHuv (da VTHuv negativ ist, ein Zunehmen des Absolutwertes) erzeugt eine Wirkung zum Verbessern des Widerstandes gegen eine Drainstörung.

Die vierzehnte Ausführungsform

Eine nichtflüchtige Halbleiterspeichereinrichtung gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung wird nun beschrieben.

Gemäß der vierzehnten Ausführungsform ist in einer die Pro grammiermethode der ersten Ausführungsform verwendenden Speicherzelle die Schwellenspannung VTHuv (die Schwellen spannung, wenn die elektrische Ladung in dem Schwebegate 0 ist) nach dem Löschen der Speicherzelle mit ultravioletter Strahlung größer als die Lesespannung festgesetzt. Durch das Festsetzen der Schwellenspannung VTHuv derart, daß sie größer als die Lesespannung ist, wird der Widerstand gegen eine Störung zur Zeit des Lesens (ein fehlerhaftes Löschen in einer gewählten Zelle, in der ein Lesen ausgeführt wird) vergrößert, wodurch die Zuverlässigkeit der Speicherzelle verbessert werden kann.

Es wird vorausgesetzt, daß die Lesespannung 3,3 V ist und daß eine Schwellenspannung VTHprogram einer Zelle in einem programmierten Zustand -2 V ist, und es werden die Fälle betrachtet, daß VTHuv = -4 V und VTHuv = -2 V ist. Das Po tential Vfg der Schwebegateelektrode kann gemäß dem folgen den Ausdruck (3) berechnet werden:

Vfg = -αcg × ΔVTH + αcg × Vcg + αd × Vd + αs × Vs + αsub × Vsub. (3)

In dem vorstehenden Ausdruck sind αcg, αd, αs und αsub ent sprechend die Kopplungsverhältnisse des Steuergates, des Draingebiets, des Sourcegebiets und der n-Wanne. Diese Werte sind in Abhängigkeit von der Bedingung, unter der eine Spei cherzelle gebildet ist, veränderbar. Doch hier wird in Be tracht gezogen, daß als allgemeine Werte αcg = 0,6, αd = αs = 0,1 und αsub = 0,2 gegeben sind.

Beim Lesebetrieb unter den Vorspannungsbedingungen Vcg = -3,3 V, Vd = -1 V, Vs = 0 V und Vsub = 0 V wird das Vfg einer gelesenen Zelle im programmierten Zustand (ΔVTH = ΔVTHprogram) zu dieser Zeit wie folgt berechnet:

1) In dem Fall VTHuv = -4 V, ΔVTHprogram = VTHprogram - VTHuv = (-2) - (-4) = 2 V

Vfg = - 0, 6 × 2 + 0, 6 × (-3,3) + 0,1 × (-1) = 3,3 V

2) In dem Fall VTMuv = -2 V, ΔVTHprogram = VTHprogram - VTHuv = (-2) - (-2) = 0 V

Vfg = -0,6 × 0 + 0,6 × (-3,3) + 0,1 × (-1) = -2,1 V. (4)

Wenn daher VTHuv = -4 V ist, dann ist Vfg = -3,3 V. Die Po tentialdifferenz zwischen vfg und Vsub (= 0 V) ist 3,3 V Wenn jedoch VTHuv = -2 V ist, dann ist Vfg = -2,1 V. Die Potentialdifferenz zwischen Vfg und Vsub (= 0 V) ist 2,1 V Es wird festgestellt, daß in dem Fall VTHuv = -4 V der Widerstand gegen ein durch eine Lesestörung verursachtes fehlerhaftes Löschen kleiner wird.

Insbesondere erzeugt ein Zunehmen des VTHuv (da VTHuv nega tiv ist, ein Abnehmen des Absolutwertes< eine Wirkung zum Verbessern des Widertandes gegen ein durch eine Lesestörung verursachtes fehlerhaftes Löschen, wenn ein Fehlerspielraum der Drainstörunempfindlichkeit vorhanden ist. (Wenn das VTHuv vergrößert wird, dann wird die Drainstörunempfindlich keit verschlechtert, falls kein Fehlerspielraum der Drain störunempfindlichkeit vorhanden ist.)

Die fünfzehnte Ausführungsform

Eine nichtflüchtige Halbleiterspeichereinrichtung gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf die Fig. 26 bis 31 be schrieben.

Bei der fünfzehnten Ausführungsform ist der Wert der an das Draingebiet angelegten negativen Spannung so festgesetzt, daß in einer gewählten Speicherzelle zum Programmieren und in nichtgewählten Speicherzellen (in den durch eine Drain störung beeinflußten Speicherzellen), die mit derselben Bit leitung wie die gewählte Speicherzelle in dem bei der zwei ten Ausführungsform beschriebenen DINOR-Typ-Flashspeicher verbunden sind, keine Lawinenzerstörung vorkommen wird, um die Speicherzellen zu programmieren.

Unter Bezugnahme auf Fig. 26 werden eine Id-Vd- und eine Ig-Vd-Charakteristik, wenn Vg = 6 V ist, beschrieben, welche an einer p-Kanal-MOS-Typ-Speicherzelle gemessen sind, deren Schwebegateelektrode und deren Steuergateelektrode miteinan der verbunden sind.

Es wird angemerkt, daß Id den durch die Band-Band-Tunneler scheinung erzeugten Strom und Ig den Injektionsstrom der durch den Band-Band-Tunnelstrom verursachten heißen Elek tronen in den Tunneloxidfilm bezeichnet.

Fig. 26 zeigt, daß der Stromwert von Id stark zunimmt (daß die Steigung der Id-Vd-Charakteristik, wenn der Absolutwert Vd < 6 V ist, größer ist als diejenige, wenn der Absolutwert Vd < 6 V ist), wenn der Absolutwert von Vd zunimmt (der Absolutwert Vd < 6 V ist) . Insbesondere wenn der Absolutwert von Vd vergrößert wird, dann ist ein Wendepunkt Vd₁ vorhan den, an dem die Charakteristik von [(logId)/Vd]′′ < 0, das heißt von einem Aufwärtsfortsatz der (logId)-Vd-Kurve, zu [(logId)/Vd]′′ < 0, das heißt zu einem Abwärtsfortsatz der (logId)-Vd-Kurve, übergeht. Dies zeigt an, daß in dem Drain gebiet eine Lawinenzerstörung vorkommt und der Stromwert Id stark ansteigt, wie in Fig. 26 dargestellt.

Gemäß dem "Flash Memory Technology Handbook", Science Forum Press, 56, gibt es, wie in Fig. 27 gezeigt, ein Gebiet I und ein Gebiet II bei dem Sourcestrom, wenn bei dem die her kömmliche n-Kanal-MOS-Typ-Speicherzelle verwendenden NOR- Typ-Flashspeicher die Sourcespannung vergrößert wird. Unter Berücksichtigung einer Temperaturabhängigkeit, einer Sub stratpotentialabhängigkeit und einer Substratkonzentrations abhängigkeit der Strom-Spannungs-Charakteristik in den ent sprechenden in Fig. 28 gezeigten Gebieten kann es in Be tracht gezogen werden, daß das Gebiet I einen durch die Band-Band-Tunnelerscheinung erzeugten Strom und das Gebiet II einen durch die Lawinenzerstörung erzeugten Strom kenn zeichnet.

Es wird in Betracht gezogen, daß genau dieselbe Erscheinung wie diejenige bei dem die n-Kanal-MOS-Typ-Speicherzelle ver wendenden NOR-Typ-Flashspeicher auch bei der in Fig. 1 ge zeigten p-Kanal-MOS-Typ-Speicherzelle vorkommt.

Daher wird in Fig. 26 in Betracht gezogen, daß der Strom in einem Gebiet, in dem der Absolutwert von Vd klein ist, ein durch die Band-Band-Tunnelerscheinung erzeugter Strom ist und der Strom in einem Gebiet, in dem der Absolutwert von Vd groß und die Steigung der Id-Vd-Charakteristik groß ist, ein durch die Lawinenzerstörung erzeugter Strom ist.

Wenn zwischen der Gateelektrode und dem Draingebiet in einem nMOS und einem pMOS eine derartige Spannung, wie vorstehend beschrieben, angelegt ist, dann verbiegt sich das Band des Siliziums, wie in Fig. 29 dargestellt, in ein tiefes Ab senkungsgebiet im Draingebiet und tunneln Elektronen im Valenzband in den geladenen Körper, um Elektron-Loch-Paare zu erzeugen. Dies wird Band-Band-Tunnelerscheinung genannt (vergleiche W. Feng et al., IEEE Electron Device Letters, Band EDL-7, Nr. 7, Juli 1986, 449).

Andererseits können Elektronen oder Löcher, die mit großer Energie durch das große elektrische Feld versehen sind, Elektronen im Valenzband in den geladenen Körper anheben, was neue zu erzeugende Elektron-Loch-Paare verursacht. Lawinenartig werden viele Träger erzeugt, so daß die somit erzeugten Elektron-Loch-Paare weitere Elektron-Loch-Paare erzeugen können. Diese Erscheinung wird Lawinenzerstörung genannt. Wie vorstehend beschrieben, sind die Band-Band-Tun nelerscheinung und die Lawinenzerstörungserscheinung ganz verschiedene physikalische Erscheinungen.

Hier wird unter der in Fig. 26 dargestellten Bedingung die folgende Berechnung ausgeführt, um ein Gebiet eines Stroms durch das Band-Band-Tunneln und ein Gebiet eines Stroms durch die Lawinenzerstörung zu unterscheiden.

Die auf eine Einheitszeit bezogene Menge G_BTBT der durch die Band-Band-Tunnelerscheinung erzeugten Elektron-Loch- Paare in einem Gebiet in einem Siliziumsubstrat kann gemäß dem fol genden Ausdruck berechnet werden, welcher dieselbe Form hat wie derjenige, welcher zum Berechnen des Erzeugungsbetrages des FN-Tunnelstroms verwendet wird:

G_BTBT = A · Esi² · exp (-B/Esi) (A, B: Konstanten) (5)

In dem vorstehenden Ausdruck bezeichnet Esi eine elektrische Feldintensität in dem Siliziumsubstrat. Wenn das Esi vergrö ßert wird, dann wird die Verbiegung des Bandes größer, was anzeigt, daß der Erzeugungsbetrag des Band-Band-Tunnelstroms vergrößert wird.

Wenn zwischen der Steuergateelektrode und dem Draingebiet wie bei der vorliegenden Ausführungsform eine große Spannung Vg-Vd angelegt ist, dann wird auf der Oberfläche des Sili ziumsubstrats (an der Grenzfläche zwischen dem Siliziumsub strat und dem Tunneloxidfilm) gemäß der Source-/Drainstruk tur, die mit einem allgemeinen Verfahren gebildet ist (ver gleiche K. T. San et al., "Effects of Erase Source Bias on Flash EPROM Device Reliability", IEEE Transactions on Elec tron Devices, Band 42, Nr. 1, Januar 1995, 150), der Erzeu gungsbetrag des Band-Band-Tunnelstroms maximiert. Der Band- Band-Tunnelstrom wird nur dann erzeugt, wenn das Esi groß wird und das Band im Silizium um eine Bandlücke Eg des Si liziums oder stärker verbogen ist. Ferner wird bei der all gemeinen Source-/Drainstruktur der Erzeugungsbetrag des Band-Band-Tunnelstroms an einer Stelle maximiert, an welcher die Verbiegung des Bandes im Silizium ebensogroß wie Eg ist (vergleiche S. A. Parke et al., IEEE Transactions on-Elec tron Devices, Band 39, Nr. 7, Juli 1992, 1694) . Das Esi an der Stelle, an der die Erzeugung des Band-Band-Tunnelstroms maximiert wird, kann durch Lösen der folgenden Ausdrücke (6) und (7) berechnet werden (vergleiche J. Chen et al., IEEE Electron Device Letters, Band EDL-8, Nr. 11, November 1987, 515):

εsi · Esi = εox · Eox (6)

Eox = (Vg - Vd - 1,2)/tox (7)

In den vorstehenden Ausdrücken bezeichnet εsi und εox ent sprechend die Dielektrizitätskonstante eines Silizium- und eines Siliziumoxidfilms, tox bezeichnet die Dicke des Tun neloxidfilms, und Eox bezeichnet das elektrische Feld in dem Oxidfilm, der im Kontakt ist mit der Stelle, an der die Er zeugung des Band-Band-Tunnelstroms maximiert ist, welche die Grenzfläche zwischen dem Siliziumsubstrat und dem Tunnel oxidfilm ist.

Der Ausdruck (6) zeigt die Stetigkeit des elektrischen Feldes in dem Silizium- und dem Oxidfilm an. Der Ausdruck (7) zeigt an, daß die an den Oxidfilm angelegte Spannung die Spannung Vg-Vd zwischen der Gateelektrode und dem Drainge biet, welche um den durch das Verbiegen des Bandes um Eg (hier ist Eg = 1,2 eV am Maximum) im Silizium verursachten Potentialabfall vermindert ist, ist.

Wenn vorausgesetzt wird, daß der durch die Band-Band-Tunnel erscheinung erzeugte Gesamtstrom Id in einem Verhältnis zu dem Betrag des Band-Band-Tunnelstroms an der Stelle, an der die Erzeugung maximiert wird, ist, dann gelten die folgenden Ausdrücke:

Id = A′ · Esi² · exp (-B/Esi) (A′, B: Konstanten) (8)

Esi = (εox/εsi) · (Vg - Vd - 1,2)/tox (9)

Wenn mit einer LOG-Skale der Ordinate der Band-Band-Tunnel strom aufgetragen wird (sogenannte FN-Auftragung), dann wird in einer graphischen Darstellung, die eine Beziehung zwi schen Id/Esi² (die Ordinatenachse) und 1/Esi (die Abszissen achse) darstellt, der Band-Band-Tunnelstrom linear aufge tragen.

Ferner wird in Betracht gezogen, daß ein Gebiet außerhalb dieser linearen Linie kein Gebiet mit der Band-Band-Tunnel charakteristik ist. Folglich kann ein Gebiet, in dem die Lawinenzerstörung vorkommt, unterschieden werden von einem Gebiet, in dem die Band-Band-Tunnelerscheinung vorkommt.

Das Ergebnis der Id-Vd-Charakteristik der Fig. 26 wird als FN-Auftragung dargestellt, wie in Fig. 30 gezeigt. In einem Gebiet, in dem der Absolutwert Vd < 6 V ist, ist längs der linearen Linie das Ergebnis aufgetragen. Doch in einem Ge biet, in dem der Absolutwert Vd < 6 V ist, ist außerhalb der linearen Linie das Ergebnis aufgetragen. Daher wird festge stellt, daß sich das Gebiet des Absolutwertes Vd < 6 V in der Id-Vd-Charakteristik der Fig. 26 unterscheidet von dem Gebiet des Absolutwertes Vd < 6 V, in dem die Band-Band-Tun nelerscheinung vorkommt.

Wenn unter der die Lawinenzerstörung verursachenden Span nungsanlegebedingung, wie vorstehend beschrieben, das Pro grammieren ausgeführt wird, dann werden die Charakteristiken wie folgt verschlechtert.

(1) Die Aufmerksamkeit wird nun auf die Werte von Ig und Id bei demselben Vd der Fig. 26 gelenkt. Die Injektionseffi zienz Ig/Id nimmt monoton zu, wenn der Absolutwert von Vd größer wird (wenn das laterale elektrische Feld zur Be schleunigung vergrößert wird, dann wird die Energie der Elektronen größer, so daß der Anteil von sich über die Bar riere des Oxidfilms bewegenden Elektronen zunimmt) . Doch der Absolutwert von Vd wird weiter so groß, daß die Lawinenzer störung vorkommen konnte (in Fig. 26 der Absolutwert Vd < 6 V) und die Injektionseffizienz Ig/Id abnimmt. Daher wird festgestellt, daß ein Programmieren bei einem Vd, das die Lawinenzerstörung nicht verursacht, wirksam ist zur Verwirk lichung eines Programmierens mit großer Effizienz mit klei nem Stromverbrauch.
(2) Die Id-Vd- und die Ig-Vd-Charakteristik bei Vg = 0 V sind in Fig. 31 gezeigt, wenn sie an einer p-Kanal-MOS-Typ- Speicherzelle gemessen werden, welche dieselbe wie die in Fig. 26 gezeigte Speicherzelle ist, deren Schwebegateelek trode und Steuergateelektrode miteinander verbunden sind. In Fig. 31, welche das Meßergebnis unter einer Bedingung zeigt, die in der Nähe der Spannungsanlegebedingung der durch eine Drainstörung beeinflußten Zellen (der nichtge wählten Speicherzellen, die verbunden sind mit derselben Bitleitung wie eine gewählte Speicherzelle, in der das Pro grammieren ausgeführt wird) ist, wird, wenn die Aufmerksam keit auf Id gelenkt wird, festgestellt, daß bei dem Absolut wert Vd < 7,4 V die Lawinenzerstörung vorkommt, was eine starke Zunahme von Id verursacht.

Wenn, wie vorstehend beschrieben, das Programmieren bei einem derartigen Vd ausgeführt wird, welches die Lawinen zerstörung in den durch eine Drainstörung beeinflußten Zel len verursacht, dann wird der Stromverbrauch in der Zelle bedeutend vergrößert, was eine Zunahme des Gesamtstromver brauchs ergibt. Wenn unter Verwendung einer Zusatzschaltung innerhalb eines Chips die Programmierspannung erzeugt wird, dann wird die Anzahl von Speicherzellen, die parallel pro grammierbar sind, verkleinert, was infolge einer Grenze der Stromversorgungsfähigkeit eine Abnahme der auf eine Spei cherzelle bezogenen Programmiergeschwindigkeit ergibt. Somit ist es wichtig, das Programmieren bei einem derartigen Vd auszuführen, welches keine Lawinenzerstörung in den durch eine Drainstörung beeinflußten Zellen verursacht.

Aufgrund der vorstehend beschriebenen Gründe (1) und (2) kann eine Verschlechterung der Einrichtungscharakteristiken verhindert werden durch Ausführen des Programmierens bei einer Drainspannung, die keine Lawinenzerstörung in einer gewählten Speicherzelle und in den durch eine Drainstörung beeinflußten Zellen verursacht.

Die sechzehnte Ausführungsform

Bei einer sechzehnten Ausführungsform ist die Dicke des Tunneloxidfilms 4 in der bei der ersten Ausführungsform ge zeigten p-Kanal-Typ-MOS-Speicherzelle festgesetzt auf 15 nm oder kleiner. Bei der nichtflüchtigen Halbleiterspeicherein richtung gemäß der ersten Ausführungsform wird nur dann, wenn sowohl ein positives Potential als auch ein negatives Potential gleichzeitig entsprechend an die Steuergateelek trode 7 und das Draingebiet 3 angelegt sind, der Elektronen injektionsstrom vergrößert und kann nur dann mit großer Ge schwindigkeit das Programmieren ausgeführt werden. Doch in einer Speicherzelle, die an ihr Draingebiet nur ein negati ves Potential angelegt hat, wird das Programmieren nicht ausgeführt. Dies beruht darauf, daß jene Eigenschaft ver wendet wird, daß der Erzeugungsbetrag des Band-Band-Tun nelstroms bestimmt ist durch die Größe der Potentialdif ferenz zwischen der Schwebegateelektrode 7 und dem Drainge biet 3.

Daher muß beim Verwenden der Programmiermethode gemäß der ersten Ausführungsform der Band-Band-Tunnelstrom wirksam erzeugt werden. Dies kann durch Bilden eines Tunneloxidfilms 4 mit einer Dicke von 15 nm oder kleiner ausgeführt werden, so daß an den Tunneloxidfilm 4 mit einer relativ kleinen Spannung ein großes elektrisches Feld angelegt ist. Im Er gebnis kann ein Hochgeschwindigkeitsprogrammieren verwirk licht werden.

Die siebzehnte Ausführungsform

Bei der siebzehnten Ausführungsform ist die Programmierspan nungsanlegebedingung so festgesetzt, daß der auf eine Spei cherzelle der zweiten oder der dritten Ausführungsform be zogene Maximalstromverbrauch (Maximaldrainstromverbrauch) zur Zeit des Programmierens 1 µA oder kleiner ist.

Um eine nichtflüchtige Halbleiterspeichereinrichtung zu ver wirklichen, welche auf der Grundlage einer Einzelstromquelle mit 3 V oder 5 V in Retrieb ist, wird mittels einer Zusatz schaltung innerhalb eines Chips ein beim Programmieren ver wendetes großes Potential erzeugt. Die Stromversorgungs fähigkeit der Zusatzschaltung ist etwa 1 mA oder kleiner. Daher darf der Maximalstromverbrauch, der während des Pro grammierns vorkommt, diesen Wert nicht überschreiten.

Um die auf eine Speicherzelle bezogene wirksame Programmier geschwindigkeit zu vergrößern, wird eine Methode zum gleich zeitigen parallelen Programmieren einer Anzahl von Speicher zellen wirksam verwendet. Wenn mit einer Programmierspan nung, die sehr groß festgesetzt ist, die Programmierge schwindigkeit einer Speicherzelle vergrößert wird, dann konnte eine Verschlechterung von Charakteristiken wie bei spielsweise eine merkliche Verschlechterung des Widerstandes gegen ein Neuprogrammieren der Speicherzelle beobachtet wer den. Wenn jedoch die Methode zum gleichzeitigen parallelen Programmieren einer Mehrzahl von Speicherzellen verwendet wird, dann kann ohne das Verursachen einer derartigen Ver schlechterung der Charakteristiken die auf eine Speicher zelle bezogene wirksame Programmiergeschwindigkeit vergrö ßert werden.

Wenn die Methode zum gleichzeitigen parallelen Programmieren einer Mehrzahl von Speicherzellen verwendet wird, dann wird der Schaltungsaufbau mehr oder weniger kompliziert. Wenn da her nicht wenigstens 1000 Speicherzellen gleichzeitig paral lel programmiert werden, um die auf eine Speicherzelle be zogene wirksame Programmiergeschwindigkeit um drei Stellen oder mehr zu vergrößern, kann die Bedeutung des Anwendens der Parallelprogrammiermethode nicht nachgewiesen werden. Um gleichzeitig wenigstens 1000 Speicherzellen parallel zu pro grammieren, muß der auf eine Speicherzelle bezogene Maximal stromverbrauch (Maximaldrainstromverbrauch), der während des Programmierens vorkommt, wenigstens 1 µA sein. Dies beruht darauf, daß der Maximalstromverbrauch, der zur Zeit des Pro grammierens vorkommt, durch die Stromversorgungsfähigkeit der vorstehend beschriebenen Zusatzschaltung auf 1 mA oder weniger begrenzt ist.

Durch das Festsetzen der Programmierspannungsanlegebedin gung, derart daß der auf eine Speicherzelle bezogene Maxi malstromverbrauch (Maximaldrainstromverbrauch), der zur Zeit des Programmierens vorkommt, 1 µA oder weniger ist, können daher wenigstens 1000 Speicherzellen gleichzeitig parallel programmiert werden. Die auf eine Speicherzelle bezogene wirksame Programmiergeschwindigkeit kann vergrößert werden, wodurch eine nichtflüchtige Halbleiterspeichereinrichtung vorgesehen werden kann, die auf der Grundlage einer Einzel stromquelle in Betrieb ist.

Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An sprüche beschränkt sind.

Claims

1. Nichtflüchtige Halbleiterspeichereinrichtung, welche enthält: ein p-Typ-Sourcegebiet (2) und ein p-Typ-Drainge biet (3), die auf einer Oberfläche eines n-Typ-Gebiets (1) gebildet sind, eine Elektrode zur Speicherung elektrischer Ladung (5), die auf einem zwischen dem Sourcegebiet (2) und dem Draingebiet (3) dazwischenliegenden Kanalgebiet (8) mit einem Tunneloxidfilm (4) dazwischen gebildet ist, und eine Steuerelektrode (7), die auf der Elektrode zur Speicherung elektrischer Ladung (5) mit einem Isolierfilm (6) dazwischen gebildet ist, umfassend:
eine Einrichtung zum Anlegen eines negativen Potentials zum Anlegen eines negativen Potentials an das Draingebiet (3) beim Programmieren von Daten und
eine Einrichtung zum Anlegen eines positiven Potentials zum Anlegen eines positiven Potentials an die Elektrode zur Speicherung elektrischer Ladung (5) beim Programmieren von Daten,
bei welcher aus dem Draingebiet (3) in die Elektrode zur Speicherung elektrischer Ladung (5) durch eine durch einen Band-Band-Tunnelstrom in dem Draingebiet (3) verursachte Injektion heißer Elektronen ein Elektron injiziert wird.

2. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, welche ferner umfaßt:
eine Öffnungseinrichtung, die das Sourcegebiet (2) in einen offenen Zustand beim Programmieren von Daten bringt; und eine Erdungseinrichtung, die das n-Typ-Gebiet (1) in einen Erdungszustand beim Programmieren von Daten bringt.

3. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher das Kanalgebiet (8) eine vergrabene Schicht vom p-Typ (12) enthält.

4. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher die Elektrode zur Speicherung elektrischer Ladung (5) gebil det ist aus n-Typ-Polysilizium.

5. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher die Elektrode zur Speicherung elektrischer Ladung (5) gebil det ist aus p-Typ-Polysilizium.

6. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher ein unter der Elektrode zur Speicherung elektrischer Ladung (5) angeordnetes Gebiet in dem Draingebiet (3) eine Stör stellenkonzentration von höchstens 5 × 10¹⁹ cm^-3 aufweist.

7. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher
ein unter der Elektrode zur Speicherung elektrischer Ladung (5) angeordnetes Gebiet in dem Draingebiet (3) eine Stör stellenkonzentration von wenigstens 5 × 10¹⁹ cm^-3 aufweist und
ein unter der Elektrode zur Speicherung elektrischer Ladung (5) angeordnetes Gebiet in dem Sourcegebiet (2) eine Stör stellenkonzentration von höchstens 5 × 10¹⁹ cm^-3 aufweist.

8. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher das Kanalgebiet (8) enthält:
ein erstes Störstellengebiet (16), das im Kontakt mit dem Sourcegebiet (10) gebildet ist und eine p-Typ-Störstellen konzentration aufweist, die kleiner als eine Störstellen konzentration des Sourcegebiets (10) ist; und
ein zweites Störstellengebiet (17), das im Kontakt mit dem Draingebiet (11) gebildet ist und eine p-Typ-Störstellen konzentration aufweist, die kleiner als eine Störstellen konzentration des Draingebiets (11) ist.

9. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher das n-Typ-Gebiet (1) enthält:
ein drittes n-Typ-Störstellengebiet (18), das im Kontakt mit dem Draingebiet (3) so gebildet ist, daß es das Draingebiet (3) umgibt.

10. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher das Sourcegebiet (2) und das Draingebiet (3) symmetrisch zu der Elektrode zur Speicherung elektrischer Ladung (5) und der Steuerelektrode (7) aufgebaut sind.

11. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher der Tunneloxidfilm (4) eine Dicke von höchstens 15 nm hat.

12. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 1, bei welcher
die Steuerelektrode (7), die Elektrode zur Speicherung elek trischer Ladung (5), das Sourcegebiet (2) und das Drainge biet (3) eine Speicherzelle bilden, wobei
die nichtflüchtige Halbleiterspeichereinrichtung umfaßt eine Speicherzellanordnung, die eine Mehrzahl von den in einer Mehrzahl von Zeilen und Spalten angeordneten Speicher zellen enthält;
eine Wortleitung, die entsprechend der Mehrzahl von Zeilen vorgesehen ist, wobei mit der Wortleitung die Steuerelek trode jeder Speicherzelle verbunden ist; und
eine Bitleitung, die entsprechend der Mehrzahl von Spalten vorgesehen ist, wobei mit der Bitleitung das Draingebiet jeder Speicherzelle verbunden ist.

13. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 12, welche ferner umfaßt:
ein peripheres Schaltungsgebiet, in dem eine den Betrieb der Speicherzelle steuernde periphere Schaltung gebildet ist, bei welcher
das periphere Schaltungsgebiet einen p-Kanaltyp-MOS-Transi stor enthält und
das Sourcegebiet und das Draingebiet der Speicherzelle die selbe Struktur wie ein Sourcegebiet und ein Draingebiet, die den p-Kanaltyp-MOS-Transistor bilden, aufweisen.

14. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 12, bei welcher
die Bitleitung eine Hauptbitleitung und eine Unterbitleitung enthält und
die Mehrzahl von Speicherzellen geteilt ist in eine Mehrzahl von Abschnitten, von denen jeder eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen enthält, wobei die nichtflüchtige Halbleiterspeichereinrich tung enthält:
eine Unterbitleitungsgruppe, die entsprechend der Mehrzahl von Abschnitten vorgesehen ist und eine Mehrzahl von den Unterbitleitungen enthält, von denen jede einer Mehrzahl von Spalten in einem entsprechenden Abschnitt entspricht, und einen Auswahltransistor, der eine Mehrzahl von den Unterbit leitungsgruppen mit einer Mehrzahl von den Hauptbitleitungen selektiv verbindet, wobei der Auswahltransistor ein p-Kanaltyp-Transistor ist.

15. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 12, bei welcher die Speicherzelle eine Schwellenspannung aufweist, die kleiner als eine Lesespannung der Speicherzelle nach einem Löschen der Speicherzelle mit ultravioletter Strahlung ist.

16. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 12, bei welcher die Speicherzelle eine Schwellenspannung aufweist, die größer als eine Lesespannung der Speicherzelle nach einem Löschen der Speicherzelle mit ultravioletter Strahlung ist.

17. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 12, bei welcher die Unterbitleitung gebildet ist aus einem Metallzwischen verbindungsmaterial.

18. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 12, bei welcher die Einrichtung zum Anlegen einer negativen Spannung in einer Vd-Id-Charakteristik (Vd: Drainspannung, Id: Drain strom) einen {(logId)/Vd}′′ = 0 erfüllenden Wert Vd₁ von Vd berechnet, wenn ein Absolutwert von Vd vergrößert wird, und an das Draingebiet ein negatives Potential anlegt, das die Bedingung erfüllt, daß der Absolutwert von Vd kleiner als Vd₁ ist, wenn in der nichtflüchtigen Halbleiterspeicherein richtung Daten programmiert werden, so daß in einer gewähl ten Speicherzelle und in nichtgewählten Speicherzellen, die mit derselben Bitleitung wie die gewählte Speicherzelle ver bunden sind, eine Lawinenzerstörung nicht vorkommen wird.

19. Nichtflüchtige Halbleiterspeichereinrichtung, welche enthält: ein p-Typ-Sourcegebiet (2) und ein p-Typ-Drainge biet (3), die auf einer Oberfläche eines n-Typ-Gebiets (1) gebildet sind, eine Elektrode zur Speicherung elektrischer Ladung (5), die auf einem zwischen dem Sourcegebiet (2) und dem Draingebiet (3) dazwischenliegenden Kanalgebiet (8) mit einem Tunneloxidfilm (4) dazwischen gebildet ist, und eine Steuerelektrode (7), die auf der Elektrode zur Speicherung elektrischer Ladung (5) mit einem Isolierfilm (6) dazwischen gebildet ist, umfassend:
eine Einrichtung zum Anlegen eines negativen Potentials zum Anlegen eines negativen Potentials an das Draingebiet (3) beim Programmieren von Daten und
eine Einrichtung zum Anlegen eines positiven Potentials zum Anlegen eines positiven Potentials an die Elektrode zur Speicherung elektrischer Ladung (5) beim Programmieren von Daten, bei welcher an den Tunneloxidfilm (4) in einem zwischen der Elektrode zur Speicherung elektrischer Ladung (5) und dem Draingebiet (3) dazwischenliegengen Gebiet ein starkes elek trisches Feld angelegt ist, um ein Elektron aus dem Drainge biet (3) in die Elektrode zur Speicherung elektrischer Ladung (5) durch eine FN-Tunnelerscheinung zu injizieren.

20. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 19, welche ferner umfaßt:
eine Öffnungseinrichtung, die das Sourcegebiet (2) in einen offenen Zustand beim Programmieren von Daten bringt; und eine Erdungseinrichtung, die das n-Typ-Gebiet (1) in einen Erdungszustand beim Programmieren von Daten bringt.

21. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 19, bei welcher das Kanalgebiet (8) eine vergrabene Schicht vom p-Typ (12) enthält.

22. Nicht flüchtige Halbleiterspeichereinrichtung nach An spruch 19, bei welcher die Elektrode zur Speicherung elektrischer Ladung (5) gebil det ist aus polykristallinem Silizium vom n-Typ.

23. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 19, bei welcher die Elektrode zur Speicherung elektrischer Ladung (5) gebil det ist aus polykristallinem Silizium vom p-Typ.

24. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 19, bei welcher das Sourcegebiet (2) und das Draingebiet (3) symmetrisch zu der Elektrode zur Speicherung elektrischer Ladung (5) und der Steuerelektrode (7) aufgebaut sind.

25. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 19, bei welcher das n-Typ-Gebiet (1) enthält:
ein viertes p-Typ-Störstellengebiet (19), das so gebildet ist, daß es das Draingebiet (11) umgibt, und
ein fünftes n-Typ-Störstellengebiet (20), das so gebildet ist, daß es das Sourcegebiet (10) umgibt.

26. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 19, bei welcher die Steuerelektrode (7), die Elektrode zur Speicherung elek trischer Ladung (5), das Sourcegebiet (2) und das Drainge biet (3) eine Speicherzelle bilden, wobei die nichtflüchtige Halbleiterspeichereinrichtung um faßt:
eine Speicherzellanordnung, die eine Mehrzahl von den in einer Mehrzahl von Zeilen und Spalten angeordneten Speicher zellen enthält;
eine Wortleitung, die entsprechend der Mehrzahl von Zeilen vorgesehen ist, wobei mit der Wortleitung die Steuerelek trode jeder Speicherzelle verbunden ist; und
eine Bitleitung, die entsprechend der Mehrzahl von Spalten vorgesehen ist, wobei mit der Bitleitung das Draingebiet jeder Speicherzelle verbunden ist.

27. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 26, welche ferner umfaßt:
ein peripheres Schaltungsgebiet, in dem eine den Betrieb der Speicherzelle steuernde periphere Schaltung gebildet ist, bei welcher
das periphere Schaltungsgebiet einen p-Kanaltyp-MOS-Transi stor enthält und
das Sourcegebiet und das Draingebiet der Speicherzelle die selbe Struktur wie ein Sourcegebiet und ein Draingebiet, die den p-Kanaltyp-MOS-Transistor bilden, aufweisen.

28. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 26, bei welcher die Bitleitung eine Hauptbitleitung und eine Unterbitleitung enthält und die Mehrzahl von Speicherzellen geteilt ist in eine Mehrzahl von Abschnitten, von denen jeder eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen enthält, wobei die nichtflüchtige Halbleiterspeichereinrich tung umfaßt:
eine Unterbitleitungsgruppe, die entsprechend der Mehrzahl von Abschnitten vorgesehen ist und eine Mehrzahl von den Unterbitleitungen enthält, von denen jede einer Mehrzahl von Spalten in einem entsprechenden Abschnitt entspricht, und einen Auswahltransistor, der eine Mehrzahl von den Unterbit leitungsgruppen mit einer Mehrzahl von den Hauptbitleitungen selektiv verbindet, wobei der Auswahltransistor ein p-Kanaltyp-Transistor ist.

29. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 26, bei welcher die Unterbitleitung gebildet ist aus einem Metall zwischen verbindungsmaterial.

30. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 26, bei welcher die Einrichtung zum Anlegen einer negativen Spannung in einer Vd-Id-Charakteristik (Vd: Drainspannung, Id: Drain strom) einen {(logId)/Vd}′′ = 0 erfüllenden Wert Vd₁ von Vd berechnet, wenn ein Absolutwert von Vd vergrößert wird, und ein negatives Potential anlegt, das die Bedingung erfüllt, daß der Absolutwert von Vd kleiner als Vd₁ ist, wenn in der nicht flüchtigen Halbleiterspeichereinrichtung Daten program miert werden, so daß in einer gewählten Speicherzelle und in nichtgewählten Speicherzellen, die mit derselben Bitleitung wie die gewählte Speicherzelle verbunden sind, eine Lawinen zerstörung nicht vorkommen wird.

31. Nichtflüchtige Halbleiterspeichereinrichtung, welche enthält: ein p-Typ-Sourcegebiet (2) und ein p-Typ-Drainge biet (3), die auf einer Oberfläche eines n-Typ-Gebiets (1) gebildet sind, eine Elektrode zur Speicherung elektrischer Ladung (5), die auf einem zwischen dem Sourcegebiet (2) und dem Draingebiet (3) dazwischenliegenden Kanalgebiet (8) mit einem Tunneloxidfilm (4) dazwischen gebildet ist, und eine Steuerelektrode (7), die auf der Elektrode zur Speicherung elektrischer Ladung (5) mit einem Isolierfilm (6) dazwischen gebildet ist, umfassend:
eine Einrichtung zum Anlegen eines negativen Potentials zum Anlegen eines negativen Potentials an die Steuerelektrode (7) beim Löschen von Daten und eine Einrichtung zum Anlegen eines positiven Potentials zum Anlegen eines positiven Potentials an das Sourcegebiet (2) und das n-Typ-Gebiet (1) beim Löschen von Daten, bei welcher in dem Kanalgebiet (8) eine Kanalschicht aus Löchern gebildet ist und an den zwischen der Kanalschicht aus Löchern und der Elektrode zur Speicherung elektrischer Ladung (5) dazwischenliegenden Tunneloxidfilm (4) ein star kes elektrisches Feld angelegt ist, um ein Elektron aus der Elektrode zur Speicherung elektrischer Ladung (5) in die Kanalschicht durch eine FN-Tunnelerscheinung zu injizieren.

32. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 31, welche ferner umfaßt:
eine Öffnungseinrichtung, die das Draingebiet (3) in einen offenen Zustand beim Löschen von Daten bringt.

33. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 31, bei welcher
die Steuerelektrode (7), die Elektrode zur Speicherung elek trischer Ladung (5) , das Sourcegebiet (2) und das Drainge biet (3) eine Speicherzelle bilden, wobei die nichtflüchtige Halbleiterspeichereinrichtung um faßt:
eine Speicherzellanordnung, die eine Mehrzahl von den in einer Mehrzahl von Zeilen und Spalten angeordneten Speicher zellen enthält;
eine Wortleitung, die entsprechend der Mehrzahl von Zeilen vorgesehen ist, wobei mit der Wortleitung die Steuerelek trode jeder Speicherzelle verbunden ist; und
eine Bitleitung, die entsprechend der Mehrzahl von Spalten vorgesehen ist, wobei mit der Bitleitung das Draingebiet jeder Speicherzelle verbunden ist.

34. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 33, welche ferner umfaßt:
ein peripheres Schaltungsgebiet, in dem eine den Betrieb der Speicherzelle steuernde periphere Schaltung gebildet ist, bei welcher das periphere Schaltungsgebiet einen p-Kanaltyp-MOS-Transi stor enthält und
das Sourcegebiet und das Draingebiet der Speicherzelle die selbe Struktur wie ein Sourcegebiet und ein Draingebiet, die den p-Kanaltyp-MOS-Transisistor bilden, aufweisen.

35. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 33, bei welcher die Bitleitung eine Hauptbitleitung und eine Unterbitleitung enthält und
die Mehrzahl von Speicherzellen geteilt ist in eine Mehrzahl von Abschnitten, von denen jeder eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen enthält, wobei die nichtflüchtige Halbleitereinrichtung um faßt:
eine Unterbitleitungsgruppe, die entsprechend der Mehrzahl von Abschnitten vorgesehen ist und eine Mehrzahl von den Unterbitleitungen enthält, von denen jede einer Mehrzahl von in einem entsprechenden Abschnitt entspricht, und Auswahltransistor, der eine Mehrzahl von den Unterbit leitungsgruppen mit einer Mehrzahl von den Hauptbitleitungen selektiv verbindet, wobei der Auswahltransistor ein p-Kanaltyp-Transistor ist.

36. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 33, bei welcher die Unterbitleitung gebildet ist aus einem Metallzwischen verbindungsmaterial.

37. Nichtflüchtige Halbleiterspeichereinrichtung, welche umfaßt:
eine Speicherzelle mit einem p-Typ-Sourcegebiet (2) und einem p-Typ-Draingebiet (3), die auf einer Oberfläche eines n-Typ-Gebiets (1) gebildet sind, eine Elektrode zur Spei cherung elektrischer Ladung (5), die in einem zwischen dem Sourcegebiet (2) und dem Draingebiet (3) dazwischenliegenden Kanalgebiet (8) mit einem Tunneloxidfilm (4) dazwischen ge bildet ist, und eine Steuerelektrode (7), die auf der Elek trode zur Speicherung elektrischer Ladung (5) mit einem Iso lierfilm dazwischen gebildet ist;
eine Speicherzellanordnung, die eine Mehrzahl von den in einer Mehrzahl von Zeilen und Spalten angeordneten Speicher zellen enthält;
eine Wortleitung, die entsprechend der Mehrzahl von Zeilen vorgesehen ist, wobei mit der Wortleitung die Steuerelek trode jeder Speicherzelle verbunden ist; eine Bitleitung, die entsprechend der Mehrzahl von Spalten vorgesehen ist, wobei mit der Bitleitung das Draingebiet jeder Speicherzelle verbunden ist;
eine Sourceleitung, mit der das Sourcegebiet jeder Speicher zelle verbunden ist;
eine Einrichtung zum Anlegen eines ersten Potentials zum Anlegen eines ersten Potentials an die Bitleitung und die Wortleitung, die nicht gewählt sind, die Sourceleitung und das n-Typ-Gebiet beim Lesen einer vorbestimmten Speicher zelle der Speicherzellen;
eine Einrichtung zum Anlegen eines zweiten Potentials zum Anlegen eines Potentials, das um 1 bis 2 V kleiner als das erste Potential ist, an die Bitleitung, die gewählt ist, beim Lesen der vorbestimmten Speicherzelle; und eine Einrichtung zum Anlegen eines dritten Potentials zum Anlegen eines zweiten Potentials an die Wortleitung, die gewählt ist, beim Lesen der vorbestimmten Speicherzelle.

38. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 37, bei welcher das erste Potential ein externes Stromversorgungspotential mit einem positiven Wert und das zweite Potential ein Erd potential ist.

39. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 37, bei welcher das erste Potential ein Erdpotential und das zweite Poten tial ein externes Stromversorgungspotential mit einem nega tiven Wert ist.

40. Nichtflüchtige Halbleiterspeichereinrichtung, welche umfaßt:
eine Speicherzelle mit einem p-Typ-Sourcegebiet (2) und einem p-Typ-Draingebiet (3), die auf einer Oberfläche eines n-Typ-Gebiets (1) gebildet sind, eine Elektrode zur Speiche rung elektrischer Ladung (5), die auf einem zwischen dem Sourcegebiet (2) und dem Draingebiet (3) dazwischenliegenden Kanalgebiet (8) mit einem Tunneloxidfilm (4) dazwischen ge bildet ist, und eine Steuerelektrode (7), die auf der Elek trode zur Speicherung elektrischer Ladung (5) mit einem Iso lierfilm dazwischen gebildet ist;
eine Speicherzellanordnung, die eine Mehrzahl von den in einer Mehrzahl von Zeilen und Spalten angeordneten Speicher zellen enthält;
eine Mehrzahl von Hauptbitleitungen, die entsprechend der Mehrzahl von Spalten vorgesehen sind;
eine Sourceleitung, die für die Mehrzahl von Speicherzellen gemeinsam vorgesehen ist, wobei die Mehrzahl von Speicherzellen geteilt ist in eine Mehrzahl von Abschnitten, von denen jeder eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Spei cherzellen enthält;
eine Mehrzahl von Unterbitleitungsgruppen, die entsprechend der Mehrzahl von Abschnitten vorgesehen sind und eine Mehr zahl von Unterbitleitungen enthalten, von denen jede einer Mehrzahl von Spalten in einem entsprechenden Abschnitt ent spricht;
einen Auswahlgattertransistor, der die Mehrzahl von Unter bitleitungsgruppen mit der Mehrzahl von Hauptbitleitungen selektiv verbindet;
eine Einrichtung zum Anlegen eines ersten Potentials zum Anlegen eines ersten Potentials an die Hauptbitleitung und den Auswahlgattertransistor, die nicht gewählt sind, die Sourceleitung und das n-Typ-Gebiet beim Lesen einer vorbe stimmten Speicherzelle der Speicherzellen;
eine Einrichtung zum Anlegen eines zweiten Potentials zum Anlegen eines Potentials, das um 1 bis 2 V kleiner als das erste Potential ist, an die Hauptbitleitung und die Unter bitleitung, die gewählt sind, beim Lesen der vorbestimmten Speicherzelle;
eine Öffnungseinrichtung, die eine nichtgewählte Unterbit leitung in einen offenen Zustand beim Lesen der vorbestimm ten Speicherzelle bringt; und
eine Einrichtung zum Anlegen eines dritten Potentials zum Anlegen eines zweiten Potentials an den Auswahlgattertransi stor, der gewählt ist, beim Lesen der vorbestimmten Spei cherzelle.

41. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 40, bei welcher das erste Potential ein externes Stromversorgungspotential mit einem positiven Wert und das zweite Potential ein Erd potential ist.

42. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 40, bei welcher das erste Potential ein Erdpotential und das zweite Poten tial ein externes Stromversorgungspotential mit einem nega tiven Wert ist.

43. Nichtflüchtige Halbleiterspeichereinrichtung nach An spruch 42, bei welcher an das Draingebiet und die Elektrode zur Speicherung elek trischer Ladung mittels der Einrichtung zum Anlegen eines negativen Potentials und der Einrichtung zum Anlegen eines positiven Potentials das negative Potential und das positive Potential angelegt sind, so daß der auf eine Speicherzelle bezogene Maximalstromverbrauch beim Programmieren von Daten in der nichtflüchtigen Halbleiterspeichereinrichtung höch stens 1 µA ist.