JP3594221B2 - 半導体集積回路装置のテスト回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、特に、半導体記憶装置、更に特には、フラッシュメモリ等の不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
次世代フラッシュメモリには、より一層の低電圧化、低消費電力化及び低コスト化が求められている。この低電圧化対応のため、一般にフラッシュメモリは外部から供給される低電圧電源を昇圧するための昇圧回路（以下、「チャージポンプ回路」と称す）を有している。そして、このチャージポンプ回路は、フラッシュメモリの待機時においては、消費電力を下げるため、昇圧動作を止め、昇圧した出力電圧が動作上問題の生じない範囲で下がることを許容し、フラッシュメモリの活動状態では昇圧電圧を維持して出力する機能を有している。このため、フラッシュメモリを市場に出荷する前に、フラッシュメモリが待機時から活動状態になる際、安定して正常に動作するか否かのテストがウェハ状態及びパッケージングされた状態で必要となっている。
【０００３】
このテストの一つに、チャージポンプ回路の出力ノードの電位を測定するものがある。この従来技術を図４に示し、これを基に説明する。
【０００４】
この図４では説明を容易にするため、チャージポンプ回路、チャージポンプ回路を間欠動作させるための低周波発振回路（以下、「ＬＦＯ」と称す）、及び、ワード線を駆動するワード線駆動回路及びテスト用配線とその端子等、必要な部分のみを示している。外部から供給される低電圧の電源電圧Ｖｃｃを基に、チャージポンプ回路２９により、Ｖｃｃより高い電圧ＶＨに昇圧する。ここでフラッシュメモリが正常な動作を行うのに必要な最低保証電圧をＶＬとする。この昇圧した電圧をロウデコーダ２６やワード線駆動回路２７の電源としている。ノードＶＰＸに昇圧された電圧が出力される。ロウデコーダ２６は、図示されていないが、プリデコーダからの信号Ａ１〜Ａｎに応じて、出力部Ｘ１〜Ｘｎに昇圧された電圧レベルかＶｓｓレベル（ＧＮＤ）を出力する。
【０００５】
なお、チャージポンプ回路、ロウデコーダ、及びワード線駆動回路は、既知の技術で構成されており、ここでは特に説明は省略する。
【０００６】
ワード線駆動回路２７は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタで構成されたインバータバッファである。先のＸ１〜Ｘｎ部の信号を反転し、この出力に応じて、各ワード線ＷＬ１〜ＷＬｎにゲートが接続されているメモリアレイのメモリセル（図示せず）が、選択または非選択状態となる。
【０００７】
次に、フラッシュメモリの待機時での消費電力を低く押さえるため、チャージポンプ回路２９を、ＬＦＯ２８の信号により間欠動作させる方法を行っている。このチャージポンプ回路２９は、フラッシュメモリの待機時は、ＬＦＯ２８からの出力信号ＬＦＯＰにより制御され、一方、フラッシュメモリが活動状態になると、すなわち、読み出し状態等になると、アドレスの変化を検出したアドレス遷移回路３０の出力信号により制御されるものである。
【０００８】
図５に、フラッシュメモリの待機時にチャージポンプ回路２９を間欠動作させた場合の各ノードの電圧変化の一例を示す。
【０００９】
ＬＦＯ２８はリングオシレータで構成され、その出力信号ＬＦＯＰは、一定の周期Ｔで、ハイレベルはＶｃｃレベル、ロウレベルはＶｓｓレベルを持って発振する。チャージポンプ回路２９は、出力信号ＬＦＯＰが、例えば、ハイレベル時にのみ活性化し、昇圧動作を行い、ノードＶＰＸの電圧を規定の電圧ＶＨにする。一方、出力信号ＬＦＯＰがロウレベル時は、チャージポンプ回路２９は昇圧動作を止め、休眠状態、すなわち、チャージポンプ回路自体も消費電力をほとんど消費しない状態となる。この休眠状態では、チャージポンプ回路２９の出力ノードＶＰＸはハイインピーダンスとなるため、ノードＶＰＸはフローティング状態となる。ノードＶＰＸには、多くの回路（ロウデコーダ２６、ワード線駆動回路２７等）が接続されているため、寄生容量も大きく、この寄生容量での電荷の蓄積により、ノードＶＰＸの電位はある程度維持されるが、例えば、ワード線駆動回路２７内のＰチャネルＭＯＳトランジスタのオフリーク等のリーク電流により放電され、ノードＶＰＸの電位は徐々に低下していく。しかしながら、ＬＦＯ２８の発振周期Ｔの時間が経過すると、再び、ＬＦＯ２８の出力信号ＬＦＯＰはハイレベルとなるため、チャージポンプ回路２９は活性化され、昇圧動作を開始し、ノードＶＰＸの電圧は、出力信号ＬＦＯＰのハイレベルの期間、上昇し、規定の電圧ＶＨになる。
【００１０】
以上は、フラッシュメモリが待機状態である場合を説明した。
【００１１】
次に、フラッシュメモリが待機状態（チップイネーブル信号／ＣＥがハイレベル）から活動状態（／ＣＥがロウレベル）に移行する際について、図６を基に説明する。図６は、待機状態から読み出し状態にフラッシュメモリが移行した時の各ノードの電位変化の一例を示す図である。
【００１２】
待機状態から読み出し状態となると、チャージポンプ回路２９はＬＦＯ２８からの出力信号ＬＦＯＰの状態ではなく、アドレスの変化を検出したアドレス遷移検出回路３０からの出力信号により読み出し状態であることを検出し、常に活性化し、チャージポンプ回路２９の出力ノード、すなわち、ノードＶＰＸは電圧ＶＨで一定となる。但し、チップイネーブル信号／ＣＥが立ち下がってから、チャージポンプ回路２９が活性化して出力が所定の値になるまでに、遅延時間ＴＤが存在する。
【００１３】
このため、活動状態に切り替わった初期の状態、すなわち、最初のアクセスはノードＶＰＸが放電により、電位が低下した状態でワード線ＷＬを駆動することになる。このアクセスを正常に行うと共に、そのアクセス速度を速くするためには、常にノードＶＰＸの電位を最低動作保証電圧ＶＬより十分に高く保つことが必要となる。しかしながら、例えばＬＦＯ２８の発振周波数を高くしてノードＶＰＸを必要以上に高い電圧で維持すると、待機時の消費電力が増えることになる。したがって、ノードＶＰＸの電位を最低動作保証電圧ＶＬより若干高い値になるように、ＬＦＯ２８の発振周波数等を設定することになる。
【００１４】
このため、デバイスの特性のばらつきにより、先述のワード線駆動回路内のＰチャネルＭＯＳトランジスタのオフリーク電流が大きかったり、ＬＦＯ２８のリングオシレータの発振周波数が低い等により、ノードＶＰＸの電位が正常な動作を保証する電圧ＶＬを下回ってしまうことがある。
【００１５】
この場合、動作不良やアクセス時間の増大を招くことになるため、ウェハ状態若しくはパッケージング後の状態で、ノードＶＰＸの電位をチェックし、特に待機状態時において、規定のＶＬ以下になるデバイスは排除する必要がある。
【００１６】
【発明が解決しようとする課題】
ここで、チャージポンプ回路２９が、常に活動状態の場合、すなわち、読み出し状態ならば、従来技術である図４でスイッチ２４を閉じれば、電位測定パッド２５を介して、ノードＶＰＸの電位は測定可能である。なお、スイッチ２４の制御は、図示していないが、フラッシュメモリ内部にあるテストモード時に動作するテスト制御用回路からの制御信号によって行われるものである。
【００１７】
しかしながら、待機状態では、先述のように、チャージポンプ回路２９は間欠動作をしており、チャージポンプ回路が休眠状態の期間は、ノードＶＰＸはフローティング状態となっている。このため、図４のような活動状態と同じ方法でノードＶＰＸの電位を計測すると、ノードＶＰＸに蓄積されている電荷が電位測定パッド２５を介して、図示していないが、計測機器に抜けてしまい、ノードＶＰＸの正確な電位を測定することが出来ない。
【００１８】
このため、例えば、ウェハ段階で、待機時にノードＶＰＸが先の電圧ＶＬ以下になるデバイスを正確に排除することができず、不良品がパッケージング工程まで流れ、コストアップの要因となったり、パッケージング後のテストで漏れれば、不良品が市場に出てしまうことになる。これを避けるため、仕様を厳しくすれば、歩留まりが下がり、コストアップ化になり、或いは、設計段階で余裕を見て、例えば、先述のＬＦＯの発振周波数を高めに設定したりすれば、デバイスの待機時の消費電力が増大してしまう等、不都合を生じていた。
【００１９】
本発明は、このような従来の問題点を解決すべくなされたものであり、正確な電位測定を可能とするテスト回路を内蔵した半導体集積回路装置を提供するものである。
【００２０】
【課題を解決するための手段】
本発明の半導体集積回路装置のテスト回路は、待機状態において間欠動作し、通常動作状態において常に活性化される昇圧手段を有し、該昇圧手段の出力ノードが、ロウデコーダおよびワード線駆動回路に接続された半導体集積回路装置において、上記昇圧手段が間欠動作される待機状態での上記昇圧手段の出力ノードの電位を測定するために設けられたテスト回路であって、上記出力ノードに、その一端が接続された第１のスイッチング手段と、そのゲートが上記第１のスイッチング手段の他端に接続され、そのソースが基準電位に接続され、そのドレインが第１の計測用端子に接続されており、ゲート−ソース間の電圧とドレイン電流の特性が予め計測されたＮチャネルＭＯＳトランジスタとを備え、上記第１のスイッチング手段の他端が上記ＮチャネルＭＯＳトランジスタのゲートのみに接続されていることを特徴とするものである。
【００２１】
上記第１の計測用端子が、半導体集積回路装置内部の計測用パッドであることを特徴としてもよい。
【００２２】
上記第１の計測用端子が、外部パッドであることを特徴としてもよい。
【００２３】
上記第１の計測用端子が、半導体集積回路装置の通常動作時に信号入力、信号出力、または信号入出力端子として機能する外部パッドであり、該外部パッドと上記ＮチャネルＭＯＳトランジスタのドレインとの間に第２のスイッチング手段が設けられていることを特徴としてもよい。
【００２４】
また、本発明の半導体集積回路装置のテスト回路は、待機状態において間欠動作し、通常動作状態において常に活性化される昇圧手段を有し、該昇圧手段の出力ノードが、ロウデコーダおよびワード線駆動回路に接続された半導体集積回路装置において、上記昇圧手段が間欠動作される待機状態での上記昇圧手段の出力ノードの電位を測定するために設けられたテスト回路であって、上記出力ノードに、その一端が接続された第１のスイッチング手段と、そのゲートが上記第１のスイッチング手段の他端に接続され、そのソースが基準電位に接続され、そのドレインが第１の計測用端子に接続されたＮチャネルＭＯＳトランジスタと、その一端が上記ＮチャネルＭＯＳトランジスタのゲートに接続され、その他端が第２の計測用端子に接続された第２のスイッチング手段とを備え、上記第１のスイッチング手段の他端に、上記ＮチャネルＭＯＳトランジスタのゲートおよび上記第２のスイッチング手段の一端のみが接続されていることを特徴とするものである。
【００２５】
上記第１の計測用端子及び第２の計測用端子が、それぞれ、半導体集積回路装置内部の計測用パッドであることを特徴としてもよい。
【００２６】
上記第１の計測用端子及び第２の計測用端子が、それぞれ、外部パッドであることを特徴としてもよい。
【００２７】
上記第１の計測用端子が、半導体集積回路装置の通常動作時に信号入力、信号出力、または信号入出力端子として機能する第１の信号端子と兼用される第１の外部パッドであり、上記第２の計測用端子が、半導体集積回路装置の通常動作時に信号入力、信号出力、または信号入出力端子として機能する第２の信号端子と兼用される第２の外部パッドであって、上記第１の外部パッドと上記ＮチャネルＭＯＳトランジスタのドレインとの間に第３のスイッチング手段が設けられていることを特徴してもよい。
【００２８】
かかる本発明の半導体集積回路装置のテスト回路によれば、昇圧手段の出力ノードは、直接、計測用端子に接続されることはなく、ＮチャネルＭＯＳトランジスタのゲートにのみ接続されるものであるため、出力ノードの充電電荷の抜けは全く生じず、したがって、正確な電位測定が可能となるものである。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３０】
まず、本発明の第１の実施形態を図１を基に説明する。
【００３１】
ここでも、従来技術の説明と同様に、本発明に関係するチャージポンプ回路９、チャージポンプ回路９を間欠動作させるための低周波発振回路（ＬＦＯ）８、アドレス遷移検出回路１０、及び、ワード線ＷＬ１〜ＷＬｎを駆動するワード線駆動回路７、ロウデコーダ６と、スイッチング手段２、３とＮチャネルＭＯＳトランジスタ１と計測用端子（パッド）４、５等の必要な部分のみを図示している。
【００３２】
従来技術と動作が同じ部分は説明を省略する。
【００３３】
チャージポンプ回路９の出力ノードであるノードＶＰＸは、第１のスイッチング手段２を介してＮチャネルＭＯＳトランジスタ１のゲートに接続されている。更に、ＮチャネルＭＯＳトランジスタ１のゲートは第２のスイッチング手段３の一端に接続され、このスイッチング手段３の他端は、第１の計測用パッド５に接続されている。また、ＮチャネルＭＯＳトランジスタ１のドレインは第２の計測用パッド４に接続され、一方、ソースはＶｓｓ（ＧＮＤ）に接続されている。
【００３４】
なお、上記スイッチング手段２及び３は、既知の技術、例えば、Ｐチャネル若しくはＮチャネルＭＯＳトランジスタやＣＭＯＳトランスミッションゲート等で容易に構成可能である。また、このスイッチング手段２及び３の制御については、図示されていないが、デバイスに内蔵されているテスト用回路がテストモード時に動作し、この回路からの制御信号によりスイッチング手段の開閉が行われる。
【００３５】
さて、チャージポンプ回路９は、デバイスの待機時はＬＦＯ８からの出力信号ＬＦＯＰにより間欠動作を行い、活動と休眠状態を繰り返している。
【００３６】
次に、デバイスの待機時、すなわち、チャージポンプ回路の休眠状態を含む状態での、本回路によるノードＶＰＸの電位を測定する手順の一例を説明する。
【００３７】
まず、第１のスイッチング手段２を導通状態、一方、第２のスイッチング手段３を非導通状態にする。そして、計測用パッド４を介して適当な電圧ＶＢを印加し、この計測用パッド４を通じて流れる電流を測定する。この時の電流値をＩ１とする。
【００３８】
次に、第１のスイッチング手段２を非導通状態、一方、第２のスイッチング手段３を導通状態にすると共に、計測用パッド４に先程と同じ電圧ＶＢを印加する。そして、今度は、計測用パッド５に別の電圧を印加する。この電圧は、計測用パッド４を通じて流れる電流が先程の電流値Ｉ１になるように調整する。
【００３９】
計測用パッド４を通じて流れる電流が先程の電流値Ｉ１になる時の電圧の値ＶＭが、求めるノードＶＰＸの電位と等しいことになる。
【００４０】
以上の構成及び測定方法により、ノードＶＰＸにはＮチャネルＭＯＳトランジスタ１のゲートのみが接続されているだけなので、計測時に於いてもノードＶＰＸに蓄積されている電荷が計測回路を通じて抜けてしまうことはない。したがって、正確な電位測定が可能となるものである。
【００４１】
また、計測用パッド５を通じてＮチャネルＭＯＳトランジスタ１の特性を測定することが出来るので、ＮチャネルＭＯＳトランジスタ１の、プロセスばらつきに伴う特性の変動や、測定時の周辺温度による特性の変動による測定誤差を全く排除することが出来、ノードＶＰＸの電位を精度良く測定することが可能である。
【００４２】
なお、上記の方法では、計測用パッド４を通じて流れる電流値により、ノードＶＰＸの電位を測定しているが、他の方法でも可能である。例えば、計測用パッド４に適当な電源と適当な抵抗を直列に接続し、計測用パッド４の電位を測定する方法を用いてもよい。
【００４３】
次に、本発明の第２の実施形態を図２を基に説明する。
【００４４】
この実施形態は、第１の実施形態で用いられている計測用パッド４につながる配線に第３のスイッチング手段２１を設け、該第３のスイッチング手段２１及び第２のスイッチング手段１３を、通常動作時とテスト時とで切り替えることで、計測用パッド１４及び１５を、信号用（アドレス用やデータ用）に使用されているパッドと兼用するものである。すなわち、パッド１４は、本来（通常動作時）は信号２２（入力信号、出力信号、或いは入出力信号）のためのパッドであるが、スイッチング手段２１を介してＮチャネルＭＯＳトランジスタ１１のドレインに接続されている。一方、パッド１５もまた、本来（通常動作時）は信号２３（同）のためのパッドであるが、スイッチング手段１３を介してＮチャネルＭＯＳトランジスタ１１のゲートに接続されている。この部分以外の構成は、第１の実施形態と同様である。すなわち、１９はチャージポンプ回路、１８はＬＦＯ、２０はアドレス遷移検出回路であり、また、１６はロウデコーダ、１７はワード線駆動回路であり、更に、１２は第１のスイッチング手段である。
【００４５】
通常動作時はスイッチング手段１２、１３及び２１を非導通状態にして使用する。一方、テスト時（ノードＶＰＸの電位測定時）はスイッチング手段１２及び２１を導通状態にして、後は第１の実施形態で説明したのと同じ方法にて、ノードＶＰＸの電位測定を行うことができる。テスト時は、信号線２２及び２３に繋がる回路（図示せず）はハイインピーダンスになっているため、ノードＶＰＸの電位の測定には影響を及ぼさない。
【００４６】
また、スイッチング手段１３及び２１を、できるだけパッド１５及び１４に近い所に配置することにより、計測用回路を接続したことによるパッド１４や１５の入力容量や出力容量の増加を最小限に抑えることができる。
【００４７】
この構成によれば、計測用パッドを新たに増やすことなく、ウェハ状態だけではなく、パッケージング後もノードＶＰＸの電位を測定することができるものである。また、特に半導体記憶装置のように、パッケージの端子配置に互換性が要求される場合でも、対応が可能となるものである。
【００４８】
更に、本発明の第３の実施形態を図３を基に説明する。
【００４９】
この実施形態は、第１の実施形態の回路から、ＮチャネルＭＯＳトランジスタ１のゲートに接続されていたスイッチング手段３と計測用パッド５とを省略したものである。したがって、ノードＶＰＸに接続されたスイッチング手段３２と、該スイッチング手段３２の他端に接続されたＮチャネルＭＯＳトランジスタ３１とのみを有し、このＮチャネルＭＯＳトランジスタ３１のドレインが計測用パッド３４に接続されている。また、ＮチャネルＭＯＳトランジスタ３１のソースはＶｓｓ（ＧＮＤ）に接続されている。この部分以外の回路構成は、第１の実施形態と同様である。すなわち、３９はチャージポンプ回路、３８はＬＦＯ、４０はアドレス遷移検出回路であり、また、３６はロウデコーダ、３７はワード線駆動回路である。
【００５０】
本実施形態に於ける、ノードＶＰＸの電位測定手順を以下に示す。
【００５１】
まず、デバイスと同一のウェハから取った特性評価素子（ＴＥＳＴ ＥＬＥＭＥＮＴ ＧＲＯＵＰ。以下、「ＴＥＧ」と称す）等により、あらかじめＮチャネルＭＯＳトランジスタ３１と同等のトランジスタの特性を計測し、ＮチャネルＭＯＳトランジスタのゲート−ソース間の電圧とドレイン電流の特性に関する特性表を作成しておく。そして、スイッチング手段３２は通常動作時は非導通状態にして使用する。
【００５２】
次に、チャージポンプ回路３９の間欠動作時のノードＶＰＸの電位を測定する際には、スイッチング手段３２を導通状態にし、計測用パッド３４に適当な電圧を印加して、この計測用パッド３４を通して流れる電流を測定する。この電流値を先の特性表に照らし合わせることにより、ノードＶＰＸの電位を知ることができる。なお、上記の計測方法では、計測用パッド３４を通して流れる電流値により、ノードＶＰＸの電位を計測しているが、他の方法でも良い。例えば、計測用パッド３４に適当な電源と適当な抵抗を直列に接続し、計測用パッド３４の電位を計測する方法を用いてもよい。この回路構成によれば、第１の実施形態と比較して、計測用パッド及びスイッチング手段を、それぞれ、１つずつ減少させることができるものである。
【００５３】
また、本実施形態を第２の実施形態に適用してもよい。すなわち、第３の実施形態で用いられている計測用パッド３４につながる配線に第３のスイッチング手段を設け、該第３のスイッチング手段を、通常動作時とテスト時とで切り替えることで、計測用パッド３４を、信号用（アドレス用やデータ用）に使用されているパッドと兼用するものである。この構成によれば、第２の実施形態と比較してスイッチング手段を減少させることができるものである。
【００５４】
なお、上記何れの実施形態においても、ウェハ状態でのテストは、デバイスチップ上の計測用パッド（内部パッド）にプローブカードの針を当てることによりノードＶＰＸの電位を計測することができる。
【００５５】
また、計測用パッド（内部パッド）とパッケージの端子（外部パッド）とを、例えば、ワイヤボンディング等により電気的接続を行うことで、パッケージング後のノードＶＰＸの電位が外部パッドで計測できる。この場合は、パッケージ等の浮遊容量も含めた実働状態に近い環境で、より正確に精度よく計測が可能となる。
【００５６】
以上、本発明の説明を行ってきたが、本発明の要旨を逸脱しない範囲内において、数々の変更や組み合わせも可能であることは言うまでもない。
【００５７】
例えば、上述した本発明の実施形態は、１つのチャージポンプ回路に全てのワード線駆動回路等が接続された構成であるが、ＬＦＯは一つでワード線駆動回路がいくつかのブロックに分かれて構成され、各々のブロックにチャージポンプ回路が接続され、かつ各々のノードＶＰＸに、計測用のスイッチング手段とＮチャネルＭＯＳトランジスタと計測用パッドが接続されている回路構成も可能である。
【００５８】
また、これまでの説明は、フラッシュメモリにおけるワード線駆動のための昇圧電位を計測する例により行ったが、本発明はフラッシュメモリに限らず、デバイス内部で昇圧し、デバイスの待機時の低消費電力化等のために昇圧回路の出力ノードがフローティング状態を含む状態になる、ＤＲＡＭ等の他の半導体記憶装置に対しても応用が可能である。
【００５９】
更に、本発明はワード線駆動のための昇圧電位の測定に限らず、フローティング状態のノードの電位計測すべてに応用が可能である。
【００６０】
【発明の効果】
以上詳細に説明したように、本発明によれば、ＮチャネルＭＯＳトランジスタのプロセスばらつきに伴う特性の変動や、測定時の周辺温度による特性の変動による影響を受けることなく、フローティング状態を含む出力ノードの電位を正確に且つ精度良く測定することができる。これにより、先述の仕様を厳しくすることによる歩留り低下からのコストアップ要因や、或いは、設計段階で余裕を見ての例えば、先述のＬＦＯの発振周波数を高めに設定したりしてのデバイスの待機時の消費電力が増大してしまう等の不都合を排除することができ、コストダウン化と低消費電力化を実現できるものである。
【００６１】
また、パッケージの外部パッドとデバイスチップ上の計測用内部パッドとを電気的に接続することで、パッケージング後にも電位を測定することができる。これにより、パッケージング後の実働状態に近い環境で、より正確に精度よくテストすることができるものである。
【００６２】
更に、通常動作時とテスト時での切り替え手段を設けることで、通常動作時には信号用パッドであり、テスト時には計測用パッドであるというように、パッドを兼用することができるため、テスト用パッドを新たに設けることなく、ウェハ状態だけではなくパッケージング後も電位を測定することができる。このことは、特に半導体記憶装置のように、パッケージの端子配置に互換性が要求される場合に効果を発するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成図である。
【図２】本発明の第２の実施形態の構成図である。
【図３】本発明の第３の実施形態の構成図である。
【図４】従来技術の構成図である。
【図５】チャージポンプ回路を間欠動作させたときの波形図である。
【図６】フラッシュメモリが待機状態から読み出し状態へ移行したときの波形図である。
【符号の説明】
１、１１、３１ ＮチャネルＭＯＳトランジスタ
２、３、１２、１３、２１、３２ スイッチング手段
４、５、１４、１５、３４ 計測用パッド
９、１９、３９ チャージポンプ回路
１０、２０、４０ アドレス遷移検出回路
【発明の属する技術分野】
本発明は、半導体集積回路装置、特に、半導体記憶装置、更に特には、フラッシュメモリ等の不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
次世代フラッシュメモリには、より一層の低電圧化、低消費電力化及び低コスト化が求められている。この低電圧化対応のため、一般にフラッシュメモリは外部から供給される低電圧電源を昇圧するための昇圧回路（以下、「チャージポンプ回路」と称す）を有している。そして、このチャージポンプ回路は、フラッシュメモリの待機時においては、消費電力を下げるため、昇圧動作を止め、昇圧した出力電圧が動作上問題の生じない範囲で下がることを許容し、フラッシュメモリの活動状態では昇圧電圧を維持して出力する機能を有している。このため、フラッシュメモリを市場に出荷する前に、フラッシュメモリが待機時から活動状態になる際、安定して正常に動作するか否かのテストがウェハ状態及びパッケージングされた状態で必要となっている。
【０００３】
このテストの一つに、チャージポンプ回路の出力ノードの電位を測定するものがある。この従来技術を図４に示し、これを基に説明する。
【０００４】
この図４では説明を容易にするため、チャージポンプ回路、チャージポンプ回路を間欠動作させるための低周波発振回路（以下、「ＬＦＯ」と称す）、及び、ワード線を駆動するワード線駆動回路及びテスト用配線とその端子等、必要な部分のみを示している。外部から供給される低電圧の電源電圧Ｖｃｃを基に、チャージポンプ回路２９により、Ｖｃｃより高い電圧ＶＨに昇圧する。ここでフラッシュメモリが正常な動作を行うのに必要な最低保証電圧をＶＬとする。この昇圧した電圧をロウデコーダ２６やワード線駆動回路２７の電源としている。ノードＶＰＸに昇圧された電圧が出力される。ロウデコーダ２６は、図示されていないが、プリデコーダからの信号Ａ１〜Ａｎに応じて、出力部Ｘ１〜Ｘｎに昇圧された電圧レベルかＶｓｓレベル（ＧＮＤ）を出力する。
【０００５】
なお、チャージポンプ回路、ロウデコーダ、及びワード線駆動回路は、既知の技術で構成されており、ここでは特に説明は省略する。
【０００６】
ワード線駆動回路２７は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタで構成されたインバータバッファである。先のＸ１〜Ｘｎ部の信号を反転し、この出力に応じて、各ワード線ＷＬ１〜ＷＬｎにゲートが接続されているメモリアレイのメモリセル（図示せず）が、選択または非選択状態となる。
【０００７】
次に、フラッシュメモリの待機時での消費電力を低く押さえるため、チャージポンプ回路２９を、ＬＦＯ２８の信号により間欠動作させる方法を行っている。このチャージポンプ回路２９は、フラッシュメモリの待機時は、ＬＦＯ２８からの出力信号ＬＦＯＰにより制御され、一方、フラッシュメモリが活動状態になると、すなわち、読み出し状態等になると、アドレスの変化を検出したアドレス遷移回路３０の出力信号により制御されるものである。
【０００８】
図５に、フラッシュメモリの待機時にチャージポンプ回路２９を間欠動作させた場合の各ノードの電圧変化の一例を示す。
【０００９】
ＬＦＯ２８はリングオシレータで構成され、その出力信号ＬＦＯＰは、一定の周期Ｔで、ハイレベルはＶｃｃレベル、ロウレベルはＶｓｓレベルを持って発振する。チャージポンプ回路２９は、出力信号ＬＦＯＰが、例えば、ハイレベル時にのみ活性化し、昇圧動作を行い、ノードＶＰＸの電圧を規定の電圧ＶＨにする。一方、出力信号ＬＦＯＰがロウレベル時は、チャージポンプ回路２９は昇圧動作を止め、休眠状態、すなわち、チャージポンプ回路自体も消費電力をほとんど消費しない状態となる。この休眠状態では、チャージポンプ回路２９の出力ノードＶＰＸはハイインピーダンスとなるため、ノードＶＰＸはフローティング状態となる。ノードＶＰＸには、多くの回路（ロウデコーダ２６、ワード線駆動回路２７等）が接続されているため、寄生容量も大きく、この寄生容量での電荷の蓄積により、ノードＶＰＸの電位はある程度維持されるが、例えば、ワード線駆動回路２７内のＰチャネルＭＯＳトランジスタのオフリーク等のリーク電流により放電され、ノードＶＰＸの電位は徐々に低下していく。しかしながら、ＬＦＯ２８の発振周期Ｔの時間が経過すると、再び、ＬＦＯ２８の出力信号ＬＦＯＰはハイレベルとなるため、チャージポンプ回路２９は活性化され、昇圧動作を開始し、ノードＶＰＸの電圧は、出力信号ＬＦＯＰのハイレベルの期間、上昇し、規定の電圧ＶＨになる。
【００１０】
以上は、フラッシュメモリが待機状態である場合を説明した。
【００１１】
次に、フラッシュメモリが待機状態（チップイネーブル信号／ＣＥがハイレベル）から活動状態（／ＣＥがロウレベル）に移行する際について、図６を基に説明する。図６は、待機状態から読み出し状態にフラッシュメモリが移行した時の各ノードの電位変化の一例を示す図である。
【００１２】
待機状態から読み出し状態となると、チャージポンプ回路２９はＬＦＯ２８からの出力信号ＬＦＯＰの状態ではなく、アドレスの変化を検出したアドレス遷移検出回路３０からの出力信号により読み出し状態であることを検出し、常に活性化し、チャージポンプ回路２９の出力ノード、すなわち、ノードＶＰＸは電圧ＶＨで一定となる。但し、チップイネーブル信号／ＣＥが立ち下がってから、チャージポンプ回路２９が活性化して出力が所定の値になるまでに、遅延時間ＴＤが存在する。
【００１３】
このため、活動状態に切り替わった初期の状態、すなわち、最初のアクセスはノードＶＰＸが放電により、電位が低下した状態でワード線ＷＬを駆動することになる。このアクセスを正常に行うと共に、そのアクセス速度を速くするためには、常にノードＶＰＸの電位を最低動作保証電圧ＶＬより十分に高く保つことが必要となる。しかしながら、例えばＬＦＯ２８の発振周波数を高くしてノードＶＰＸを必要以上に高い電圧で維持すると、待機時の消費電力が増えることになる。したがって、ノードＶＰＸの電位を最低動作保証電圧ＶＬより若干高い値になるように、ＬＦＯ２８の発振周波数等を設定することになる。
【００１４】
このため、デバイスの特性のばらつきにより、先述のワード線駆動回路内のＰチャネルＭＯＳトランジスタのオフリーク電流が大きかったり、ＬＦＯ２８のリングオシレータの発振周波数が低い等により、ノードＶＰＸの電位が正常な動作を保証する電圧ＶＬを下回ってしまうことがある。
【００１５】
この場合、動作不良やアクセス時間の増大を招くことになるため、ウェハ状態若しくはパッケージング後の状態で、ノードＶＰＸの電位をチェックし、特に待機状態時において、規定のＶＬ以下になるデバイスは排除する必要がある。
【００１６】
【発明が解決しようとする課題】
ここで、チャージポンプ回路２９が、常に活動状態の場合、すなわち、読み出し状態ならば、従来技術である図４でスイッチ２４を閉じれば、電位測定パッド２５を介して、ノードＶＰＸの電位は測定可能である。なお、スイッチ２４の制御は、図示していないが、フラッシュメモリ内部にあるテストモード時に動作するテスト制御用回路からの制御信号によって行われるものである。
【００１７】
しかしながら、待機状態では、先述のように、チャージポンプ回路２９は間欠動作をしており、チャージポンプ回路が休眠状態の期間は、ノードＶＰＸはフローティング状態となっている。このため、図４のような活動状態と同じ方法でノードＶＰＸの電位を計測すると、ノードＶＰＸに蓄積されている電荷が電位測定パッド２５を介して、図示していないが、計測機器に抜けてしまい、ノードＶＰＸの正確な電位を測定することが出来ない。
【００１８】
このため、例えば、ウェハ段階で、待機時にノードＶＰＸが先の電圧ＶＬ以下になるデバイスを正確に排除することができず、不良品がパッケージング工程まで流れ、コストアップの要因となったり、パッケージング後のテストで漏れれば、不良品が市場に出てしまうことになる。これを避けるため、仕様を厳しくすれば、歩留まりが下がり、コストアップ化になり、或いは、設計段階で余裕を見て、例えば、先述のＬＦＯの発振周波数を高めに設定したりすれば、デバイスの待機時の消費電力が増大してしまう等、不都合を生じていた。
【００１９】
本発明は、このような従来の問題点を解決すべくなされたものであり、正確な電位測定を可能とするテスト回路を内蔵した半導体集積回路装置を提供するものである。
【００２０】
【課題を解決するための手段】
本発明の半導体集積回路装置のテスト回路は、待機状態において間欠動作し、通常動作状態において常に活性化される昇圧手段を有し、該昇圧手段の出力ノードが、ロウデコーダおよびワード線駆動回路に接続された半導体集積回路装置において、上記昇圧手段が間欠動作される待機状態での上記昇圧手段の出力ノードの電位を測定するために設けられたテスト回路であって、上記出力ノードに、その一端が接続された第１のスイッチング手段と、そのゲートが上記第１のスイッチング手段の他端に接続され、そのソースが基準電位に接続され、そのドレインが第１の計測用端子に接続されており、ゲート−ソース間の電圧とドレイン電流の特性が予め計測されたＮチャネルＭＯＳトランジスタとを備え、上記第１のスイッチング手段の他端が上記ＮチャネルＭＯＳトランジスタのゲートのみに接続されていることを特徴とするものである。
【００２１】
上記第１の計測用端子が、半導体集積回路装置内部の計測用パッドであることを特徴としてもよい。
【００２２】
上記第１の計測用端子が、外部パッドであることを特徴としてもよい。
【００２３】
上記第１の計測用端子が、半導体集積回路装置の通常動作時に信号入力、信号出力、または信号入出力端子として機能する外部パッドであり、該外部パッドと上記ＮチャネルＭＯＳトランジスタのドレインとの間に第２のスイッチング手段が設けられていることを特徴としてもよい。
【００２４】
また、本発明の半導体集積回路装置のテスト回路は、待機状態において間欠動作し、通常動作状態において常に活性化される昇圧手段を有し、該昇圧手段の出力ノードが、ロウデコーダおよびワード線駆動回路に接続された半導体集積回路装置において、上記昇圧手段が間欠動作される待機状態での上記昇圧手段の出力ノードの電位を測定するために設けられたテスト回路であって、上記出力ノードに、その一端が接続された第１のスイッチング手段と、そのゲートが上記第１のスイッチング手段の他端に接続され、そのソースが基準電位に接続され、そのドレインが第１の計測用端子に接続されたＮチャネルＭＯＳトランジスタと、その一端が上記ＮチャネルＭＯＳトランジスタのゲートに接続され、その他端が第２の計測用端子に接続された第２のスイッチング手段とを備え、上記第１のスイッチング手段の他端に、上記ＮチャネルＭＯＳトランジスタのゲートおよび上記第２のスイッチング手段の一端のみが接続されていることを特徴とするものである。
【００２５】
上記第１の計測用端子及び第２の計測用端子が、それぞれ、半導体集積回路装置内部の計測用パッドであることを特徴としてもよい。
【００２６】
上記第１の計測用端子及び第２の計測用端子が、それぞれ、外部パッドであることを特徴としてもよい。
【００２７】
上記第１の計測用端子が、半導体集積回路装置の通常動作時に信号入力、信号出力、または信号入出力端子として機能する第１の信号端子と兼用される第１の外部パッドであり、上記第２の計測用端子が、半導体集積回路装置の通常動作時に信号入力、信号出力、または信号入出力端子として機能する第２の信号端子と兼用される第２の外部パッドであって、上記第１の外部パッドと上記ＮチャネルＭＯＳトランジスタのドレインとの間に第３のスイッチング手段が設けられていることを特徴してもよい。
【００２８】
かかる本発明の半導体集積回路装置のテスト回路によれば、昇圧手段の出力ノードは、直接、計測用端子に接続されることはなく、ＮチャネルＭＯＳトランジスタのゲートにのみ接続されるものであるため、出力ノードの充電電荷の抜けは全く生じず、したがって、正確な電位測定が可能となるものである。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３０】
まず、本発明の第１の実施形態を図１を基に説明する。
【００３１】
ここでも、従来技術の説明と同様に、本発明に関係するチャージポンプ回路９、チャージポンプ回路９を間欠動作させるための低周波発振回路（ＬＦＯ）８、アドレス遷移検出回路１０、及び、ワード線ＷＬ１〜ＷＬｎを駆動するワード線駆動回路７、ロウデコーダ６と、スイッチング手段２、３とＮチャネルＭＯＳトランジスタ１と計測用端子（パッド）４、５等の必要な部分のみを図示している。
【００３２】
従来技術と動作が同じ部分は説明を省略する。
【００３３】
チャージポンプ回路９の出力ノードであるノードＶＰＸは、第１のスイッチング手段２を介してＮチャネルＭＯＳトランジスタ１のゲートに接続されている。更に、ＮチャネルＭＯＳトランジスタ１のゲートは第２のスイッチング手段３の一端に接続され、このスイッチング手段３の他端は、第１の計測用パッド５に接続されている。また、ＮチャネルＭＯＳトランジスタ１のドレインは第２の計測用パッド４に接続され、一方、ソースはＶｓｓ（ＧＮＤ）に接続されている。
【００３４】
なお、上記スイッチング手段２及び３は、既知の技術、例えば、Ｐチャネル若しくはＮチャネルＭＯＳトランジスタやＣＭＯＳトランスミッションゲート等で容易に構成可能である。また、このスイッチング手段２及び３の制御については、図示されていないが、デバイスに内蔵されているテスト用回路がテストモード時に動作し、この回路からの制御信号によりスイッチング手段の開閉が行われる。
【００３５】
さて、チャージポンプ回路９は、デバイスの待機時はＬＦＯ８からの出力信号ＬＦＯＰにより間欠動作を行い、活動と休眠状態を繰り返している。
【００３６】
次に、デバイスの待機時、すなわち、チャージポンプ回路の休眠状態を含む状態での、本回路によるノードＶＰＸの電位を測定する手順の一例を説明する。
【００３７】
まず、第１のスイッチング手段２を導通状態、一方、第２のスイッチング手段３を非導通状態にする。そして、計測用パッド４を介して適当な電圧ＶＢを印加し、この計測用パッド４を通じて流れる電流を測定する。この時の電流値をＩ１とする。
【００３８】
次に、第１のスイッチング手段２を非導通状態、一方、第２のスイッチング手段３を導通状態にすると共に、計測用パッド４に先程と同じ電圧ＶＢを印加する。そして、今度は、計測用パッド５に別の電圧を印加する。この電圧は、計測用パッド４を通じて流れる電流が先程の電流値Ｉ１になるように調整する。
【００３９】
計測用パッド４を通じて流れる電流が先程の電流値Ｉ１になる時の電圧の値ＶＭが、求めるノードＶＰＸの電位と等しいことになる。
【００４０】
以上の構成及び測定方法により、ノードＶＰＸにはＮチャネルＭＯＳトランジスタ１のゲートのみが接続されているだけなので、計測時に於いてもノードＶＰＸに蓄積されている電荷が計測回路を通じて抜けてしまうことはない。したがって、正確な電位測定が可能となるものである。
【００４１】
また、計測用パッド５を通じてＮチャネルＭＯＳトランジスタ１の特性を測定することが出来るので、ＮチャネルＭＯＳトランジスタ１の、プロセスばらつきに伴う特性の変動や、測定時の周辺温度による特性の変動による測定誤差を全く排除することが出来、ノードＶＰＸの電位を精度良く測定することが可能である。
【００４２】
なお、上記の方法では、計測用パッド４を通じて流れる電流値により、ノードＶＰＸの電位を測定しているが、他の方法でも可能である。例えば、計測用パッド４に適当な電源と適当な抵抗を直列に接続し、計測用パッド４の電位を測定する方法を用いてもよい。
【００４３】
次に、本発明の第２の実施形態を図２を基に説明する。
【００４４】
この実施形態は、第１の実施形態で用いられている計測用パッド４につながる配線に第３のスイッチング手段２１を設け、該第３のスイッチング手段２１及び第２のスイッチング手段１３を、通常動作時とテスト時とで切り替えることで、計測用パッド１４及び１５を、信号用（アドレス用やデータ用）に使用されているパッドと兼用するものである。すなわち、パッド１４は、本来（通常動作時）は信号２２（入力信号、出力信号、或いは入出力信号）のためのパッドであるが、スイッチング手段２１を介してＮチャネルＭＯＳトランジスタ１１のドレインに接続されている。一方、パッド１５もまた、本来（通常動作時）は信号２３（同）のためのパッドであるが、スイッチング手段１３を介してＮチャネルＭＯＳトランジスタ１１のゲートに接続されている。この部分以外の構成は、第１の実施形態と同様である。すなわち、１９はチャージポンプ回路、１８はＬＦＯ、２０はアドレス遷移検出回路であり、また、１６はロウデコーダ、１７はワード線駆動回路であり、更に、１２は第１のスイッチング手段である。
【００４５】
通常動作時はスイッチング手段１２、１３及び２１を非導通状態にして使用する。一方、テスト時（ノードＶＰＸの電位測定時）はスイッチング手段１２及び２１を導通状態にして、後は第１の実施形態で説明したのと同じ方法にて、ノードＶＰＸの電位測定を行うことができる。テスト時は、信号線２２及び２３に繋がる回路（図示せず）はハイインピーダンスになっているため、ノードＶＰＸの電位の測定には影響を及ぼさない。
【００４６】
また、スイッチング手段１３及び２１を、できるだけパッド１５及び１４に近い所に配置することにより、計測用回路を接続したことによるパッド１４や１５の入力容量や出力容量の増加を最小限に抑えることができる。
【００４７】
この構成によれば、計測用パッドを新たに増やすことなく、ウェハ状態だけではなく、パッケージング後もノードＶＰＸの電位を測定することができるものである。また、特に半導体記憶装置のように、パッケージの端子配置に互換性が要求される場合でも、対応が可能となるものである。
【００４８】
更に、本発明の第３の実施形態を図３を基に説明する。
【００４９】
この実施形態は、第１の実施形態の回路から、ＮチャネルＭＯＳトランジスタ１のゲートに接続されていたスイッチング手段３と計測用パッド５とを省略したものである。したがって、ノードＶＰＸに接続されたスイッチング手段３２と、該スイッチング手段３２の他端に接続されたＮチャネルＭＯＳトランジスタ３１とのみを有し、このＮチャネルＭＯＳトランジスタ３１のドレインが計測用パッド３４に接続されている。また、ＮチャネルＭＯＳトランジスタ３１のソースはＶｓｓ（ＧＮＤ）に接続されている。この部分以外の回路構成は、第１の実施形態と同様である。すなわち、３９はチャージポンプ回路、３８はＬＦＯ、４０はアドレス遷移検出回路であり、また、３６はロウデコーダ、３７はワード線駆動回路である。
【００５０】
本実施形態に於ける、ノードＶＰＸの電位測定手順を以下に示す。
【００５１】
まず、デバイスと同一のウェハから取った特性評価素子（ＴＥＳＴ ＥＬＥＭＥＮＴ ＧＲＯＵＰ。以下、「ＴＥＧ」と称す）等により、あらかじめＮチャネルＭＯＳトランジスタ３１と同等のトランジスタの特性を計測し、ＮチャネルＭＯＳトランジスタのゲート−ソース間の電圧とドレイン電流の特性に関する特性表を作成しておく。そして、スイッチング手段３２は通常動作時は非導通状態にして使用する。
【００５２】
次に、チャージポンプ回路３９の間欠動作時のノードＶＰＸの電位を測定する際には、スイッチング手段３２を導通状態にし、計測用パッド３４に適当な電圧を印加して、この計測用パッド３４を通して流れる電流を測定する。この電流値を先の特性表に照らし合わせることにより、ノードＶＰＸの電位を知ることができる。なお、上記の計測方法では、計測用パッド３４を通して流れる電流値により、ノードＶＰＸの電位を計測しているが、他の方法でも良い。例えば、計測用パッド３４に適当な電源と適当な抵抗を直列に接続し、計測用パッド３４の電位を計測する方法を用いてもよい。この回路構成によれば、第１の実施形態と比較して、計測用パッド及びスイッチング手段を、それぞれ、１つずつ減少させることができるものである。
【００５３】
また、本実施形態を第２の実施形態に適用してもよい。すなわち、第３の実施形態で用いられている計測用パッド３４につながる配線に第３のスイッチング手段を設け、該第３のスイッチング手段を、通常動作時とテスト時とで切り替えることで、計測用パッド３４を、信号用（アドレス用やデータ用）に使用されているパッドと兼用するものである。この構成によれば、第２の実施形態と比較してスイッチング手段を減少させることができるものである。
【００５４】
なお、上記何れの実施形態においても、ウェハ状態でのテストは、デバイスチップ上の計測用パッド（内部パッド）にプローブカードの針を当てることによりノードＶＰＸの電位を計測することができる。
【００５５】
また、計測用パッド（内部パッド）とパッケージの端子（外部パッド）とを、例えば、ワイヤボンディング等により電気的接続を行うことで、パッケージング後のノードＶＰＸの電位が外部パッドで計測できる。この場合は、パッケージ等の浮遊容量も含めた実働状態に近い環境で、より正確に精度よく計測が可能となる。
【００５６】
以上、本発明の説明を行ってきたが、本発明の要旨を逸脱しない範囲内において、数々の変更や組み合わせも可能であることは言うまでもない。
【００５７】
例えば、上述した本発明の実施形態は、１つのチャージポンプ回路に全てのワード線駆動回路等が接続された構成であるが、ＬＦＯは一つでワード線駆動回路がいくつかのブロックに分かれて構成され、各々のブロックにチャージポンプ回路が接続され、かつ各々のノードＶＰＸに、計測用のスイッチング手段とＮチャネルＭＯＳトランジスタと計測用パッドが接続されている回路構成も可能である。
【００５８】
また、これまでの説明は、フラッシュメモリにおけるワード線駆動のための昇圧電位を計測する例により行ったが、本発明はフラッシュメモリに限らず、デバイス内部で昇圧し、デバイスの待機時の低消費電力化等のために昇圧回路の出力ノードがフローティング状態を含む状態になる、ＤＲＡＭ等の他の半導体記憶装置に対しても応用が可能である。
【００５９】
更に、本発明はワード線駆動のための昇圧電位の測定に限らず、フローティング状態のノードの電位計測すべてに応用が可能である。
【００６０】
【発明の効果】
以上詳細に説明したように、本発明によれば、ＮチャネルＭＯＳトランジスタのプロセスばらつきに伴う特性の変動や、測定時の周辺温度による特性の変動による影響を受けることなく、フローティング状態を含む出力ノードの電位を正確に且つ精度良く測定することができる。これにより、先述の仕様を厳しくすることによる歩留り低下からのコストアップ要因や、或いは、設計段階で余裕を見ての例えば、先述のＬＦＯの発振周波数を高めに設定したりしてのデバイスの待機時の消費電力が増大してしまう等の不都合を排除することができ、コストダウン化と低消費電力化を実現できるものである。
【００６１】
また、パッケージの外部パッドとデバイスチップ上の計測用内部パッドとを電気的に接続することで、パッケージング後にも電位を測定することができる。これにより、パッケージング後の実働状態に近い環境で、より正確に精度よくテストすることができるものである。
【００６２】
更に、通常動作時とテスト時での切り替え手段を設けることで、通常動作時には信号用パッドであり、テスト時には計測用パッドであるというように、パッドを兼用することができるため、テスト用パッドを新たに設けることなく、ウェハ状態だけではなくパッケージング後も電位を測定することができる。このことは、特に半導体記憶装置のように、パッケージの端子配置に互換性が要求される場合に効果を発するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成図である。
【図２】本発明の第２の実施形態の構成図である。
【図３】本発明の第３の実施形態の構成図である。
【図４】従来技術の構成図である。
【図５】チャージポンプ回路を間欠動作させたときの波形図である。
【図６】フラッシュメモリが待機状態から読み出し状態へ移行したときの波形図である。
【符号の説明】
１、１１、３１ ＮチャネルＭＯＳトランジスタ
２、３、１２、１３、２１、３２ スイッチング手段
４、５、１４、１５、３４ 計測用パッド
９、１９、３９ チャージポンプ回路
１０、２０、４０ アドレス遷移検出回路
Claims (8)
- 待機状態において間欠動作し、通常動作状態において常に活性化される昇圧手段を有し、該昇圧手段の出力ノードが、ロウデコーダおよびワード線駆動回路に接続された半導体集積回路装置において、上記昇圧手段が間欠動作される待機状態での上記昇圧手段の出力ノードの電位を測定するために設けられたテスト回路であって、
上記出力ノードに、その一端が接続された第１のスイッチング手段と、
そのゲートが上記第１のスイッチング手段の他端に接続され、そのソースが基準電位に接続され、そのドレインが第１の計測用端子に接続されており、ゲート−ソース間の電圧とドレイン電流の特性が予め計測されたＮチャネルＭＯＳトランジスタとを備え、
上記第１のスイッチング手段の他端が上記ＮチャネルＭＯＳトランジスタのゲートのみに接続されていることを特徴とする、半導体集積回路装置のテスト回路。 - 上記第１の計測用端子が、半導体集積回路装置内部の計測用パッドであることを特徴とする、請求項１に記載の半導体集積回路装置のテスト回路。
- 上記第１の計測用端子が、外部パッドであることを特徴とする、請求項１に記載の半導体集積回路装置のテスト回路。
- 上記第１の計測用端子が、半導体集積回路装置の通常動作時に信号入力、信号出力、または信号入出力端子として機能する外部パッドであり、該外部パッドと上記ＮチャネルＭＯＳトランジスタのドレインとの間に第２のスイッチング手段が設けられていることを特徴とする、請求項３に記載の半導体集積回路装置のテスト回路。
- 待機状態において間欠動作し、通常動作状態において常に活性化される昇圧手段を有し、該昇圧手段の出力ノードが、ロウデコーダおよびワード線駆動回路に接続された半導体集積回路装置において、上記昇圧手段が間欠動作される待機状態での上記昇圧手段の出力ノードの電位を測定するために設けられたテスト回路であって、
上記出力ノードに、その一端が接続された第１のスイッチング手段と、
そのゲートが上記第１のスイッチング手段の他端に接続され、そのソースが基準電位に接続され、そのドレインが第１の計測用端子に接続されたＮチャネルＭＯＳトランジスタと、
その一端が上記ＮチャネルＭＯＳトランジスタのゲートに接続され、その他端が第２の計測用端子に接続された第２のスイッチング手段とを備え、
上記第１のスイッチング手段の他端に、上記ＮチャネルＭＯＳトランジスタのゲートおよび上記第２のスイッチング手段の一端のみが接続されていることを特徴とする、半導体集積回路装置のテスト回路。 - 上記第１の計測用端子及び第２の計測用端子が、それぞれ、半導体集積回路装置内部の計測用パッドであることを特徴とする、請求項５に記載の半導体集積回路装置のテスト回路。
- 上記第１の計測用端子及び第２の計測用端子が、それぞれ、外部パッドであることを特徴とする、請求項５に記載の半導体集積回路装置のテスト回路。
- 上記第１の計測用端子が、半導体集積回路装置の通常動作時に信号入力、信号出力、または信号入出力端子として機能する第１の信号端子と兼用される第１の外部パッドであり、上記第２の計測用端子が、半導体集積回路装置の通常動作時に信号入力、信号出力、または信号入出力端子として機能する第２の信号端子と兼用される第２の外部パッドであって、上記第１の外部パッドと上記ＮチャネルＭＯＳトランジスタのドレインとの間に第３のスイッチング手段が設けられていることを特徴とする、請求項７に記載の半導体集積回路装置のテスト回路。
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